TW201926695A - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露的實施例大致上是關於形成源極/汲極區，在其上表面具有高表面摻雜濃度，導電部件可形成於此處。在一實施例中，半導體結構包含位於基底上的主動區、位於主動區之上的介電層以及穿過介電層至主動區的導電部件。主動區包含源極/汲極區。源極/汲極區包含位於源極/汲極區上表面的表面摻雜區，以及具有源極/汲極摻雜濃度的源極/汲極區剩餘部分。表面摻雜區包含靠近源極/汲極區上表面的峰值摻雜濃度。峰值摻雜濃度大於源極/汲極摻雜濃度至少一個數量級。導電部件於源極/汲極區的上表面接觸源極/汲極區。

Description

半導體結構及其製造方法
本發明實施例是關於半導體結構製造技術，特別是有關於具有高表面濃度的源極/汲極區及其製造方法。
隨著半導體業界進入了奈米技術製程節點，以追求更高的裝置密度、更高的效能以及較低的成本，來自於製造和設計問題的挑戰產生了三維設計的發展，例如鰭式場效電晶體(fin field effect transistor，FinFET)。鰭式場效電晶體(FinFET)通常包含具有高深寬比(aspect ratio)的半導體鰭片，並且通道和源極/汲極區形成於半導體鰭片中。閘極形成於鰭結構之上且沿著鰭結構的側壁(例如，包繞)，以利用增加通道表面積的優點產生更快、更可靠以及更易於控制的半導體電晶體裝置。然而，隨著尺寸微縮，出現了新的挑戰。
本發明的一些實施例提供半導體結構，其包含位於基底上的主動區、位於主動區之上的介電層以及穿過介電層至主動區的導電部件。主動區包含源極/汲極區，源極/汲極區包含位於源極/汲極區上表面的表面摻雜區，並且包含源極/汲極區的剩餘部分，剩餘部分具有源極/汲極摻雜濃度。表面 摻雜區包含靠近源極/汲極區上表面的峰值摻雜濃度，峰值摻雜濃度大於源極/汲極摻雜濃度至少一個數量級。
本發明的一些實施例提供半導體結構，其包含主動區位於基底上，閘極電極位於主動區之上且靠近源極/汲極區，介電層位於主動區和閘極電極之上，以及導電部件穿過介電層至源極/汲極區的上表面。主動區包含源極/汲極區。源極/汲極區包含位於源極/汲極區上表面的表面摻雜區，且包含源極/汲極區的剩餘部分。表面摻雜區包含第一摻雜濃度。剩餘部分具有第二摻雜濃度。在表面摻雜區中，第一摻雜濃度減少至源極/汲極區的剩餘部分的第二摻雜濃度。表面摻雜區中之第一摻雜濃度的減少包含以每5奈米或小於5奈米10倍(decade)濃度的速率的減少。
本發明的一些實施例提供半導體結構的製造方法，此方法包含在基底上的主動區中形成源極/汲極區，源極/汲極區具有第一摻雜濃度；在主動區和源極/汲極區之上形成介電層；穿過介電層形成開口，開口暴露出源極/汲極區上表面的至少一部分；在源極/汲極區中於源極/汲極區的上表面形成表面摻雜區，源極/汲極區的表面摻雜區的形成包含穿過開口電漿摻雜源極/汲極區，表面摻雜區包含靠近源極/汲極區上表面的第二摻雜濃度；以及在開口中形成導電部件至源極/汲極區中的表面摻雜區。
40‧‧‧鰭式場效電晶體
42、70‧‧‧半導體基底
44‧‧‧隔離區
46a、46b、74‧‧‧鰭片
48a、48b‧‧‧閘極介電層
50a、50b‧‧‧閘極電極
52a、52b‧‧‧遮罩
54a、54b、54c、54d、54e、54f‧‧‧源極/汲極區
72‧‧‧遮罩
76‧‧‧溝槽
78‧‧‧隔離區
80‧‧‧介電層
82‧‧‧閘極層
84‧‧‧遮罩
86‧‧‧閘極間隔物
90‧‧‧凹陷
92‧‧‧磊晶源極/汲極區
96‧‧‧接觸蝕刻停止層
100‧‧‧第一層間介電層
102、132‧‧‧開口
104、134‧‧‧表面摻雜區
110、140‧‧‧黏著層
112、142‧‧‧阻障層
114、144‧‧‧矽化物區
116、146‧‧‧導電材料
120‧‧‧界面介電層
122‧‧‧閘極介電層
124‧‧‧一或多個可選的順應層
126‧‧‧閘極電極
128‧‧‧遮罩
130‧‧‧第二層間介電層
200‧‧‧第一輪廓
202‧‧‧第二輪廓
204‧‧‧第三輪廓
206‧‧‧第四輪廓
D1‧‧‧第一尺寸
D2‧‧‧第二尺寸
D3‧‧‧第三尺寸
D4‧‧‧第四尺寸
D5‧‧‧第五尺寸
D6‧‧‧第六尺寸
D7‧‧‧第七尺寸
D8‧‧‧第八尺寸
D9‧‧‧第九尺寸
D10‧‧‧第十尺寸
△D‧‧‧尺寸差異
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣 例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據一些實施例之示範簡化的鰭式場效電晶體(FinFET)的三維示意圖。
第2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、10A-10B和11A-11B圖是根據一些實施例之形成半導體裝置的示範製程在各個中間製造階段之各自中間結構的剖面示意圖。
第12A-12B、13A-13B、14A-14B和15A-15B圖是根據一些實施例之形成半導體裝置的另一示範製程在各個中間製造階段之個別中間結構的剖面示意圖。
第16和17圖是根據一些實施例之第14A和15A圖各自的部分剖面示意圖，以進一步說明額外的細節。
第18圖是根據一些實施例說明各種摻雜輪廓的圖表。
第19圖是根據一些實施例之調整第16圖的剖面示意圖。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重 複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，此處可能使用空間上的相關用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
本揭露的實施例大致上是關於形成源極/汲極區，在其上表面具有高表面摻雜濃度，導電部件可形成於此處。可以使用電漿摻雜(plasma doping，PLAD)形成高表面摻雜濃度。在源極/汲極區上表面的高表面摻雜濃度可以大於源極/汲極區之剩餘部分的摻雜濃度一個數量級或更多。本發明實施例有諸多優點，尤其是形成至源極/汲極區中之高表面摻雜濃度的導電部件，其電阻由於高表面摻雜濃度的存在而可以降低。
前面大致上概述本文所述實施例一些面向。本文所述的一些實施例是在鰭式場效電晶體(FinFET)的背景下進行討論。本發明實施例一些面向的實施方式可用於其他製程及/或其他裝置。舉例而言，其他示範裝置可以包含平面式場效電晶體(planar FET)、水平式閘極全包覆(Horizontal Gate All Around，HGAA)場效電晶體、垂直式閘極全包覆(Vertical Gate All Around，VGAA)場效電晶體、奈米線(nanowire)通道場效電晶體以及其他裝置。再者，高表面摻雜濃度可以實施於裝置的其他區域中，例如，二極體(dioxde)的陽極(anode)區或陰極(cathode)區。實施例也描述了示範方法和結構的一些變化。本發明所屬技術領域中具有通常知識者將可輕易地理解，在其他實施例的範圍內可考慮其他修改。儘管方法實施例是以特定順序描述，但各種其他方法實施例可依任何合乎邏輯的順序執行，且可包含比本文所述的方法實施例更多或更少的步驟。
第1圖說明簡化的鰭式場效電晶體40在三維示意圖的範例。第1圖未說明或描述的其他面向在後續圖示和描述中將清楚呈現。第1圖中的結構可以例如一或多個(例如，四個)電晶體的方式電性連接或是耦接。
鰭式場效電晶體40包括在半導體基底42上的鰭片46a和46b。半導體基底42包含隔離區44，並且鰭片46a和46b從相鄰的隔離區44之間各自向上突出。閘極介電層48a和48b沿著鰭片46a和46b的側壁且位於鰭片46a和46b的頂面之上，並且閘極電極50a和50b各自位於閘極介電層48a和48b之上。再者，遮罩52a和52b各自位於閘極電極50a和50b之上。源極/汲極區54a-f設置於鰭片46a和46b的各自區域中。源極/汲極區54a和54b設置於鰭片46a相對於閘極介電層48a和閘極電極50a的兩區中。源極/汲極區54b和54c設置於鰭片46a相對於閘極介電層48b和閘極電極50b的兩區中。源極/汲極區54d和54e設置於鰭片46b相對於閘極介電層48a和閘極電極50a的兩區中。源 極/汲極區54e和54f設置於鰭片46b相對於閘極介電層48b和閘極電極50b的兩區中。
在一些範例中，四個電晶體的實現可透過包含：(1)源極/汲極區54a和54b、閘極介電層48a和閘極電極50a；(2)源極/汲極區54b和54c、閘極介電層48b和閘極電極50b；(3)源極/汲極區54d和54e、閘極介電層48a和閘極電極50a；(4)源極/汲極區54e和54f、閘極介電層48b和閘極電極50b。舉例而言，如圖所示，各種電晶體之間可共用一些源極/汲極區，並且未繪示的相鄰電晶體可共用未繪示為共用的其他源極/汲極區。在一些範例中，這些源極/汲極區中的各種源極/汲極區可連接或耦接在一起，使得鰭式場效電晶體(FinFET)作為兩個功能性電晶體。舉例而言，如果電性連接相鄰(例如，非相對)的源極/汲極區54a-f，例如透過經由磊晶成長合併這些區域(例如，合併源極/汲極區54a和54d、合併源極/汲極區54b和54e等)，則可以實現兩個功能性電晶體。其他範例中的其他配置可實現其他數量的功能性電晶體。
第1圖更顯示用於後續圖式的參考剖面。剖面A-A位於沿著例如通道的平面中，通道位於鰭片46a中相對的源極/汲極區54a-c之間。剖面B-B位於垂直於剖面A-A的平面中，並且橫跨鰭片46a中的源極/汲極區54a且橫跨鰭片46b中的源極/汲極區54d。為了清楚起見，後續的圖式將參考這些參考剖面。結尾以A標示的後續圖式顯示於各種製程範例對應剖面A-A的剖面示意圖，且結尾以B標示的後續圖式顯示於各種製程範例對應剖面B-B的剖面示意圖。在一些圖式中，可能省略了 圖中所示組件和部件的一些元件符號，以避免模糊其他組件或部件，這是為了便於圖式描述。
第2A-B至11A-B圖是根據一些實施例之形成半導體裝置的示範製程在各個中間階段之各自中間結構的剖面示意圖。第2A-B至9A-B圖的各種面向適用於本文所述的先閘極(first-gate)製程與閘極置換製程。第10A-B至11A-B圖說明本文所述之先閘極製程的更多面向。
第2A和2B圖說明半導體基底70。半導體基底70可以是或者包含整塊半導體(bulk semiconductor)基底、絕緣體上的半導體(semiconductor-on-insulator，SOI)基底或類似基底，其可摻雜(例如，以p型或n型摻雜物)或不摻雜。一般而言，絕緣體上的半導體(SOI)基底包括一層半導體材料形成在絕緣層上。絕緣層可以是例如埋藏氧化物(buried oxide，BOX)層、氧化矽層或類似絕緣層。絕緣層提供於基底上，基底通常是矽或玻璃基底。也可使用其他基底，例如多層或梯度(gradient)基底。在一些實施例中，半導體基底70的半導體材料可包含元素半導體，其包含矽(Si)或鍺(Ge)；化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦或銻化銦；合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或前述之組合。
第3A和3B圖說明形成鰭片74於半導體基底70中。在一些實施例中，使用遮罩72(例如，硬遮罩)於形成鰭片74。舉例而言，在半導體基底70之上設置一或多個遮罩層，並且接著將一或多個遮罩層圖案化為遮罩72。在一些實施例中， 一或多個遮罩層可包含或者是氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似材料或前述之組合，並且可透過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer depostion，ALD)或另外的沉積技術，沉積一或多個遮罩層。可使用光微影技術(photolithography)將一或多個遮罩層圖案化。舉例而言，可在一或多個遮罩層上形成光阻，例如使用旋轉塗佈(spin-on coating)，並且透過使用適當光罩將光阻曝光來圖案化。然後，移除已曝光或未曝光的光阻，視使用正光阻或負光阻而定。然後，可將光阻的圖案轉移至一或多個光阻層，例如使用適當的蝕刻製程，以形成遮罩72。蝕刻製程可包含反應性離子蝕刻(reactive ion etching，RIE)、中子束蝕刻(neutral beam etch，NBE)、感應耦合電漿(inductive coupled plasma，ICP)蝕刻、類似蝕刻製程或前述之組合。蝕刻可以是異向性的(anisotropic)。之後，例如在灰化(ashing)或濕剝除製程中移除光阻。
可使用遮罩72蝕刻半導體基底70，使得溝槽76形成於相鄰的一對鰭片74之間，並且使得鰭片74從半導體基底70突出。蝕刻製程可以包含反應性離子蝕刻(RIE)、中子束蝕刻(NBE)、感應耦合電漿(ICP)蝕刻、類似蝕刻製程或前述之組合。蝕刻可以是異向性的。
第4A和4B圖說明形成隔離區78，每一個隔離區78位於對應的溝槽76中。隔離區78可包含或者是絕緣材料，例如氧化物(例如，氧化矽)、氮化物、類似材料或前述之組合， 並且可透過高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如在遙控電漿系統中將化學氣相沉積為主的材料沉積，並且進行後續硬化(post-curing)使沉積材料轉變為其他材料，例如氧化物)、類似沉積或前述之組合，形成絕緣材料。也可使用任何適當製程形成其他的絕緣材料。在圖示說明的實施例中，隔離區78包含氧化矽，其透過可流動化學氣相沉積(FCVD)製程形成。平坦化製程例如化學機械研磨(chemical mechanical polish，CMP)可移除任何過量的絕緣材料和任何剩餘的遮罩(例如，用於蝕刻出溝槽76且形成鰭片74)，以形成絕緣材料的頂面和鰭片74的頂面為共平面。然後，可凹蝕絕緣材料，以形成隔離區78。凹蝕絕緣材料使得鰭片74從相鄰的隔離區78之間突出，藉此可至少部分地將鰭片74界定為半導體基底70上的主動區。可以使用適當的蝕刻製程凹蝕絕緣材料，例如對絕緣材料的材料有選擇性的蝕刻製程。舉例而言，可使用採用CERTAS®蝕刻或應用材料(Applied Materials)SICONI工具或稀釋氫氟(dilute hydrofliuric，dHf)酸的化學氧化物去除(chemical oxide removal)。再者，隔離區78的頂面可具有平面(如圖所示)、凸面、凹面(例如，碟形(dishing))或前述之組合，其由蝕遮製程所造成。
本發明所屬技術領域中具有通常知識者應可輕易地理解，關於第2A-B至4A-B圖所述的製程只是如何形成鰭片74的一個範例。在其他實施例中，在半導體基底70的頂面上可形成介電層；可穿過介電層蝕刻出溝槽；可在溝槽中磊晶 成長同質磊晶(homoepitaxial)結構；以及可凹蝕介電層，使得同質磊晶結構從介電層突出，以形成鰭片。在另一些實施例中，異質磊晶(heteroepitaxial)結構可以用於鰭片。舉例而言，可凹蝕鰭片74(例如，在將隔離區78的絕緣材料平坦化之後，且在凹蝕隔離材料之前)，並且可以在凹陷位置上磊晶成長與鰭片74不同的材料。甚至在其他實施例中，可在半導體基底70的頂面上形成介電層；可穿過介電層蝕刻出溝槽；使用不同於半導體基底70的材料於溝槽中磊晶成長異質磊晶結構；以及可凹蝕介電層，使得異質磊晶結構從介電層突出，以形成鰭片。在磊晶成長同質或異質磊晶結構的一些實施例中，成長材料可在成長期間進行原位(in situ)摻雜，如此可免除鰭片的先前植入，儘管原位和植入摻雜可以一起使用。再者，對於n型裝置磊晶成長與用於p型裝置不同的材料可能是有利的。
第5A和5B圖顯示在鰭片74上形成閘極堆疊，或一般所稱的閘極結構。閘極堆疊位於鰭片74之上，並且閘極堆疊垂直於鰭片74橫向延伸。每一個閘極堆疊包括介電層80、閘極層82和遮罩84。閘極堆疊可以是先閘極製程中的可操作閘極堆疊，或者可以是閘極置換製程中的虛設閘極堆疊。
在先閘極製程中，介電層80可以是閘極介電層，並且閘極層82可以是閘極電極。形成用於閘極堆疊的閘極介電層、閘極電極和遮罩84可透過依序形成各自膜層，接著將這些膜層圖案化為閘極結構。舉例而言，用於閘極介電層的膜層可包含或者是氧化矽、氮氧化矽、高介電常數(high-k)的 介電材料、類似材料或前述之多層。高介電常數(high-k)的介電材料可以具有大於約7.0的介電常數(k值)，並且可以包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)、前述之多層或前述之組合的金屬氧化物或矽化物。用於閘極介電層的膜層可熱成長及/或化學成長於鰭片74上，或者是順應性(conformally)沉積，例如透過電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、原子層沉積(ALD)、分子束沉積(molecular-beam deposition，MBD)或另外的沉積技術。用於閘極電極的膜層可包含或者是矽(例如，可摻雜或未摻雜的多晶矽(polysilicon))、含有金屬的材料(例如鈦、鎢、鋁、釕或類似金屬)或前述之組合(例如，矽化物(可後續形成)或前述之多層)。可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)或另外的沉積技術，沉積用於閘極電極的膜層。用於遮罩84的膜層可包含或者是氮化矽、氮氧化矽、氮碳化矽、類似材料或前述之組合，其透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或另外的沉積技術沉積。然後，將用於遮罩84、閘極電極和閘極介電層的膜層圖案化，例如使用類似前述的光微影技術和一或多道蝕刻製程，以針對每一個閘極結構形成遮罩84、閘極層82和介電層80。
在閘極置換製程中，介電層80可以是界面介電層，並且閘極層82可以是虛設閘極。形成用於閘極堆疊的界面介電層、虛設閘極和遮罩84可透過依序形成各自膜層，接著將這些膜層圖案化為閘極堆疊。舉例而言，用於界面介電層的膜層可包含或者是氧化矽、氮化矽、類似材料或前述之 多層，並且用於界面介電層膜層可熱成長及/或化學成長於鰭片74上，或者是順應性(conformally)沉積，例如電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)或另外的沉積技術。用於虛設閘極的膜層可包含或者是矽(例如，多晶矽)或另外材料，其透過化學氣相沉積(CVD)、物理氣相沉積(PVD)或另外的沉積技術沉積。用於遮罩84的膜層可包含或者是氮化矽、氮氧化矽、氮碳化矽、類似材料或前述之組合，其透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或另外的沉積技術沉積。然後，可將用於遮罩84、虛設閘極和界面介電層的膜層圖案化，例如使用類似前述的光微影技術和一或多道蝕刻製程，以針對每一個閘極結構形成遮罩84、閘極層82和介電層80。
在一些實施例中，在形成閘極堆疊之後，可在主動區中形成輕摻雜汲極(lightly doped drain，LDD)區(未具體顯示)。舉例而言，可使用閘極堆疊作為遮罩，將摻雜物植入主動區中。用於輕摻雜汲極區的示範摻雜物可包含或者是，例如用於p型裝置的硼，以及用於n型裝置的磷或砷，儘管亦可使用其他摻雜物。輕摻雜汲極區可具有在約1015cm-3至約1017cm-3的範圍內的摻雜濃度。
第6A和6B圖說明形成閘極間隔物86。沿著閘極堆疊的側壁(例如，介電層80、閘極層82和遮罩84的側壁)且在鰭片74之上形成閘極間隔物86。剩餘的閘極間隔物86也可沿著鰭片74的側壁形成，例如視鰭片74在隔離區78上方的高度而定。舉例而言，可透過順應性沉積用於閘極間隔物86的一或 多層，並且異向性蝕刻一或多層，以形成閘極間隔物86。用於閘極間隔物86的一或多層可包含或者是碳氧化矽、氮化矽、氮氧化矽、氮碳化矽、類似材料、前述之多層或前述之組合，並且可透過化學氣相沉積(CVD)、原子層沉積(ALD)或另外的沉積技術沉積閘極間隔物86的一或多層。蝕刻製程可包含反應性離子蝕刻(RIE)、中子束蝕刻(NBE)或另外的蝕刻製程。
第7A和7B圖說明形成用於源極/汲極區的凹陷90。如圖所示，在閘極堆疊的兩側的鰭片74中形成凹陷90。可透過蝕刻製程進行凹蝕。蝕刻製程可以是等向性的(isotropic)或異向性的(anisotropic)，或者進一步地，可以是對於半導體基底70的一或多個晶面具有選擇性。因此，基於所執行的蝕刻製程，凹陷90可具有各種剖面輪廓。蝕刻製程可以是乾式蝕刻，例如反應性離子蝕刻(RIE)、中子束蝕刻(NBE)或類似乾式蝕刻，或者是濕式蝕刻，例如使用四甲基氫氧化銨(tetramethyalammonium hydroxide，TMHA)、氫氧化胺(ammonium hydroxide，NH4OH)或另外的蝕刻劑。
第8A和8B圖說明在凹陷90中形成磊晶源極/汲極區92。磊晶源極/汲極區92可包含或者是矽鍺(SixGe1-x，其中x可在約0至1之間)，碳化矽、矽磷(silicon phosphorus)、矽碳磷(silicon carbon phosphorus)、純的或大致上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或類似材料。舉例而言，用於形成III-V族化合物半導體的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、 GaP或類似材料。可透過在凹陷90中磊晶成長材料，例如透過金屬有機化學氣相沉積(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶法(liquid phase epitaxy，LPE)、氣相磊晶法(vapor phase epitaxy，VPE)、選擇性磊晶成長法(selective epitaxy growth，SEG)、類似方法或前述之組合，形成磊晶源極/汲極區92於凹陷90中。如第8A和8B圖所示，磊晶源極/汲極區92由於被凹陷78阻擋會先在凹陷90中垂直成長，在此期間磊晶源極/汲極區92不會水平成長。在完全填滿凹陷90之後，磊晶源極/汲極區92可水平且垂直成長，以形成刻面(facet)，其可對應於半導體基底70的晶面。在一些範例中，對於p型裝置和n型裝置的磊晶源極/汲極區92，使用不同材料。在凹蝕或磊晶成長期間，適當的遮罩可允許在不同裝置中使用不同材料。
本發明所屬技術領域中具有通常知識者將輕易地理解，可省略第7A-B和8A-B圖的凹蝕和磊晶成長，並且可透過使用閘極堆疊和閘極間隔物86作為遮罩，植入摻雜物至鰭片74中，以形成源極/汲極區。實施磊晶源極/汲極區92的一些範例中，也可摻雜磊晶源極/汲極區92，例如透過在磊晶成長期間原位(in-situ)摻雜，且/或透過在磊晶成長之後植入摻雜物至磊晶源極/汲極區92中。用於源極/汲極區的示範摻雜物可包含或者是，例如用於p型裝置的硼，以及用於n型裝置的磷或砷，儘管可使用其他摻雜物。磊晶源極/汲極區92(或其他源極/汲極區)可具有在約1019cm-3至約1021cm-3的範圍內的摻雜濃度。因此，可透過摻雜(如果合適的話，例如透過植入及/或磊 晶成長期間的原位摻雜)，或者是透過磊晶成長(如果合適的話)，界定出源極/汲極區，這可進一步界定主動區，源極/汲極區界定於其中。
第9A和9B圖說明形成接觸蝕刻停止層(contact etch stop layer，CESL)96和位於接觸蝕刻停止層96之上的第一層間介電層(interlayer dielectric，ILD)100。一般而言，當形成例如接觸件(contact)或導孔(vias)時，蝕刻停止層可提供停止蝕刻製程的機制。形成蝕刻停止層可由介電材料，其具有與相鄰的膜層或組件不同的蝕刻選擇性。在磊晶源極/汲極區92的表面上、閘極間隔物86的側壁和頂面上、遮罩84的頂面上，以及隔離區78的頂面上順應性沉積接觸蝕刻停止層96。接觸蝕刻停止層96可包括或者是氮化矽、氮碳化矽、碳氧化矽、氮化碳、類似材料或前述之組合，並且可透過化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)或另外的沉積技術沉積接觸蝕刻停止層96。第一層間介電層100可包含或者是二氧化矽、低介電常數(low-k)的介電材料(例如具有介電常數小於二氧化矽的材料)，例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、有機矽酸鹽玻璃(organosilicate glass，OSG)、SiOxCy、旋塗式玻璃(spin-on-glass)、旋塗式高分子(spin-on-polymer)、矽碳材料、前述之化合物、前述之複合 物、類似材料或前述之組合。可透過旋轉塗佈、化學氣相沉積(CVD)、可流動化學氣相沉積(FCVD)、電漿增加化學氣相沉積(PECVD)或另外的沉積技術沉積第一層間介電層100。
在沉積第一層間介電層100之後，可將第一層間介電層100平坦化，例如透過化學機械研磨(CMP)。在先閘極製程中，第一層間介電層100的頂面可以在接觸蝕刻停止層96的較上部分和閘極堆疊的上方。因此，接觸蝕刻停止層96的較上部分可留在閘極堆疊之上。
第10A和10B圖說明穿過第一層間介電層100和接觸蝕刻停止層96形成開口102至磊晶源極/汲極區92，以暴露出至少一部分的磊晶源極/汲極區92。舉例而言，可使用光微影技術和一或多道蝕刻製程，將第一層間介電層100和接觸蝕刻停止層96圖案化，以具有開口102。
第10A和10B更進一步說明在磊晶源極/汲極區92的各自較上部分中形成表面摻雜區104。表面摻雜區104在磊晶源極/汲極區92的各自較上部分具有高表面摻雜濃度。透過使用電漿摻雜(plasma doping，PLAD)技術植入摻雜物至磊晶源極/汲極區92的較上部分中，形成表面摻雜區104。用於表面摻雜區104的示範摻雜物可包含或者是，例如用於p型裝置的硼，以及用於n型裝置的磷和砷，儘管亦可使用其他摻雜物。
每一個表面摻雜區104可具有摻雜濃度，其大於表面摻雜區104設於其中之磊晶源極/汲極區92的剩餘部分的摻雜濃度。表面摻雜區104的摻雜濃度可進一步具有濃度梯 度，其中沿著濃度梯度的摻雜濃度在任何情況下皆大於磊晶源極/汲極區92的剩餘部分的摻雜濃度。濃度梯度的峰值(peak)摻雜濃度可以位於或者靠近磊晶源極/汲極區92的上表面。表面摻雜區104中的峰值摻雜濃度可大於磊晶源極/汲極區92的剩餘部分的摻雜濃度至少一個數量級，例如大於兩個數量級。在一些範例中，磊晶源極/汲極區92的剩餘部分的摻雜濃度為約1x1020cm-3，並且表面摻雜區104中的峰值摻雜濃度可以在約5x1021cm-3至約1023cm-3的範圍內，例如約7x1021cm-3，約1.5x1022cm-3，或約6x1022cm-3。濃度梯度可在遠離磊晶源極/汲極區92的上表面的方向上減少，例如，從磊晶源極/汲極區92的上表面起以每5奈米(nm)或小於5奈米的深度減少一個數量級(10倍，decade)之摻雜濃度的速率。舉例而言，濃度梯度在約1奈米至約5奈米的範圍內的深度內可減少10倍，例如約2奈米至約4奈米，更具體地，約2.5奈米。表面摻雜區104的額外細節，例如一些尺寸和示範的濃度梯度，將於後續第16至19圖描述。
在一些實施例中，可以在配備感應耦合電漿(ICP)源的電漿摻雜設備中執行電漿摻雜。示範的電漿摻雜設備是由應用材料(Applied Materials®)所供應的AMAT VIISta® PLAD設備。用於電漿摻雜的氣體可包含摻雜源氣體和載體(或稀釋)氣體的混合物。摻雜源氣體可以是任何適當的摻雜源氣體，例如用來摻雜硼的二硼烷(diborane，B2H6)，或是例如用來摻雜砷及/或磷的胂(arsine，AsH3)及/或膦(phosphine，PH3)。載體(或稀釋)氣體可以是，例如氫氣(H2)、氦氣(He)及/ 或氬氣(Ar)。摻雜源氣體可以在摻雜源氣體和載體氣體的混合物的總流速約0.3%至約10%的範圍內。在電漿摻雜期間，氣體混合物的流速可在約50每分鐘標準毫升(standard cubic centimeter per minute，sccm)至約250sccm的範圍內。在電漿摻雜期間，電漿摻雜設備中的壓力可在約5毫托耳(mTorr)至約20毫托耳的範圍內。可以在約200瓦(W)至約625瓦的範圍內的功率產生電漿。在電漿摻雜期間，可以小於或等於1千伏(kV)的直流偏壓施加於支撐基板(例如，半導體基底70設置於其上)，例如在約0.1千伏至約1千伏的範圍內。植入劑量可以在約1015cm-2至約5x1017cm-2的範圍內，例如5x1016cm-2或1017cm-2，例如藉由電漿摻雜設備中的法拉第杯(Faraday cup)量測。
在電漿摻雜之後，執行退火以活化表面摻雜區104中的摻雜物。在一些實施例中，退火可以是毫秒退火(millisecond anneal)、雷射退火或類似退火。在一些範例中，退火可具有低熱預算(thermal budget)，例如在低於400℃的溫度下，舉例而言，這不會造成表面摻雜區104中的摻雜物顯著地向外擴散(out-diffusion)。在一些範例中，退火可以是例如在大於800℃的溫度下的尖波退火(spike anneal)。
可選擇性地(optionally)執行非晶化(amorphization)植入。在一些範例中，非晶化植入包含植入雜質物種至磊晶源極/汲極區92中，讓磊晶源極/汲極區92的表面摻雜區104的至少較上部分成為非晶態。舉例而言，讓表面摻雜區104的較上部分成為非晶態可從磊晶源極/汲極區92的各自上表面延伸 至在約2奈米至約20奈米的範圍內的深度。在一些範例中，例如對於p型裝置，磊晶源極/汲極區92為SixGe1-x，並且鍺是植入將磊晶源極/汲極區92的表面摻雜區104的較上部分非晶化的物種。在一些範例中，例如對於n型裝置，磊晶源極/汲極區92為SixP1-x，並且含砷(例如，SixAs1-x)物種是植入將磊晶源極/汲極區92的表面摻雜區104的較上部分非晶化的物種。在這樣的範例中，植入能量可在約1千電子伏特(KeV)至約15千電子伏特的範圍內，例如10千電子伏特，伴隨劑量濃度在約5x1013cm-2至約5x1014cm-2的範圍內。
第11A和11B圖說明在開口102中形成導電部件至磊晶源極/汲極區92。如圖所示，每一個導電部件包含黏著層110、黏著層110上的阻障層112以及阻障層112上的導電材料116。在一些範例中，如圖所示，每一個導電部件可更包含磊晶源極/汲極區92的各自表面摻雜區104上的矽化物(silicide)區114。
可在開口102中(例如，在磊晶源極/汲極區92暴露出的表面上)且在第一層間介電層100之上順應性沉積黏著層110。黏著層110可以是或者包括鈦、鉭、類似材料或前述之組合，並且可透過原子層沉積(ALD)、化學氣相沉積(CVD)或另外的沉積技術沉積黏著層110。可在黏著層110上順應性沉積阻障層112，例如在開口102中且在第一層間介電層100之上。阻障層112可以是或者包括氮化鈦、氧化鈦、氮化鉭、氧化鉭、類似材料或前述之組合，並且可透過原子層沉積(ALD)、化學氣相沉積(CVD)或另外的沉積技術沉積阻障層 112。
可在磊晶源極/汲極區92的表面摻雜區104上形成矽化物區114，其透過磊晶源極/汲極區92的表面摻雜區104的較上部分(可以是非晶化的，如前面第10A-B圖所述)與黏著層110以及阻障層112(如果可能的話)反應。可執行退火以促使磊晶源極/汲極區92與黏著層110及/或阻障層112反應。舉例而言，退火可以是快速熱退火(rapid thermal anneal，RTA)，執行於約400℃至約650℃的範圍內的溫度，例如約500℃，持續約10秒至約60秒的範圍內的時間。退火可進一步將磊晶源極/汲極區92中的任何非晶態再結晶(re-cystallize)。
可在阻障層112上沉積導電材料116，並且導電材料116填充開口102。導電材料116可以是或者包括鎢、鈷、銅、釕、鋁、金、銀、前述之合金、類似材料或前述之組合，並且可透過化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或另外的沉積製程沉積導電材料116。舉例而言，在沉積導電材料116之後，可透過使用平坦化製程，例如化學機械研磨(CMP)，移除過量的導電材料116、阻障層112和黏著層110。平坦化製程可從第一層間介電層100的頂面上方移除過量的導電材料116、阻障層112和黏著層110。因此，導電部件與第一層間介電層100的頂面可以是共平面。導電部件可以是或者可稱為接觸件(contact)、插塞(plug)等。
第12A-B至15A-B圖是根據一些實施例之形成半導體裝置的另一示範製程在各個中間製造階段之個別中間結構的剖面示意圖。第12A-B至15A-B圖說明本文所述之閘極置換 製程的更多面向。首先，執行如前述第2A-B至9A-B圖的製程。
第12A和12B圖說明以置換閘極結構取代閘極堆疊。形成第一層間介電層100和接觸蝕刻停止層96具有頂面與閘極層82的頂面共平面。可實施平坦化製程，例如化學機械研磨(CMP)，使第一層間介電層100和接觸蝕刻停止層96的頂面與閘極層82的頂面齊平。化學機械研磨(CMP)也可移除在閘極層82上的遮罩84(在一些情況中，以及閘極間隔物86的較上部分)。因此，閘極層82的頂面通過第一層間介電層100和接觸蝕刻停止層96暴露出來。
在閘極層82通過第一層間介電層100和接觸蝕刻停止層96暴露出來的情況下，例如透過一或多道蝕刻製程移除閘極層82。可透過對閘極層82具有選擇性的蝕刻製程移除閘極層82，其中介電層80作為蝕刻停止層，且接著透過對介電層80具有選擇性的蝕刻製程選擇性地移除介電層80。舉例而言，蝕刻製程可以是反應性離子蝕刻(RIE)、中子束蝕刻(NBE)、濕式蝕刻或另外的蝕刻製程。在閘極間隔物86之間移除閘極堆疊以形成凹陷，並且鰭片74的通道區透過凹陷暴露出來。
在移除閘極堆疊的凹陷中形成置換閘極結構。如圖所示，每一個置換閘極結構包含界面介電層120、閘極介電層122、一或多個可選的(optional)順應層124以及閘極電極126。界面介電層120沿著通道區形成於鰭片74的側壁和頂面上。舉例而言，界面介電層120可以是介電層80(如果未移除 的話)、透過鰭片74的熱氧化或化學氧化形成的氧化物(例如氧化矽)，及/或透過化學氣相沉積(CVD)、原子層沉積(ALD)、分子束沉積(MBD)或另外的沉積技術形成的氧化物(例如，氧化矽)、氮化物(例如，氮化矽)及/或另外的介電層。
閘極介電層122可順應性沉積於移除閘極堆疊的凹陷中(例如，在隔離結構78的頂面上、在界面介電層120上以及在閘極間隔物86的側壁)且在第一層間介電層100、接觸蝕刻停止層96和閘極間隔物86的頂面上。閘極介電層122可以是或者包含氧化矽、氮化矽、高介電常數(high-k)的介電材料、前述之多層或其他介電材料。高介電常數(high-k)的介電材料可具有大於約7.0的介電常數(k值)，並且可包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)、前述之多層或前述之組合的金屬氧化物或金屬矽化物。可透過沉積原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、分子束沉積(MBD)或另外的沉積技術沉積閘極介電層122。
一或多個可選的順應層124可包含一或多個阻障層及/或蓋層，以及一或多個功函數調整層(work-function tuning layer)。一或多個阻障層及/或蓋層可包含氮化鉭、氮化鈦、類似材料或前述之組合，並且可透過原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、分子束沉積(MBD)或另外的沉積技術沉積一或多個阻障層及/或蓋層。一或多個功函數調整層可包含或者是鈦鋁碳化物、鈦鋁氧化物、鈦鋁氮化物、類似材料或前述之組合，並且可透過原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、分子束沉積(MBD)或另外的沉積 技術沉積一或多個功函數調整層。在一些範例中，在閘極介電層122上順應性形成蓋層(例如，TiN層)；在蓋層上順應性形成第一阻障層(例如，TaN層)；在第一阻障層上依序形成一或多個功函數調整層；以及在一或多個功函數調整層上形成第二阻障層(例如，TiN層)。
在一或多個可選的順應層124(如果有實施)及/或閘極介電層122之上形成用於閘極電極126的膜層。用於閘極電極126的膜層可填充移除閘極堆疊之剩餘的凹陷。用於閘極電極126的膜層可以是或者包括含有金屬的材料，例如鎢、鈷、鋁、釕、銅、前述之多層、前述之組合或類似材料。可透過原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、分子束沉積(MBD)、物理氣相沉積(PVD)或另外的沉積技術沉積用於閘極電極126的膜層。移除用於閘極電極126的膜層、一或多個可選的順應層124和閘極介電層122在第一層間介電層100、接觸蝕刻停止層96和閘極間隔物86的頂面上方的部分，舉例而言，類似化學機械研磨(CMP)的平坦化製程可移除用於閘極電極126的膜層、一或多個可選的順應層124和閘極介電層122在第一層間介電層100、接觸蝕刻停止層96和閘極間隔物86的頂面上方的部分。接著，回蝕刻可凹蝕閘極電極126、一或多個可選的順應層124和閘極介電層122的頂面至第一層間介電層100、接觸蝕刻停止層96和閘極間隔物86的頂面的水平之下。舉例而言，回蝕刻可以是反應性離子蝕刻(RIE)、濕式蝕刻或另外的蝕刻製程。因此，可形成置換閘極結構，其包括閘極電極126、一或多個可選的順應層124、閘極介電層 122和界面介電層120，如第12A圖所示。
在閘極電極126、一或多個可選的順應層124和閘極介電層122之上(例如，已回蝕刻閘極電極126、一或多個可選的順應層124、閘極介電層122)且在第一層間介電層100、接觸蝕刻停止層96和閘極間隔物86之上形成用於遮罩128的膜層。用於遮罩128的膜層可包含或者是氮氧化矽、氮化矽、碳化矽、氮碳化矽、類似材料、前述之組合，並且可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或另外的沉積技術沉積用於遮罩128的膜層。移除用於遮罩128的膜層在第一層間介電層100、接觸蝕刻停止層96和閘極間隔物86的頂面上的部分。舉例而言，類似化學機械研磨(CMP)的平坦化製程可移除用於遮罩128的膜層在第一層間介電層100、接觸蝕刻停止層96和閘極間隔物86的頂面上的部分，並且可形成遮罩128的頂面與第一層間介電層100、接觸蝕刻停止層96和閘極間隔物86的頂面共平面。
第13A和13B圖說明在第一層間介電層100、遮罩128、閘極間隔物86和接觸蝕刻停止層96之上形成第二層間介電層130。儘管未顯示於圖示，在一些實施例中，可在第一層間介電層100等膜層之上沉積蝕刻停止層(ESL)，並且可在蝕刻停止層之上沉積第二層間介電層130。如果有實施蝕刻停止層，蝕刻停止層可包括或者是氮化矽、氮碳化矽、碳氧化矽、氮化碳、類似材料或前述之組合，並且可透過化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)或另外的沉積技術沉積停止層。第二層間介電層130可 包括或者是二氧化矽、低介電常數(low-k)的介電材料，例如氮氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、氟矽酸鹽玻璃(FSG)、有機矽酸鹽玻璃(OSG)、SiOxCy、旋塗式玻璃、旋塗式高分子、矽碳材料、前述之化合物、前述之複合物、類似材料或前述之組合。可透過化學氣相沉積(CVD)、可流動化學氣相沉積(FCVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)或另外的沉積技術沉積第二層介電層130。
作為範例，第14A和14B圖說明穿過第二層間介電層130、第一層介電層100和接觸蝕刻停止層96形成開口132至磊晶源極/汲極區92，以暴露出至少一部份的磊晶源極/汲極區92。可將第二層間介電層130、第一層介電層100和接觸蝕刻停止層96圖案化以具有開口132，例如使用光微影技術和一或多道蝕刻製程。
第14A和14B圖進一步說明在磊晶源極/汲極區92的各自較上部分中形成表面摻雜區134。表面摻雜區134在磊晶源極/汲極區92的各自較上表面具有高表面摻雜濃度。透過使用如前述關於第10A-B圖中的表面摻雜區104的電漿摻雜(PLAD)技術，植入摻雜物至磊晶源極/汲極區92的較上表面中，形成表面摻雜區134。在電漿摻雜之後，亦如前面第10A-B圖所述，執行退火以活化表面摻雜區134中的摻雜物。可選擇性地執行非晶化植入。在一些實施例中，非晶化植入包含植入雜質物種至磊晶源極/汲極區92中，讓磊晶源極/汲極區92的表面摻雜區134的至少較上部分成為非晶態。為了簡潔起 見，電漿摻雜的描述、所得到的表面摻雜區134、退火以及非晶化植入在此不再贅述。
第15A和15B圖說明在開口132中形成導電部件至磊晶源極/汲極區92。如圖所示，每一個導電部件包含例如黏著層140、黏著層140上的阻障層142以及阻障層142上的導電材料146。在一些範例中，如圖所示，每一個導電部件可更包含磊晶源極/汲極區92的各自表面摻雜區134上的矽化物區144。
可在開口132中(例如，在磊晶源極/汲極區92暴露出的表面上)且在第二層間介電層130之上順應性沉積黏著層140。可在黏著層140上順應性沉積阻障層142，例如在開口132中且在第二層間介電層130之上。可在磊晶源極/汲極區92的表面摻雜區134上形成矽化物區92，其透過磊晶源極/汲極區92的表面摻雜區134的較上部分(可以是非晶化的，如前面關於第14A-B圖所述)與黏著層140和阻障層142(如果可能的話)反應。可在阻障層142上沉積導電材料146，並且導電材料146填充開口132。在沉積導電材料146之後，可透過使用平坦化製程，例如化學機械研磨(CMP)，移除過量的導電材料146、阻障層142和黏著層140。平坦化製程可從第二層間介電層130的頂面上方移除過量導電材料146、阻障層142和黏著層140。因此，導電部件與第二層間介電層130的頂面可以是共平面。導電部件可以是或者可稱為接觸件、插塞等。可使用前述關於第11A-B圖的製程和材料形成導電部件，因此，為了簡潔起見，省略這些描述。
第16圖是根據一些實施例說明第14A圖部分的剖面示意圖，以進一步說明額外的細節。在一些範例中，此額外的細節同樣適用於第10A圖的剖面示意圖及其對應部件。穿過第二層間介電層130、第一層間介電層100和接觸蝕刻停止層96至磊晶的源極/汲極區92的開口132具有第一尺寸D1，第一尺寸D1位於的第二層間介電層130的頂面的平面中，且在從一置換閘極結構垂直延伸至相鄰置換閘極結構的方向上。開口132也具有第二尺寸D2，第二尺寸D2從第二層間介電層130的頂面至磊晶源極/汲極區92的頂面。開口132更具有第三尺寸D3，第三尺寸D3沿著磊晶源極/汲極區92的頂面，並且在從一置換閘極結構垂直延伸至相鄰置換閘極結構的方向上。第一尺寸D1可在約10奈米至約30奈米的範圍內；第二尺寸D2可在約50奈米至約100奈米的範圍內；並且第三尺寸D3可在約8奈米至30奈米的範圍內。第二尺寸D2與第一尺寸D1的比值可大於2，例如在約2至約10的範圍內。第二尺寸D2與第三尺寸D3的比值可在約2至約10的範圍內。
表面摻雜區134沿著磊晶源極/汲極區92的頂面橫向延伸第四尺寸D4，並且在從一置換閘極結構垂直延伸至相鄰置換閘極結構的方向上。表面摻雜區134從磊晶源極/汲極區92的上表面延伸第五尺寸D5至磊晶源極/汲極區92中。磊晶源極/汲極區92從磊晶源極/汲極區92的上表面延伸第六尺寸D6至磊晶源極/汲極區92的底部。第四尺寸D4可在約10奈米至約40奈米的範圍內；第五尺寸可在約2奈米至約20奈米的範圍內；第六尺寸可在約20奈米至約70奈米的範圍內。第四尺寸 D4與第三尺寸D3的比值可大於1，例如在約1至約1.3的範圍內。第四尺寸D4與第五尺寸D5的比值可大於2，例如在約2至約5的範圍內。第五尺寸D5與第六尺寸D6的比值可小於0.3，例如在約0.1至約0.3的範圍內。在圖示的範例中，第五尺寸D5小於第六尺寸D6，但如後續所描述，第五尺寸D5可等於或大於第六尺寸D6。
第17圖是根據一些實施例說明第15A圖部分的剖面示意圖，以進一步說明額外的細節。在一些實施例中，此額外的細節同樣適用於第11A圖的剖面示意圖及其對應部件。第16圖中的第一尺寸D1至第六尺寸D6大致上適用於第17圖。在一些情況下，在從第16圖進行至第17圖的期間第二尺寸D2可能會減少，例如由於在形成包括導電材料146等膜層的導電部件中來自於化學機械研磨(CMP)造成的損失。再者，表面摻雜區134的摻雜物在一或多道退火製程期間可能擴散遠離表面摻雜區134，但是在一些範例中，在這些退火中，低熱預算不會導致摻雜物從表面摻雜區134顯著地擴散。因此，在一些實施例中，摻雜物可良好地限制於表面摻雜區134。
矽化物區144從磊晶源極/汲極區92的上表面延伸第一尺寸D7至磊晶源極/汲極區92中。第七尺寸D7可在約2奈米至約10奈米的範圍內。第五尺寸D5與第七尺寸D7的比值可大於1，例如在約1至約5的範圍內。第六尺寸D6與第七尺寸D7的比值可小於30，例如在約5至約30的範圍內。在圖示的範例中，第七尺寸D7小於第五尺寸D5和第六尺寸D6，但是在其他範例中，第七尺寸D7可以等於或大於第五尺寸D5及/或第六 尺寸D6。
第18圖是根據一些實施例說明各種摻雜輪廓的圖表。此圖表將摻雜濃度顯示為從例如磊晶源極/汲極區92的頂面至磊晶源極/汲極區92深度(例如，垂直深度)的函數，相似於第16圖的第五尺寸D5和第六尺寸D6所示的方向。為了說明的目的，在這些範例中，磊晶源極/汲極區92的摻雜物和本質(intrinsic)材料分別為硼和SiGe。可使用其他材料和摻雜物且具有對應的特徵。
第一輪廓200顯示磊晶源極/汲極區92的摻雜濃度，其中除了磊晶源極/汲極區92沒有進行第10A-B和14A-B圖的電漿摻雜之外，其餘是根據前述方式形成磊晶源極/汲極區92。透過磊晶成長SiGe並且在磊晶成長期間原位摻雜硼，形成磊晶源極/汲極區92。在第一輪廓200中，硼的摻雜濃度在磊晶源極/汲極區92中為約1x1020cm-3。
第二輪廓202顯示由第一電漿摻雜製程形成的摻雜濃度，例如，以形成表面摻雜區104和134。第一電漿摻雜製程使用氣體混和物，其中氣體混合物總流速的3%為摻雜源氣體(在此範例中，為二硼烷(B2H6))。在第一電漿摻雜製程期間，以0.3千伏的直流(DC)偏壓施加於支撐基板。以電漿摻雜腔室中的法拉利杯計算，植入劑量為約5x1016cm-2。從第二輪廓202可見，第二輪廓202的峰值摻雜濃度為約5x1022cm-3，並且第二輪廓202的濃度梯度以每約2.5奈米一個數量級(10倍)的速率減少。
第三輪廓204顯示由第二電漿摻雜製程形成的摻 雜濃度，例如，以形成表面摻雜區104和134。第二電漿摻雜製程使用氣體混和物，其中氣體混合物總流速的1%為摻雜源氣體(在此範例中，為二硼烷(B2H6))。在第二電漿摻雜製程期間，以0.3千伏的直流(DC)偏壓施加於支撐基板。以電漿摻雜腔室中的法拉利杯計算，植入劑量為約1x1017cm-2。從第三輪廓204可見，第三輪廓204的峰值摻雜濃度為約1.5x1022cm-3，並且第三輪廓204的濃度梯度以每約4奈米一個數量級(10倍)的速率減少。
第四輪廓206顯示由第三電漿摻雜製程形成的摻雜濃度，例如，以形成表面摻雜區104和134。第三電漿摻雜製程使用氣體混和物，其中氣體混合物總流速的0.5%為摻雜源氣體(在此範例中，為二硼烷(B2H6))。在第三電漿摻雜製程期間，以0.3千伏的直流(DC)偏壓施加於支撐基板。以電漿摻雜腔室中的法拉利杯計算，植入劑量為約1x1017cm-2。從第四輪廓206可見，第四輪廓206的峰值摻雜濃度為約6x1021cm-3，並且第四輪廓206的濃度梯度以每約5奈米一個數量級(10倍)的速率降低。
結合磊晶源極/汲極區92在磊晶成長期間原位摻雜的摻雜物以及透過第二輪廓202、第三輪廓204和第四輪廓206中任一者摻雜的摻雜物大致上所產生的摻雜輪廓為(1)對應於從磊晶源極/汲極區92的上表面(例如，深度0)至第二輪廓202、第三輪廓204和第四輪廓206分別與第一輪廓200相交的深度之間的第二輪廓202、第三輪廓204和第四輪廓206，以及(2)對應於從相交處的深度開始之後的第一輪廓200。一般而 言，第二輪廓202、第三輪廓204和第四輪廓206分別從磊晶源極/汲極區92的上表面(例如，深度0)至第二輪廓202、第三輪廓204和第四輪廓206與第一輪廓200相交的深度部分對應於表面摻雜區104和134，並且從相交處的深度開始之後的第一輪廓200的部分對應於磊晶源極/汲極區92的剩餘部分。舉例而言，第18圖的圖表所顯示的尺寸差異△D表示，假設分別使用形成第一輪廓200和第二輪廓202製程，磊晶源極/汲極區92具有至少一剩餘部分位於表面摻雜區102和134下方。尺寸差異△D可對應於在第16和17圖中的第五尺寸D5和第六尺寸D6的方向上之磊晶源極/汲極區92在表面摻雜區134下方的部分。
從第二輪廓202、第三輪廓204和第四輪廓206可明顯看出，表面摻雜區102和134的峰值摻雜濃度可高於磊晶源極/汲極區92的剩餘部分的摻雜濃度。摻雜濃度從峰值摻雜濃度以每約5奈米或更少距離10倍的速率減少。
第19圖是根據一些實施例說明調整第16圖的剖面示意圖。表面摻雜區134從磊晶源極/汲極區92的上表面延伸第八尺寸D8至磊晶源極/汲極區92中。第八尺寸D8大於第六尺寸D6。第八尺寸D8可在約20奈米至約100奈米的範圍內。第八尺寸D8與第六尺寸的比值可大於1，例如在約1至約1.5的範圍內。
在各種圖示說明的範例中，表面摻雜區104或134的深度與磊晶源極/汲極區92的關係是可以變化的。舉例而言，基於前述關於第7A-B和8A-B圖的凹蝕及/或磊晶成長，磊晶源極/汲極區92可具有不同的第六尺寸D6。再者，因為電漿 摻雜是順應性的，磊晶源極/汲極區92的深度(例如，第8B圖所示的剖面B-B中)可影響表面摻雜區104或103的第五尺寸D5及/或第八尺寸D8。更進一步地，電漿摻雜的製程參數可影響摻雜輪廓，因而影響表面摻雜區104或134，例如，如第18圖的圖表所示。
再者，表面摻雜區104和134的摻雜濃度可與前述前述例如第18圖中相似的形式橫向地減少。這可導致磊晶源極/汲極區92的剩餘部分從表面摻雜區104和134橫向地設置，例如第19圖中的第九尺寸D9所示。第九尺寸D9可在約10奈米至約30奈米的範圍內。
在圖示說明的範例中，磊晶源極/汲極區92具有未於閘極間隔物86下方的部分，此部分可包含於磊晶汲極/汲極區92的剩餘部分中，並且從表面摻雜區104和134橫向地設置。磊晶源極/汲極區92在閘極間隔物86下方的此部分可由形成第7A-B圖中的凹陷的凹蝕製程所產生。在其他範例中，可形成不同的凹陷輪廓，並且磊晶源極/汲極區92可不具有位於閘極間隔物86下方的部分。在此範例中，磊晶源極/汲極區92的剩餘部分仍可從表面摻雜區104和134橫向地設置，例如第19圖中的第十尺寸D10所示。第十尺寸D10可在約1奈米至約5奈米的範圍內。不論表面摻雜區104和134為第五尺寸D5或是第八尺寸D8，皆可從表面摻雜區104和103橫向地設置磊晶源極/汲極區92的剩餘部分。
本發明一些實施例可實現諸多優點。透過使用電漿摻雜，在源極/汲極區各自的上表面形成具有高表面摻雜濃 度的表面摻雜區，可降低形成至源極/汲極區的導電部件(例如，接觸件)的電阻。再者，從高表面摻雜濃度的突然減少可降低摻雜物向外擴散至區域，例如通道區，向外擴散可能對裝置造成不良影響，例如短通道效應。因此，可以良好地侷限高表面摻雜濃度。再者，本發明一些實施例可實施於較小的技術節點，例如7奈米、5奈米或更小。
本發明實施例是半導體結構。半導體結構包含在基底上的主動區、在主動區之上的介電層以及穿過介電層至主動區的導電部件。主動區包含源極/汲極區。源極/汲極區包含在源極/汲極區上表面的表面摻雜區，並且包含源極/汲極區的剩餘部分，剩餘部分具有源極/汲極摻雜濃度。表面摻雜區包含靠近源極/汲極區上表面的峰值摻雜濃度。峰值摻雜濃度大於源極/汲極摻雜濃度至少一個數量級。導電部件在源極/汲極區的上表面接觸源極/汲極區。
本發明另一實施例是半導體結構。半導體結構包含在基底上的主動區、在主動區之上的閘極電極、在主動區和閘極電極之上的介電層以及穿過介電層的導電部件。主動區包含源極/汲極區。源極/汲極區包含在源極/汲極區上表面的表面摻雜區。表面摻雜區包含第一摻雜濃度。源極/汲極區更包含源極/汲極區的剩餘部分，剩餘部分具有第二摻雜濃度。在表面摻雜區中，第一摻雜濃度減少至源極/汲極區的剩餘部分的第二摻雜濃度。表面摻雜區中之第一摻雜濃度的減少包含以每5奈米或小於5奈米10倍(decade)濃度的速率的減少。閘極結構靠近源極/汲極區。導電部件穿過介電層至源極/ 汲極區的上表面。
本發明另一實施例是半導體結構的製造方法。在基底上的主動區中形成源極/汲極區。源極/汲極區具有第一摻雜濃度。在主動區和源極/汲極區之上形成介電層。穿過介電層形成開口。開口暴露出源極/汲極區上表面的至少一部分。在源極/汲極區中於源極/汲極區的上表面形成表面摻雜區。源極/汲極區的表面摻雜區的形成包含穿過開口電漿摻雜源極/汲極區。表面摻雜區包含靠近源極/汲極區上表面的第二摻雜濃度。在開口中形成導電部件至源極/汲極區中的表面摻雜區。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (20)

  1. 一種半導體結構，包括：一主動區，位於一基底上，該主動區包括一源極/汲極區，該源極/汲極區包括：一表面摻雜區，位於該源極/汲極區的上表面，該表面摻雜區包括靠近該源極/汲極區上表面的一峰值摻雜濃度；該源極/汲極區的一剩餘部分，具有一源極/汲極摻雜濃度，該峰值摻雜濃度大於該源極/汲極摻雜濃度至少一個數量級；一介電層，位於該主動區之上；以及一導電部件，穿過該介電層至該主動區，且該導電部件於該源極/汲極區的上表面接觸該源極/汲極區。
  2. 如申請專利範圍第1項所述之半導體結構，其中該表面摻雜區包括一摻雜濃度梯度，該摻雜濃度梯度從該峰值摻雜濃度以每5奈米或小於5奈米10倍(decade)濃度的速率減少。
  3. 如申請專利範圍第2項所述之半導體結構，其中該摻雜濃度梯度從該峰值摻雜濃度以每1奈米至4奈米10倍(decade)濃度的速率減少。
  4. 如申請專利範圍第2項所述之半導體結構，其中該摻雜濃度梯度從該峰值摻雜濃度以每2.5奈米10倍(decade)濃度的速率減少。
  5. 如申請專利範圍第1項所述之半導體結構，其中該峰值摻雜濃度大於該源極/汲極摻雜濃度至少兩個數量級。
  6. 如申請專利範圍第1項所述之半導體結構，其中該源極/汲極摻雜濃度在1019cm-3至1021cm-3的範圍內，且其中該峰值摻雜濃度在5x1021cm-3至1023cm-3的範圍內。
  7. 如申請專利範圍第1項所述之半導體結構，其中該導電部件包括；一矽化物，位於該源極/汲極區的上表面。
  8. 一種半導體結構，包括：一主動區，位於一基底上，該主動區包括一源極/汲極區，該源極/汲極區包括：一表面摻雜區，位於該源極/汲極區的上表面，該表面摻雜區包括一第一摻雜濃度；以及該源極/汲極區的一剩餘部分，具有一第二摻雜濃度；其中，在該表面摻雜區中，該第一摻雜濃度減少至該源極/汲極區的該剩餘部分的該第二摻雜濃度，其中該表面摻雜區中之該第一摻雜濃度的減少包含以每5奈米或小於5奈米10倍(decade)濃度的速率的減少；一閘極結構，位於該主動區之上且靠近該源極/汲極區；一介電層，位於該主動區和該閘極結構之上；以及一導電部件，穿過該介電層至該源極/汲極區的上表面。
  9. 如申請專利範圍第8項所述之半導體結構，其中該表面摻雜區中之該第一摻雜濃度的減少包含每1奈米至4奈米10倍(decade)濃度的速率的減少。
  10. 如申請專利範圍第8項所述之半導體結構，其中該表面摻雜區中之該第一摻雜濃度的減少包含每2.5奈米10倍(decade)濃度的速率的減少。
  11. 如申請專利範圍第8項所述之半導體結構，其中該第一摻雜濃度的一峰值摻雜濃度大於該第二摻雜濃度至少一個數量級。
  12. 如申請專利範圍第8項所述之半導體結構，其中該源極/汲極區是一磊晶源極/汲極區，且該第二摻雜濃度是原位(in-situ)磊晶摻雜的摻雜濃度。
  13. 一種半導體結構的製造方法，包括：在一基底上的一主動區中形成一源極/汲極區，該源極/汲極區具有一第一摻雜濃度；在該主動區和該源極/汲極區之上形成一介電層；穿過該介電層形成一開口，該開口暴露出該源極/汲極區上表面的至少一部份；在該源極/汲極區中於該源極/汲極區的上表面形成一表面摻雜區，該源極/汲極區的該表面摻雜區的形成包括穿過該開口電漿摻雜該源極/汲極區，該表面摻雜區包括靠近該源極/汲極區上表面的一第二摻雜濃度；以及在該開口中形成一導電部件至該源極/汲極區中的該表面摻雜區。
  14. 如申請專利範圍第13項所述之半導體結構的製造方法，其中形成該源極/汲極區包括磊晶成長該源極/汲極區，在磊晶成長該源極/汲極區期間，以該第一摻雜濃度原位摻雜該源極/汲極區。
  15. 如申請專利範圍第13項所述之半導體結構的製造方法，其中形成該表面摻雜區的步驟包括活化透過該電漿摻雜植入 的複數個摻雜物，該些摻雜物的活化包含執行一退火製程，該退火製程為毫秒退火或雷射退火。
  16. 如申請專利範圍第13項所述之半導體結構的製造方法，其中形成該導電部件的步驟包括在該源極/汲極區的上表面形成一矽化物。
  17. 如申請專利範圍第13項所述之半導體結構的製造方法，其中該電漿摻雜包括使用一氣體混合物，該氣體混合物包括一摻雜源氣體和一載體氣體，在該電漿摻雜期間，當使用該氣體混合物時，該摻雜源氣體為該氣體混和物的總流速的0.3%至10%的範圍內。
  18. 如申請專利範圍第17項所述之半導體結構的製造方法，其中該摻雜源氣體包括二硼烷(B2H6)、胂(AsH3)、膦(PH3)或前述之組合。
  19. 如申請專利範圍第13項所述之半導體結構的製造方法，其中該電漿摻雜包括施加一直流偏壓於一支撐基板，在該電漿摻雜期間，該基底設置於該支撐基板上，且該直流偏壓小於1千伏(kV)。
  20. 如申請專利範圍第13項所述之半導體結構的製造方法，其中該表面摻雜區具有一摻雜濃度梯度，該摻雜濃度梯度從該第二摻雜濃度減少至該源極/汲極區的一剩餘部分的該第一摻雜濃度。
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