CN104241131B - 金属栅极晶体管的形成方法 - Google Patents

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Abstract

一种金属栅极晶体管的形成方法,包括:提供衬底;在衬底正面上形成伪栅极;在衬底正面上形成第一层间介质层,进行平坦化直至露出伪栅极;去除伪栅极以形成沟槽;形成金属栅极叠层,覆盖第一层间介质层并填充沟槽,进行平坦化以在沟槽内形成金属栅极;形成金属栅极之后,对衬底正面进行边缘清洁处理,以使衬底侧壁至预定距离的环形区域上的金属栅极叠层被去除。由于增加了对衬底正面进行边缘清洁处理的步骤,使得衬底侧壁至预定距离的环形区域上的金属栅极叠层有被去除,且形成第二层间介质层之后,第二层间介质层能够牢靠地附着在衬底上,因此消除了第二层间介质层的边缘部分和金属栅极叠层剥离的问题,进而能够提高晶体管的性能。

Description

金属栅极晶体管的形成方法
技术领域
本发明属于半导体技术领域,特别是涉及一种金属栅极晶体管的形成方法。
背景技术
随着半导体技术的发展,多晶硅晶体管由于漏电流大、功耗大等问题,已经不能满足小尺寸半导体工艺的要求。因此,提出了金属栅极晶体管。现有一种金属栅极晶体管的形成方法包括:
如图1所示,提供衬底1,在衬底1正面上形成伪栅极2;如图2所示,在衬底1正面上形成第一层间介质层3,对第一层间介质层3进行化学机械研磨直至露出伪栅极2;如图3所示,去除伪栅极2(结合图2所示)以形成沟槽(未标识)之后,形成金属栅极叠层4,金属栅极叠层4覆盖第一层间介质层3并填充沟槽;如图4所示,对金属栅极叠层4进行化学机械研磨直至露出第一层间介质层3,以在沟槽内形成金属栅极5;如图5所示,在第一层间介质层3及金属栅极5上形成第二层间介质层6。
但是,在实际应用中发现,利用现有金属栅极晶体管形成方法所形成的金属栅极晶体管性能不佳。因此,亟需提供一种改进的金属栅极晶体管形成方法来解决以上问题。
发明内容
本发明要问题是:利用现有金属栅极晶体管形成方法所形成的金属栅极晶体管性能不佳。
为解决上述问题,本发明提供了一种改进的金属栅极晶体管的形成方法,包括:
提供衬底;
在所述衬底正面上形成伪栅极;
在所述衬底正面上形成第一层间介质层,对所述第一层间介质层进行平坦化直至露出所述伪栅极;
去除所述伪栅极以形成沟槽;
形成金属栅极叠层,覆盖所述第一层间介质层并填充所述沟槽,对所述金属栅极叠层进行平坦化以在所述沟槽内形成金属栅极;
形成所述金属栅极之后,对所述衬底正面进行边缘清洁处理,以使衬底侧壁至预定距离的环形区域上的金属栅极叠层被去除。
可选的,对所述衬底正面进行边缘清洁处理包括:
固定所述衬底,使所述衬底背面朝上、正面朝下;
向所述衬底背面喷洒清洗液,喷洒出来的部分清洗液流向衬底正面边缘。
可选的,所述清洗液为氢氟酸溶液。
可选的,所述氢氟酸溶液的质量百分比浓度为1%至49%。
可选的,所述进行边缘清洁处理的工艺参数包括:清洗时间为2至4min,清洗液的流速为1至2L/min,清洗温度为室温。
可选的,向所述衬底背面喷洒清洗液的同时,向所述衬底正面吹惰性气体。
可选的,所述惰性气体为氮气。
可选的,所述惰性气体的流速为100至200L/min。
可选的,所述预定距离大于等于3mm。
可选的,所述金属栅极叠层包括功函数层和位于功函数层上方的金属栅极层。
可选的,所述金属栅极层的材料为Al或W。
与现有技术相比,本发明的技术方案具有以下优点:
由于增加了对衬底正面进行边缘清洁处理的步骤,使得衬底侧壁至预定距离的环形区域上的金属栅极叠层有被去除,之后在第一层间介质层上形成第二层间介质层时,第二层间介质层能够牢靠地附着在衬底上,消除了第二层间介质层的边缘部分和金属栅极叠层剥离的问题,防止了第二层间介质层和金属栅极叠层会脱落,进而能够提高金属栅极晶体管的性能。
附图说明
图1至图6是现有金属栅极晶体管形成方法中金属栅极晶体管在制作过程中的剖面结构示意图;
图7至图14是本发明的实施例中金属栅极晶体管在制作过程中的剖面结构示意图。
具体实施方式
技术术语解释:衬底正面边缘为距离衬底侧壁X mm的环形区域,其中,X大于零。
发明人经过努力钻研,发现造成现有技术中金属栅极晶体管性能不佳的原因为:
结合图1和图2所示,在衬底1正面上形成第一层间介质层3之前,由于前序多道半导体工艺步骤的影响,衬底1的正面边缘会被刻蚀以致凹陷下去,因此,如图2所示,形成第一层间介质层3之后,第一层间介质层3的边缘也会凹陷下去,且第一层间介质层3的边缘低于伪栅极2的上表面;如图3所示,形成金属栅极叠层4之后,金属栅极叠层4的边缘会凹陷下去,且部分金属栅极叠层4低于伪栅极2的上表面;如图4所示,对金属栅极叠层4进行化学机械研磨之后,大部分金属栅极叠层4会被研磨掉,但是,低于伪栅极2上表面的金属栅极叠层4部分不会被研磨掉,因而会继续残留在第一层间介质层3上方;如图5所示,在第一层间介质层3及金属栅极5上形成第二层间介质层6之后,第二层间介质层6的边缘部分与第一层间介质层3的边缘部分之间会夹杂有金属栅极叠层4。
如图5所示,由于第一层间介质层3及第二层间介质层6与金属栅极叠层4之间的黏附效果很差,导致第一层间介质层3的边缘部分、第二层间介质层6的边缘部分及金属栅极叠层4会彼此剥离开来。如图6所示,剥裂开来的边缘部分的第二层间介质层6及金属栅极叠层4,很容易一点一点地从衬底1上脱落下来,脱落下来的第二层间介质层6、金属栅极叠层4(图6中用虚线表示)的碎屑会飞溅到衬底1正面,相当于在衬底1正面上引入了不必要的杂质,从而影响了金属栅极晶体管的性能。
例如,继续参照图6所示,形成第二层间介质层6之后,利用干法刻蚀在第二层间介质层6内形成接触孔(未标识),接着利用离子化的物理气相沉积工艺形成覆盖第二层间介质层6、填充接触孔的Ti/TiN黏合层7。由于干法刻蚀及离子化的物理气相沉积工艺中均会存在大量高速运动的高能量离子,使得具有第一层间介质层3、金属栅极5、第二层间介质层6及金属栅极叠层4的衬底1会暴露在大量高速运动的高能量离子环境下,在高能量离子的轰击作用下,第二层间介质层6的边缘部分及金属栅极叠层4的碎屑,会飞溅到衬底正面,甚至进入接触孔内,使得在后续工艺中,接触孔内既填充有钨,还填充有第二层间介质层6及金属栅极叠层4的碎屑,或者接触孔内钨的正常填充受影响。
为了解决现有金属栅极晶体管形成方法所存在的以上问题,本发明提供了一种改进的金属栅极晶体管形成方法,该方法增加了对衬底正面进行边缘清洁处理的步骤,使得衬底侧壁至预定距离的环形区域上的金属栅极叠层有被去除,之后在第一层间介质层上形成第二层间介质层时,第二层间介质层能够牢靠地附着在衬底上,因此消除了第二层间介质层的边缘部分和金属栅极叠层剥离的问题,防止了第二层间介质层和金属栅极叠层会脱落,进而能够提高金属栅极晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
如图7所示,提供衬底100,在衬底100正面上形成伪栅极110。
在本实施例中,形成伪栅极110之后,还包括:在伪栅极110周围形成侧墙120,以及在伪栅极110两侧的衬底100内形成源极130和漏极140。侧墙120、源极130和漏极140的具体形成方法可以参考现有技术,在此不再赘述。
在本实施例中,衬底100为硅衬底,伪栅极110的材料为多晶硅。在具体实施例中,伪栅极110的形成方法包括:在衬底100正面上形成多晶硅层;在所述多晶硅层上形成图形化光刻胶层;以所述图形化光刻胶层为掩模对该多晶硅层进行刻蚀,以形成伪栅极110;然后,去除该图形化光刻胶层。
如前所述,在形成第一层间介质层之前由于前序多道半导体工艺步骤的影响,衬底100的正面边缘会被刻蚀以致凹陷下去。
如图8所示,在衬底100正面上形成第一层间介质层150,对第一层间介质层150进行平坦化直至露出伪栅极110。
由于衬底100的正面边缘凹陷下去,因此,第一层间介质层150的边缘会凹陷下去,且第一层间介质层150的边缘低于伪栅极110上表面。
在本实施例中,第一层间介质层150的材料为氧化硅。在其他实施例中,第一层间介质层150也可以选择其它合适的介电材料。在本实施例中,所述平坦化工艺为化学机械研磨。在其他实施例中,也可以选择其他合适的平坦化工艺。
第一层间介质层150的具体形成方法可以参考现有技术,在此不再赘述。
如图9所示,去除伪栅极110(结合图8所示),以形成沟槽(未标识)。接着,形成金属栅极叠层160,金属栅极叠层160覆盖第一层间介质层150并填充所述沟槽。
由于第一介质层150的边缘有凹陷下去,形成金属栅极叠层160之后,金属栅极叠层160的边缘也会凹陷下去,且部分金属栅极叠层160低于伪栅极110的上表面。在本实施例中,利用湿法刻蚀去除伪栅极110。
金属栅极叠层160包括功函数层和位于功函数层上方的金属栅极层,在本实施例中,所述金属栅极层的材料为Al或W,功函数层的具体材料可以参考现有技术,在此不再赘述。
如图10所示,对金属栅极叠层160进行平坦化以在所述沟槽内形成金属栅极161。
结合图9所示,平坦化工艺之后,大部分金属栅极叠层160会被去除掉,但是,低于伪栅极110上表面的金属栅极叠层160部分不会被去除掉,因而会继续残留在第一层间介质层150上方。当露出第一层间介质层150时,所述平坦化工艺停止。在本实施例中,所述平坦化工艺为化学机械研磨。
接着,对衬底100正面进行边缘清洁处理,以使衬底侧壁至预定距离的环形区域上的金属栅极叠层160被去除,具体方法包括:
如图11所示,固定衬底100,使所述衬底背面朝上、正面朝下;向衬底100背面喷洒清洗液,即沿着图中箭头A所示的方向喷洒清洗液,喷洒出来的部分清洗液流向衬底100的正面边缘,从而将衬底侧壁至预定距离的环形区域上的金属栅极叠层160(图11中用虚线表示)去除,并使第一层间介质层150的边缘露出来。
在本实施例中,所述清洗液为氢氟酸溶液,由于氢氟酸溶液具有较强的腐蚀能力,能够有效地去除金属栅极叠层160。所述氢氟酸溶液的质量百分比浓度为1%至49%。当氢氟酸溶液的浓度越大时,其去除金属栅极叠层160的能力越强。
在具体实施例中,所述进行边缘清洁处理的工艺参数包括:清洗时间为2至4min,清洗液的流速为1至2L/min,清洗温度为室温。
在本实施例中,向衬底100背面喷洒清洗液的同时,向衬底100正面吹惰性气体,即沿着图中箭头B所示的方向吹惰性气体,以防止喷洒出来的清洗液会流向衬底的非边缘进而损坏半导体器件。所述惰性气体为氮气。在具体实施例中,所述惰性气体的流速为100至200L/min。
在具体实施例中,可以在单晶片清洗机台上进行所述边缘清洁处理步骤:将衬底倒置过来,使得衬底正面朝下、背面朝下,利用清洗机台上的多个夹子将衬底的侧壁夹持住,并使衬底正面悬空;清洗机台的设置在衬底背面上方的喷嘴向下喷洒清洗液,同时,设置在转盘朝向衬底正面的表面上的孔向上吹惰性气体,惰性气体会被吹到衬底的非边缘。
在具体实施例中,如图12所示,预定距离为3mm,即衬底侧壁至3mm的环形区域上的金属栅极叠层160(图12中用虚线表示)被去除。
如图13所示,在第一层间介质层150及金属栅极161上形成第二层间介质层170。
在本实施例中,第二层间介质层170的材料为氧化硅。在其他实施例中,第二层间介质层170也可以选择其它合适的介电材料。第二层间介质层170的具体形成方法可以参考现有技术,在此不再赘述。
由于去除了衬底侧壁至预定距离的环形区域上的金属栅极叠层160,第二层间介质层170的边缘部分与第一层间介质层150的边缘部分直接接触,而第二层间介质层170与第一层间介质层150均是介电材料,两者之间的黏附效果较好,使得第二层间介质层170的边缘部分能够牢靠地附着在衬底100上。因此消除了第二层间介质层170的边缘部分和金属栅极叠层160剥离的问题,防止了第二层间介质层170和金属栅极叠层160会脱落,进而能够提高金属栅极晶体管的性能。
在其他实施例中,形成金属栅极叠层之前,会先形成覆盖第一层间介质层、并填充在沟槽内的高K介质层,在这种情况下,进行平坦化以形成金属栅极之后,金属栅极叠层与第一层间介质层的边缘部分之间会夹杂有高K介质层,经过衬底的正面边缘清洁处理之后,第一层间介质层的边缘部分上方可能还残留有高K介质层,使得形成第二层间介质层之后,第二层间介质层的边缘部分与第一层间介质层的边缘部分之间夹杂有高K介质层,但由于第二层间介质层和高K介质层均是介电材料,两者之间的黏附效果较好,使得第二层间介质层的边缘部分依然能够牢靠地附着在衬底上。
在本实施例中,形成第二层间介质层170之后,还包括:如图14所示,在第二层间介质层170及第一层间介质层150内形成接触孔(未标识);形成覆盖在第二层间介质层170上、并填充在接触孔内的黏附层180和钨层190,以形成导电插塞。
导电插塞的具体形成方法可以参考现有技术,在此不再赘述。
需说明的是,在实际制作过程中,残留的金属栅极叠层160可能会超出衬底侧壁至3mm的环形区域,可以仅将衬底侧壁至3mm环形区域上的金属栅极叠层160去除,也可以将残留的金属栅极叠层160均去除,也就是说,本发明中的所述预定距离可以大于3mm。但,只要去除衬底侧壁至0-3mm环形区域上的金属栅极叠层160即可达到防止第二层间介质层170和金属栅极叠层160剥离的目的。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种金属栅极晶体管的形成方法,其特征在于,包括:
提供衬底;
在所述衬底正面上形成伪栅极;
在所述衬底正面上形成第一层间介质层,对所述第一层间介质层进行平坦化直至露出所述伪栅极;
去除所述伪栅极以形成沟槽;
形成金属栅极叠层,覆盖所述第一层间介质层并填充所述沟槽,对所述金属栅极叠层进行平坦化以在所述沟槽内形成金属栅极;
形成所述金属栅极之后,对所述衬底正面进行边缘清洁处理,以使衬底侧壁至预定距离的环形区域上的金属栅极叠层被去除;
对所述衬底正面进行边缘清洁处理包括:
固定所述衬底,使所述衬底背面朝上、正面朝下;
向所述衬底背面喷洒清洗液,喷洒出来的部分清洗液流向衬底正面边缘。
2.根据权利要求1所述的形成方法,其特征在于,所述清洗液为氢氟酸溶液。
3.根据权利要求2所述的形成方法,其特征在于,所述氢氟酸溶液的质量百分比浓度为1%至49%。
4.根据权利要求3所述的形成方法,其特征在于,所述进行边缘清洁处理的工艺参数包括:清洗时间为2至4min,清洗液的流速为1至2L/min,清洗温度为室温。
5.根据权利要求1所述的形成方法,其特征在于,向所述衬底背面喷洒清洗液的同时,向所述衬底正面吹惰性气体。
6.根据权利要求5所述的形成方法,其特征在于,所述惰性气体为氮气。
7.根据权利要求5所述的形成方法,其特征在于,所述惰性气体的流速为100至200L/min。
8.根据权利要求1所述的形成方法,其特征在于,所述预定距离大于等于3mm。
9.根据权利要求1所述的形成方法,其特征在于,所述金属栅极叠层包括功函数层和位于功函数层上方的金属栅极层。
10.根据权利要求9所述的形成方法,其特征在于,所述金属栅极层的材料为Al或W。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486373B (zh) * 2015-08-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
CN106816368B (zh) * 2015-12-01 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体结构和cmos晶体管的形成方法
US9935101B2 (en) 2016-07-27 2018-04-03 International Business Machines Corporation Vertical field effect transistor with uniform gate length
US10763116B2 (en) * 2017-10-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure
US10510838B2 (en) 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. High surface dopant concentration formation processes and structures formed thereby
US10461171B2 (en) * 2018-01-12 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stacks

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1610078A (zh) * 2003-10-22 2005-04-27 联华电子股份有限公司 消除晶片边缘剥离的方法
CN102479693A (zh) * 2010-11-30 2012-05-30 中芯国际集成电路制造(北京)有限公司 形成栅极的方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372647B1 (ko) * 2000-10-13 2003-02-19 주식회사 하이닉스반도체 다마신 금속게이트 형성방법
US7517746B2 (en) * 2007-04-24 2009-04-14 United Microelectronics Corp. Metal oxide semiconductor transistor with Y shape metal gate and fabricating method thereof
CN102468172B (zh) * 2010-11-12 2015-05-20 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1610078A (zh) * 2003-10-22 2005-04-27 联华电子股份有限公司 消除晶片边缘剥离的方法
CN102479693A (zh) * 2010-11-30 2012-05-30 中芯国际集成电路制造(北京)有限公司 形成栅极的方法

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