CN105742230A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供基底以及第一层间介质层；刻蚀去除第一伪栅，在第一区域第一层间介质层内形成第一开口；形成填充满第一开口的第一栅导电层，同时在外围区第一层间介质层表面形成第一导电附着层，且第一导电附着层的材料与第一栅导电层材料相同；采用第一斜边刻蚀处理，刻蚀去除外围区的第一导电附着层以及第一层间介质层，暴露出外围区基底表面；在第二区域的第一层间介质层内形成第二栅导电层；形成覆盖于所述第一层间介质层、第一栅导电层、第二栅导电层以及外围区基底上的第二层间介质层。本发明避免外围区基底上形成类型复杂的副产物，从而防止副产物从基底上剥落掉在其他基底上，提高半导体结构的生产良率。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。

背景技术

随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多。在半导体集成电路中，金属氧化物半导体(MOS，MetalOxideSemiconductor)晶体管时其中最为重要的元件之一。

现有的MOS晶体管工艺是在半导体衬底上形成栅极结构，在栅极结构相对两侧的半导体衬底中形成源区和漏区；然后在栅极结构、源区和漏区上形成接触孔(Contactvia)，在接触孔内填充金属形成导电插塞，通过导电插塞使外部电路与栅极结构、源区和漏区电连接。

然而，现有技术半导体结构的生产良率以及芯片产出量仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，避免外围区基底上的副产物类型过于复杂，从而提高半导体结构的生产良率以及芯片产出量。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底以及位于基底表面的第一层间介质层，所述基底包括器件区以及包围所述器件区的外围区，所述器件区包括第一区域以及第二区域，且所述第一区域第一层间介质层内形成有第一伪栅，所述第二区域第一层间介质层内形成有第二伪栅；刻蚀去除所述第一伪栅，在所述第一区域第一层间介质层内形成第一开口；形成填充满所述第一开口的第一栅导电层，且所述第一栅导电层顶部与第一区域第一层间介质层顶部齐平，同时在外围区第一层间介质层表面形成第一导电附着层，且所述第一导电附着层的材料与第一栅导电层材料相同；采用第一斜边刻蚀处理，刻蚀去除外围区的第一导电附着层以及第一层间介质层，暴露出外围区基底表面；在进行所述第一斜边刻蚀处理之后，刻蚀去除所述第二伪栅，在所述第二区域第一层间介质层内形成第二开口；形成填充满所述第二开口的第二栅导电层，且所述第二栅导电层顶部与第二区域第一层间介质层顶部齐平；形成覆盖于所述第一层间介质层、第一栅导电层、第二栅导电层以及外围区基底上的第二层间介质层。

可选的，在所述第一导电附着层与第一层间介质层之间形成有第一聚合物层；在进行所述第一斜边刻蚀处理的过程中，刻蚀去除第一聚合物层。

可选的，所述刻蚀去除外围区的第一导电附着层的工艺参数为：刻蚀气体包括BCl₃和Cl₂，其中，BCl₃流量为10sccm至100sccm，Cl₂流量为10sccm至200sccm，提供源功率为100瓦至1000瓦，刻蚀腔室压强为1托至10托。

可选的，所述刻蚀去除外围区的第一层间介质层的工艺参数为：刻蚀气体包括SF₆、CF₄、CO₂和N₂，其中，SF₆流量为10sccm至100sccm，CF₄流量为50sccm至200sccm，CO₂流量为10sccm至100sccm，N₂流量为100sccm至500sccm，提供源功率为100瓦至1000瓦，刻蚀腔室压强为1托至10托。

可选的，所述第一栅导电层以及第一导电附着层的形成工艺步骤包括：形成填充满所述第一开口的第一栅导电膜，所述第一栅导电膜还覆盖于第一层间介质层表面；研磨去除高于第一区域第一层间介质层的第一栅导电膜，形成填充满第一开口的第一栅导电层，且在研磨之后，外围区第一层间介质层表面形成有第一导电附着层。

可选的，在形成所述第二栅导电层的同时，在所述外围区形成第二导电附着层，且第二导电附着层的材料与第二栅导电层的材料相同。

可选的，在形成所述第二层间介质层之前，采用第二斜边刻蚀处理，刻蚀去除所述外围区的第二导电附着层，暴露出外围区基底表面；所述外围区第二层间介质层覆盖于外围区基底表面。

可选的，还包括步骤：在所述第二层间介质层内形成第一接触孔和第二接触孔，其中，第一接触孔底部暴露出第一栅导电层顶部表面，第二接触孔暴露出第二栅导电层顶部表面；形成填充满所述第一接触孔的第一导电插塞；形成填充满所述第二接触孔的第二导电插塞。

可选的，形成所述第一接触孔以及第二接触孔的工艺步骤包括：在所述第二层间介质层表面形成非晶碳层；对所述非晶碳层进行第三斜边刻蚀处理，刻蚀去除外围区的非晶碳层；在所述第三斜边刻蚀处理后的非晶碳层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀第二层间介质层，在所述第二层间介质层内形成所述第一接触孔以及第二接触孔。

可选的，斜边刻蚀机内进行所述第三斜边刻蚀处理；所述第三斜边刻蚀处理的工艺参数为：刻蚀气体包括CF₄、CO₂以及N₂，其中，CF₄气体流量为0sccm至100sccm，CO₂气体流量为10sccm至100sccm，N₂气体流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。

可选的，在形成所述第一接触孔的和第二接触孔的过程中，所述外围区基底上形成有第三聚合物层；在形成所述第一导电插塞和第二导电插塞之前，还包括步骤：对第三聚合物层进行第四斜边刻蚀处理，刻蚀去除所述第三聚合物层。

可选的，在刻蚀去除所述第三聚合物层之后，所述外围区基底表面被第二层间介质层覆盖。

可选的，采用晶圆曝光的方法，形成所述光刻胶层。

可选的，形成所述光刻胶层的工艺步骤包括：在所述第三斜边刻蚀处理后的非晶碳层表面、以及外围区第二层间介质层表面形成初始光刻胶层；对所述初始光刻胶层进行曝光处理，且所述曝光处理包括对外围区的初始光刻胶层进行曝光处理；在进行曝光处理之后，对初始光刻胶层进行显影处理，形成所述光刻胶层。

可选的，在形成所述第一接触孔和第二接触孔之后，还包括步骤：对所述第一接触孔和第二接触孔进行湿法清洗处理；对所述第一接触孔和第二接触孔进行Ar等离子体轰击处理。

可选的，所述Ar等离子体轰击处理的工艺参数为：处理温度为80摄氏度至150摄氏度，Ar流量为100sccm至1000sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦。

可选的，所述第一层间介质层的材料为氧化硅、低k介质材料或超低k介质材料；所述第二层间介质层的材料为氧化硅、低k介质材料或超低k介质材料。

可选的，所述第一栅导电层的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述第一导电附着层的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述第二栅导电层的材料包括Ti、TiN、Ta、Ta、WN、Cu、Al或W；所述器件区基底与第一栅导电层之间还形成有第一栅介质层；所述器件区基底与第二栅导电层之间还形成有第二栅介质层。

可选的，所述第一区域为PMOS区域或NMOS区域；所述第二区域为PMOS区域或NMOS区域；所述第一区域和第二区域的类型不同。

可选的，所述第一伪栅的材料为非晶碳、氮化硅或多晶硅；所述第二伪栅的材料为非晶碳、氮化硅或多晶硅。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体结构的形成方法的技术方案，刻蚀第一伪栅后，在第一区域第一层间介质层内形成第一开口；然后形成填充满第一开口的第一栅导电层，同时在外围区第一层间介质层表面形成第一导电附着层，且所述第一导电附着层的材料与第一栅导电层材料相同；然后采用第一斜边刻蚀处理，刻蚀去除外围区的第一导电附着层以及第一层间介质层，暴露出外围区基底表面；接着进行刻蚀去除第二伪栅、形成第二栅导电层的工艺步骤；然后形成覆盖于第一层间介质层、第一栅导电层、第二栅导电层以及外围区基底上的第二层间介质层。由于本发明在形成第二栅导电层之前，去除了外围区基底上的第一导电附着层以及第一层间介质层，暴露出外围区基底表面，因此即使在刻蚀去除第二伪栅、形成第二栅导电层的过程中会在外围区基底上产生副产物，位于外围区基底上的副产物的类型也会较为简单，从而使得外围区第二层间介质层与基底之间的粘附性较强，防止外围区第二层间介质层从基底上剥落对后续工艺造成不良影响；同时由于外围区基底上的副产物类型较为简单，从而降低副产物从基底上剥落的概率，避免对其他基底造成损伤或污染，提高半导体结构的生产效率以及芯片产出量。

同时，与形成第一栅导电层的过程类似，在形成第二栅导电层的过程中也会在外围区基底表面形成第二导电附着层；由于去除了外围区的第一导电附着层以及第一介质层，因此与不进行第一斜边刻蚀处理相比较，本发明中位于外围区基底表面的第二导电附着层厚度更厚，因此本发明中第二导电附着层不容易从基底上剥落，从而避免第二导电附着层从基底上剥落对其他基底造成损伤或污染。

进一步，在形成第二栅导电层之后，去除外围区的第二导电附着层，从而进一步避免外围区第二导电附着层带来的不良影响，进一步提高半导体结构的生产良率。

进一步，由于外围区非晶碳层被去除，因此刻蚀形成第一接触孔和第二接触孔过程中，附着在基底外围区的反应副产物的量减少，从而减小了聚合物层中聚合物杂质的含量，使得第三聚合物层与基底之间的粘附性增强，且刻蚀去除第三聚合物层的工艺难度降低。同时，由于第三聚合物层中聚合物杂质含量减少，使得聚合物层与外围区导电阻挡层之间的粘附性增强；有利于进一步提高半导体结构的生产良率以及芯片产出量。

进一步，本发明在形成导电插塞之前，刻蚀处理刻蚀去除外围区基底上的第三聚合物层，避免第三聚合物层从基底上剥落，同时防止由于第三聚合物层的存在造成后续外围区导电阻挡层从基底上剥落，从而进一步提高半导体结构的生产良率以及芯片产出量。

附图说明

图1至图14为一实施例提供的半导体结构形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术的器件生产过程中基底容易受到损伤或污染，导致半导体结构的生产良率低下、芯片产出量低。

经研究发现，在半导体制造中，需要涉及到多道工序，而干法刻蚀工艺通常是制作过程中常见的步骤。干法刻蚀工艺是利用反应气体获得能量后，通过物理或化学的反应对刻蚀对象进行刻蚀。但是在刻蚀过程中，或者其他工艺过程中，通常会在基底的边缘附近形成副产物，例如，包含碳、氧、氮、氟等元素的聚合物，以及由于边缘效应而产生的低质量膜层等。

在后续的工艺过程中，所述副产物与基底之间的粘附性会最终变弱而导致该副产物在基底转移过程中散裂或剥落，通常落在其他衬底上，从而对其他衬底造成损伤或污染，严重影响半导体结构的生产良率。

并且，当基底边缘上的副产物的含量越大、类型越复杂是，副产物更易从基底上剥落，且去除基底边缘上的副产物的难度更大，副产物与其他层之间的粘附性更差。

为此，本发明提供一种半导体结构的形成方法，在形成第一栅导电层之后，去除外围区的第一导电附着层以及第一层间介质层，从而防止后续的工艺过程中外围区基底上的副产物类型过于复杂，降低副产物从基底上剥落掉落在其他基底上的概率，从而提高半导体结构的生产良率以及芯片产出量。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图14为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。

请参考图1，提供基底100，所述基底100包括器件区110以及包围所述器件区110的外围区120。

所述基底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述基底100还可以为绝缘体上的硅或绝缘体上的锗。

所述器件区110为后续形成半导体器件的区域，所述外围区120沿基底100半径方向上的宽度可根据具体的制作工艺进行调整。

本实施例中，所述外围区120包括第一外围区和第二外围区，其中，第一外围区位于器件区110和第二外围区之间。在一个实施例中，第一外围区表面与器件区110表面平行，第二外围区表面为斜面。在另一实施例中，第一外围区和第二外围区表面均与器件区110表面平行。在其他实施例中，所述外围区表面还可以为阶梯状、锯齿状等。

所述器件区110包括第一区域I以及第二区域II，所述第一区域I为PMOS区域或NMOS区域，所述第二区域I为PMOS区域或NMOS区域，且第一区域I和第二区域II的区域类型不同；所述第一区域I和第二区域II相邻或相隔。本实施例以第一区域I为PMOS区域，第二区域II为NMOS区域作为示例。

请参考图2，在所述基底100表面形成第一层间介质层101，且所述第一区域I第一层间介质层101内形成有第一伪栅131，所述第二区域II第一层间介质层101内形成有第二伪栅132。

所述第一层间介质层101覆盖于器件区110以及外围区120基底100表面。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第一层间介质层101。

所述第一介质层101的材料为二氧化硅、低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。

所述第一介质层101的材料为低.k介质材料或超低k介质材料时，第一介质层101的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO_1.5)_n)或甲基硅倍半氧烷(MSQ，(CH₃SiO_1.5)_n)。

本实施例中，所述第一层间介质层101的材料为氧化硅。

所述第一伪栅131、第二伪栅132以及器件区120第一层间介质层101顶部齐平。所述第一伪栅131的材料为非晶碳、氮化硅或多晶硅；所述第二伪栅132的材料为非晶碳、氮化硅或多晶硅。本实施例以第一伪栅131和第二伪栅132的材料为多晶硅作为示例。

在形成所述第一伪栅131、第二伪栅132以及第一层间介质层101之前，还可以在基底100表面形成热氧化层，在第一伪栅131与基底100之间形成第一栅介质层，在第二伪栅132与基底100之间形成第二栅介质层。所述第一栅介质层的材料为氧化硅或高k介质材料(高k介质材料指的是相对介电常数大于氧化硅的相对介电常数的介质材料)；所述第二栅介质层的材料为氧化硅或高k介质材料。

请参考图3，刻蚀去除所述第一伪栅131(参考图2)，在所述第一区域I第一层间介质层101内形成第一开口102。

形成所述第一开口102的工艺步骤包括：在所述第一层间介质层101表面形成图形化的光刻胶层，所述图形化的光刻胶层暴露出第一伪栅131表面；以所述图形化的光刻胶层为掩膜，采用干法刻蚀工艺刻蚀去除所述第一伪栅131，在第一区域I第一层间介质层101内形成第一开口102；去除所述图形化的光刻胶层。

在一实施例中，所述图形化的光刻胶层还暴露出外围区120第一层间介质层101表面，相应的，在刻蚀去除第一伪栅131的同时，还会对外围区120第一层间介质层101进行一定的刻蚀；且由于干法刻蚀工艺对第一伪栅131的刻蚀速率大于对第一层间介质层101的刻蚀速率，因此在刻蚀形成第一开口102之后，外围区120基底100仍被部分厚度的第一层间介质层101覆盖。

由于在刻蚀形成第一开口102的过程中，刻蚀气体还会与图形化的光刻胶层发生化学反应形成聚合物，部分所述聚合物在重力作用下会附着在外围区120第一层间介质层101表面，因此将在外围区120第一层间介质层101表面形成第一聚合物层(未图示)，后续在进行第一斜边刻蚀处理时能够刻蚀去除所述外围区120的第一聚合物层。

本实施例在刻蚀形成第一开口102的掩膜暴露出外围区120第一层间介质层101表面，且在刻蚀过程中，器件区110第一层间介质层110被刻蚀的速率大于外围区120第一层间介质层101被刻蚀的速率，因此在形成第一开口102之后，外围区120第一层间介质层101顶部表面低于器件区110第一层间介质层101顶部表面。

请参考图4，形成填充满所述第一开口102(参考图3)的第一栅导电膜103，所述第一栅导电膜103还覆盖于第一层间介质层101表面。

本实施例中，所述第一栅导电膜103还覆盖于第二伪栅132表面；所述第一栅导电膜103既覆盖于器件区110第一层间介质层101表面，还覆盖于外围区120第一层间介质层101表面。

所述第一栅导电膜103的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W。本实施例以第一栅导电膜103的材料为Al，采用物理气相沉积工艺形成所述第一栅导电膜103。

请参考图5，研磨去除高于第一区域I第一层间介质层101的第一栅导电膜103(参考图4)，形成填充满所述第一开口102(参考图3)的第一栅导电层141，且所述第一栅导电层141顶部与第一区域I第一层间介质层101顶部齐平，且在研磨之后，所述外围区120第一层间介质层101表面形成有第一导电附着层104，所述第一导电附着层104的材料与第一栅导电层141的材料相同。

具体的，采用化学机械研磨工艺，研磨去除高于第一层间介质层101表面的第一栅导电膜103。所述第一栅导电层141的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W，本实施例中第一栅导电层141的材料为Al。

由于基底100具有一定的尺寸，在研磨过程中，外围区120的第一栅导电膜103被研磨去除速率通常小于器件区110第一栅导电膜103被研磨去除的速率；并且，外围区120第一层间介质层101顶部表面低于器件区110第一层间介质层101顶部表面。因此在研磨之后，在外围区120第一层间介质层101表面形成有第一导电附着层104，所述第一导电附着层105即为外围区120未被研磨去除的部分第一栅导电膜103，因此所述第一导电附着层104的材料与第一栅导电层141材料相同。

在本实施例中，所述第一导电附着层104的材料为Al。所述器件区110基底100与第一栅导电层141之间还形成有第一栅介质层，所述第一栅介质层的材料为氧化硅或高k介质材料。

请参考图6，采用第一斜边刻蚀(beveletch)处理，刻蚀去除所述外围区120的第一导电附着层104(参考图5)以及第一层间介质层101。

在后续将会进行刻蚀去除第二伪栅132、形成第二栅导电层等工艺步骤，且所述工艺步骤也将会在外围区120基底100上形成种类复杂的副产物，若所述种类复杂的副产物直接位于第一导电附着层104表面，第一导电附着层104与所述种类附着的副产物之间的粘附性将非常的差，导致后续形成的种类复杂的副产物容易从基底100上剥落，掉落在其他基底上影响半导体结构的生产良率。并且，后续刻蚀去除所述种类复杂的反应副产物以及第一导电附着层104的工艺难度大。

同时，由于第一导电附着层104与第一层间介质层101之间的粘附性也较差，第一导电附着层104也容易从基底100上剥落，掉落在其他基底上。

再者，与后续在外围区120形成的副产物与第一层间介质层101之间的粘附性相比，所述副产物与基底100之间的粘附性更差，因此若后续形成的副产物位于外围区120基底100表面，则刻蚀去除所述副产物的工艺难度将大大的降低。

为此，本实施例采用第一斜边刻蚀处理，刻蚀去除外围区120的第一导电附着层104以及第一层间介质层101。由于本实施例在第一导电附着层104与第一层间介质层101之间还形成有第一聚合物层，为此在进行第一斜边刻蚀处理的过程中，刻蚀去除所述第一聚合物层。

在斜边刻蚀机(beveletcher)内进行所述第一斜边刻蚀处理。在一个实施例中，所述刻蚀去除外围区120的第一导电附着层104的工艺参数为：刻蚀气体包括BCl₃和Cl₂，其中，BCl₃流量为10sccm至100sccm，Cl₂流量为10sccm至200sccm，提供源功率为100瓦至1000瓦，刻蚀腔室压强为1托至10托。

所述刻蚀去除外围区120的第一层间介质层101的工艺参数为：刻蚀气体包括SF₆、CF₄、CO₂和N₂，其中，SF₆流量为10sccm至100sccm，CF₄流量为50sccm至200sccm，CO₂流量为10sccm至100sccm，N₂流量为100sccm至500sccm，提供源功率为100瓦至1000瓦，刻蚀腔室压强为1托至10托。

请参考图7，在进行所述第一斜边刻蚀处理之后，刻蚀去除所述第二伪栅132(参考图6)，在所述第二区域II第一层间介质层101内形成第二开口；形成填充满所述第二开口的第二栅导电层142，且所述第二栅导电层142顶部与第二区域II第一层间介质层101顶部齐平。

有关第二开口以及第二栅导电层142的形成过程可参考前述第一开口102以及第一栅导电层141的形成过程，在此不再赘述。在刻蚀形成第二开口的过程中，所述刻蚀工艺还会对外围区120基底100进行刻蚀，为此在形成第二开口之后，外围区120基底100的厚度变小。

所述第二栅导电层142的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W，本实施例中第二栅导电层142的材料为Al。

由前述对形成第一开口的过程分析可知，在形成所述第二开口的过程中，外围区120基底100上形成有第二聚合物层；且在形成第二栅导电层142的同时，外围区120基底100上形成有第二导电附着层，所述第二导电附着层的材料与第二栅导电层142材料相同。

为此，在形成第二栅导电层142之后，还包括步骤：采用第二斜边刻蚀处理，刻蚀去除所述外围区120基底100上的第二导电附着层以及第二聚合物层，直至暴露出外围区120基底100表面。

在形成第二栅导电层142之后的斜边刻蚀处理刻蚀的待刻蚀层的种类较为单一，待刻蚀层为第二聚合物层以及第二导电附着层，为此，本实施例在形成第二栅导电层142之后进行的第二斜边刻蚀处理的工艺难度低。

本实施例通过分开形成第一栅导电层141以及第二栅导电层142，能够使第一栅导电层141以及第二栅导电层142满足不同的功函数要求。

并且，由于本实施例在形成第二栅导电层142之前，外围区120基底100表面被暴露出来，为此形成第二栅导电层142的第二栅导电膜将直接覆盖于外围区120基底100表面，当采用研磨工艺研磨去除高于器件区110第一层间介质层101表面的第二栅导电膜之后，位于外围区120基底100上的第二栅导电膜即为第二导电附着层。与不去除外围区120基底100上的第一层间介质层101和第一导电附着层104(参考图5)相比，本实施例外围区120的第二栅导电膜的底部表面和顶部表面位置均更低一些，而研磨停止位置为暴露出器件区110第一层间介质层101表面，为此外围区120被研磨去除的第二栅导电膜更少，使得本实施例形成的第二导电附着层厚度更厚，第二导电附着层与基底100之间的粘附性增加，第二导电附着层更难从基底100上剥落。

为此本实施例在形成第二栅导电层142之后，也可以不对外围区120基底100上的第二导电附着层进行斜边刻蚀处理，半导体结构的生产效率仍然能够得到提高；后续外围区120形成的第二层间介质层位于第二导电附着层表面。本实施例以对第二导电附着层进行斜边刻蚀处理为例，刻蚀去除外围区的第二导电附着层，从而进一步避免第二导电附着层对后续工艺带来的不良影响，进一步提高半导体结构的生产良率以及芯片产出量。

请参考图8，形成覆盖于所述第一层间介质层101表面、第一栅导电层141表面、第二栅导电层142表面以及外围区120基底100表面的第二层间介质层106；在所述第二层间介质层106表面形成非晶碳层107。

所述第二层间介质层106的材料为氧化硅、低k介质材料或超低k介质材料。本实施例以所述第二层间介质层106的材料为氧化硅作为示例，采用化学气相沉积工艺形成所述第二层间介质层106。

由于本实施例在形成第二层间介质层106之前，外围区120基底100表面被暴露出来，使得外围区120第二层间介质层106与基底100直接接触，避免外围区120第二层间介质层106与基底100之间具有副产物杂质，从而提高外围区120第二层间介质层106与基底100之间的粘附性。若外围区120基底100与第二层间介质层106之间具有副产物杂质，则在后续工艺过程中外围区120第二层间介质层106容易与基底100分离，影响半导体结构的生产良率。

所述非晶碳层107的材料为非晶碳(A-C，AmorphousCarbon)，采用化学气相沉积、原子层沉积或旋转涂覆工艺形成所述非晶碳层107。

与第二层间介质层106的材料相比，非晶碳具有很高的刻蚀选择比，能够有效的减小刻蚀第二层间介质层106所需的掩膜的厚度；并且，后续在非晶碳层107表面形成光刻胶层时，所述非晶碳层107还能够起到底部抗反射的作用，从而提高形成的光刻胶层的位置精确度。

在其他实施例中，在形成第二栅导电层142之后也可以不进行第二斜边刻蚀处理，直接在外围区基底上形成第二层间介质层，相应的，外围区基底与第二层间介质层直接形成有第二聚合物层以及第二导电附着层，与不进行第一斜边刻蚀处理相比，第一斜边刻蚀处理后的外围区基底与第二层间介质层之间的副产物类型较为单一，因此外围区基底与第二层间介质层之间仍具有较高的粘附性。

请参考图9，对所述非晶碳层107进行第三斜边刻蚀处理，刻蚀去除外围区120的非晶碳层107。

一方面，由于非晶碳层107与第二层间介质层106之间的粘附性较差，特别是外围区120的非晶碳层107容易从基底100上剥落，对其他基底造成损伤或污染。

另一方面，当非晶碳层107位于外围区120时，后续在刻蚀形成接触孔118的过程中，刻蚀气体会与外围区120的非晶碳层107发生反应形成反应副产物，部分反应副产物在重力作用下会沉积在外围区120基底100上，导致在外围区120基底上形成的第三聚合物层的聚合物杂质含量显著增加，导致聚合物层更易从基底100上剥落。并且，若后续不去除所形成的第三聚合物层，由于第三聚合物层中聚合物杂质含量大，后续外围区的导电阻挡层与聚合物层之间的粘附性将非常差，外围区的导电阻挡层容易从基底上剥落；若后续去除所形成的第三聚合物层，由于第三聚合物层中聚合物杂质含量大，去除聚合物层的工艺难度也将变大。

为此，本实施例对非晶碳层107进行第三斜边刻蚀处理，刻蚀去除外围区120的非晶碳层107，避免外围区120非晶碳层107剥落，同时减小后续形成的聚合物层中聚合物杂质含量，降低聚合物层从基底上剥落的概率，提高聚合物层与外围区导电阻挡层之间的粘附性，降低后续去除聚合物层的工艺难度。

在斜边刻蚀机中进行所述第三斜边刻蚀处理。在一个具体实施例中，所述第三斜边刻蚀处理的工艺参数为：刻蚀气体包括CF₄、CO₂以及N₂，其中，CF₄气体流量为0sccm至100sccm，CO₂气体流量为10sccm至100sccm，N₂气体流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。

请参考图10，在所述第三斜边刻蚀处理后的非晶碳层107表面形成图形化的光刻胶层108。

本实施例中，所述光刻胶层108暴露出后续待形成第一接触孔和第二接触孔的第二层间介质层106表面，所述光刻胶层108还暴露出外围区120第二层间介质层106表面。采用晶圆边缘曝光(WEE，WaferEdgeExposure)的方法，形成所述光刻胶层108。

具体的，形成所述光刻胶层108的工艺步骤包括：在所述第三斜边刻蚀处理后的非晶碳层107表面、以及外围区120第二层间介质层106表面形成初始光刻胶层；对所述外围区第二层间介质层106表面的初始光刻胶层进行曝光处理，且所述曝光处理包括对外围区120的初始光刻胶层进行曝光处理；在进行曝光处理之后，对所述初始光刻胶层进行显影处理，形成所述光刻胶层108。

采用WEE的方法能够去除外围区120的初始光刻胶层，避免外围区120光刻胶转移到基底100背面，从而使后续的工艺过程保持清洁，且去除外围区120的初始光刻胶层的工艺精度较高。

在其他实施例中，还可以采用边胶去除(EBR，EdgeBeadRemoval)的方法形成所述光刻胶层108，具体的，在形成初始光刻胶层的过程中，使用溶剂喷洒在外围区120，将外围区120的初始光刻胶层去除。

请参考图11，以所述图形化的光刻胶层108(参考图10)为掩膜刻蚀第二层间介质层106，在所述第二层间介质层106内形成第一接触孔118以及第二接触孔128，其中，第一接触孔118底部暴露出第一栅导电层141顶部表面，第二接触孔128暴露出第二栅导电层142顶部表面。

由于光刻胶层108暴露出外围区120第二层间介质层106表面，因此在刻蚀形成第一接触孔118和第二接触孔128的同时，刻蚀外围区120第二层间介质层106，且外围区120第二层间介质层106被刻蚀的速率小于器件区110第二层间介质层106被刻蚀的速率，使得外围区120的第二层间介质层106被部分去除。

采用干法刻蚀工艺形成所述第一接触孔118和第二接触孔128。在刻蚀第二层间介质层106的同时，所述刻蚀工艺还会对光刻胶层108以及非晶碳层107进行刻蚀，刻蚀工艺的刻蚀气体与第二层间介质层106的材料发生化学反应形成反应副产物，同时刻蚀气体与光刻胶层108以及非晶碳层107的材料发生化学反应形成反应副产物。所述反应副产物经过热运动、以及依托刻蚀气体的流动而从刻蚀腔室内排出。

然而所述反应副产物中具有质量相对较大的聚合物杂质，所述聚合物杂质受到的重力作用较大，在重力作用下，部分所述聚合物杂质会掉落附着在器件区110的第二层间介质层106表面、以及外围区120的第二层间介质层106表面，在外围区120第二层间介质层106表面形成第三聚合物层119。

所述第三聚合物层119中含有碳原子、氟原子、硅原子以及氧原子。并且，由于本实施例去除了位于外围区120的非晶碳层107，因此在刻蚀过程中，避免了刻蚀气体与外围区120非晶碳层107发生化学反应，从而使得外围区120附近的反应副产物的形成量大大的减小，进而减少外围区120基底100上的第三聚合物层119中聚合物杂质含量，使得第三聚合物层119从基底100上剥落的可能性降低；并且，由于第三聚合物层119中聚合物杂质含量减小，也能够进一步减少后续形成的导电阻挡层从基底100上剥落的可能性，从而提高半导体结构的生产良率以及芯片产出量。

在形成第一接触孔118和第二接触孔128的过程中，器件区110的接触孔118内、以及第二层间介质层106表面也会附着有聚合物杂质，后续会对器件区110的第一接触孔118和第二接触孔128进行清洗处理，去除器件区110的聚合物杂质。

请参考图12，对所述第三聚合物层119(参考图11)进行第四斜边刻蚀处理，去除所述第三聚合物层119。

本实施例中，去除所述第三聚合物层119，避免后续工艺过程中第三聚合物层119从基底100上剥落，掉落在其他基底上影响半导体结构的生产良率；并且，若后续外围区形成的导电阻挡层位于第三聚合物层119上，则外围区的导电阻挡层与基底100之间的粘附性很差，外围区的导电阻挡层也将容易从基底上剥落。

为此，本实施例采用第四斜边刻蚀处理去除所述第三聚合物层119，在所述第四斜边刻蚀处理后，所述外围区120基底100表面被第二层间介质层106覆盖。因此后续外围区120的导电阻挡层位于第二层间介质层106表面，使得外围区120导电阻挡层与基底100之间的粘附性强，从而防止外围区120的导电阻挡层以及导电体层从基底100上剥落。

若后续外围区120形成的导电阻挡层与基底100直接接触，导电阻挡层与基底100之间的粘附性很弱，因此外围区120导电阻挡层以及导电体层将很容易剥落。并且，非晶碳层107位于外围区120以及器件区110相比，本实施例中第三聚合物层119中聚合物杂质含量减小，从而使得第三斜边刻蚀处理刻蚀去除第三聚合物层119的难度降低，能够更加彻底的刻蚀去除第三聚合物层119，从而进一步避免第三聚合物层119带来的不良影响。

所述第四斜边刻蚀处理对第三聚合物层119的刻蚀速率大于对第二层间介质层106的刻蚀速率。在斜边刻蚀机内进行所述第四斜边刻蚀处理；所述第四斜边刻蚀处理的刻蚀气体为含氟气体。

作为一个具体实施例，所述含氟气体为CF₄、CHF₃、NF₃或SF₆。本实施例中，所述第四斜边刻蚀处理的工艺参数为：刻蚀气体包括CH₄和SF₆，还向刻蚀腔室内通入CO₂和N₂，CF₄流量为10sccm至500sccm，SF₆流量为10sccm至100sccm，CO₂流量为10sccm至100sccm，N₂流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。

本实施例中所述第四斜边刻蚀处理为多道刻蚀工艺，以保证第四斜边刻蚀处理后，外围区120基底100表面未被暴露出来。在其他实施例中，第四斜边刻蚀处理也可以为一道刻蚀工艺，且第三斜边刻蚀工艺对第三聚合物层119与对第二层间介质层106具有较大刻蚀选择比。

然后，对所述第一接触孔118和第二接触孔128进行湿法清洗处理；然后对所述第一接触孔118和第二接触孔128进行Ar等离子体轰击处理。

所述湿法清洗处理能够去除第一接触孔118和第二接触孔128内的聚合物杂质。所述湿法清洗处理的清洗液体为氢氟酸溶液或双氧水溶液。

所述Ar等离子体轰击能够修复第一接触孔118和第二接触孔128内的界面性能，为后续形成第一导电插塞和第二导电插塞提供良好的界面基础。所述Ar等离子体轰击处理的工艺参数为：处理温度为80摄氏度至150摄氏度，Ar流量为100sccm至1000sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦。

请参考图13，在所述第一接触孔118(参考图12)底部和侧壁表面、第二接触孔128(参考图12)底部和侧壁表面、以及器件区110和外围区120的第二层间介质层106表面形成导电阻挡层201，形成覆盖于导电阻挡层201表面且填充满第一接触孔118和第二接触孔128的导电体层202，且所述导电体层202顶部高于器件区110第二层间介质层106表面。

所述导电阻挡层201的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述导电体层202的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W。

本实施例中，导电阻挡层201与导电体层202的材料不同，导电阻挡层201的材料为Ti、TiN、Ta、TaN或WN，导电体层202的材料为Cu、Al或W，相应后续形成的导电插塞为叠层结构。在其他实施例中，导电阻挡层201和导电体层202的材料也可以相同，相应后续形成的第一导电插塞和第二导电插塞为单层结构。

请参考图14，研磨去除高于器件区110第二层间介质层106顶部表面的导电体层201以及导电阻挡层202，形成填充满所述第一接触孔118(参考图12)的第一导电插塞，形成填充满所述第二接触孔128(参考图12)的第二导电插塞。

具体的，采用化学机械抛光工艺进行研磨。所述第一导电插塞包括：位于第一接触孔118底部和侧壁表面的导电阻挡层201、以及位于导电阻挡层201表面且填充满第一接触孔118的导电体层202。所述第二导电插塞包括：位于第二接触孔128底部和侧壁表面的导电阻挡层201、以及位于导电阻挡层201表面且填充满第二接触孔128的导电体层202。

在研磨过程中，器件区110的研磨速率大于外围区120的研磨速率；且外围区120第二层间介质层106顶部低于器件区110第二层间介质层106顶部。因此在研磨之后，器件区110第二层间介质层106表面的导电体层202以及导电阻挡层201被研磨去除，而外围区120基底100上仍具有导电阻挡层201以及导电体层202。

所述外围区120的导电阻挡层201位于第二层间介质层106表面，避免外围区120导电阻挡层201与外围区110基底表面直接接触，使得外围区120导电阻挡层201与基底100之间的粘附性好，防止外围区120导电阻挡层201以及导电体层202从基底100上剥落，防止外围区120掉落的导电阻挡层201以及导电体层202掉落在其他基底上，提高器件生产良率。

并且，由于第三聚合物层119(参考图11)被刻蚀去除，防止了外围区120导电阻挡层201与第三聚合物层119直接接触，从而进一步降低外围区120导电阻挡层201以及导电体层202从基底100上剥落的概率，进一步提高半导体结构生产良率。

若外围区120导电阻挡层201与基底100表面直接接触，由于导电阻挡层201的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W，而基底100的材料为硅，导电阻挡层201与基底100之间的粘附性差，在后续工艺过程中，外围区120的导电阻挡层201以及导电体层202容易从基底100上剥落，掉落在其他基底上而对其他基底造成损伤或污染。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底以及位于基底表面的第一层间介质层，所述基底包括器件区以及包围所述器件区的外围区，所述器件区包括第一区域以及第二区域，且所述第一区域第一层间介质层内形成有第一伪栅，所述第二区域第一层间介质层内形成有第二伪栅；

刻蚀去除所述第一伪栅，在所述第一区域第一层间介质层内形成第一开口；

形成填充满所述第一开口的第一栅导电层，且所述第一栅导电层顶部与第一区域第一层间介质层顶部齐平，同时在外围区第一层间介质层表面形成第一导电附着层，且所述第一导电附着层的材料与第一栅导电层材料相同；

采用第一斜边刻蚀处理，刻蚀去除外围区的第一导电附着层以及第一层间介质层，暴露出外围区基底表面；

在进行所述第一斜边刻蚀处理之后，刻蚀去除所述第二伪栅，在所述第二区域第一层间介质层内形成第二开口；

形成填充满所述第二开口的第二栅导电层，且所述第二栅导电层顶部与第二区域第一层间介质层顶部齐平；

形成覆盖于所述第一层间介质层、第一栅导电层、第二栅导电层以及外围区基底上的第二层间介质层。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一导电附着层与第一层间介质层之间形成有第一聚合物层；在进行所述第一斜边刻蚀处理的过程中，刻蚀去除第一聚合物层。

3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀去除外围区的第一导电附着层的工艺参数为：刻蚀气体包括BCl₃和Cl₂，其中，BCl₃流量为10sccm至100sccm，Cl₂流量为10sccm至200sccm，提供源功率为100瓦至1000瓦，刻蚀腔室压强为1托至10托。

4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀去除外围区的第一层间介质层的工艺参数为：刻蚀气体包括SF₆、CF₄、CO₂和N₂，其中，SF₆流量为10sccm至100sccm，CF₄流量为50sccm至200sccm，CO₂流量为10sccm至100sccm，N₂流量为100sccm至500sccm，提供源功率为100瓦至1000瓦，刻蚀腔室压强为1托至10托。

5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅导电层以及第一导电附着层的形成工艺步骤包括：形成填充满所述第一开口的第一栅导电膜，所述第一栅导电膜还覆盖于第一层间介质层表面；研磨去除高于第一区域第一层间介质层的第一栅导电膜，形成填充满第一开口的第一栅导电层，且在研磨之后，外围区第一层间介质层表面形成有第一导电附着层。

6.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第二栅导电层的同时，在所述外围区形成第二导电附着层，且第二导电附着层的材料与第二栅导电层的材料相同。

7.根据权利要求6所述的半导体结构的形成方法，其特征在于，在形成所述第二层间介质层之前，采用第二斜边刻蚀处理，刻蚀去除所述外围区的第二导电附着层，暴露出外围区基底表面；所述外围区第二层间介质层覆盖于外围区基底表面。

8.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括步骤：在所述第二层间介质层内形成第一接触孔和第二接触孔，其中，第一接触孔底部暴露出第一栅导电层顶部表面，第二接触孔暴露出第二栅导电层顶部表面；形成填充满所述第一接触孔的第一导电插塞；形成填充满所述第二接触孔的第二导电插塞。

9.根据权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第一接触孔以及第二接触孔的工艺步骤包括：在所述第二层间介质层表面形成非晶碳层；对所述非晶碳层进行第三斜边刻蚀处理，刻蚀去除外围区的非晶碳层；在所述第三斜边刻蚀处理后的非晶碳层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀第二层间介质层，在所述第二层间介质层内形成所述第一接触孔以及第二接触孔。

10.根据权利要求9所述的半导体结构的形成方法，其特征在于，在斜边刻蚀机内进行所述第三斜边刻蚀处理；所述第三斜边刻蚀处理的工艺参数为：刻蚀气体包括CF₄、CO₂以及N₂，其中，CF₄气体流量为0sccm至100sccm，CO₂气体流量为10sccm至100sccm，N₂气体流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。

11.根据权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述第一接触孔的和第二接触孔的过程中，所述外围区基底上形成有第三聚合物层；在形成所述第一导电插塞和第二导电插塞之前，还包括步骤：对第三聚合物层进行第四斜边刻蚀处理，刻蚀去除所述第三聚合物层。

12.根据权利要求11所述的半导体结构的形成方法，其特征在于，在刻蚀去除所述第三聚合物层之后，所述外围区基底表面被第二层间介质层覆盖。

13.根据权利要求9所述的半导体结构的形成方法，其特征在于，采用晶圆曝光的方法，形成所述光刻胶层。

14.根据权利要求13所述的半导体结构的形成方法，其特征在于，形成所述光刻胶层的工艺步骤包括：在所述第三斜边刻蚀处理后的非晶碳层表面、以及外围区第二层间介质层表面形成初始光刻胶层；对所述初始光刻胶层进行曝光处理，且所述曝光处理包括对外围区的初始光刻胶层进行曝光处理；在进行曝光处理之后，对初始光刻胶层进行显影处理，形成所述光刻胶层。

15.根据权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述第一接触孔和第二接触孔之后，还包括步骤：对所述第一接触孔和第二接触孔进行湿法清洗处理；对所述第一接触孔和第二接触孔进行Ar等离子体轰击处理。

16.根据权利要求15所述的半导体结构的形成方法，其特征在于，所述Ar等离子体轰击处理的工艺参数为：处理温度为80摄氏度至150摄氏度，Ar流量为100sccm至1000sccm，反应腔室压强为100毫托至500毫托，提供源功率为100瓦至1000瓦。

17.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一层间介质层的材料为氧化硅、低k介质材料或超低k介质材料；所述第二层间介质层的材料为氧化硅、低k介质材料或超低k介质材料。

18.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅导电层的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述第一导电附着层的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述第二栅导电层的材料包括Ti、TiN、Ta、Ta、WN、Cu、Al或W；所述器件区基底与第一栅导电层之间还形成有第一栅介质层；所述器件区基底与第二栅导电层之间还形成有第二栅介质层。

19.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域为PMOS区域或NMOS区域；所述第二区域为PMOS区域或NMOS区域；所述第一区域和第二区域的类型不同。

20.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一伪栅的材料为非晶碳、氮化硅或多晶硅；所述第二伪栅的材料为非晶碳、氮化硅或多晶硅。