KR102319993B1 - 높은 표면 도펀트 농도 형성 공정 및 이에 의해 형성된 구조물 - Google Patents

높은 표면 도펀트 농도 형성 공정 및 이에 의해 형성된 구조물 Download PDF

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Abstract

본원에 개시된 실시예는 일반적으로 도전성 피처가 형성될 수 있는 소스/드레인 영역의 상부 표면에 높은 표면 도펀트 농도를 갖는 소스/드레인 영역을 형성하는 것에 관한 것이다. 일실시예에 있어서, 구조물은 기판 상에 활성 에리어, 활성 에리어 위에 유전체 층, 및 활성 에리어까지 유전체 층을 관통하는 도전성 피처를 포함한다. 활성 에리어는 소스/드레인 영역을 포함한다. 소스/드레인 영역은 소스/드레인 영역의 상부 표면에 표면 도펀트 영역을 포함하고, 소스/드레인 도펀트 농도를 갖는 소스/드레인 영역의 나머지 부분을 포함한다. 표면 도펀트 영역은 소스/드레인 영역의 상부 표면에 근접하여 피크 도펀트 농도를 가진다. 피크 도펀트 농도는 소스/드레인 도펀트 농도보다 적어도 한 자릿수 크다. 도전성 피처가 소스/드레인 영역의 상부 표면에서 소스/드레인 영역과 접촉한다.

Description

높은 표면 도펀트 농도 형성 공정 및 이에 의해 형성된 구조물{HIGH SURFACE DOPANT CONCENTRATION FORMATION PROCESSES AND STRUCTURES FORMED THEREBY}
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 위해서 나노미터 기술 공정 노드로 진행함에 따라 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 등의 3차원 설계의 개발에서 제조 및 설계 모두로부터의 도전 과제가 발생되었다. FinFET 디바이스는 전형적으로 높은 종횡비를 가지고 채널 및 소스/드레인 영역이 내부에 형성된 반도체 핀을 포함한다. 채널의 표면적 증가의 이점을 이용하여 핀 구조물 상부 및 측면을 따라 게이트가 형성되어(예를 들어, 래핑) 더 빠르고, 더 신뢰성있고, 더 잘 제어되는 반도체 트랜지스터 디바이스를 생성한다. 그러나, 스케일링이 감소함에 따라 새로운 과제가 제시된다.
본 발명의 배경이 되는 기술은 미국 특허출원공개공보 US2012/0273880호(2012.11.01.)에 개시되어 있다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 예시적인 단순화된 핀 전계 효과 트랜지스터(FinFET)의 3차원 도면이다.
도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b, 도 8a 및 도 8b, 도 9a 및 도 9b, 도 10a 및 도 10b, 및 도 11a 및 도 11b는 일부 실시예에 따른 반도체 디바이스를 형성하는 예시적인 공정에서의 중간 단계들에서의 각각의 중간 구조물들의 단면도이다.
도 12a 및 도 12b, 도 13a 및 도 13b, 도 14a 및 도 14b, 및 도 15a 및 도 15b는 일부 실시예에 따른 반도체 디바이스를 형성하는 또다른 예시적인 공정에서의 중간 단계들에서의 각각의 중간 구조물들의 단면도이다.
도 16 및 도 17은 각각, 일부 실시예에 따른 추가적인 세부 사항을 더 설명하기 위한, 도 14a 및 도 15a의 단면도의 부분들이다.
도 18은 일부 실시예에 따른 다양한 도펀트 프로파일을 설명하는 그래프이다.
도 19는 일부 실시예에 따른 도 16의 단면도의 변형이다.
아래의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
본원에 개시된 실시예는 일반적으로 도전성 피처가 형성될 수 있는 소스/드레인 영역의 상부 표면에 높은 표면 도펀트 농도를 갖는 소스/드레인 영역을 형성하는 것에 관한 것이다. 높은 표면 도펀트 농도는 플라즈마 도핑(plasma doping, PLAD)을 사용하여 형성될 수 있다. 소스/드레인 영역의 상부 표면에서의 높은 표면 도펀트 농도는 소스/드레인 영역의 나머지의 도펀트 농도보다 한 자릿수 이상 클 수 있다. 소스/드레인 영역 내의 높은 표면 도펀트 농도에 대해 형성된 도전성 피처의 접촉 저항은 다른 장점들 중에서도 높은 표면 도펀트 농도의 존재로 인해 감소될 수 있다.
상기 내용은 본원에 기재된 실시예의 일부 양상을 개괄적으로 설명한다. 본원에 설명된 일부 실시예는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET)의 문맥으로 설명된다. 본 개시의 일부 양상들의 구현예들이 다른 공정들 및/또는 다른 디바이스들에서 사용될 수 있다. 예를 들어, 다른 예시적인 디바이스는 평면 FET, 수평 게이트 올 어라운드(Horizontal Gate All Around, HGAA) FET, 수직 게이트 올 어라운드(Vertical Gate All Around, VGAA) FET, 나노와이어 채널 FET, 및 다른 디바이스를 포함할 수 있다. 또한, 높은 표면 도펀트 농도는 다이오드의 애노드 영역 또는 캐소드 영역과 같은 디바이스의 다른 영역에서 구현될 수 있다. 예시의 방법 및 구조물의 일부 변형이 설명된다. 당업자는 다른 실시예의 범위 내에서 고려되는 이루어질 수 있는 다른 수정을 쉽게 이해할 것이다. 방법 실시예는 특정 순서로 설명될 수 있지만, 다양한 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있으며, 본원에 설명된 것보다 더 적은 단계 또는 더 많은 단계를 포함할 수 있다.
도 1은 3차원 도면으로 간략화된 FinFET(40)의 예를 도시한다. 도 1에 도시되지 않거나 그와 관련하여 설명되지 않은 다른 양상들은 후속 도면 및 설명으로부터 명백해질 수 있다. 도 1의 구조물은, 예를 들어, 4개의 트랜지스터와 같은 1개 이상의 트랜지스터로서 동작하는 방식으로 전기적으로 접속되거나 결합될 수 있다.
FinFET(40)은 반도체 기판(42) 상에 핀(46a 및 46b)을 포함한다. 반도체 기판(42)은 격리 영역(44)을 포함하고, 핀(46a 및 46b) 각각은 이웃하는 격리 영역(44) 사이로부터 그 위로 돌출한다. 게이트 유전체(48a 및 48b)는 핀(46a 및 46b)의 상단 표면 위에 측벽을 따라 있고, 게이트 전극(50a 및 50b)은 각각 게이트 유전체(48a 및 48b) 위에 있다. 또한, 마스크(52a 및 52b)는 각각 게이트 전극(50a 및 50b) 위에 있다. 소스/드레인 영역(54a-54f)은 핀(46a 및 46b)의 각각의 영역 내에 배치된다. 소스/드레인 영역(54a 및 54b)은 게이트 유전체(48a) 및 게이트 전극(50a)에 대해 핀(46a)의 대향하는 영역 내에 배치된다. 소스/드레인 영역(54b 및 54c)은 게이트 유전체(48b) 및 게이트 전극(50b)에 대해 핀(46a)의 대향하는 영역 내에 배치된다. 소스/드레인 영역(54d 및 54e)은 게이트 유전체(48a) 및 게이트 전극(50a)에 대해 핀(46b)의 대향하는 영역 내에 배치된다. 소스/드레인 영역(54e 및 54f)은 게이트 유전체(48b) 및 게이트 전극(50b)에 대해 핀(46b)의 대향하는 영역 내에 배치된다.
일부 예에서, 4개의 트랜지스터는: (1) 소스/드레인 영역(54a 및 54b), 게이트 유전체(48a), 및 게이트 전극(50a); (2) 소스/드레인 영역(54b 및 54c), 게이트 유전체(48b), 및 게이트 전극(50b); (3) 소스/드레인 영역(54d 및 54e), 게이트 유전체(48a), 및 게이트 전극(50a); 및 (4) 소스/드레인 영역(54e 및 54f), 게이트 유전체(48b), 및 게이트 전극(50b)을 포함함으로써 구현될 수 있다. 도시된 바와 같이, 일부 소스/드레인 영역은 다양한 트랜지스터 사이에서 공유될 수 있으며, 공유되는 것으로 도시되지 않은 다른 소스/드레인 영역은 예를 들어 도시되지 않은 이웃하는 트랜지스터들과 공유될 수 있다. 일부 예들에서, 소스/드레인 영역들 중 여러 소스/드레인 영역들은, FinFET이 2개의 기능성 트랜지스터로서 구현되도록 함께 접속되거나 결합될 수 있다. 예를 들어, 에피택셜 성장에 의해 영역을 합치는(coalescing) 것[예를 들어, 소스/드레인 영역(54a 및 54d)을 합치는 것, 소스/드레인 영역(54b 및 54e)을 합치는 것 등] 등을 통해 이웃하는(예를 들어, 대향하는 것과 반대로) 소스/드레인 영역(54a-54f)이 전기적으로 접속되면, 2개의 기능성 트랜지스터가 구현될 수 있다. 다른 예시에서의 다른 구성이 다른 수의 기능성 트랜지스터를 구현할 수도 있다.
도 1은 이후 도면에서 사용되는 참조 단면을 또한 도시한다. 단면 A-A는 대향하는 소스/드레인 영역(54a-54c) 사이의 핀(46a) 내의 예를 들어, 채널을 따르는 평면에 있다. 단면 B-B는 단면 A-A에 직교하는 평면에 있으며, 핀(46a) 내의 소스/드레인 영역(54a)을 횡단하고 핀(46b) 내의 소스/드레인 영역(54d)를 횡단한다. 후속 도면은 명료함을 위한 이들의 참조 단면을 말한다. "A" 표시로 끝나는 후속 도면은 단면 A-A에 대응하는 다양한 경우의 처리에서의 단면도를 도시하고, "B" 표시로 끝나는 후속 도면은 단면 B-B에 대응하는 다양한 경우의 처리에서의 단면도를 도시한다. 일부 도면에서, 도시된 컴포넌트 또는 피처의 일부 참조 번호는 다른 컴포넌트 또는 피처를 모호하게 하는 것을 피하기 위해 생략될 수 있고; 이것은 도면을 쉽게 나타내기 위한 것이다.
도 2a 및 도 2b 내지 도 11a 및 도 11b는 일부 실시예에 따라 반도체 디바이스를 형성하는 예시적인 공정의 중간 단계에서 각각의 중간 구조물의 단면도이다. 도 2a 및 도 2b 내지 도 9a 및 도 9b는 본원에 설명된 바와 같은 게이트-퍼스트 공정 및 대체 게이트 공정에 적용가능하다. 또한, 도 10a 및 도 10b, 및 도 11a 및 도 11b는 본원에 설명된 게이트-퍼스트 공정의 추가 양상을 도시한다.
또한, 도 2a 및 도 2b는 반도체 기판(70)을 도시한다. 반도체 기판(70)은, (예를 들어 p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있는, 벌크 반도체 기판, 절연체 상의 반도체(semiconductor-on-insulator, SOI) 기판 등일 수 있거나 또는 그들을 포함할 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다중-적층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에 있어서, 반도체 기판의 반도체 재료는 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3a 및 도 3b는 반도체 기판(70) 내에 핀(74)을 형성하는 것을 도시한다. 일부 실시예에 있어서, 마스크(72)(예를 들어, 하드 마스크)가 핀(74)을 형성하는데 사용된다. 예를 들어, 하나 이상의 마스크 층이 반도체 기판(70) 위에 퇴적된 후, 하나 이상의 마스크 층은 마스크(72)로 패터닝된다. 일부 실시예에 있어서, 하나 이상의 마스크 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 그들의 조합이거나 그들을 포함할 수 있고, 화학 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 원자 층 증착(atomic layer deposition, ALD) 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 마스크 층은 포토리소그래피를 사용하여 패터닝될 수 있다. 예를 들어, 포토 레지스트는, 스핀-온 코팅(spin-on coating) 등을 사용함으로써 하나 이상의 마스크 층 상에 형성될 수 있고, 적절한 포토 마스크를 사용하여 포토 레지스트를 광에 노출시킴으로써 패터닝될 수 있다. 그 다음, 포토 레지스트의 노광된 부분 또는 노광되지 않은 부분은 포지티브 또는 네거티브 레지스트가 사용되는지의 여부에 따라 제거될 수 있다. 그 다음, 포토 레지스트의 패턴은 마스크(72)를 형성하는 적절한 에칭 공정 등을 사용함으로써 하나 이상의 마스크 층으로 전사될 수 있다. 에칭 공정은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE), 유도성 결합 플라즈마(Inductive Coupled Plasma, ICP) 에칭 등 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 후속하여, 예를 들어 애싱 또는 습식 스트립 공정에서 포토 레지스트가 제거된다.
마스크(72)를 사용하여, 반도체 기판(70)은 트렌치(76)가 이웃하는 쌍의 핀(74) 사이에 형성되도록, 그리고 핀(74)이 반도체 기판(70)으로부터 돌출되도록 에칭될 수 있다. 에칭 공정은 RIE, NBE, ICP 에칭 등 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다.
또한, 도 4a 및 도 4b는 각각 대응하는 트렌치(76) 내에 격리 영역(78)을 형성하는 것을 도시한다. 격리 영역(78)은 산화물(실리콘 산화물 등), 질화물 등 또는 이들의 조합과 같은 절연 재료이거나 그들을 포함할 수 있고, 절연 재료는 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 유동성 CVD(flowable CVD, FCVD)[예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 퇴적 및 산화물과 같은 다른 재료로 전환시키기 위한 포스트 경화(post curing)] 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 도시된 실시예에 있어서, 격리 영역(78)은 FCVD 공정에 의해 형성된 실리콘 산화물을 포함한다. 화학 기계적 연마(Chemical Mechanical Polish, CMP)와 같은 평탄화 공정이 절연 재료의 상단 표면과 핀(74)의 상단 표면이 동일 평면 상에 있도록 형성하기 위해 과량의 절연 재료 및 임의의 남아있는 마스크[예를 들어, 트렌치(76)를 에칭하고 핀(74)을 형성하는데 사용됨]를 제거할 수 있다. 그 후, 절연 재료는 리세스되어 격리 영역(78)을 형성할 수 있다. 절연 재료는, 핀(74)이 이웃하는 격리 영역(78) 사이로부터 돌출되도록 리세스되고, 그에 따라 적어도 부분적으로 핀(74)을 반도체 기판(70) 상의 활성 에리어(active area)로서 기술할 수 있다. 절연 재료는 절연 재료의 재료에 선택적인 것과 같은 허용가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 dHF(dilute hydrofluoric) 산을 사용한 화학적 산화물 제거가 사용될 수 있다. 또한, 격리 영역(78)의 상단 표면은 에칭 공정의 결과일 수 있는, 도시된 바와 같은 평탄한 표면, 볼록한 표면, 오목한 표면[디싱(dishing) 등] 또는 이들의 조합을 가질 수 있다.
당업자는 도 2a 및 도 2b 내지 도 4a 및 도 4b와 관련하여 설명된 공정은 단지, 핀(74)이 어떻게 형성될 수 있는지의 예시이다. 다른 실시예에 있어서, 유전체 층은 반도체 기판(70)의 상단 표면 상에 형성될 수 있고; 트렌치는 유전층을 통해 에칭될 수 있고; 호모에피택셜(homoepitaxial) 구조물은 트렌치 내에 에피택셜 성장될 수 있고; 호모 에피택셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세스될 수 있다. 또다른 실시예에 있어서, 헤테로에피택셜(heteroepitaxial) 구조물이 핀을 위해 사용될 수 있다. 예를 들어, 핀(74)은 [예를 들어, 격리 영역(78)의 절연 재료를 평탄화한 후와 절연 재료를 리세스하기 전에] 리세스될 수 있고, 핀과는 상이한 재료가 그들의 위치에서 에피택셜 성장될 수 있다. 또다른 실시예에 있어서, 유전체 층은 반도체 기판(70)의 상단 표면 위에 형성될 수 있고; 트렌치는 유전층을 통해 에칭될 수 있고; 반도체 기판(70)과는 상이한 재료를 사용하여 트렌치 내에 헤테로에피택셜 구조물이 에피택셜 성장될 수 있고; 헤테로에피택셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세스될 수 있다. 호모에피택셜 또는 헤테로에피텍셜 구조물이 에피택셜 성장되는 일부 실시예에 있어서, 인 시튜 및 주입 도핑이 함께 사용될 수도 있지만, 성장된 재료는 성장 동안 인 시튜 도핑될 수 있고, 그것은 핀의 사전 주입을 배제시킬 수 있다. 또한, p형 디바이스용 재료와는 상이한 n형 디바이스용 재료를 에피택셜 성장시키는 것은 이점일 수 있다.
또한, 도 5a 및 도 5b는 핀(74) 상에 게이트 스택, 또는 보다 일반적으로 게이트 구조물을 형성하는 것을 도시한다. 게이트 스택은 핀(74) 위에서 핀(74)에 직교하여 측면 방향으로 연장된다. 각 게이트 스택은 유전체 층(80), 게이트 층(82), 및 마스크(84)를 포함한다. 게이트 스택은 게이트-퍼스트 공정에서 동작 게이트 스택일 수 있거나 대체 게이트 공정에서 더미 게이트 스택일 수 있다.
게이트-퍼스트 공정에서, 유전체 층(80)은 게이트 유전체일 수 있고, 게이트 층(82)은 게이트 전극일 수 있다. 게이트 스택을 위한 게이트 유전체, 게이트 전극 및 마스크(84)는 각각의 층을 순차적으로 형성한 후, 이들 층을 게이트 스택으로 패터닝함으로써 형성될 수 있다. 예를 들어, 게이트 유전체를 위한 층은 실리콘 산화물, 실리콘 질화물, 하이-k 유전체 재료 등 또는 이들의 다중 층을 포함할 수 있다. 하이-k 유전체 재료는 약 7.0보다 큰 k 값을 가질 수 있고, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란타늄(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb), 이들의 다중 층, 또는 이들의 조합의 금속 산화물 또는 금속 실리케이트를 포함할 수 있다. 게이트 유전체를 위한 층은 핀(74) 상에 열적으로 및/또는 화학적으로 성장되거나 플라즈마-강화 CVD(plasma-enhanced CVD, PECVD), ALD, 분자-빔 증착(molecular-beam deposition, MBD) 또는 또다른 퇴적 기술에 의해 컨포멀하게 퇴적될 수 있다. 게이트 전극을 위한 층은 실리콘(예를 들어, 도핑되거나 도핑되지 않을 수 있는 폴리실리콘), 금속-함유 재료(예를 들어, 티타늄, 텅스텐, 알루미늄, 루테늄 등), 또는 이들의 조합[예를 들어, (후속하여 형성될 수 있는) 실리사이드 또는 이들의 다중 층]이거나 이들을 포함할 수 있다. 게이트 전극을 위한 층은 CVD, PVD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 마스크(84)를 위한 층은 CVD, PVD, ALD 또는 또다른 퇴적 기술에 의해 퇴적된 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등 또는 이들의 조합이거나 이들을 포함할 수 있다. 마스크(84), 게이트 전극, 및 게이트 유전체를 위한 층은 그 후, 예를 들어 상기 설명된 바와 같은 포토리소그래피 및 하나 이상의 에칭 공정을 사용하여 패터닝되어 각 게이트 스택을 위한 마스크(84), 게이트 층(82), 및 유전체 층(80)을 형성할 수 있다.
대체 게이트 공정에서, 유전체 층(80)은 계면 유전체일 수 있고, 게이트 층(82)은 더미 게이트일 수 있다. 게이트 스택들을 위한 계면 유전체, 더미 게이트 및 마스크(84)는 각각의 층들을 순차적으로 형성한 후, 이들 층들을 게이트 스택으로 패터닝함으로써 형성될 수 있다. 예를 들어, 계면 유전체를 위한 층은 실리콘 산화물, 실리콘 질화물 등 또는 이들의 다중 층이거나 이들을 포함할 수 있고, 핀(74) 상에 열적으로 및/또는 화학적으로 성장되거나 PECVD, ALD, 또는 또다른 퇴적 기술을 사용하여 컨포멀하게 퇴적될 수 있다. 더미 게이트를 위한 층은 CVD, PVD 또는 또다른 퇴적 기술에 의해 퇴적된 실리콘(예를 들어, 폴리실리콘) 또는 또다른 재료이거나 포함할 수 있다. 마스크(84)를 위한 층은 CVD, PVD, ALD 또는 또다른 퇴적 기술에 의해 퇴적된 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등 또는 이들의 조합이거나 이들을 포함할 수 있다. 마스크(84), 더미 게이트 및 계면 유전체를 위한 층은 그 후, 예를 들어 상기 설명된 것과 같은 포토리소그래피 및 하나 이상의 에칭 공정을 사용하여 패터닝되어 각 게이트 스택을 위한 마스크(84), 게이트 층(82) 및 유전체 층(80)을 형성할 수 있다.
일부 실시예에 있어서, 게이트 스택을 형성한 후에, 저농도 도핑 드레인(lightly doped drain, LDD) 영역(구체적으로 도시되지 않음)이 활성 에리어 내에 형성될 수 있다. 예를 들어, 게이트 스택을 마스크로서 사용하여 활성 에리어에 도펀트가 주입될 수 있다. LDD 영역에 대한 예시적인 도펀트는, 다른 도펀트가 사용될 수도 있지만, p형 디바이스용 붕소 및 n형 디바이스용 인 또는 비소이거나 이들을 포함할 수 있다. LDD 영역은 약 1015 cm-3 내지 약 1017 cm-3의 범위 내의 도펀트 농도를 가질 수 있다.
도 6a 및 도 6b는 게이트 스페이서(86)의 형성을 도시한다. 게이트 스페이서(86)는 게이트 스택의 측벽[예를 들어, 유전체 층(80), 게이트 층(82) 및 마스크(84)의 측벽]을 따라 핀(74) 위에 형성된다. 잔류 게이트 스페이서(86)는 또한, 예를 들어 격리 영역(78) 위의 핀(74)의 높이에 의존하여 핀(74)의 측벽을 따라 형성될 수 있다. 게이트 스페이서(86)는 게이트 스페이서(86)를 위한 하나 이상의 층을 컨포멀하게 퇴적하고, 예를 들어 하나 이상의 층을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)를 위한 하나 이상의 층은 실리콘 산소 탄화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 이들의 다중 층 또는 이들의 조합이거나 이들을 포함할 수 있으며, CVD, ALD, 또는 또다른 퇴적 기술을 이용하여 형성될 수 있다. 에칭 공정은 RIE, NBE 또는 또다른 에칭 공정을 포함할 수 있다.
도 7a 및 도 7b는 소스/드레인 영역을 위한 리세스(90)를 형성하는 것을 도시한다. 도시된 바와 같이, 리세스(90)는 게이트 스택의 대향하는 측면 상의 핀(74) 내에 형성된다. 리세스는 에칭 공정에 의해 수행될 수 있다. 에칭 공정은 등방성 또는 이방성일 수 있거나, 또한 반도체 기판(70)의 하나 이상의 결정 평면에 대해 선택적일 수도 있다. 따라서, 리세스(90)는 구현된 에칭 공정에 기초하여 다양한 단면 프로파일을 가질 수 있다. 에칭 공정은 RIE, NBE 등과 같은 건식 에칭 또는 테트라메틸암모늄 수산화물(TMAH), 암모늄 수산화물(NH4OH) 또는 다른 에칭제 등을 사용한 습식 에칭일 수 있다.
도 8a 및 도 8b는 리세스(90) 내에 에피택시 소스/드레인 영역(92)을 형성하는 것을 도시한다. 에피택시 소스/드레인 영역(92)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 100 사이일 수 있다), 실리콘 탄화물, 실리콘 인, 실리콘 탄소 인, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등이거나 이들을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 에피택시 소스/드레인 영역(92)은, 예를 들어 금속-유기 CVD(metal-organic CVD, MOCVD), 분자 빔 에피택시(molecular beam epitaxy, MBE), 액상 에피택시(liquid phase epitaxy, LPE), 기상 에피택시(vapor phase epitaxy, VPE), 선택적 에피택셜 성장(selective epitaxial growth, SEG) 등 또는 이들의 조합에 의해 리세스(90) 내에 재료를 에피택셜 성장시킴으로써 리세스(90) 내에 형성될 수 있다. 도 8a 및 도 8b에 도시된 바와 같이, 에피택시 소스/드레인 영역(92)은 격리 영역(78)에 의한 블로킹으로 인해 리세스(90) 내에 먼저 수직으로 성장되고, 그 동안 에피택시 소스/드레인 영역(92)은 수평으로 성장하지 않는다. 리세스(90)가 완전히 충전된 후에, 에피택시 소스/드레인 영역(92)은 반도체 기판(70)의 결정면에 대응할 수 있는, 패싯(facet)을 형성하기 위해 수직 및 수평 모두로 성장할 수 있다. 일부 예에서, p형 디바이스 및 n형 디바이스를 위한 에피택시 소스/드레인 영역을 위해 상이한 재료가 사용될 수 있다. 리세스 또는 에피택셜 성장 동안 적절한 마스킹은 상이한 재료가 상이한 디바이스에서 사용될 수 있게 할 수 있다.
당업자는 도 7a 및 도 7b, 및 도 8a 및 도 8b의 리세스 및 에피택셜 성장이 생략될 수 있고, 게이트 스택 및 게이트 스페이서(86)를 마스크로서 사용하여 핀(74)에 도펀트를 주입함으로써 소스/드레인 영역이 형성될 수 있다는 것을 또한 쉽게 이해할 것이다. 에피택시 소스/드레인 영역(92)이 구현되는 일부 예시에서, 에피택시 소스/드레인 영역(92)은 또한, 예를 들어 에피택셜 성장 동안 인 시튜 도핑함으로써 그리고/또는 에피택셜 성장 후에 에피택시 소스/드레인 영역(92)에 도펀트를 주입함으로써 도핑될 수 있다. 소스/드레인 영역에 대한 예시적인 도펀트는, 다른 도펀트가 사용될 수 있지만, p형 디바이스용 붕소 및 n형 디바이스용 인 또는 비소이거나 이들을 포함할 수 있다. 에피택시 소스/드레인 영역(92)(또는 다른 소스/드레인 영역)은 약 1019 cm-3 내지 약 1021 cm-3의 범위 내의 도펀트 농도를 가질 수 있다. 따라서, 소스/드레인 영역은 도핑(예를 들어, 적절한 경우, 주입 및 에피택셜 성장 동안의 인 시튜에 의해) 및/또는 적절한 경우, 에피택셜 성장에 의해 기술될 수 있고, 이는 소스/드레인 영역이 기술되는 활성 에리어를 더욱 기술할 수 있다.
도 9a 및 도 9b는 CESL(96) 위에 콘택 에칭 정지 층(contact etch stop layer, CESL)(96) 및 제 1 층간 유전체(interlayer dielectric, ILD)(100)를 형성하는 것을 도시한다. 일반적으로, 에칭 정지 층은, 예를 들어 콘택 또는 비아를 형성할 때 에칭 공정을 정지하기 위한 메커니즘을 제공할 수 있다. 에칭 정지 층은 인접한 층 또는 컴포넌트와는 상이한 에칭 선택도를 갖는 유전체 재료로 형성될 수 있다. CESL(96)은 에피택시 소스/드레인 영역(92)의 표면, 게이트 스페이서(86)의 측벽 및 상단 표면, 마스크(84)의 상단 표면, 및 격리 영역(78)의 상단 표면 상에 컨포멀하게 퇴적된다. CESL(96)은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등 또는 이들의 조합일 수 있거나 이들을 포함 할 수 있고, CVD, PECVD, ALD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 제 1 ILD(100)는 실리콘 이산화물, 실리콘 산질화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glass), SiOxCy, Spin-On-Glass, Spin-On-Polymer, 실리콘 탄소 재료, 이들의 화합물, 이들의 합성물 등 또는 이들의 조합과 같은 로우-k 유전체 재료(예를 들어, 실리콘 이산화물보다 낮은 유전 상수를 갖는 재료)이거나 이들을 포함할 수 있다. 제 1 ILD(100)는 스핀-온, CVD, FCVD, PECVD, PVD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
제 1 ILD(100)는 예를 들어 CMP에 의해 퇴적된 후에 평탄화될 수 있다. 게이트-퍼스트 공정에서, 제 1 ILD(100)의 상단 표면은 CESL(96) 및 게이트 스택의 상부 부분 위에 있을 수 있다. 따라서, CESL(96)의 상부 부분은 게이트 스택 위에 남아 있을 수 있다.
도 10a 및 도 10b는 에피택시 소스/드레인 영역(92)의 적어도 일부분을 노출시키기 위해 에피택시 소스/드레인 영역(92)까지 제 1 ILD(100) 및 CESL(96)을 관통하는 개구부(102)를 형성하는 것을 도시한다. 제 1 ILD(100) 및 CESL(96)은 예를 들어 포토리소그래피 및 하나 이상의 에칭 공정을 사용하여 개구부(102)로 패터닝될 수 있다.
도 10a 및 도 10b는 에피택시 소스/드레인 영역(92)의 각각의 상부 부분 내에 표면 도펀트 영역(104)을 형성하는 것을 도시한다. 표면 도펀트 영역(104)은 에피택시 소스/드레인 영역(92)의 각각의 상부 표면에서 높은 표면 도펀트 농도를 가진다. 도핑 영역(104)은 플라즈마 도핑(PLAD)을 사용하여 에피택시 소스/드레인 영역(92)의 상부 부분에 도펀트를 주입함으로써 형성된다. 표면 도펀트 영역(104)에 대한 예시적인 도펀트는, 다른 도펀트가 사용될 수도 있지만, p형 디바이스용 붕소 및 n형 디바이스용 인 또는 비소이거나 이들을 포함할 수 있다.
각 표면 도펀트 영역(104)은 표면 도펀트 영역(104)이 배치되는 에피택시 소스/드레인 영역(92)의 나머지의 도펀트 농도보다 큰 도펀트 농도를 가질 수 있다. 표면 도펀트 영역(104)의 도펀트 농도는 농도 기울기를 또한 가질 수 있으며, 어떤 경우에, 농도 기울기를 따르는 도펀트 농도는 에피택시 소스/드레인 영역(92)의 나머지의 도펀트 농도보다 크다. 농도 기울기의 피크 도펀트 농도는 에피택시 소스/드레인 영역(92)의 상부 표면에 있거나 그 근방에 있을 수 있다. 표면 도펀트 영역(104)에서의 피크 도펀트 농도는 에피택시 소스/드레인 영역(92)의 나머지의 도펀트 농도보다 적어도 한 자릿수, 예를 들어 두 자릿수 클 수 있다. 일부 실시예에 있어서, 에피택시 소스/드레인 영역(92)의 나머지의 도펀트 농도는 약 1x1020 cm-3이고, 표면 도펀트 영역(104)의 피크 도펀트 농도는 약 5x1021 cm-3 내지 약 1023 cm-3의 범위 내, 예를 들어 약 7x1021 cm-3, 약 1.5x1022 cm-3, 또는 약 6x1022 cm-3일 수 있다. 농도 기울기는 에피택시 소스/드레인 영역(92)의 상부 표면으로부터 멀어지는 방향으로, 예를 들어 에피택시 소스/드레인 영역(92)의 상부 표면으로부터의 깊이 5 nm 이하 당 도펀트 농도 10 디케이드(decade) 감소의 비율로 감소될 수 있다. 예를 들어, 농도 기울기는 약 1 nm 내지 약 5 nm의 범위 내, 약 2 nm 내지 약 4 nm, 보다 구체적으로는 약 2.5 nm의 깊이 내에서 1디케이드 감소할 수 있다. 표면 도펀트 영역(104)의 일부 치수 및 예시적인 농도 기울기와 같은 추가 세부 사항은 도 16 내지 도 19와 관련하여 이하 설명된다.
플라즈마 도핑은 일부 실시예에서 유도 결합 플라즈마(inductively coupled plasma, ICP) 소스가 구비된 플라즈마 도핑 장치에서 수행될 수 있다. 예시적인 플라즈마 도핑 장치는 Applied Materials®로부터 입수가능한 AMAT VIISta® PLAD이다. 플라즈마 도핑에 사용되는 가스는 도펀트 소스 가스와 캐리어(또는 희석) 가스의 혼합물을 포함할 수 있다. 도펀트 소스 가스는 예를 들어 붕소로 도핑하기 위한 디보란(B2H6), 또는 예를 들어 비소 및/또는 인으로 각각 도핑하기 위한 아르신(AsH3) 및/또는 포스핀(PH3)과 같은 임의의 적합한 도펀트 소스 가스일 수 있다. 캐리어(또는 희석) 가스는 예를 들어 수소(H2), 헬륨(He), 및/또는 아르곤(Ar)일 수 있다. 도펀트 소스 가스는 도펀트 소스 가스 및 캐리어 가스의 혼합물의 총 유속의 약 0.3 % 내지 약 10 %의 범위 내일 수 있다. 플라즈마 도핑 동안 가스 혼합물의 유속은 약 50 sccm(standard cubic centimeter per minute) 내지 약 250 sccm의 범위 내일 수 있다. 플라즈마 도핑 동안 플라즈마 도핑 장치 내의 압력은 약 5 mTorr 내지 약 20 mTorr의 범위 내일 수 있다. 플라즈마는 약 200W 내지 약 625W의 범위 내의 전력에서 발생될 수 있다. 플라즈마 도핑 동안 지지 기판[예를 들어, 반도체 기판(70)이 그 위에 배치됨]은 1 kV보다 작거나 동등한, 예를 들어 약 0.1 kV 내지 약 1 kV의 범위 내의 DC 바이어스에서 바이어싱될 수 있다. 플라즈마 도핑 장치에서 패러데이 컵(Faraday cup)에 의해 측정되는 것과 같은 주입 도즈(dose)는 약 1015 cm-2 내지 약 5x1017 cm-2의 범위 내, 예를 들어 5x1016 cm-2 또는 1017 cm-2일 수 있다.
플라즈마 도핑 후에, 표면 도펀트 영역(104)에서 도펀트를 활성화시키기 위해 어닐링이 수행된다. 일부 실시예에 있어서, 어닐링은 밀리세컨드(millisecond) 어닐링, 레이저 어닐링 등일 수 있다. 어닐링은 일부 실시예에 있어서 예를 들어, 표면 도펀트 영역(104)에서 도펀트의 상당한 외부 확산(out-diffusion)이 발생되지 않을 수 있는, 예를 들어 400 ℃ 미만의 온도에서 낮은 열적 버짓(thermal budget)을 가질 수 있다. 일부 실시예에 있어서, 어닐링은 예를 들어 800 ℃보다 큰 온도에서의 스파이크 어닐링일 수 있다.
선택적으로, 비정질화(amorphization) 주입이 수행될 수 있다. 일부 실시예에 있어서, 비정질화 주입은 에피택시 소스/드레인 영역(92)의 표면 도펀트 영역(104)의 적어도 상부 부분을 비정질로 만들도록 에피택시 소스/드레인 영역(92)에 불순물 종을 주입하는 단계를 포함한다. 비정질로 만들어진 표면 도펀트 영역(104)의 상부 부분은 에피택시 소스/드레인 영역(92)의 각각의 상부 표면으로부터 예를 들어 약 2 nm 내지 약 20 nm의 범위 내의 깊이로 연장될 수 있다. 예를 들어 p형 디바이스를 위한 일부 예에서, 에피택시 소스/드레인 영역(92)은 SixGe1-x이고, 게르마늄이 에피택시 소스/드레인 영역(92)의 표면 도펀트 영역(104)의 상부 부분을 비정질화하기 위해 주입된 종이다. 예를 들어 n형 디바이스를 위한 일부 예에서, 에피택시 소스/드레인 영역(92)은 SixP1-x이고, 비소-함유(예를 들어, SixAs1-x) 종이 에피택시 소스/드레인 영역(92)의 표면 도펀트 영역(104)의 상부 부분을 비정질화하기 위해 주입된 종이다. 이러한 예에서, 주입 에너지는, 약 5x1013 cm-2 내지 약 5x1014 cm-2의 범위 내의 도즈 농도에 관해, 약 1 keV 내지 약 15 keV의 범위 내, 예를 들어 약 10 keV일 수 있다.
도 11a 및 도 11b는 에피택시 소스/드레인 영역(92)까지 개구부(102) 내에 도전성 피처를 형성하는 것을 도시한다. 도시된 바와 같이, 각 도전성 피처는 접착 층(110), 접착 층(110) 상의 배리어 층(112), 배리어 층(112) 상의 도전성 재료(116)를 포함한다. 일부 예에서, 각 도전성 피처는 도시된 바와 같이 에피택시 소스/드레인 영역(92)의 각각의 표면 도펀트 영역(104) 상에 실리사이드 영역(114)을 더 포함할 수 있다.
접착 층(110)은 개구부(102) 내에[예를 들어, 에피택시 소스/드레인 영역(92)의 노출된 표면 상에], 그리고 제 1 ILD(100) 위에 컨포멀하게 퇴적될 수 있다. 접착 층(110)은 티타늄, 탄탈륨 등 또는 이들의 조합이거나 이들을 포함할 수 있고, ALD, CVD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 배리어 층(112)은 예를 들어 개구부(102) 내와 제 1 ILD(100) 위의 접착 층(110) 상에 컨포멀하게 퇴적될 수 있다. 배리어 층(112)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등 또는 이들의 조합이거나 이들을 포함할 수 있고, ALD, CVD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
실리사이드 영역(114)은 에피택시 소스/드레인 영역(92)의 표면 도펀트 영역(104)의 상부 부분(도 10a 및 도 10b에 관하여 상기 설명된 바와 같이 비정질화될 수 있음)을 접착 층(110) 및, 가능한, 배리어 층(112)과 반응시킴으로써 에피택시 소스/드레인 영역(92)의 표면 도펀트 영역(104) 상에 형성될 수 있다. 에피택시 소스/드레인 영역(92)과 접착 층(110) 및/또는 배리어 층(112)의 반응을 용이하게 하기 위해 어닐링이 수행될 수 있다. 어닐링은 예를 들어 약 400 ℃ 내지 약 650 ℃의 범위 내, 예를 들어 약 500 ℃의 온도에서 약 10 초 내지 약 60 초의 범위 내의 지속시간 동안의 급속 열 어닐링(rapid thermal anneal, RTA)일 수 있다. 어닐링은 또한 비정질이었던 에피택시 소스/드레인 영역(92) 중 임의의 에피택시 소스/드레인 영역(92)을 재결정화(re-crystallize)할 수 있다.
도전성 재료(116)는 배리어 층(112) 상에 퇴적되어 개구부(102)를 충전할 수 있다. 도전성 재료(116)는 텅스텐, 코발트, 구리, 루테늄, 알루미늄, 금, 은, 이들의 합금 등 또는 이들의 조합이거나 이들을 포함할 수 있고, CVD, ALD, PVD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 도전성 재료(116)가 퇴적된 후에, 예를 들어 CMP와 같은 평탄화 공정을 사용함으로써 과량의 도전성 재료(116), 배리어 층(112) 및 접착 층(110)이 제거될 수 있다. 평탄화 공정은 제 1 ILD(100)의 상단 표면 위로부터 과량의 도전성 재료(116), 배리어 층(112) 및 접착 층(110)을 제거할 수 있다. 따라서, 도전성 피처 및 제 1 ILD(100)의 상단 표면은 동일 평면 상에있을 수 있다. 도전성 피처는 콘택, 플러그 등이거나 이들로 지칭될 수 있다.
도 12a 및 도 12b 내지 도 15a 및 도 15b는 일부 실시예에 따른 반도체 디바이스를 형성하는 또다른 예시적인 공정의 중간 단계에서의 각각의 중간 구조물의 단면도이다. 또한, 도 12a 및 도 12b 내지 도 15a 및 도 15b는 본원에 설명된 대체 게이트 공정의 추가의 양상을 도시한다. 처리는 먼저 도 2a 및 도 2b 내지 도 9a 및 도 9b와 관련하여 상기 설명된 바와 같이 수행된다.
도 12a 및 도 12b는 게이트 스택을 대체 게이트 구조물로 대체하는 것을 도시한다. 제 1 ILD(100) 및 CESL(96)은 게이트 층(82)의 상단 표면과 동일 평면 상에 있는 상단 표면을 가지고 형성된다. CMP와 같은 평탄화 공정은 제 1 ILD(100) 및 CESL(96)의 상단 표면이 게이트 층(82)의 상단 표면과 같은 레벨이 되도록 수행될 수 있다. CMP는 또한 게이트 층(82) 상의 마스크(84)[및 일부 경우에 게이트 스페이서(86)의 상부 부분]를 제거할 수 있다. 따라서 게이트 층(82)의 상단 표면은 제 1 ILD(100) 및 CESL(96)을 통해 노출된다.
제 1 ILD(100) 및 CESL(96)을 통해 노출된 게이트 층(82)의 경우, 게이트 층(82)은 하나 이상의 에칭 공정에 의해 제거된다. 게이트 층(82)은 게이트 층(82)에 선택적인 에칭 처리에 의해 제거될 수 있고, 여기서 유전체 층(80)은 에칭 정지 층으로서 작용하고, 후속하여 유전체 층(80)은 선택적으로 유전체 층(80)에 선택적인 다른 에칭 처리에 의해 제거될 수 있다. 에칭 공정은 예를 들어 RIE, NBE, 습식 에칭 또는 또다른 에칭 공정일 수 있다. 리세스는 게이트 스택이 제거되는 게이트 스페이서(86) 사이에 형성되고, 핀(74)의 채널 영역은 리세스를 통해 노출된다.
대체 게이트 구조물은 게이트 스택이 제거되었던 위치에 형성된 리세스 내에 형성된다. 대체 게이트 구조물은 각각 도시된 바와 같이 계면 유전체(120), 게이트 유전체 층(122), 하나 이상의 선택적인 컨포멀 층(124) 및 게이트 전극(126)을 포함한다. 계면 유전체(120)는 핀(74)의 측벽 및 상단 표면 상에 채널 영역을 따라 형성된다. 계면 유전체(120)는 예를 들어 제거되지 않으면 유전체 층(80), 핀(74)의 열적 또는 화학적 산화에 의해 형성된 산화물(예를 들어, 실리콘 산화물), 및/또는 CVD, ALD, MBD 또는 또다른 퇴적 기술에 의해 형성된 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물), 및/또는 다른 유전체 층일 수 있다.
게이트 절연 층(122)은 게이트 스택이 제거되었던 리세스 내에(예를 들어, 격리 영역(78)의 상단 표면 상에, 그리고 계면 유전체(120) 및 게이트 스페이서(86)의 측벽 상에), 그리고 제 1 ILD(100), CESL(96) 및 게이트 스페이서(86) 상에 컨포멀하게 퇴적될 수 있다. 게이트 유전체 층(122)은 실리콘 산화물, 실리콘 질화물, 하이-k 유전체 재료, 이들의 다중 층 또는 다른 유전체 재료이거나 이들을 포함할 수 있다. 하이-k 유전체 재료는 약 7.0보다 큰 k 값을 가질 수 있고, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란타늄(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb), 이들의 다중 층 또는 이들의 조합의 금속 산화물 또는 금속 실리케이트를 포함할 수 있다. 게이트 유전체 층(122)은 ALD, PECVD, MBD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
하나 이상의 선택적 컨포멀 층(124)은 하나 이상의 배리어 및/또는 캐핑 층 및 하나 이상의 일 함수 조정 층을 포함할 수 있다. 하나 이상의 배리어 층 및/또는 캐핑 층은 탄탈륨 질화물, 티타늄 질화물 등 또는 이들의 조합을 포함할 수 있고, ALD, PECVD, MBD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 일 함수 조정 층은 알루미늄 티타늄 탄화물, 알루미늄 티타늄 산화물, 알루미늄 티타늄 질화물 등 또는 이들의 조합이거나 이들을 포함할 수 있고, ALD, PECVD, MBD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에 있어서, 캐핑 층(예를 들어, TiN 층)은 게이트 유전체 층(122) 상에 컨포멀하게 형성되고; 제 1 배리어 층(예를 들어, TaN 층)은 캐핑 층 상에 컨포멀하게 형성되며; 하나 이상의 일 함수 조정 층은 제 1 배리어 층 상에 컨포멀하게 순차적으로 형성되고; 제 2 배리어 층(예컨대, TiN 층)이 하나 이상의 일 함수 조정 층 상에 형성된다.
게이트 전극(126)을 위한 층은, 구현된다면, 하나 이상의 컨포멀 층(124) 및/또는 게이트 유전체 층(122) 위에 형성된다. 게이트 전극(126)을 위한 층은 게이트 스택이 제거되었던 남이 있는 리세스를 충전할 수 있다. 게이트 전극(126)을 위한 층은 텅스텐, 코발트, 알루미늄, 루테늄, 구리, 이들의 다중 층, 또는 이들의 조합 등과 같은 금속-함유 재료이거나 이들을 포함할 수 있다. 게이트 전극(126)을 위한 층은 ALD, PECVD, MBD, PVD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 제 1 ILD(100), CESL(96) 및 게이트 스페이서(86)의 상단 표면 위의 게이트 전극(126), 하나 이상의 컨포멀 층(124) 및 게이트 유전체 층(122)의 부분이 제거된다. 예를 들어, CMP와 같은 평탄화 공정은 제 1 ILD(100), CESL(96) 및 게이트 스페이서(86)의 상단 표면 위의 게이트 전극(126), 하나 이상의 컨포멀 층(124) 및 게이트 유전체 층(122)의 부분을 제거할 수 있다. 후속하여, 에치-백(etch-back)은 게이트 전극(126), 하나 이상의 컨포멀 층(124) 및 게이트 유전체 층(122)의 상단 표면을 제 1 ILD(100), CESL(96) 및 게이트 스페이서(86)의 상단 표면 아래의 레벨로 리세스할 수 있다. 에치-백은 예를 들어 RIE, 습식 에칭 또는 다른 에칭 공정일 수 있다. 따라서, 게이트 전극(126), 하나 이상의 컨포멀 층(124), 게이트 유전체 층(122) 및 계면 유전체(120)를 포함하는 대체 게이트 구조물은 도 12a에 도시된 바와 같이 형성될 수 있다.
마스크(128)를 위한 층이 게이트 전극(126), 하나 이상의 컨포멀 층(124), 및 게이트 유전체 층(122) 위에[예를 들면, 게이트 전극(126), 하나 이상의 컨포멀 층(124) 및 게이트 유전체 층(122)이 에치-백되었던 위치], 그리고 제 1 ILD(100), CESL(96) 및 게이트 스페이서(86) 위에 형성된다. 마스크(128)를 위한 층은 실리콘 산질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄소 질화물 등 또는 이들의 조합이거나 이들을 포함할 수 있고, CVD, PVD, ALD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 제 1 ILD(100), CESL(96) 및 게이트 스페이서(86)의 상단 표면 위의 마스크(128)를 위한 층의 부분이 제거된다. 예를 들어, CMP와 같은 평탄화 공정은 제 1 ILD(100), CESL(96) 및 게이트 스페이서(86)의 상단 표면 위의 마스크(128)를 위한 층의 부분을 제거할 수 있고, 마스크(128)의 상단 표면은 제 1 ILD(100), CESL(96) 및 게이트 스페이서(86)의 상단 표면과 동일 평면 상에 있도록 형성될 수 있다.
도 13a 및 도 13b는 제 1 ILD(100), 마스크(128), 게이트 스페이서(86) 및 CESL(96) 위에 제 2 ILD(130)를 형성하는 것을 도시한다. 도시되지는 않았지만, 일부 예에서, 에칭 정지 층이 제 1 ILD(100) 등 위에 퇴적될 수 있고, 제 2 ILD(130)는 ESL 위에 퇴적될 수 있다. 구현된다면, 에칭 정지 층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등 또는 이들의 조합이거나 이들을 포함할 수 있고, CVD, PECVD, ALD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 제 2 ILD(130)는 실리콘 산질화물, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, Spin-On-Glass, Spin-On-Polymer, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물 등 또는 이들의 조합이거나 이들을 포함할 수 있다. 제 2 ILD(130)는 스핀-온, CVD, FCVD, PECVD, PVD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
도 14a 및 도 14b는 일례로서 에피택시 소스/드레인 영역(92)의 적어도 일부분을 노출시키기 위해 에피택시 소스/드레인 영역(92)까지 제 2 ILD(130), 제 1 ILD(100) 및 CESL(96)을 관통하는 개구부(132)를 형성하는 것을 도시한다. 제 2 ILD(130), 제 1 ILD(100) 및 CESL(96)은 예를 들어 포토리소그래피 및 하나 이상의 에칭 공정을 사용하여 개구부(132)로 패터닝될 수 있다.
도 14a 및 도 14b는 에피택시 소스/드레인 영역(92)의 각각의 상부 부분에서 표면 도펀트 영역(134)을 형성하는 것을 도시한다. 표면 도펀트 영역(134)은 에피택시 소스/드레인 영역(92)의 각각의 상부 표면에서 높은 표면 도펀트 농도를 가진다. 도펀트 영역(134)은 도 10a 및 도 10b에서 표면 도펀트 영역(104)에 관하여 상기 설명한 바와 같이 플라즈마 도핑(PLAD)을 사용하여 에피택시 소스/드레인 영역(92)의 상부 부분에 도펀트를 주입함으로써 형성된다. 플라즈마 도핑 후에, 어닐링은 도 10a 및 도 10b와 관련하여 또한 상기 설면된 바와 같이 표면 도펀트 영역(134)에서 도펀트를 활성화시키기 위해 수행된다. 선택적으로, 비정질화 주입이 수행될 수 있다. 일부 실시예에 있어서, 비정질화 주입은 에피택시 소스/드레인 영역(92)의 표면 도펀트 영역(134)의 적어도 상부 부분을 비정질로 만들도록 에피택시 소스/드레인 영역(92)에 불순물 종을 주입하는 단계를 포함한다. 간결성을 위해, 플라즈마 도핑, 결과의 표면 도펀트 영역(134), 어닐링, 및 비정질화 주입의 설명은 여기서 반복하지 않는다.
도 15a 및 도 15b는 에피택시 소스/드레인 영역(92)까지 개구부(132) 내에 도전성 피처를 형성하는 것을 도시한다. 도시된 바와 같은 각 도전성 피처는 예를 들어 접착 층(140), 접착 층(140) 상의 배리어 층(142), 배리어 층(142) 상의 도전성 재료(146)를 포함한다. 일부 예에서, 각 도전성 피처는 도시된 바와 같이 에피택시 소스/드레인 영역(92)의 각각의 표면 도펀트 영역(134) 상에 실리사이드 영역(144)을 더 포함할 수 있다.
접착 층(140)은 개구부(132) 내에[예를 들어, 에피택시 소스/드레인 영역(92)의 노출된 표면 상에), 그리고 제 2 ILD(130) 위에 컨포멀하게 퇴적될 수 있다. 배리어 층(142)은 예를 들어 개구부(132) 내의 접착 층(140) 상에, 그리고 제 2 ILD(130) 위에 컨포멀하게 퇴적될 수 있다. 실리사이드 영역(144)은 에피택시 소스/드레인 영역(92)의 표면 도펀트 영역(134)의 상부 부분(도 14a 및 도 14b에 관하여 상기 설명된 바와 같이 비정질화될 수 있음)을 접착 층(140) 및, 가능한, 배리어 층(142)과 반응시킴으로써 에피택시 소스/드레인 영역(92)의 표면 도펀트 영역(134) 상에 형성될 수 있다. 도전성 재료(146)는 배리어 층(142) 상에 퇴적되어 개구부(132)를 충전할 수 있다. 도전성 재료(146)가 퇴적된 후에, 예를 들어 CMP와 같은 평탄화 공정을 사용함으로써 과량의 도전성 재료(146), 배리어 층(142) 및 접착 층(140)이 제거될 수 있다. 평탄화 공정은 제 2 ILD(130)의 상단 표면 위로부터 과량의 도전성 재료(146), 배리어 층(142) 및 접착 층(140)을 제거할 수 있다. 따라서, 도전성 피처 및 제 2 ILD(130)의 상단 표면은 동일 평면 상에 있을 수 있다. 도전성 피처는 콘택, 플러그 등이거나 이들로 지칭될 수 있다. 도전성 피처는 도 11a 및 도 11b와 관련하여 상기 설명된 바와 같은 공정 및 재료를 사용하여 형성될 수 있고, 따라서 간결성을 위해 그 설명은 여기서 생략된다.
도 16은 일부 실시예에 따른 추가의 세부 사항을 더 설명하기 위해 도 14a의 단면도의 일부를 도시한다. 일부 실시예에서 추가의 세부 사항은 도 10a의 단면도 및그에 대응하는 피처에 동일하게 적용된다. 에피택시 소스/드레인 영역(92)까지 제 2 ILD(130), 제 1 ILD(100) 및 CESL(96)을 관통하는 개구부(132)는 제 2 ILD(130)의 상단 표면의 평면에서, 하나의 대체 게이트 구조물로부터 이웃하는 대체 게이트 구조물까지 수직으로 연장하는 방향으로 제 1 치수(D1)를 가진다. 개구부(132)는 또한 제 2 ILD(130)의 상단 표면의 평면으로부터 에피택시 소스/드레인 영역(92)의 상단 표면까지의 제 2 치수(D2)를 가진다. 개구부(132)는 또한 에피택시 소스/드레인 영역(92)의 상부 표면을 따라, 하나의 대체 게이트 구조물로부터 이웃하는 대체 게이트 구조물까지 수직으로 연장하는 방향으로 제 3 치수(D3)를 가진다. 제 1 치수(D1)는 약 10 nm 내지 약 30 nm의 범위 내일 수 있고; 제 2 치수(D2)는 약 50 nm 내지 약 100 nm의 범위 내일 수 있고; 제 3 치수(D3)는 약 8 nm 내지 약 30 nm의 범위 내일 수 있다. 제 1 치수(D1)에 대한 제 2 치수(D2)의 비(예를 들어, 종횡비)는 2보다 큰, 예를 들어 약 2 내지 약 10의 범위 내일 수 있다. 제 3 치수(D3)에 대한 제 2 치수(D2)의 비는 약 2 내지 약 10의 범위 내일 수 있다.
표면 도펀트 영역(134)은 에피택시 소스/드레인 영역(92)의 상단 표면을 따라, 하나의 대체 게이트로부터 이웃하는 대체 게이트까지 수직으로 연장하는 방향으로, 측면 방향으로 제 4 치수(D4)를 연장한다. 표면 도펀트 영역(134)은 에피택시 소스/드레인 영역(92)의 상부 표면으로부터 에피택시 소스/드레인 영역(92)으로 제 5 치수(D5)를 연장한다. 에피택시 소스/드레인 영역(92)은 에피택시의 상부 표면으로부터 에피택시 소스/드레인 영역(92)의 하단까지 제 6 치수(D6)를 연장한다. 제 4 치수(D4)는 약 10 nm 내지 약 40 nm의 범위 내일 수 있고; 제 5 치수(D5)는 약 2 nm 내지 약 20 nm의 범위 내일 수 있고; 제 6 치수(D6)는 약 20 nm 내지 약 70 nm의 범위 내일 수 있다. 제 3 치수(D3)에 대한 제 4 치수(D4)의 비는 1보다 큰, 예를 들어 약 1 내지 약 1.3의 범위 내일 수 있다. 제 5 치수(D5)에 대한 제 4 치수(D4)의 비는 2보다 큰, 약 2 내지 약 5의 범위 내일 수 있다. 제 6 치수(D6)에 대한 제 5 치수(D5)의 비는 0.3보다 작은, 예를 들어 약 0.1 내지 약 0.3의 범위 내일 수 있다. 도시된 예에서, 제 5 치수(D5)는 제 6 치수(D6)보다 작지만, 후술하는 바와 같이, 제 5 치수(D5)는 제 6 치수(D6)과 동등하거나 그보다 클 수 있다.
도 17은 일부 실시예에 따른 추가의 세부 사항을 더 예시하기 위해 도 15a의 단면도의 일부분을 도시한다. 일부 예에서 추가의 세부 사항은 도 11a의 단면도 및그 대응하는 피처에 동일하게 적용된다. 도 16에서의 치수(D1 내지 D6)는 도 17의 피처에 일반적으로 적용된다. 일부 경우에, 제 2 치수(D2)는 도 16에서 도 17까지의 처리 동안, 예를 들어 도전성 물질(146) 등을 포함하는 전도성 피처를 형성하는데 있어서 CMP로부터 일부 손실되므로 감소될 수 있다. 또한, 도펀트 영역(134)의 도펀트는 하나 이상의 어닐링 공정 동안 표면 도펀트 영역(134)으로부터 멀리 확산될 수 있지만, 일부 예에서, 그 어닐링 공정 동안의 낮은 열적 버짓은 표면 도펀트 영역(134)으로부터 도펀트의 상당한 확산을 초래하지 않는다. 따라서, 일부 실시예에 있어서, 도펀트는 표면 도펀트 영역(134) 내에 잘 한정될 수 있다.
실리사이드 영역(144)은 에피택시 소스/드레인 영역(92)의 상부 표면으로부터 에피택시 소스/드레인 영역(92)까지 제 7 치수(D7)를 연장한다. 제 7 치수 (D7)는 약 2 nm 내지 약 10 nm의 범위 내일 수 있다. 제 7 치수 (D7)에 대한 제 5 치수 (D5)의 비는 1보다 큰, 예를 들어 약 1 내지 약 5의 범위 내일 수 있다. 제 7 치수 (D7)에 대한 제 6 치수 (D6)의 비는 30보다 작은, 예를 들어 약 5 내지 약 30의 범위 내일 수 있다. 도시된 예에서, 제 7 치수(D7)는 제 5 치수(D5) 및 제 6 치수(D6)보다 작지만, 다른 예에서 제 7 치수 (D7)는 제 5 치수(D5) 및/또는 제 6 치수(D6)와 동등하거나 그보다 클 수 있다.
도 18은 일부 실시예에 따른 여러 도펀트 프로파일을 나타내는 그래프이다. 그래프는 도 16의 제 5 치수(D5) 및 제 6 치수(D6)의 방향으로 도시된 바와 같이, 예를 들어 에피택시 소스/드레인 영역(92)의 상부 표면으로부터 에피택시 소스/드레인 영역(92)으로의 깊이(예를 들어, 수직 깊이)의 함수로서 도펀트 농도를 도시한다. 설명을 위해, 에피택시 소스/드레인 영역(92)의 도펀트 및 고유(intrinsic) 재료는 본 예에서 각각 붕소 및 SiGe이다. 다른 재료 및 도펀트가 사용될 수 있고 대응하는 피처를 가질 수 있다.
제 1 프로파일(200)은 에피택시 소스/드레인 영역(92)의 도펀트 농도를 도시하고, 여기서 에피택시 소스/드레인 영역(92)은 도 10a 및 도 10b 및 도 14a 및 도 14b의 플라즈마 도핑이 없다는 것을 제외하고 상기 설명된 공정에 따라 형성된다. 에피택시 소스/드레인 영역(92)은 에피택셜 성장 동안 에피택셜 성장된 SiGe 및 인 시튜 도핑된 붕소에 의해 형성된다. 제 1 프로파일(200)에서의 붕소의 도펀트 농도는 에피택시 소스/드레인 영역(92)에서 약 1x1020 cm-3이다.
제 2 프로파일(202)는 예를 들어 표면 도펀트 영역(104 및 134)을 형성하기 위해 제 1 플라즈마 도핑 공정으로부터 형성된 도펀트 농도를 도시한다. 제 1 플라즈마 도핑 공정은 가스 혼합물을 사용하고, 여기서 가스 혼합물의 전체 유속의 3 %는 도펀트 소스 가스[이 예에서, 디보란(B2H6)]이다. 이 제 1 플라즈마 도핑 공정 동안 기판은 0.3 kV의 DC 바이어스에서 바이어싱된다. 주입 도즈는 플라즈마 도핑 챔버 내의 패러데이 컵으로 카운팅되는 것으로 약 5x1016 cm-2이다. 제 2 프로파일(202)로부터 알 수 있는 바와 같이, 제 2 프로파일(202)의 피크 도펀트 농도는 약 5x1022 cm-3이고, 제 2 프로파일(202)의 농도 기울기는 약 2.5 nm 당 1 디케이드의 비율로 감소한다.
제 3 프로파일(204)는 예를 들어 표면 도펀트 영역(104 및 134)을 형성하기 위해 제 2 플라즈마 도핑 공정으로부터 형성된 도펀트 농도를 도시한다. 제 2 플라즈마 도핑 공정은 가스 혼합물을 사용하고, 여기서 가스 혼합물의 전체 유속의 1 %는 도펀트 소스 가스[이 예에서, 디보란(B2H6)]이다. 이 제 2 플라즈마 도핑 공정 동안 기판은 0.3 kV의 DC 바이어스에서 바이어싱된다. 주입 도즈는 플라즈마 도핑 챔버 내의 패러데이 컵으로 카운팅되는 것으로 약 1x1017 cm-2이다. 제 3 프로파일(204)로부터 알 수 있는 바와 같이, 제 3 프로파일(204)의 피크 도펀트 농도는 약 1.5x1022 cm-3이고, 제 3 프로파일(204)의 농도 기울기는 약 4 nm 당 1 디케이드의 비율로 감소한다.
제 4 프로파일(206)는 예를 들어 표면 도펀트 영역(104 및 134)을 형성하기 위해 제 3 플라즈마 도핑 공정으로부터 형성된 도펀트 농도를 도시한다. 제 3 플라즈마 도핑 공정은 가스 혼합물을 사용하고, 여기서 가스 혼합물의 전체 유속의 0.5 %는 도펀트 소스 가스[이 예에서, 디보란(B2H6)]이다. 이 제 3 플라즈마 도핑 공정 동안 기판은 0.3 kV의 DC 바이어스에서 바이어싱된다. 주입 도즈는 플라즈마 도핑 챔버 내의 패러데이 컵으로 카운팅되는 것으로 약 1x1017 cm-2이다. 제 4 프로파일(206)로부터 알 수 있는 바와 같이, 제 4 프로파일(206)의 피크 도펀트 농도는 약 6x1022 cm-3이고, 제 4 프로파일(206)의 농도 기울기는 5 nm 미만 당 1 디케이드의 비율로 감소한다.
에피택시 소스/드레인 영역(92)의 에피택셜 성장 도중에 인 시튜 도핑된 도펀트와 프로파일(202, 204 및 206)의 공정들 중 임의의 공정에 의해 도핑된 도펀트를 결합하는 것은, 일반적으로 (1) 에피택시 소스/드레인 영역(92)의 상부 표면(예를 들어, 깊이 0)과 각각의 프로파일(202, 204 및 206)이 제 1 프로파일(200)과 교차하는 깊이 사이의 각각의 프로파일(202, 204 및 206)에 대응하는 도펀트 프로파일, 및 (2) 교차점의 깊이로부터 그 이상의 제 1 프로파일(200)에 대응하는 도펀트 프로파일를 초래한다. 일반적으로, 에피택시 소스/드레인 영역 (92)의 상부 표면(예를 들어, 깊이 0)으로부터 각각의 프로파일(202, 204 및 206)이 제 1 프로파일 (200)과 교차하는 깊이까지의 각각의 프로파일(202, 204 및 206)의 부분은 표면 도펀트 영역(104 및 134)에 대응하고, 교차점의 깊이로부터 그 이상의 제 1 프로파일(200)의 부분은 에피택셜 소스/드레인 영역(92)의 나머지 부분에 대응한다. 에를 들어, 도 18의 그래프는 제 1 프로파일(200) 및 제 2 프로파일(202)을 형성하기 위한 각각의 공정이 사용된다고 가정하면, 표면 도펀트 영역(104 또는 134) 아래의 에피택시 소스/드레인 영역(92)의 적어도 나머지 부분을 나타내는 치수 차(ΔD)를 도시한다. 이러한 치수 차(ΔD)는 제 5 치수(D5) 및 제 6 치수(D6)의 방향으로 도 16 및 도 17의 표면 도펀트 영역(134) 아래의 에피택시 소스/드레인 영역(92)의 부분에 대응할 수 있다.
이들 프로파일(202, 204 및 206)로부터 명백한 바와 같이, 표면 도펀트 영역 (104 및 134)의 피크 도펀트 농도는 에피택시 소스/드레인 영역(92)의 나머지의 도펀트 농도보다 높을 수 있다. 피크 도펀트 농도로부터, 도펀트 농도는 약 5 nm 이하 당 1 디케이드의 비율로 감소한다.
도 19는 일부 실시예에 따른 도 16의 단면도의 변형을 도시한다. 표면 도펀트 영역(134)은 에피택시 소스/드레인 영역(92)의 상부 표면으로부터 에피택시 소스/드레인 영역(92)으로 제 8 치수(D8)를 연장한다. 제 8 치수(D8)는 제 6 치수(D6)보다 크다. 제 8 치수(D8)는 약 20 nm 내지 약 100 nm의 범위 내일 수 있다. 제 6 치수(D6)에 대한 제 8 치수(D8)의 비는 1보다 큰, 예를 들어 약 1 내지 약 1.5의 범위 내일 수 있다.
여러 도시된 예에서, 에피택시 소스/드레인 영역(92)에 관련된 표면 도펀트 영역(104 또는 134)의 깊이는 변할 수 있다. 예를 들어, 에피택시 소스/드레인 영역(92)은 도 7a 및 도 7b 및 도 8a 및 도 8b와 관련하여 상기 설명된 리세스 및/또는 에피택셜 성장에 기초하여 변화하는 제 6 치수(D6)를 가질 수 있다. 또한, 에피택시 소스/드레인 영역(92)의 폭(예를 들어, 도 8b에 도시된 단면 B-B에서)은 플라즈마 도핑이 컨포멀하므로 표면 도펀트 영역(104 또는 134)의 제 5 치수(D5) 및/또는 제 8 치수(D8)에 영향을 줄 수 있다. 또한, 플라즈마 도핑의 공정 파라미터는 도펀트 프로파일에, 그에 따라 예를 들어 도 18의 그래프에 의해 도시된 바와 같이 표면 도펀트 영역(104 또는 134)에 영향을 줄 수 있다.
또한, 상기 표면 도펀트 영역(104 및 134)의 도펀트 농도는 도 18에 도시된 바와 같이 상기 설명된 바와 유사하게 측면 방향으로 감소할 수 있다. 그 결과, 에피택시 소스/드레인 영역(92)의 나머지 부분은 도 19에서 제 9 치수(D9)에 의해 도시되는 바와 같이 도펀트 영역(104 및 134)으로부터 측면 방향으로 배치될 수 있다. 제 9 치수(D9)는 약 10 nm 내지 약 30 nm의 범위 내일 수 있다.
도시된 예에서, 에피택시 소스/드레인 영역(92)은 표면 도펀트 영역(104 및 134)으로부터 측면 방향으로 배치되는 에피택시 소스/드레인 영역(92)의 나머지 부분에 포함될 수 있는 게이트 스페이서(86) 아래의 부분을 가진다. 게이트 스페이서 (86) 아래의 에피택시 소스/드레인 영역(92)의 부분은 도 7a 및 도 7b에서 리세스(90)를 형성하기 위한 리세스 공정으로부터 발생될 수 있다. 다른 예에서, 상이한 리세스 프로파일이 구현되고, 게이트 스페이서(86) 아래에 에피택시 소스/드레인 영역(92)의 부분은 있지 않을 수 있다. 그들 예에서, 에피택시 소스/드레인 영역(92)의 나머지 부분은 여전히 도 19에서 제 10 치수(D10)로서 도시되는 바와 같이 표면 도펀트 영역(104 및 134)으로부터 측면 방향으로 배치될 수 있다. 제 10 치수(D10)는 약 1 nm 내지 약 5 nm의 범위 내일 수 있다. 표면 도펀트 영역(104 및 134)으로부터의 에피택시 소스/드레인 영역(92)의 나머지 부분의 측면 배치는 표면 도펀트 영역(104 및 134)의 제 5 치수(D5) 또는 제 8 치수(D8)와 관계없이 발생할 수 있다.
일부 실시예는 이점을 성취할 수 있다. 소스/드레인 영역의 각각의 상부 표면에서 높은 표면 도펀트 농도를 갖는 표면 도펀트 영역을 형성하기 위해 플라즈마 도핑을 사용함으로써, 각각의 소스/드레인 영역에 형성된 도전성 피처(예를 들어, 콘택)의 저항이 감소될 수 있다. 또한, 높은 표면 도펀트 농도로부터의 급격한 감소는 쇼트 채널 효과와 같이 디바이스에 악영향을 미칠 수 있는 채널 영역과 같은 영역으로의 도펀트의 외부 확산을 감소시킬 수 있다. 따라서, 높은 표면 도펀트 농도는 더 잘 억제될 수 있다. 또한, 일부 실시예는 예를 들어 7 nm, 5 nm 및 그 이상의 소형 기술 노드에서 구현될 수 있다.
실시예는 구조물이다. 상기 구조물은 기판 상의 활성 에리어, 활성 에리어 위의 유전체 층, 및 활성 에리어까지 유전체 층을 관통하는 도전성 피처를 포함한다. 활성 에리어는 소스/드레인 영역을 포함한다. 소스/드레인 영역은 소스/드레인 영역의 상부 표면에 표면 도펀트 영역을 포함하고, 소스/드레인 도펀트 농도를 갖는 소스/드레인 영역의 나머지 부분을 포함한다. 표면 도펀트 영역은 소스/드레인 영역의 상부 표면에 근접하여 피크 도펀트 농도를 가진다. 피크 도펀트 농도는 소스/드레인 도펀트 농도보다 적어도 한 자릿수 크다. 도전성 피처는 소스/드레인 영역의 상부 표면에서 소스/드레인 영역과 접촉한다.
다른 실시예는 구조물이다. 이 구조물은 기판 상의 활성 에리어, 활성 에리어 위의 게이트 구조물, 활성 에리어 및 게이트 구조물 위의 유전체 층, 및 유전체 층을 관통하는 도전성 피처를 포함한다. 활성 에리어는 소스/드레인 영역을 포함한다. 소스/드레인 영역은 소스/드레인 영역의 상부 표면에 표면 도펀트 영역을 포함한다. 표면 도펀트 영역은 제 1 도펀트 농도를 가진다. 소스/드레인 영역은 제 2 도펀트 농도를 갖는 소스/드레인 영역의 나머지 부분을 더 포함한다. 표면 도펀트 영역에서 제 1 도펀트 농도는 소스/드레인 영역의 나머지 부분의 제 2 도펀트 농도까지 감소한다. 표면 도펀트 영역에서의 제 1 도펀트 농도의 감소는 5 nm 이하 당 농도 1 디케이드의 비율로의 감소를 포함한다. 게이트 구조물은 소스/드레인 영역에 근접한다. 도전성 피처는 소스/드레인 영역의 상부 표면까지 유전체 층을 관통한다.
또다른 실시예는 방법이다. 소스/드레인 영역은 기판 상의 활성 에리어 내에 형성된다. 소스/드레인 영역은 제 1 도펀트 농도를 가진다. 유전체 층은 활성 에리어 및 소스/드레인 영역 위에 형성된다. 개구부는 유전체 층을 관통하여 형성된다. 개구부는 소스/드레인 영역의 상부 표면의 적어도 일부분을 노출시킨다. 표면 도펀트 영역은 소스/드레인 영역의 상부 표면에서 소스/드레인 영역 내에 형성된다. 표면 도펀트 영역을 형성하는 단계는 개구부를 통해 소스/드레인 영역을 플라즈마 도핑하는 단계를 포함한다. 표면 도펀트 영역은 소스/드레인 영역의 상부 표면에 근접하여 제 2 도펀트 농도를 가진다. 도전성 피처가 소스/드레인 영역의 표면 도펀트 영역까지 개구부 내에 형성된다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 구조물에 있어서,
기판 상의 활성 에리어로서, 상기 활성 에리어는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은,
상기 소스/드레인 영역의 상부 표면에 있고, 상기 소스/드레인 영역의 상부 표면에 근접하여 피크 도펀트 농도를 갖는 표면 도펀트 영역, 및
소스/드레인 도펀트 농도를 갖는 상기 소스/드레인 영역의 나머지 부분 - 상기 피크 도펀트 농도는 상기 소스/드레인 도펀트 농도보다 적어도 한 자릿수 큼 - 을 포함하는 것인, 상기 활성 에리어;
상기 활성 에리어 위의 유전체 층; 및
상기 활성 에리어까지 상기 유전체 층을 관통하여 상기 소스/드레인 영역의 상부 표면에서 상기 소스/드레인 영역과 접촉하는 도전성 피처(conductive feature)
를 포함하는 구조물.
실시예 2. 실시예 1에 있어서,
상기 표면 도펀트 영역은, 5 nm 이하 당 농도 1 디케이드(decade)의 비율로 상기 피크 도펀트 농도로부터 감소하는 도펀트 농도 기울기를 포함하는 것인 구조물.
실시예 3. 실시예 2에 있어서,
상기 도펀트 농도 기울기는 1 nm 내지 4nm 당 농도 1 디케이드의 비율로 상기 피크 도펀트 농도로부터 감소하는 것인 구조물.
실시예 4. 실시예 2에 있어서,
상기 도펀트 농도 기울기는 약 2.5 nm 당 농도 1 디케이드의 비율로 상기 피크 도펀트 농도로부터 감소하는 것인 구조물.
실시예 5. 실시예 1에 있어서,
상기 피크 도펀트 농도는 상기 소스/드레인 도펀트 농도보다 적어도 2 자릿수 큰 것인 구조물.
실시예 6. 실시예 1에 있어서,
상기 소스/드레인 도펀트 농도는 1019 cm-3 내지 1021 cm-3의 범위 내이고, 상기 피크 도펀트 농도는 5x1021 cm-3 내지 1023 cm-3의 범위 내인 것인 구조물.
실시예 7. 실시예 1에 있어서,
상기 도전성 피처는 상기 소스/드레인 영역의 상부 표면에 실리사이드 영역을 포함하는 것인 구조물.
실시예 8. 구조물에 있어서,
기판 상의 활성 에리어로서, 상기 활성 에리어는 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은,
상기 소스/드레인 영역의 상부 표면에 있고, 제 1 도펀트 농도를 갖는 상기 표면 도펀트 영역, 및
제 2 도펀트 농도를 갖는 상기 소스/드레인 영역의 나머지 부분을 포함하고,
상기 표면 도펀트 영역에서 상기 제 1 도펀트 농도는 상기 소스/드레인 영역의 상기 나머지 부분의 상기 제 2 도펀트 농도까지 감소하고, 상기 표면 도펀트 영역에서의 상기 제 1 도펀트 농도의 감소는 5 nm 이하 당 농도 1 디케이드(decade)의 비율로의 감소를 포함하는 것인, 상기 활성 에리어;
상기 활성 에리어 위에 있고 상기 소스/드레인 영역에 근접한 게이트 구조물;
상기 활성 에리어 및 상기 게이트 구조물 위의 유전체 층; 및
상기 소스/드레인 영역의 상부 표면까지 상기 유전체 층을 관통하는 도전성 피처(conductive feature)
를 포함하는 구조물.
실시예 9. 실시예 8에 있어서,
상기 표면 도펀트 영역에서 상기 제 1 도펀트 농도의 감소는 1 nm 내지 4nm 당 농도 1 디케이드의 비율로 감소하는 것을 포함하는 것인 구조물.
실시예 10. 실시예 8에 있어서,
상기 표면 도펀트 영역에서 상기 제 1 도펀트 농도의 감소는 약 2.5 nm 당 농도 1 디케이드의 비율로 감소하는 것을 포함하는 것인 구조물.
실시예 11. 실시예 8에 있어서,
상기 제 1 도펀트 농도의 피크 도펀트 농도는 상기 제 2 도펀트 농도보다 적어도 한 자릿수 큰 것인 구조물.
실시예 12. 실시예 8에 있어서,
상기 소스/드레인 영역은 에피택시 소스/드레인 영역이고, 상기 제 2 도펀트 농도는 인 시튜(in situ) 에피택셜 도핑된 도펀트 농도인 것인 구조물.
실시예 13. 방법에 있어서,
기판 상의 활성 에리어 내에 제 1 도펀트 농도를 갖는 소스/드레인 영역을 형성하는 단계;
상기 활성 에리어 및 상기 소스/드레인 영역 위에 유전체 층을 형성하는 단계;
상기 유전체 층을 관통하여 개구부를 형성하는 단계 - 상기 개구부는 상기 소스/드레인 영역의 상부 표면의 적어도 일부분을 노출시킴 -;
상기 소스/드레인 영역의 상부 표면에서 상기 소스/드레인 영역 내에 표면 도펀트 영역을 형성하는 단계 - 상기 표면 도펀트 영역을 형성하는 단계는 상기 개구부를 통하여 상기 소스/드레인 영역을 플라즈마 도핑하는 단계를 포함하고, 상기 표면 도펀트 영역은 상기 소스/드레인 영역의 상부 표면에 근접하여 제 2 도펀트 농도를 가짐 -; 및
상기 개구부 내에, 상기 소스/드레인 영역 내의 표면 도펀트 영역까지 도전성 피처를 형성하는 단계
를 포함하는 방법.
실시예 14. 실시예 13에 있어서,
상기 소스/드레인 영역을 형성하는 단계는 상기 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함하고, 상기 소스/드레인 영역은 상기 소스/드레인 영역을 에피택셜 성장시키는 동안 상기 제 1 도펀트 농도로 인 시튜 도핑되는 것인 방법.
실시예 15. 실시예 13에 있어서,
상기 표면 도펀트 영역을 형성하는 단계는 상기 플라즈마 도핑에 의해 주입된 도펀트를 활성화하는 단계를 포함하고, 상기 도펀트를 활성화하는 단계는 어닐링 공정을 수행하는 단계를 포함하고, 상기 어닐링 공정은 밀리세컨드(millisecond) 어닐링 또는 레이저 어닐링인 것인 방법.
실시예 16. 실시예 13에 있어서,
상기 도전성 피처를 형성하는 단계는 상기 소스/드레인 영역의 상부 표면에 실리사이드를 형성하는 단계를 포함하는 것인 방법.
실시예 17. 실시예 13에 있어서,
상기 플라즈마 도핑은 가스 혼합물을 사용하는 단계를 포함하고, 상기 가스 혼합물은 도펀트 소스 가스 및 캐리어 가스를 포함하며, 상기 도펀트 소스 가스는 상기 플라즈마 도핑 동안 상기 가스 혼합물이 사용될 때 상기 가스 혼합물의 전체 유속의 0.3 % 내지 10 %의 범위 내에 있는 것인 방법.
실시예 18. 실시예 17에 있어서,
상기 도펀트 소스 가스는 디보란(B2H6), 아르신(AsH3), 포스핀(PH3), 또는 이들의 조합을 포함하는 것인 방법.
실시예 19. 실시예 13에 있어서,
상기 플라즈마 도핑은 상기 플라즈마 도핑 동안 상기 기판이 배치되는 지지 기판에 DC 바이어스를 인가하는 단계를 포함하고, 상기 DC 바이어스는 1 kV 미만인 것인 방법.
실시예 20. 실시예 13에 있어서,
상기 표면 도펀트 영역은 상기 제 2 도펀트 농도로부터 상기 소스/드레인 영역의 나머지 부분의 상기 제 1 도펀트 농도까지 감소하는 도펀트 농도 기울기를 가지는 것인 방법.

Claims (10)

  1. 방법에 있어서,
    기판 상의 활성 에리어 내에 소스/드레인 영역을 형성하는 단계 - 상기 소스/드레인 영역은 제 1 도펀트 농도를 가짐 - ;
    상기 활성 에리어 및 상기 소스/드레인 영역 위에 유전체 층을 형성하는 단계;
    상기 유전체 층을 형성한 후, 상기 유전체 층 내의 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계;
    상기 유전체 층 및 상기 금속 게이트 스택 위에 제 2 유전체 층을 퇴적하는 단계;
    상기 유전체 층 및 상기 제 2 유전체 층을 관통하여 개구부를 형성하는 단계 - 상기 개구부는 상기 소스/드레인 영역의 상부 표면의 적어도 일부분을 노출시킴 -;
    상기 소스/드레인 영역의 상기 상부 표면에서 상기 소스/드레인 영역 내에 표면 도펀트 영역을 형성하는 단계 - 상기 표면 도펀트 영역을 형성하는 단계는 상기 유전체 층 및 상기 제 2 유전체 층 내의 상기 개구부를 통하여 상기 소스/드레인 영역을 플라즈마 도핑하는 단계를 포함하고, 상기 표면 도펀트 영역은 상기 소스/드레인 영역의 상기 상부 표면에서 제 2 도펀트 농도를 가짐 -; 및
    상기 개구부 내에, 상기 소스/드레인 영역의 상기 상부 표면까지 도전성 피처를 형성하는 단계
    를 포함하고,
    상기 표면 도펀트 영역을 형성하는 단계는 상기 플라즈마 도핑하는 단계에 의해 주입된 도펀트를 활성화하는 단계를 포함하고,
    상기 도펀트를 활성화하는 단계는 어닐링 공정을 수행하는 단계를 포함하고, 상기 어닐링 공정은 밀리세컨드(millisecond) 어닐링 또는 레이저 어닐링인 것인 방법.
  2. 제 1 항에 있어서,
    상기 소스/드레인 영역을 형성하는 단계는 상기 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함하고, 상기 소스/드레인 영역은 상기 소스/드레인 영역을 에피택셜 성장시키는 동안 상기 제 1 도펀트 농도로 인 시튜 도핑되는 것인 방법.
  3. 제 1 항에 있어서,
    상기 도전성 피처를 형성하는 단계는 상기 소스/드레인 영역의 상기 상부 표면에 실리사이드를 형성하는 단계를 포함하는 것인 방법.
  4. 제 1 항에 있어서,
    상기 플라즈마 도핑하는 단계는 가스 혼합물을 사용하는 단계를 포함하고, 상기 가스 혼합물은 도펀트 소스 가스 및 캐리어 가스를 포함하며, 상기 도펀트 소스 가스는 상기 플라즈마 도핑하는 단계 동안 상기 가스 혼합물이 사용될 때 상기 가스 혼합물의 전체 유속의 0.3 % 내지 10 %의 범위 내에 있는 것인 방법.
  5. 제 4 항에 있어서,
    상기 도펀트 소스 가스는 디보란(B2H6), 아르신(AsH3), 포스핀(PH3), 또는 이들의 조합을 포함하는 것인 방법.
  6. 제 1 항에 있어서,
    상기 플라즈마 도핑하는 단계는 상기 플라즈마 도핑하는 단계 동안 상기 기판이 배치되는 지지 기판에 DC 바이어스를 인가하는 단계를 포함하고, 상기 DC 바이어스는 1 kV 미만인 것인 방법.
  7. 제 1 항에 있어서,
    상기 표면 도펀트 영역은 상기 제 2 도펀트 농도로부터 상기 소스/드레인 영역의 나머지 부분의 상기 제 1 도펀트 농도까지 감소하는 도펀트 농도 기울기를 가지는 것인 방법.
  8. 방법에 있어서,
    제 1 도펀트 농도로 제 1 도전성 타입의 제 1 도펀트를 갖는 반도체 영역을 형성하는 단계;
    상기 반도체 영역 위에 유전체 층을 형성하는 단계;
    상기 유전체 층을 관통하여 개구부를 형성하는 단계 - 상기 개구부는 상기 반도체 영역을 노출시킴 -;
    상기 개구부를 형성한 후에, 상기 반도체 영역 내에 표면 도펀트 영역을 형성하기 위해 상기 제 1 도전성 타입의 제 2 도펀트를 플라즈마 도핑하는 단계 - 상기 표면 도펀트 영역 내의 상기 제 1 도전성 타입의 도펀트의 제 2 농도는 상기 제 1 도펀트 농도보다 큼 - ;
    플라즈마 도핑한 후에, 어닐링을 수행하는 단계 - 상기 어닐링은 밀리세컨드 어닐링 또는 레이저 어닐링임 - ;
    상기 제 1 도전성 타입의 상기 제 2 도펀트를 플라즈마 도핑한 후에, 상기 표면 도펀트 영역에 비정질화 주입(amorphization implant)을 수행하는 단계; 및
    상기 개구부 내에 도전성 피처를 형성하는 단계 - 상기 도전성 피처는 상기 반도체 영역과 전기적으로 접촉함 -
    를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 도펀트를 갖는 반도체 영역을 형성하는 단계는 에피택셜 성장 동안 인 시튜 도핑하는 단계를 포함하는 것인 방법.
  10. 방법에 있어서,
    도핑된 반도체 영역을 형성하는 단계 - 상기 도핑된 반도체 영역은 제 1 도펀트 농도로 제 1 도전성 타입의 제 1 도펀트를 가짐 - ;
    상기 도핑된 반도체 영역을 형성한 후, 상기 도핑된 반도체 영역 내에 표면 도펀트 영역을 형성하는 단계 - 상기 표면 도펀트 영역은 상기 표면 도펀트 영역의 상부 표면에서 피크 도펀트 농도를 포함하고, 상기 피크 도펀트 농도는 상기 제 1 도펀트 농도보다 적어도 1 자릿수 큼 - ;
    상기 표면 도펀트 영역을 형성한 후에, 상기 도핑된 반도체 영역 내에 실리사이드를 형성하는 단계; 및
    상기 표면 도펀트 영역 상에 도전성 피처를 형성하는 단계
    를 포함하고,
    상기 도핑된 반도체 영역 내에 상기 표면 도펀트 영역을 형성하는 단계는,
    상기 도핑된 반도체 영역 내에 상기 제 1 도전성 타입의 제 2 도펀트를 플라즈마 도핑하는 단계; 및
    상기 제 2 도펀트를 활성화하기 위해 상기 도핑된 반도체 영역의 제 1 어닐링을 수행하는 단계 - 상기 제 1 어닐링은 밀리세컨드 어닐링 또는 레이저 어닐링임 -
    를 포함하고,
    상기 실리사이드를 형성하는 단계는,
    상기 도핑된 반도체 영역 상에 금속 함유층을 퇴적하는 단계; 및
    상기 금속 함유층 및 상기 도핑된 반도체 영역에 대해 제 2 어닐링을 수행하는 단계
    를 포함하고,
    상기 도전성 피처는 상기 표면 도펀트 영역 상의 실리사이드 영역을 포함하고, 상기 실리사이드 영역의 하부 표면은 상기 표면 도펀트 영역 내에 포함되는 것인 방법.
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