JPH09275149A - 相補式ｍｏｓ電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスク使用回数の少ない相補式ＭＯＳ電界効
果トランジスタ製造方法の提供。 【解決手段】 ダブルスペーサ形成或いは厚いスペーサ
形成及び大角度イオンレイアウトを利用してマスクの使
用を減少し、ライトドープドレイン（ＬＤＤ：Ｌｉｇｈ
ｔ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を完成し、素子寸法
の縮小化に伴うショートチャネル効果発生という問題を
有効に解決し、マスク使用回数を減らし且つダブルスペ
ーサを形成する方法により、後続の自動整列シリコン化
合物の構造に有利とし、優れたトランジスタ特性を得
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一種のダブルスペ
ーサ（Ｄｏｕｂｌｅ Ｓｐａｃｅｒ）形成と大角度イオ
ンレイアウトを利用するか、或いは厚いスペーサと大角
度イオンレイアウトを利用した相補式ＭＯＳ電界効果ト
ランジスタの製造方法に関し、マスクの使用回数を減少
し、並びに優れたトランジスタ特性を得られるものに関
する。

【０００２】

【従来の技術】半導体素子の構造はますます小型化する
傾向にあり、精密な製造方法の開発と進歩が続いてい
る。素子寸法の縮小化に伴い、ゲート極も縮減され、チ
ャネル（ｃｈａｎｎｅｌ）長度も縮減される。チャネル
長度がサブミクロン以下の時、いわゆるショートチャネ
ル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）
が発生し、その中、ショートチャネル効果により引き起
こされるｎチャネルＭＯＳトランジスタ中のホットキャ
リア効果（Ｈｏｔ Ｃａｒｒｉｅｒ Ｅｆｆｅｃｔ）と
ｐチャネルＭＯＳトランジスタ中のパンチスルー効果
（Ｐｕｎｃｈｔｈｒｏｕｇｈ Ｅｆｆｅｃｔ）には最も
注意を払うべきである。ホットキャリアの発生は、即ち
素子寸法の縮減により起こり、電源を一定値に保持した
場合に、素子の横向電場が大量に増加し、且つドレイン
極付近に集中してホットキャリアを発生させる。このほ
か、素子中の横向電場はｎチャネル中の電子に大きなエ
ネルギーを獲得させ、移動する電子と正孔のペアを発生
させる。その中、一部のホットキャリアは電場の影響を
受けてゲート極の酸化層に進入し、素子のしきい値電圧
Ｖ_ｔを変化させるほか、飽和電流（ｓａｔｕｒａｔｉｏ
ｎ ｃｕｒｒｅｎｔ）、トランスコンダクタンス（Ｔｒ
ａｎｓｃｏｎｄｕｃｔａｎｓｅ）、キャリア移動率（Ｃ
ａｒｒｉｅｒ Ｍｏｂｉｌｉｔｙ）がいずれも影響を受
けて少なくなったり或いは低下する。一般には、ライト
ドープドレイン（Ｌｉｇｈｔ ＤｏｐｅｄＤｒａｉｎ）
方式によりｎチャネルＭＯＳトランジスタ中のホットキ
ャリア効果を改善しているが、ｐチャネルＭＯＳトラン
ジスタについては、チャネル長さが０．６ミクロンより
小さい時、パンチスルー効果が非常に厳重となるほか、
ホットキャリア効果がｐチャネル素子のしきい値電圧
（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）を変化させ
Ｖ_ｔ絶対値を減少させ、漏電流を発生する。パンチスル
ー効果を減少し、漏電流現象を改善するために、従来の
製造プロセスではライトドープドレイン構造を採用して
いるほか、有効パンチスルー阻止（ＥｆｆｅｃｔＰｕｎ
ｃｈｔｈｒｏｕｇｈ Ｓｔｏｐｐｅｒ：ＥＰＳ）構造
（或いはＰｏｃｋｅｔ 構造と称される）を以て有効に
漏電流現象を改善している。以下に、ｎチャネルとｐチ
ャネルの従来の ＬＤＤ ＭＯＳトランジスタ素子の製
造プロセスを説明する。 １．一つのｐ型シリコン基板１を提供し、電場酸化体
２、ｐ型量子井戸３、ｎ型量子井戸４を形成し、さらに
一つのゲート極酸化層５（Ｇａｔｅ Ｏｘｉｄｅ）を成
長させる。該ゲート極酸化層５の厚度は１０００オング
ストロームとされる（図１参照）。 ２．低圧化学気相成長法で第１ポリシリコン層６を形成
し並びに不純物を混ぜ、その後、さらに二酸化シリコン
層７を形成し、その後、さらに一つのマスクを応用して
ゲート極を定める（図２参照）。 ３．マスク８を応用し、リンイオン９を用いて、ｎ⁻型
ＬＤＤのイオン拡散を行う。イオン剤量は３Ｅ１３ｃｍ
^−２、イオンエネルギー量は３０ＫｅＶとされ、以てｎ
⁻型ＬＤＤ不純物混入区１０を形成する（図３参照）。 ４．マスク１１を利用し、エネルギー量約３０ＫｅＶ）
濃度は１Ｅ１３ｃｍ^−２のＢＦ_２イオン１２を用いてｐ
⁻型ＬＤＤ不純物混入を進行し、混入区１３を形成する
（図４参照）。 ５．バッファ層堆積の後、単向性のエッチングを行い、
ゲート電極パターンの二側にスペーサ１４を形成する。
その厚さは約４００〜１０００オングストロームとされ
る（図５参照）。 ６．マスク１５を用いて、エネルギー量４０ＫｅＶ、濃
度４Ｅ１５ｃｍ^−２のひ素イオン１６を用いて第１ｎ＋
型不純物を混入し、混入区１７を形成する（図６参
照）。 ７．マスク１８を用いて、エネルギー量５０ＫｅＶ、濃
度４Ｅ１５ｃｍ^−２ＢＦ_２１９を用いて第１ｐ＋型不純
物を混入し、混入区２０を形成する（図７参照）。 ８．電場酸化層とデバイス区域上に、化学気相成長法
（ＣＶＤ）でその他のイオンが混入していない一つの二
酸化シリコン層を形成し、これをＮＳＧ（Ｎｅｕｔｒａ
ｌ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）絶縁層２１と称
し、該絶縁層２１上にさらにＣＶＤ法でホウリン不純物
の二酸化ケイ素（ＳｉＯ_２）を堆積し、ホウリンケイ酸
塩ガラス（ＢＰＳＧ：Ｂｏｒｏｎｐｈｏｓｐｈｏｓｉｌ
ｉｃａｔｅＧｌａｓｓ）層２２を形成する（図８参
照）。 ９．マスク２３を利用し、伝統のエッチング技術で、図
９に示される接触窓パターンを制定する。 １０．マスク２４を利用し、エネルギー量５０ＫｅＶ、
濃度４Ｅ１５ｃｍ^−２のＢＦ_２２５で第２ｐ＋型不純物
混入を進行し、ｐ型接触窓区のイオン混入区２６を形成
する（図１０参照）。 １１．マスク２７を用いて、エネルギー量４０ＫｅＶ、
濃度４Ｅ１５ｃｍ^−２のひ素２８を用いて第２ｎ＋型不
純物を混入し、ｎ型接触窓区のイオン混入区２６を形成
する（図１０参照）。混入区２９を形成する（図１１参
照）。図１から図１１に示されるステップにより、ｐチ
ャネルとｎチャネルライトドープドレイン（ＬＤＤ：Ｌ
ｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）ＭＯＳトランジス
タが完成する。即ち７回のマスク使用でＬＤＤ構造が完
成する。

【０００３】

【発明が解決しようとする課題】従来の技術におけるマ
スクの使用回数の増加は製造プロセスの複雑性、コスト
及び時間を増すのみならず、余分のマスクの使用の下
で、その他のプロセス変数、例えば不必要な微粒子の存
在を招き、その製品の特性の不安定さを増す。このた
め、よりマスクの使用回数をより少なくすることが重要
な課題となる。このほか、上述の従来の製造プロセスで
は素子の電場分布の最適化（ｏｐｔｉｍｉｚｅ）が容易
でなく、ホットキャリア効果は依然として厳重であっ
た。

【０００４】

【課題を解決するための手段】請求項１の発明は、一つ
のシリコン基板上にｎチャネル電界効果トランジスタと
ｐチャネル電界効果トランジスタを形成可能であり、 （ａ） すでに少なくともｐ型量子井戸、ｎ型量子井
戸、複数のゲート極が形成してある上記シリコン基板を
提供する （ｂ） 上記複数のゲート極をマスクとし、基板全面に
対してｎ⁻型イオン小角度混入を進行し、以て第１ｎ型
イオン混入区を形成する （ｃ） 第１スペーサを形成する （ｄ） ｐチャネル電界効果トランジスタを形成したい
区域を遮蔽し、第１ｎ＋型イオン小角度混入を進行し、
第２ｎ型イオン混入区を形成する （ｅ） 第２スペーサを形成する （ｆ） ｐチャネル電界効果トランジスタを形成したい
区域を遮蔽し、第２ｎ＋型イオン小角度混入を進行し、
第３ｎ型イオン混入区を形成する （ｇ） ｎチャネル電界効果トランジスタを形成したい
区域を遮蔽し、ｐ⁻型イオン大角度混入を進行し、第１
ｐ型イオン混入区を形成し、さらにｐ＋型イオン小角度
混入を進行し、第２ｐ型イオン混入区を形成する （ｈ） 電場酸化層とトランジスタデバイス上に、絶縁
層を成長させる （ｉ） 一部の絶縁層をエッチングし、接触窓を形成す
る、 以上の（ａ）から（ｉ）の製造ステップを包括してな
る、相補式ＭＯＳ電界効果トランジスタの製造方法とし
ている。

【０００５】請求項２の発明は、請求項１の相補式ＭＯ
Ｓ電界効果トランジスタの製造方法で、その中、イオン
小角度混入は、基板に垂直な方向に対して０度から７度
傾いた角度で進行する、製造方法としている。

【０００６】請求項３の発明は、請求項１の相補式ＭＯ
Ｓ電界効果トランジスタの製造方法で、その中、イオン
大角度混入は、基板に垂直な方向に対して２０度から７
０度傾いた角度で進行する、製造方法としている。

【０００７】請求項４の発明は、請求項１の相補式ＭＯ
Ｓ電界効果トランジスタの製造方法で、その中、ｎ⁻型
イオン小角度混入は、基板に垂直な方向に対して０度か
ら７度傾いた角度で進行し、混入する不純物は、濃度５
Ｅ１２ｃｍ^−２〜５Ｅ１３ｃｍ^−２、エネルギー量３０
〜８０ＫｅＶのリンとする、製造方法としている。

【０００８】請求項５の発明は、請求項１の相補式ＭＯ
Ｓ電界効果トランジスタの製造方法で、その中、第１ス
ペーサの幅は、４００オングストロームから１０００オ
ングストロームとする、製造方法としている。

【０００９】請求項６の発明は、請求項１の相補式ＭＯ
Ｓ電界効果トランジスタの製造方法で、その中、第１ｎ
＋型イオン混入は、基板に垂直な方向に対して０度から
７度傾いた角度で進行し、混入する不純物は、濃度１Ｅ
１５ｃｍ^−２〜５Ｅ１５ｃｍ^−２、エネルギー量６０〜
９０ＫｅＶの砒素とする、製造方法としている。

【００１０】請求項７の発明は、請求項１の相補式ＭＯ
Ｓ電界効果トランジスタの製造方法で、その中、第２ス
ペーサの幅は、８００オングストロームから２０００オ
ングストロームとする、製造方法としている。

【００１１】請求項８の発明は、請求項１の相補式ＭＯ
Ｓ電界効果トランジスタの製造方法で、その中、第２ｎ
＋型イオン混入は、基板に垂直な方向に対して０度から
７度傾いた角度で進行し、混入する不純物は、濃度３Ｅ
１５ｃｍ^−２〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜
８０ＫｅＶのリンとする、製造方法としている。

【００１２】請求項９の発明は、請求項１の相補式ＭＯ
Ｓ電界効果トランジスタの製造方法で、その中、ｐ⁻型
イオン混入は、基板に垂直な方向に対して２０度から７
０度傾いた角度で進行し、混入する不純物は、濃度１Ｅ
１３ｃｍ^−２〜３Ｅ１３ｃｍ^−２、エネルギー量３０〜
１２０ＫｅＶの二フッ化ホウ素（ＢＦ_２）とする、製造
方法としている。

【００１３】請求項１０の発明は、請求項１の相補式Ｍ
ＯＳ電界効果トランジスタの製造方法で、その中、ｐ＋
型イオン混入は、基板に垂直な方向に対して０度から７
度傾いた角度で進行し、混入する不純物は、濃度２Ｅ１
５ｃｍ^−２〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜６
０ＫｅＶの二フッ化ホウ素（ＢＦ_２）とする、製造方法
としている。

【００１４】請求項１１の発明は、請求項１の相補式Ｍ
ＯＳ電界効果トランジスタの製造方法で、その中、ｐ⁻
型イオン混入とｐ＋型イオン混入の順序は交換可能とす
る、製造方法としている。

【００１５】請求項１２の発明は、請求項１の相補式Ｍ
ＯＳ電界効果トランジスタの製造方法で、その中、電場
酸化層とトランジスタデバイス上に成長させる絶縁層
は、ケイ酸塩ガラス（ＮＳＧ：Ｎｅｕｔｒａｌ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）或いはホウリンケイ酸塩ガラ
ス（ＢＰＳＧ：Ｂｏｒｏｎｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）の絶縁層とする、製造方法としてい
る。

【００１６】請求項１３の発明は、一つのシリコン基板
上にｎチャネル電界効果トランジスタとｐチャネル電界
効果トランジスタを形成可能であり、 （ａ） すでに少なくともｐ型量子井戸、ｎ型量子井
戸、複数のゲート極が形成してある上記シリコン基板を
提供する （ｂ） 第１スペーサを形成する （ｃ） ｐチャネル電界効果トランジスタを形成したい
区域を遮蔽し、ｎ⁻型イオン混入を、基板に垂直な方向
に対して少なくとも２０度傾いた角度で進行し、以て第
１ｎ型イオン混入区を形成し、その後、第１ｎ＋型イオ
ン混入を進行し、第２ｎ型イオン混入区を形成する （ｄ） 第２スペーサを形成する （ｅ） ｐチャネル電界効果トランジスタを形成したい
区域を遮蔽し、第２ｎ＋型イオン小角度混入を進行し、
第３ｎ型イオン混入区を形成する （ｆ） ｎチャネル電界効果トランジスタを形成したい
区域を遮蔽し、ｐ⁻型イオン混入を、基板に垂直な方向
に対して少なくとも２０度傾いた角度で進行し、第１ｐ
型イオン混入区を形成し、さらにｐ＋型イオン混入を進
行し、第２ｐ型イオン混入区を形成する （ｇ） 電場酸化層とトランジスタデバイス上に、絶縁
層を成長させる （ｈ） 一部の絶縁層をエッチングし、接触窓を形成す
る、 以上の（ａ）から（ｈ）の製造ステップを包括してな
る、相補式ＭＯＳ電界効果トランジスタの製造方法とし
ている。

【００１７】請求項１４の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、第
１スペーサの幅は、４００オングストロームから１００
０オングストロームとする、製造方法としている。

【００１８】請求項１５の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ｎ
⁻型イオン混入は、基板に垂直な方向に対して２０度か
ら７０度傾いた角度で進行し、混入する不純物は、濃度
５Ｅ１２ｃｍ^−２〜５Ｅ１３ｃｍ^−２、エネルギー量３
０〜８０ＫｅＶの砒素とする、製造方法としている。

【００１９】請求項１６の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、第
１ｎ＋型イオン混入は、基板に垂直な方向に対して０度
から７度傾いた角度で進行し、混入する不純物は、濃度
１Ｅ１５ｃｍ^−２〜５Ｅ１５ｃｍ^−２、エネルギー量６
０〜９０ＫｅＶのリンとする、製造方法としている。

【００２０】請求項１７の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、第
２スペーサの幅は、８００オングストロームから２００
０オングストロームとする、製造方法としている。

【００２１】請求項１８の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、第
２ｎ＋型イオン混入は、基板に垂直な方向に対して０度
から７度傾いた角度で進行し、混入する不純物は、濃度
３Ｅ１５ｃｍ−^２〜６Ｅ１５ｃｍ^−２、エネルギー量３
０〜８０ＫｅＶのリンとする、製造方法としている。

【００２２】請求項１９の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ｐ
⁻型イオン混入は、基板に垂直な方向に対して２０度か
ら７０度傾いた角度で進行し、混入する不純物は、濃度
１Ｅ１３ｃｍ^−２〜３Ｅ１３ｃｍ^−２、エネルギー量３
０〜１２０ＫｅＶの二フッ化ホウ素（ＢＦ_２）とする、
製造方法としている。

【００２３】請求項２０の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ｐ
＋型イオン混入は、基板に垂直な方向に対して０度から
７度傾いた角度で進行し、混入する不純物は、濃度２Ｅ
１５ｃｍ^−２〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜
６０ＫｅＶの二フッ化ホウ素（ＢＦ_２）とする、製造方
法としている。

【００２４】請求項２１の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、電
場酸化層とトランジスタデバイス上に成長させる絶縁層
は、いかなる不純物も混入していない二酸化ケイ素（Ｎ
ＳＧ：Ｎｅｕｔｒａｌ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）或いはホウリンケイ酸塩ガラス（ＢＰＳＧ：Ｂｏｒ
ｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）よ
りなるものとする、製造方法としている。

【００２５】請求項２２の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ｎ
⁻型イオン混入と第１ｎ＋型イオン混入の順序は交換可
能とする、製造方法としている。

【００２６】請求項２３の発明は、請求項１３の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ｐ
⁻型イオン混入とｐ＋型イオン混入の順序は交換可能と
する、製造方法としている。

【００２７】請求項２４の発明は、一つのｐ型シリコン
基板上にｎチャネル電界効果トランジスタとｐチャネル
電界効果トランジスタを形成可能であり、 （ａ） すでに少なくともｐ型量子井戸、ｎ型量子井
戸、複数のゲート極、及びゲート極酸化層が形成してあ
る上記シリコン基板を提供する （ｂ） 上記複数のゲート極をマスクとして基板全面に
第１ｎ⁻型イオン大角度混入を進行し、以て第１ｎ⁻型
イオンライトドープドレイン（ＬＤＤ：Ｌｉｇｈｔ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）混入区を形成し、該第１ｎ⁻型
イオン大角度混入は基板に垂直な方向に対して少なくと
も２０度傾いた角度で進行する （ｃ） 第１スペーサを形成する （ｄ） 第１マスクを応用し、ｐチャネル電界効果トラ
ンジスタを形成したい区域を遮蔽し、第１ｎ＋型イオン
混入を、基板に垂直な方向に対して少なくとも２０度傾
いた角度で進行し、以て第１ｎ＋型イオン混入区を形成
し、マスクを除去せず、さらに第２ｎ＋型イオン混入を
進行し、第２ｎ＋型イオン混入区を形成する （ｅ） 第２マスクを利用し、ｎチャネル電界効果トラ
ンジスタを形成したい区域を遮蔽し、ｐ⁻型イオン混入
を、基板に垂直な方向に対して少なくとも２０度傾いた
角度で進行し、以てｐ⁻型イオン混入区を形成し、マス
クを除去せず、さらに第１ｐ＋型イオン混入を進行し、
第１ｐ＋型イオン混入区を形成する （ｆ） 電場酸化層とトランジスタデバイス上に、絶縁
層を成長させる （ｇ） 第３マスクを利用し、従来のリソグラフィー技
術を利用し、電場酸化層とゲート極の間の絶縁層をエッ
チングして除去し、部分的に第２ｎ＋型イオン混入区と
第１ｐ＋型イオン混入区を露出させて、接触窓を形成す
る、 以上の（ａ）から（ｇ）の製造ステップを包括してな
る、相補式ＭＯＳ電界効果トランジスタの製造方法とし
ている。

【００２８】請求項２５の発明は、請求項２４の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ｎ
⁻型イオン混入は、基板に垂直な方向に対して３０度か
ら４０度傾いた角度で進行する、製造方法としている。

【００２９】請求項２６の発明は、請求項２４の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ｎ
⁻型イオン混入における混入する不純物は、濃度５Ｅ１
２ｃｍ^−２〜５Ｅ１３ｃｍ^−２、エネルギー量３０〜８
０ＫｅＶのリンとする、製造方法としている。

【００３０】請求項２７の発明は、請求項２４の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、第
１ｎ＋型イオン混入は、基板に垂直な方向に対して２０
度から７０度傾いた角度で進行し、混入する不純物は、
濃度１Ｅ１５ｃｍ^−２〜５Ｅ１５ｃｍ^−２、エネルギー
量６０〜９０ＫｅＶの砒素とする、製造方法としてい
る。

【００３１】請求項２８の発明は、請求項２４の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ス
ペーサの幅は、０．２ミクロンから０．４ミクロンとす
る、製造方法としている。

【００３２】請求項２９の発明は、請求項２４の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、第
２ｎ＋型イオン混入は、基板に垂直な方向に対して０度
から７度傾いた角度で進行し、混入する不純物は、濃度
３Ｅ１５ｃｍ^−２〜６Ｅ１５ｃｍ^−２、エネルギー量３
０〜８０ＫｅＶのリンとする、製造方法としている。

【００３３】請求項３０の発明は、請求項２４の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、ｐ
⁻型イオン混入は、基板に垂直な方向に対して２０度か
ら７０度傾いた角度で進行し、混入する不純物は、濃度
１Ｅ１３ｃｍ^−２〜３Ｅ１３ｃｍ^−２、エネルギー量３
０〜１２０ＫｅＶの二フッ化ホウ素（ＢＦ_２）とする、
製造方法としている。

【００３４】請求項３１の発明は、請求項２４の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、第
１ｐ＋型イオン混入は、基板に垂直な方向に対して０度
から７度傾いた角度で進行し、混入する不純物は、濃度
２Ｅ１５ｃｍ^−２〜６Ｅ１５ｃｍ^−２、エネルギー量３
０〜６０ＫｅＶの二フッ化ホウ素（ＢＦ_２）とする、製
造方法としている。

【００３５】請求項３２の発明は、請求項２４の相補式
ＭＯＳ電界効果トランジスタの製造方法で、その中、電
場酸化層とトランジスタデバイス上に成長させる絶縁層
は、いかなる不純物も混入していない二酸化ケイ素（Ｎ
ＳＧ：Ｎｅｕｔｒａｌ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）或いはホウリンケイ酸塩ガラス（ＢＰＳＧ：Ｂｏｒ
ｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）よ
りなるものとする、製造方法としている。

【００３６】

【発明の実施の形態】本発明の第１及び第２実施例の主
な目的は、ダブルスペーサ及び大角度のイオンレイアウ
トの相補式電界効果トランジスタ（ＣＭＯＳＦＥＴ）の
製造方法を提供することにあり、該方法は、ショートチ
ャネルデバイス（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｄｅｖ
ｉｃｅ）に、ダブルスペーサの技術を利用することで、
適当な条件を選択し、ソースとドレインを形成するＬＤ
Ｄ構造を相互に独立させて、相互作用を最小とし、極め
て優れたトランジスタの特性を得ることに加え、大角度
イオンレイアウト技術を利用してダブルスペーサＬＤＤ
構造を形成し、マスクの使用回数を減少し、製造プロセ
スの複雑性、コスト、及び時間を低減し、また、余分の
マスクの使用による製造プロセス変数を招かず、有効に
製品特性の不安定性を低くすることにある。

【００３７】本発明の第１実施例の製造方法は以下のス
テップよりなる。 ａ） 一つのｐ型シリコン基板を提供し、電場酸化層、
ｐ型量子井戸、ｎ型量子井戸を形成して厚度約１０００
オングストロームの一つのゲート極酸化層（Ｇａｔｅ
Ｏｘｉｄｅ）を成長させる： ｂ）低圧化学気相成長法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ：ＬＰＣＶＤ）で、第１ポリシリコン層を形成すると
共に不純物を混入し、さらに二酸化シリコン層をその上
に形成し、並びにポリシリコンゲート極を界定する； ｃ）該ポリシリコンゲート極をマスクとなし、該シリコ
ン基板全面にｎ⁻型イオンを混入する： ｄ）第１スペーサを形成する： ｅ）第１マスクを利用し、該ｐチャネルＭＯＳトランジ
スタを形成したい区域を遮蔽し、第１ｎ＋型イオン混入
を進行し、第２ｎ型イオン混入区を形成する； ｆ）第２スペーサを形成する： ｇ）第２マスクを利用し、該ｐチャネルＭＯＳトランジ
スタを形成したい区域を遮蔽し、第２ｎ＋型イオン混入
を進行し、第３ｎ型イオン混入区を形成する； ｈ）第３マスクを用い、該ｎチャネルＭＯＳトランジス
タを形成したい区域を遮蔽し、ｐ⁻型イオン大角度混入
を進行して第１ｐ型イオン混入区を形成し、さらにｐ＋
型イオン小角度混入を進行し、第２ｐ型イオン混入区を
形成する； ｉ）電場酸化層とデバイス区域上にいかなる不純物も混
入しないＮＳＧ（Ｎｅｕｔｒａｌ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）絶縁層を形成し、且つその上に化学気相成
長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ：ＣＶＤ）でホウリン不純物を含有する二酸化ケ
イ素（ＳｉＯ_２）絶縁層を成長させ、その上に、化学気
相成長法でホウリンケイ酸塩ガラス（ＢＰＳＧ：Ｂｏｒ
ｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層
を成長させ、整流作用を形成する； ｊ）第４マスクを利用しさらにそれに対しエッチングを
行い、接触窓口を形成し、以上でＬＤＤ構造を完成す
る。

【００３８】本発明の第２実施例の製造方法のステップ
は以下のとおりである。 ａ） 一つのｐ型シリコン基板を提供し、電場酸化層、
ｐ型量子井戸、ｎ型量子井戸を形成し、厚度約１０００
オングストロームのーつのゲート極酸化層（Ｇａｔｅ
Ｏｘｉｄｅ）を成長させる； ｂ）低圧化学気相成長法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ：ＬＰＣＶＤ）で、第１ポリシリコン層を形成すると
共に不純物を混入し、さらに二酸化シリコン層をその上
に形成し、並びにポリシリコンゲート極を界定する； ｃ）第１スペーサを形成する； ｄ）第１マスクを利用し、該ｐチャネルＭＯＳトランジ
スタを形成したい区域を遮蔽し、ｎ⁻型イオン大角度混
入を進行し、さらに第１ｎ＋型イオン混入を進行し、ｎ
型イオン混入区を形成する； ｅ）第２スペーサを形成する； ｆ）第２マスクを利用し、該ｐチャネルＭＯＳトランジ
スタを形成したい区域を遮蔽し、第２ｎ＋型イオン小角
度混入を進行し、ｎ型イオン混入区を形成する； ｇ）第３マスクを用い、該ｎチャネルＭＯＳトランジス
タを形成したい区域を遮蔽し、ｐ⁻型イオンＬＤＤ大角
度混入を進行し、さらに第１ｐ＋型イオン混入を進行
し、ｐ型イオン混入区を形成する； ｈ）電場酸化層とデバイス区域上にいかなる不純物も混
入しないＮＳＧ（Ｎｅｕｔｒａｌ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）絶縁層を形成し、且つその上に化学気相成
長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ：ＣＶＤ）でホウリン不純物を含有する二酸化ケ
イ素（ＳｉＯ_２）を成長させ、ホウリンケイ酸塩ガラス
（ＢＰＳＧ：Ｂｏｒｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）層を形成する； ｉ）第４マスクを利用しさらにそれに対しエッチングを
行い、接触窓口を形成し、以上でＬＤＤ構造を完成す
る。

【００３９】本発明の第３実施例の主な目的は、一種
の、大角度イオンレイアウト及び厚いスペーサ形成ステ
ップを含む相補式電界効果トランジスタ製造方法を提供
し、該製造方法により使用するマスク数を減らして、製
造プロセスを大きく簡易化し、並びに製造プロセスの複
雑性と製造プロセス変数を減らし、有効に納期を減ら
し、コストを削減することにある。

【００４０】本発明の第３実施例の次の目的は、一種
の、大角度イオンレイアウト及び厚いスペーサ形成ステ
ップを含む相補式電界効果トランジスタ製造方法を提供
し、ショートチャネルデバイス（Ｓｈｏｒｔ Ｃｈａｎ
ｎｅｌ Ｄｅｖｉｃｅ）にあって、有効にホットキャリ
ア効果とパンチスルー効果を低くすることにある。

【００４１】本発明の第３実施例の製造プロセスは以下
のステップを含む。 ａ） 一つのｐ型シリコン基板を提供し、電場酸化層、
ｐ型量子井戸、ｎ型量子井戸を形成し、厚度約１０００
オングストロームの一つのゲート極酸化層（Ｇａｔｅ
Ｏｘｉｄｅ）を成長させる； ｂ）低圧化学気相成長法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ：ＬＰＣＶＤ）で、第１ポリシリコン層を形成すると
共に不純物を混入し、さらに二酸化シリコン層をその上
に形成し、並びにポリシリコンゲート極を界定する； ｃ）該ポリシリコンゲート極をマスクとなし、シリコン
基板全面に第１大角度ｎ⁻型イオン混入を進行する； ｄ）スペーサを形成する； ｅ）第１マスクを利用し、該ｐチャネルＭＯＳトランジ
スタを形成したい区域を遮蔽し、第１ｎ＋型イオン大角
度混入を進行し、さらに第２ｎ＋型イオン混入を進行
し、第２ｎ型イオン混入区を形成する； ｆ）第２マスクを利用し、該ｎチャネルＭＯＳトランジ
スタを形成したい区域を遮蔽し、ｐ⁻型イオンＬＤＤ大
角度混入を進行し、さらに第１ｐ＋型イオン混入を進行
してｐ⁻型イオン混入区を形成する； ｇ）電場酸化層とデバイス区域上にいかなる不純物も混
入しないＮＳＧ（Ｎｅｕｔｒａｌ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）絶縁層を形成し、且つその上に化学気相成
長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ：ＣＶＤ）でホウリン不純物を含有する二酸化ケ
イ素（ＳｉＯ_２）を成長させ、ホウリンケイ酸塩ガラス
（ＢＰＳＧ：Ｂｏｒｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）層を形成する； ｈ）第３マスクを利用しさらにそれに対しエッチングを
行い、以上でＬＤＤ構造を完成する。

【００４２】本発明の第１実施例及び第２実施例の、ダ
ブルスペーサ及び大角度イオンレイアウトを利用した相
補式電界効果トランジスタ（ＣＭＯＳＦＥＴ）の製造方
法は、有効に素子のホットキャリア効果とパンチスルー
効果を低くし、以て比較的優れたトランジスタ特性を得
られ、並びに使用マスク数を減少して製造プロセスの大
幅な簡易化を達成している。

【００４３】本発明の第３実施例の相補式電界効果トラ
ンジスタの製造方法は、使用マスク数を減少し、製造プ
ロセスを大幅に簡易化し、並びに製造工程の複雑性と製
造変数を減らし、有効に納期を短縮し製造コストを下げ
るほか、ショートチャネルデバイス（Ｓｈｏｒｔ Ｃｈ
ａｎｎｅｌ Ｄｅｖｉｃｅ）に利用したことで効果的に
ホットキャリア効果とパンチスルー効果を低くしてい
る。

【００４４】

【実施例】本発明の第１実施例を以下に図を参照しなが
ら詳しく説明する。

【００４５】図１２に示すように、本発明では従来の製
造プロセスと同様、先ず、一つのｐ型シリコン基板１５
１を提供し、従来の隔離技術を用いて電場酸化層１５
２、ｐ型量子井戸１５３、ｎ型量子井戸１５４を形成
し、その後、厚度約１０００オングストロームの一つの
ゲート極酸化層１５５（Ｇａｔｅ Ｏｘｉｄｅ）を成長
させる。

【００４６】図１３に示すように、次に、一つのゲート
極ポリシリコン層を形成し、その後、その上に二酸化シ
リコン層を形成し、従来のリソグラフィー技術によりポ
リシリコンゲート極１５６を界定する。

【００４７】図１４に示すように、その後、ｐ型シリコ
ン基板１５１全体上のｎチャネルＭＯＳトランジスタと
ｐチャネルＭＯＳトランジスタに対して、ｎ⁻型イオン
小角度混入１５８を進行し、第１ｎ型（ＬＤＤ：Ｌｉｇ
ｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）イオン混入区１５９を
形成する。その混入角度は、基板に垂直な方向より０度
から７度傾くものとし、使用する不純物は濃度５Ｅ１２
ｃｍ^−２〜５Ｅ１３ｃｍ^−２、エネルギー量３０〜８０
ＫｅＶのリンイオンとする。

【００４８】図１５に示すように、ｎ⁻型イオンレイア
ウト後、さらに化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により一層
の二酸化ケイ素（ＳｉＯ_２）層を形成し、その後、非等
向性エッチング（ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈｉ
ｎｇ）を運用して該二酸化ケイ素（ＳｉＯ_２）層をエッ
チングし、第１スペーサ１６０を形成する。その厚さは
４００オングストローム〜１０００オングストローム程
度とする。

【００４９】図１６に示すように、第１マスク１６１を
用い、ｐチャネルＭＯＳトランジスタを形成したい区域
を遮蔽し、第１ｎ＋型イオン小角度混入１６２を進行す
る。その混入角度は、基板に垂直な方向より０度から７
度の傾きとし、第２ｎ型イオン（ソース／ドレイン）混
入区１６３を形成する。その不純物は、濃度１Ｅ１５ｃ
ｍ^−２〜５Ｅ１５ｃｍ^−２、エネルギー量６０〜９０Ｋ
ｅＶの砒素とする。

【００５０】図１７に示すように、従来の方式で一層の
ＣＶＤ絶縁層を形成し、その後、非等向性エッチング
（ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈｉｎｇ）技術を用
いて該ＣＶＤ絶縁層をエッチングし、第２スペーサ１６
４を形成する。該第２スペーサ１６４の厚さは約８００
オングストロームから２０００オングストロームとす
る。

【００５１】図１８に示すように、第２マスク１６５を
用いて、ｐチャネルＭＯＳトランジスタを形成したい区
域を遮蔽し、第２ｎ＋型イオン小角度混入１６６を進行
する。その混入角度は、基板に垂直な方向より０度から
７度傾くものとし、第３ｎ型（ｎ型接触窓）イオン混入
区１６７を形成する。その混入する不純物は濃度３Ｅ１
５ｃｍ^−２〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜８
０ＫｅＶのリンとする。

【００５２】図１９に示すように、第３マスク１６８を
応用し、ｎチャネルＭＯＳトランジスタを形成したい区
域を遮蔽し、ｐ⁻型イオン大角度混入１６９を進行して
第１ｐ型イオン混入区１７０を形成する。混入する不純
物は、濃度１Ｅ１３ｃｍ^−２〜３Ｅ１３ｃｍ^−２、エネ
ルギー量３０〜１２０ＫｅＶの二フッ化ホウ素（Ｂ
Ｆ_２）とする。その混入角度は、基板に垂直な方向より
０度から７度傾くものとし、第２ｐ型イオン混入区１７
１を形成する。その混入する不純物は、濃度２Ｅ１５ｃ
ｍ^−２〜６Ｅ１５ｃｍ^−２、エネルギー量が３０〜６０
ＫｅＶの二フッ化ホウ素（ＢＦ_２）とする。その中、ｐ
⁻型とｐ＋型イオン混入の順序は後先が逆になってもよ
い。

【００５３】図２０に示すように、酸化層とデバイス区
域上に化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）でいかなる不純物も
混入しない二酸化ケイ素（ＮＳＧ：Ｎｅｕｔｒａｌ Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ）絶縁層１７２を形成し、
さらにその上に化学気相成長法（ＣｈｅｍｉｃａｌＶａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で整流作用の
あるホウリンケイ酸塩ガラス層（ＢＰＳＧ：Ｂｏｒｏｎ
ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）１７３
を成長させる。その中、ＮＳＧ絶縁層１７２は有効に、
ホウリンケイ酸塩ガラス層（ＢＰＳＧ：Ｂｏｒｏｎｐｈ
ｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）１７３中の
ホウ、リンイオンの基板への拡散を阻止し、ＣＭＯＳ電
気特性が影響を受けるのを防ぐ。

【００５４】図２１に示すように、第４マスクを応用
し、従来のリソグラフィー技術を用いて、図２１に示す
接触窓パターンを制定する。

【００５５】本発明の第２実施例は以下のステップを含
む。

【００５６】図２２の如く、一つのｐ型シリコン基板２
５１を提供し、従来の隔離技術を応用して電場酸化層２
５２、ｐ型量子井戸２５３、ｎ型量子井戸２５４を形成
し、厚度約１０００オングストロームの一つのゲート極
酸化層２５５（Ｇａｔｅ Ｏｘｉｄｅ）を成長させる。

【００５７】図２３の如く、先に一つのポリシリコン層
を形成し、その上に、二酸化シリコン層を形成し、従来
のリソグラフィー技術を用いてポリシリコンゲート極２
５６を界定する。

【００５８】図２４の如く、さらに、化学気相成長法
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ：ＣＶＤ）を用いて二酸化ケイ素（ＳｉＯ_２）層を形
成し、非等向性エッチング（ａｎｉｓｏｔｒｏｐｉｃ
ｅｔｃｈｉｎｇ）技術を用いて該二酸化ケイ素（ＳｉＯ
_２）層をエッチングし、第１スペーサ２５７を形成す
る。該第１スペーサ２５７の厚さは４００オングストロ
ームから１０００オングストローム程度とする。

【００５９】図２５の如く、第１マスク２５８を応用し
て、ｐ型シリコン基板２５１上のｐチャネルＭＯＳトラ
ンジスタ形成部分を遮蔽し、ｎ⁻型イオン大角度混入を
進行する。その混入する角度は基板に垂直な方向より２
０度から７０度傾くものとし、使用する混入する不純物
は、濃度５Ｅ１２ｃｍ^−２〜５Ｅ１３ｃｍ^−２、エネル
ギー量３０〜８０ＫｅＶのリンイオンとし、もって第１
ｎ型（ＬＤＤ）イオン混入区２６０を形成し、その後、
さらに第１ｎ＋型イオン２６１小角度混入を進行する。
その混入角度は基板に垂直な方向より０度から７度傾く
ものとし、混入する不純物は、濃度１Ｅ１５ｃｍ^−２〜
５Ｅ１５ｃｍ^−２、エネルギー量６０〜９０ＫｅＶの砒
素イオンとし、以て第２ｎ型イオン（ソース／ドレイ
ン）混入区２６２を形成する。その中、ｎ⁻型イオンと
第１ｎ＋型イオン混入の順序は逆とすることもできる。

【００６０】図２６の如く、従来の化学気相成長法（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：
ＣＶＤ）による一層の絶縁層を形成し、その後、非等向
性エッチング（ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈｉｎ
ｇ）技術を用いて該絶縁層にエッチングを行い、第２ス
ペーサ２６３を形成する。該スペーサの幅は約８００オ
ングストロームから２０００オングストロームとする。

【００６１】図２７の如く、第２マスク２６５を利用
し、ｐチャネルＭＯＳトランジスタを形成したい区域を
遮蔽し、第２ｎ＋型イオン小角度混入２６４を進行す
る。その混入角度は基板に垂直な方向より０度から７度
傾くものとし、第３ｎ型（ｎ型接触窓）イオン混入区２
６６を形成する。混入する不純物は、濃度３Ｅ１５ｃｍ
^−２〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜８０Ｋｅ
Ｖのリンとする。

【００６２】図２８の如く、第３マスク２６７を用い、
ｐ型シリコン基板２５１上のｎチャネルＭＯＳトランジ
スタを形成したい区域を遮蔽し、ｐ⁻型イオン２６８大
角度混入を進行する。その混入角度は基板に垂直な方向
より２０度から７０度傾くものとし、混入する不純物
は、濃度１Ｅ１３ｃｍ^−２〜３Ｅ１３ｃｍ^−２、エネル
ギー量３０〜１２０ＫｅＶの二フッ化ホウ素（ＢＦ_２）
イオンとし、以て第１ｐ＋型イオン混入区２８８を形成
し、その後、ｐ＋型イオン２６９小確度混入を進行す
る。その混入確度は、基板に垂直な方向より０度から７
度傾くものとし、混入する不純物は、濃度２Ｅ１５ｃｍ
^−２〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜６０Ｋｅ
Ｖの二フッ化ホウ素（ＢＦ_２）イオンとし、第２ｐ型イ
オン混入区２７０を形成する。その中、ｐ⁻型イオンと
ｐ＋型イオンの混入の順序は逆としてもよい。

【００６３】図２９の如く、電場酸化層とデバイス区域
上に化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によりいかなる不純物
も混入しない二酸化ケイ素（ＮＳＧ：Ｎｅｕｔｒａｌ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）絶縁層２７１を形成
し、且つその上に化学気相成長法（ＣｈｅｍｉｃａｌＶ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で整流作用
を有するホウリンケイ酸塩ガラス（ＢＰＳＧ：Ｂｏｒｏ
ｎｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層を
形成する。その中、ＮＳＧ層は該ＢＰＳＧ層中のホウ、
リンイオンが拡散して基板に至るのを有効に阻止し、そ
の相補式電界効果トランジスタ（ＣＭＯＳ）の電気特性
が影響を受けるのを防止する。

【００６４】図３０の如く、第４マスクを利用しリソグ
ラフィー技術を用いてエッチングし、図２９に示す接触
窓パターンを制定する。本発明のさらに次の実施例は以
下のステップを含む。

【００６５】図３１の如く、従来の製造方法と同様、一
つのｐ型シリコン基板３５１を提供し、従来の隔離技術
を用いて電場酸化層３５２、ｐ型量子井戸３５３、ｎ型
量子井戸３５４を形成し、その後、厚度約１０００オン
グストロームの一つのゲート極酸化層３５５（Ｇａｔｅ
Ｏｘｉｄｅ）を成長させる。

【００６６】図３２の如く、一層のポリシリコン層を形
成し、その後、一つの二酸化シリコン層をその上に形成
し、リソグラフィー技術を用いてポリシリコンゲート極
３５６ａ）３５６ｂを界定する。

【００６７】図３３の如く、全体のｐ型シリコン基板３
５１上の、ｎチャネルＭＯＳトランジスタとｐチャネル
ＭＯＳトランジスタに対して、ｎ⁻型イオン大角度混入
３５８を進行し、ｎ⁻型ＬＤＤイオン混入区３５９ａ、
３５９ｂを形成する。その混入角度は基板に垂直な方向
より２０度から７０度傾くものとし、混入する不純物
は、濃度５Ｅ１２ｃｍ^−２〜５Ｅ１３ｃｍ^−２、エネル
ギー量３０〜８０ＫｅＶのリンイオンとする。

【００６８】図３４の如く、ｎ⁻イオンレイアウト後、
さらに化学気相成長法（ＣｈｅｍｉＣａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）により二酸化ケイ素
（ＳｉＯ_２）層を形成し、その後、非等向性エッチング
（ａｎｉｓｏｔｒｏｐｉｃｅｔｃｈｉｎｇ）技術を用い
て該二酸化ケイ素（ＳｉＯ_２）層に対してエッチングを
行い、スペーサ３６０ａ、３６０ｂを形成する。その厚
さは２０００オングストロームから４０００オングスト
ローム程度とし、従来の技術におけるスペーサより厚い
ものとする。

【００６９】図３５の如く、第１マスク３６１を利用
し、ｐ型シリコン基板３５１上のｐチャネルＭＯＳトラ
ンジスタを形成したい区域を遮蔽し、第１ｎ＋型イオン
大角度混入３６２を進行する。混入する不純物は、濃度
１Ｅ１５ｃｍ^−２〜５Ｅ１５ｃｍ^−２、エネルギー量６
０〜９０ＫｅＶの砒素イオンとし、以てソース／ドレイ
ンイオン混入区３８０を形成する。その後、さらに第２
ｎ＋型イオン小角度混入３６３を進行する。その混入角
度は、基板に垂直な方向より０度から７度傾くものと
し、混入する不純物は、濃度３Ｅ１５ｃｍ^−２〜６Ｅ１
５ｃｍ^−２、エネルギー量３０〜８０ＫｅＶのリンイオ
ンとし、以てｎ型イオン接触窓区のイオン混入区３６４
を形成する。

【００７０】図３６の如く、第２マスク３６５を利用
し、ｐ型シリコン基板３５１上のｎチャネルＭＯＳトラ
ンジスタを形成したい区域を遮蔽し、ｐ⁻型イオン大角
度混入３６６を進行する。混入する不純物は、濃度１Ｅ
１３ｃｍ^−２〜３Ｅ１３ｃｍ^−２、エネルギー量は、３
０〜１２０ＫｅＶの二フッ化ホウ素（ＢＦ_２）イオンと
し、以てｐ型イオン混入区３８８を形成し、その後、第
１ｐ＋型イオン小角度混入３６７を進行する。混入する
不純物は、濃度２Ｅ１５ｃｍ^−２〜６Ｅ１５ｃｍ^−２、
エネルギー量３０〜６０ＫｅＶの二フッ化ホウ素（ＢＦ
_２）イオンとし、以てｐ型イオン接触窓区のイオン混入
区３６８を形成する。

【００７１】図３７の如く、電場酸化層とデバイス区域
上に化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を用いていかなる不純
物も混入しない一つの二酸化シリコン（ＮＳＧ：Ｎｅｕ
ｔｒａｌ ＳｉｌｉｃａｔｅＧｌａｓｓ）絶縁層３６９
を形成し、且つその上に化学気相成長法（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で
整流作用を有するホウリンケイ酸塩ガラス層３７０（Ｂ
ＰＳＧ：Ｂｏｒｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）を形成する。その中、ＮＳＧ層は該ＢＰＳ
Ｇ層中のホウ、リンイオンが拡散して基板に至るのを有
効に阻止し、その相補式電界効果トランジスタ（ＣＭＯ
Ｓ）の電気特性が影響を受けるのを防止する。

【００７２】図３８の如く、第３マスクを利用し従来の
リソグラフィー技術を用いてエッチングを行い、図３８
に示される接触窓パターンを制定する。

【００７３】

【発明の効果】

１．従来の技術では、少なくとも７回のマスキングを用
いて、品質のよい、優れた電気特性を有する、ＬＤＤ構
造と接触窓イオン混入区を備えたＣＭＯＳ素子が得られ
た。しかし、本発明の第１実施例または第２実施例の、
大角度イオン混入を利用し、そしてダブルスペーサを形
成する製造プロセスにより、わずかに４回のマスキング
により品質のよい、優れた電気特性を有するＣＭＯＳ素
子が得られる。このほか、本発明の第３実施例の、大角
度イオン混入を利用し、そして厚いスペーサを形成する
製造プロセスによると、僅かに３回のマスキングにより
品質のよい、優れた電気特性を有するＣＭＯＳ素子が得
られる。このように、マスクの使用回数を減少したこと
で、製造コストを減らすことができる。 ２．マスクの使用回数を減らしたことで、製造時間を大
幅に減らすことができ、自動的に納期も短くなる。これ
はＣＭＯＳ素子製造業者にとって大きなメリットの一つ
である。 ３．マスクの使用回数を減らしたことで、従来の製造方
法で起こった微粒子の進入と全体のウエハの欠陥が大幅
に減少し、ゆえに余分な製造プロセス変数が減少し、こ
れにより製品の特性が比較的安定したものとなる。 ４．本発明により素子のソース／ドレインの濃度の最適
化が達成しやすくなり、優良な電場分布が達成でき、ホ
ットキャリア効果を大幅に改善することができる。

【図面の簡単な説明】

【図１】従来のＬＤＤ構造相補式電界効果トランジスタ
の製造方法の第１ステップを示す断面図である。

【図２】従来の製造方法の第２ステップを示す断面図で
ある。

【図３】従来の製造方法の第３ステップを示す断面図で
ある。

【図４】従来の製造方法の第４ステップを示す断面図で
ある。

【図５】従来の製造方法の第５ステップを示す断面図で
ある。

【図６】従来の製造方法の第６ステップを示す断面図で
ある。

【図７】従来の製造方法の第７ステップを示す断面図で
ある。

【図８】従来の製造方法の第８ステップを示す断面図で
ある。

【図９】従来の製造方法の第９ステップを示す断面図で
ある。

【図１０】従来の製造方法の第１０ステップを示す断面
図である。

【図１１】従来の製造方法の第１２ステップを示す断面
図である。

【図１２】本発明の第１実施例の製造方法の第１ステッ
プを示す断面図である。

【図１３】本発明の第１実施例の製造方法の第２ステッ
プを示す断面図である。

【図１４】本発明の第１実施例の製造方法の第３ステッ
プを示す断面図である。

【図１５】本発明の第１実施例の製造方法の第４ステッ
プを示す断面図である。

【図１６】本発明の第１実施例の製造方法の第５ステッ
プを示す断面図である。

【図１７】本発明の第１実施例の製造方法の第６ステッ
プを示す断面図である。

【図１８】本発明の第１実施例の製造方法の第７ステッ
プを示す断面図である。

【図１９】本発明の第１実施例の製造方法の第８ステッ
プを示す断面図である。

【図２０】本発明の第１実施例の製造方法の第９ステッ
プを示す断面図である。

【図２１】本発明の第１実施例の製造方法の第１０ステ
ップを示す断面図である。

【図２２】本発明の第２実施例の製造方法の第１ステッ
プを示す断面図である。

【図２３】本発明の第２実施例の製造方法の第２ステッ
プを示す断面図である。

【図２４】本発明の第２実施例の製造方法の第３ステッ
プを示す断面図である。

【図２５】本発明の第２実施例の製造方法の第４ステッ
プを示す断面図である。

【図２６】本発明の第２実施例の製造方法の第５ステッ
プを示す断面図である。

【図２７】本発明の第２実施例の製造方法の第６ステッ
プを示す断面図である。

【図２８】本発明の第２実施例の製造方法の第７ステッ
プを示す断面図である。

【図２９】本発明の第２実施例の製造方法の第８ステッ
プを示す断面図である。

【図３０】本発明の第２実施例の製造方法の第９ステッ
プを示す断面図である。

【図３１】本発明の第３実施例の製造方法の第１ステッ
プを示す断面図である。

【図３２】本発明の第３実施例の製造方法の第２ステッ
プを示す断面図である。

【図３３】本発明の第３実施例の製造方法の第３ステッ
プを示す断面図である。

【図３４】本発明の第３実施例の製造方法の第４ステッ
プを示す断面図である。

【図３５】本発明の第３実施例の製造方法の第５ステッ
プを示す断面図である。

【図３６】本発明の第３実施例の製造方法の第６ステッ
プを示す断面図である。

【図３７】本発明の第３実施例の製造方法の第７ステッ
プを示す断面図である。

【図３８】本発明の第３実施例の製造方法の第８ステッ
プを示す断面図である。

【符号の説明】

１５１・・・ｐ型シリコン基板 １５２・・・電場酸化
層 １５３・・・ｐ型量子井戸 １５４・・・ｎ型量子
井戸 １５５・・・ゲート極酸化層 １５６・・・ポリシリ
コンゲート極 １５８・・・ｎ⁻型イオン小角度混入 １５９・・・第
１ｎ型イオン混入区 １６０・・・第１スペーサ １６１・・・第１マス
ク １６２・・・第１ｎ＋型イオン小角度混入 １６３・・・第２ｎ型イオン混入区 １６４・・・第２
スペーサ １６５・・・第２マスク １６６・・・第２ｎ＋型イオ
ン小角度混入 １６７・・・第３ｎ型イオン混入区 １６８・・・第４
マスク １６９・・・ｐ⁻型イオン大角度混入 １７０・・・第
１ｐ型イオン混入区 １７１・・・第２ｐ型イオン混入区 １７２・・・二酸
化シリコン絶縁層 １７３・・・ホウリンケイ酸塩ガラス層 ２５１・・・ｐ型シリコン基板 ２５２・・・電場酸化
層 ２５３・・・ｐ型量子井戸 ２５４・・・ｎ型量子
井戸 ２５５・・・ゲート極酸化層 ２５６・・・ポリシリ
コンゲート極 ２５７・・・第１スペーサ ２５８・・・第１マス
ク ２５９・・・ｎ⁻型イオン大角度混入 ２６０・・・第
１ｎ型イオン混入区 ２６１・・・第１ｎ＋型イオン小角度混入 ２６２・・・第２ｎ型イオン混入区 ２６３・・・第２
スペーサ ２６５・・・第２マスク ２６４・・・第２ｎ
＋型イオン小角度混入 ２６６・・・第３ｎ型イオン混入区 ２６７・・・第３
マスク ２６８・・・ｐ⁻型イオン大角度混入 ２８８・・・第
１ｐ型イオン混入区 ２６９・・・ｐ＋型イオン小角度混入 ２７０・・・第
２ｐ型イオン混入区 ２７１・・・二酸化シリコン絶縁層 ２７２・・・ホウリンケイ酸塩ガラス層 ３５１・・・ｐ型シリコン基板 ３５２・・・電場酸化
層 ３５３・・・ｐ型量子井戸 ３５４・・・ｎ型量子
井戸 ３５５・・・ゲート極酸化層 ３５６ａ、３５６ｂ・・・ポリシリコンゲート極 ３５８・・・ｎ⁻型イオン大角度混入 ３５９ａ、３５９ｂ・・・ｎ⁻型ＬＤＤイオン混入区 ３６０ａ、３６０ｂ・・・スペーサ ３６１・・・
第１マスク ３６２・・・第１ｎ＋型イオン大角度混入 ３８０・・・ソース／ドレインイオン混入区 ３６３・・・第２ｎ＋型イオン小角度混入 ３６４・・・ｎ型イオン接触窓区のイオン混入区 ３６
５・・・第２マスク ３６６・・・ｐ⁻型イオン大角度混入 ３８８・・・ｐ型イオン混入区 ３６７・・・第１ｐ＋
型イオン小角度混入 ３６８・・・ｐ型イオン接触窓区のイオン混入区 ３６９・・・二酸化シリコン絶縁層 ３７０・・・ホウリンケイ酸塩ガラス層

Claims (32)

【特許請求の範囲】
1. 【請求項１】 一つのシリコン基板上にｎチャネル電界
   効果トランジスタとｐチャネル電界効果トランジスタを
   形成可能であり、 （ａ） すでに少なくともｐ型量子井戸、ｎ型量子井
   戸、複数のゲート極が形成してある上記シリコン基板を
   提供する （ｂ） 上記複数のゲート極をマスクとし、基板全面に
   対してｎ⁻型イオン小角度混入を進行し、以て第１ｎ型
   イオン混入区を形成する （ｃ） 第１スペーサを形成する （ｄ） ｐチャネル電界効果トランジスタを形成したい
   区域を遮蔽し、第１ｎ＋型イオン小角度混入を進行し、
   第２ｎ型イオン混入区を形成する （ｅ） 第２スペーサを形成する （ｆ） ｐチャネル電界効果トランジスタを形成したい
   区域を遮蔽し、第２ｎ＋型イオン小角度混入を進行し、
   第３ｎ型イオン混入区を形成する （ｇ） ｎチャネル電界効果トランジスタを形成したい
   区域を遮蔽し、ｐ⁻型イオン大角度混入を進行し、第１
   ｐ型イオン混入区を形成し、さらにｐ＋型イオン小角度
   混入を進行し、第２ｐ型イオン混入区を形成する （ｈ） 電場酸化層とトランジスタデバイス上に、絶縁
   層を成長させる （ｉ） 一部の絶縁層をエッチングし、接触窓を形成す
   る、 以上の（ａ）から（ｉ）の製造ステップを包括してな
   る、相補式ＭＯＳ電界効果トランジスタの製造方法。
2. 【請求項２】 請求項１の相補式ＭＯＳ電界効果トラン
   ジスタの製造方法で、その中、イオン小角度混入は、基
   板に垂直な方向に対して０度から７度傾いた角度で進行
   する、製造方法。
3. 【請求項３】 請求項１の相補式ＭＯＳ電界効果トラン
   ジスタの製造方法で、その中、イオン大角度混入は、基
   板に垂直な方向に対して２０度から７０度傾いた角度で
   進行する、製造方法。
4. 【請求項４】 請求項１の相補式ＭＯＳ電界効果トラン
   ジスタの製造方法で、その中、ｎ⁻型イオン小角度混入
   は、基板に垂直な方向に対して０度から７度傾いた角度
   で進行し、混入する不純物は、濃度５Ｅ１２ｃｍ^−２〜
   ５Ｅ１３ｃｍ^−２、エネルギー量３０〜８０ＫｅＶのリ
   ンとする、製造方法。
5. 【請求項５】 請求項１の相補式ＭＯＳ電界効果トラン
   ジスタの製造方法で、その中、第１スペーサの幅は、４
   ００オングストロームから１０００オングストロームと
   する、製造方法。
6. 【請求項６】 請求項１の相補式ＭＯＳ電界効果トラン
   ジスタの製造方法で、その中、第１ｎ＋型イオン混入
   は、基板に垂直な方向に対して０度から７度傾いた角度
   で進行し、混入する不純物は、濃度１Ｅ１５ｃｍ^−２〜
   ５Ｅ１５ｃｍ^−２、エネルギー量６０〜９０ＫｅＶの砒
   素とする、製造方法。
7. 【請求項７】 請求項１の相補式ＭＯＳ電界効果トラン
   ジスタの製造方法で、その中、第２スペーサの幅は、８
   ００オングストロームから２０００オングストロームと
   する、製造方法。
8. 【請求項８】 請求項１の相補式ＭＯＳ電界効果トラン
   ジスタの製造方法で、その中、第２ｎ＋型イオン混入
   は、基板に垂直な方向に対して０度から７度傾いた角度
   で進行し、混入する不純物は、濃度３Ｅ１５ｃｍ^−２〜
   ６Ｅ１５ｃｍ^−２、エネルギー量３０〜８０ＫｅＶのリ
   ンとする、製造方法。
9. 【請求項９】 請求項１の相補式ＭＯＳ電界効果トラン
   ジスタの製造方法で、その中、ｐ⁻型イオン混入は、基
   板に垂直な方向に対して２０度から７０度傾いた角度で
   進行し、混入する不純物は、濃度１Ｅ１３ｃｍ^−２〜３
   Ｅ１３ｃｍ^−２、エネルギー量３０〜１２０ＫｅＶの二
   フッ化ホウ素（ＢＦ_２）とする、製造方法。
10. 【請求項１０】 請求項１の相補式ＭＯＳ電界効果トラ
    ンジスタの製造方法で、その中、ｐ＋型イオン混入は、
    基板に垂直な方向に対して０度から７度傾いた角度で進
    行し、混入する不純物は、濃度２Ｅ１５ｃｍ^−２〜６Ｅ
    １５ｃｍ^−２、エネルギー量３０〜６０ＫｅＶの二フッ
    化ホウ素（ＢＦ_２）とする、製造方法。
11. 【請求項１１】 請求項１の相補式ＭＯＳ電界効果トラ
    ンジスタの製造方法で、その中、ｐ⁻型イオン混入とｐ
    ＋型イオン混入の順序は交換可能とする、製造方法。
12. 【請求項１２】 請求項１の相補式ＭＯＳ電界効果トラ
    ンジスタの製造方法で、その中、電場酸化層とトランジ
    スタデバイス上に成長させる絶縁層は、ケイ酸塩ガラス
    （ＮＳＧ：Ｎｅｕｔｒａｌ Ｓｉｌｉｃａｔｅ Ｇｌａ
    ｓｓ）或いはホウリンケイ酸塩ガラス（ＢＰＳＧ：Ｂｏ
    ｒｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
    の絶縁層とする、製造方法。
13. 【請求項１３】 一つのシリコン基板上にｎチャネル電
    界効果トランジスタとｐチャネル電界効果トランジスタ
    を形成可能であり、 （ａ） すでに少なくともｐ型量子井戸、ｎ型量子井
    戸、複数のゲート極が形成してある上記シリコン基板を
    提供する （ｂ） 第１スペーサを形成する （ｃ） ｐチャネル電界効果トランジスタを形成したい
    区域を遮蔽し、ｎ⁻型イオン混入を、基板に垂直な方向
    に対して少なくとも２０度傾いた角度で進行し、以て第
    １ｎ型イオン混入区を形成し、その後、第１ｎ＋型イオ
    ン混入を進行し、第２ｎ型イオン混入区を形成する （ｄ） 第２スペーサを形成する （ｅ） ｐチャネル電界効果トランジスタを形成したい
    区域を遮蔽し、第２ｎ＋型イオン小角度混入を進行し、
    第３ｎ型イオン混入区を形成する （ｆ） ｎチャネル電界効果トランジスタを形成したい
    区域を遮蔽し、ｐ⁻型イオン混入を、基板に垂直な方向
    に対して少なくとも２０度傾いた角度で進行し、第１ｐ
    型イオン混入区を形成し、さらにｐ＋型イオン混入を進
    行し、第２ｐ型イオン混入区を形成する （ｇ） 電場酸化層とトランジスタデバイス上に、絶縁
    層を成長させる （ｈ） 一部の絶縁層をエッチングし、接触窓を形成す
    る、 以上の（ａ）から（ｈ）の製造ステップを包括してな
    る、相補式ＭＯＳ電界効果トランジスタの製造方法。
14. 【請求項１４】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、第１スペーサの幅
    は、４００オングストロームから１０００オングストロ
    ームとする、製造方法。
15. 【請求項１５】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、ｎ⁻型イオン混入
    は、基板に垂直な方向に対して２０度から７０度傾いた
    角度で進行し、混入する不純物は、濃度５Ｅ１２ｃｍ
    ^−２〜５Ｅ１３ｃｍ^−２、エネルギー量３０〜８０Ｋｅ
    Ｖの砒素とする、製造方法。
16. 【請求項１６】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、第１ｎ＋型イオン混
    入は、基板に垂直な方向に対して０度から７度傾いた角
    度で進行し、混入する不純物は、濃度１Ｅ１５ｃｍ^−２
    〜５Ｅ１５ｃｍ^−２、エネルギー量６０〜９０ＫｅＶの
    リンとする、製造方法。
17. 【請求項１７】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、第２スペーサの幅
    は、８００オングストロームから２０００オングストロ
    ームとする、製造方法。
18. 【請求項１８】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、第２ｎ＋型イオン混
    入は、基板に垂直な方向に対して０度から７度傾いた角
    度で進行し、混入する不純物は、濃度３Ｅ１５ｃｍ^−２
    〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜８０ＫｅＶの
    リンとする、製造方法。
19. 【請求項１９】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、ｐ⁻型イオン混入
    は、基板に垂直な方向に対して２０度から７０度傾いた
    角度で進行し、混入する不純物は、濃度１Ｅ１３ｃｍ
    ^−２〜３Ｅ１３ｃｍ^−２、エネルギー量３０〜１２０Ｋ
    ｅＶの二フッ化ホウ素（ＢＦ_２）とする、製造方法。
20. 【請求項２０】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、ｐ＋型イオン混入
    は、基板に垂直な方向に対して０度から７度傾いた角度
    で進行し、混入する不純物は、濃度２Ｅ１５ｃｍ^−２〜
    ６Ｅ１５ｃｍ^−２、エネルギー量３０〜６０ＫｅＶの二
    フッ化ホウ素（ＢＦ_２）とする、製造方法。
21. 【請求項２１】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、電場酸化層とトラン
    ジスタデバイス上に成長させる絶縁層は、いかなる不純
    物も混入していない二酸化ケイ素（ＮＳＧ：Ｎｅｕｔｒ
    ａｌ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）或いはホウリン
    ケイ酸塩ガラス（ＢＰＳＧ：Ｂｏｒｏｎｐｈｏｓｐｈｏ
    ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）よりなるものとする、
    製造方法。
22. 【請求項２２】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、ｎ⁻型イオン混入と
    第１ｎ＋型イオン混入の順序は交換可能とする、製造方
    法。
23. 【請求項２３】 請求項１３の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、ｐ⁻型イオン混入と
    ｐ＋型イオン混入の順序は交換可能とする、製造方法。
24. 【請求項２４】 一つのｐ型シリコン基板上にｎチャネ
    ル電界効果トランジスタとｐチャネル電界効果トランジ
    スタを形成可能であり、 （ａ） すでに少なくともｐ型量子井戸、ｎ型量子井
    戸、複数のゲート極、及びゲート極酸化層が形成してあ
    る上記シリコン基板を提供する （ｂ） 上記複数のゲート極をマスクとして基板全面に
    第１ｎ⁻型イオン大角度混入を進行し、以て第１ｎ⁻型
    イオンライトドープドレイン（ＬＤＤ：Ｌｉｇｈｔ Ｄ
    ｏｐｅｄ Ｄｒａｉｎ）混入区を形成し、該第１ｎ⁻型
    イオン大角度混入は基板に垂直な方向に対して少なくと
    も２０度傾いた角度で進行する （ｃ） 第１スペーサを形成する （ｄ） 第１マスクを応用し、ｐチャネル電界効果トラ
    ンジスタを形成したい区域を遮蔽し、第１ｎ＋型イオン
    混入を、基板に垂直な方向に対して少なくとも２０度傾
    いた角度で進行し、以て第１ｎ＋型イオン混入区を形成
    し、マスクを除去せず、さらに第２ｎ＋型イオン混入を
    進行し、第２ｎ＋型イオン混入区を形成する （ｅ） 第２マスクを利用し、ｎチャネル電界効果トラ
    ンジスタを形成したい区域を遮蔽し、ｐ⁻型イオン混入
    を、基板に垂直な方向に対して少なくとも２０度傾いた
    角度で進行し、以てｐ⁻型イオン混入区を形成し、マス
    クを除去せず、さらに第１ｐ＋型イオン混入を進行し、
    第１ｐ＋型イオン混入区を形成する （ｆ） 電場酸化層とトランジスタデバイス上に、絶縁
    層を成長させる （ｇ） 第３マスクを利用し、従来のリソグラフィー技
    術を利用し、電場酸化層とゲート極の間の絶縁層をエッ
    チングして除去し、部分的に第２ｎ＋型イオン混入区と
    第１ｐ＋型イオン混入区を露出させて、接触窓を形成す
    る、 以上の（ａ）から（ｇ）の製造ステップを包括してな
    る、相補式ＭＯＳ電界効果トランジスタの製造方法。
25. 【請求項２５】 請求項２４の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、ｎ⁻型イオン混入
    は、基板に垂直な方向に対して３０度から４０度傾いた
    角度で進行する、製造方法。
26. 【請求項２６】 請求項２４の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、ｎ⁻型イオン混入に
    おける混入する不純物は、濃度５Ｅ１２ｃｍ^−２〜５Ｅ
    １３ｃｍ^−２、エネルギー量３０〜８０ＫｅＶのリンと
    する、製造方法。
27. 【請求項２７】 請求項２４の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、第１ｎ＋型イオン混
    入は、基板に垂直な方向に対して２０度から７０度傾い
    た角度で進行し、混入する不純物は、濃度１Ｅ１５ｃｍ
    ^−２〜５Ｅ１５ｃｍ^−２、エネルギー量６０〜９０Ｋｅ
    Ｖの砒素とする、製造方法。
28. 【請求項２８】 請求項２４の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、スペーサの幅は、
    ０．２ミクロンから０．４ミクロンとする、製造方法。
29. 【請求項２９】 請求項２４の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、第２ｎ＋型イオン混
    入は、基板に垂直な方向に対して０度から７度傾いた角
    度で進行し、混入する不純物は、濃度３Ｅ１５ｃｍ^−２
    〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜８０ＫｅＶの
    リンとする、製造方法。
30. 【請求項３０】 請求項２４の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、ｐ⁻型イオン混入
    は、基板に垂直な方向に対して２０度から７０度傾いた
    角度で進行し、混入する不純物は、濃度１Ｅ１３ｃｍ
    ^−２〜３Ｅ１３ｃｍ^−２、エネルギー量３０〜１２０Ｋ
    ｅＶの二フッ化ホウ素（ＢＦ_２）とする、製造方法。
31. 【請求項３１】 請求項２４の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、第１ｐ＋型イオン混
    入は、基板に垂直な方向に対して０度から７度傾いた角
    度で進行し、混入する不純物は、濃度２Ｅ１５ｃｍ^−２
    〜６Ｅ１５ｃｍ^−２、エネルギー量３０〜６０ＫｅＶの
    二フッ化ホウ素（ＢＦ_２）とする、製造方法。
32. 【請求項３２】 請求項２４の相補式ＭＯＳ電界効果ト
    ランジスタの製造方法で、その中、電場酸化層とトラン
    ジスタデバイス上に成長させる絶縁層は、いかなる不純
    物も混入していない二酸化ケイ素（ＮＳＧ：Ｎｅｕｔｒ
    ａｌ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）或いはホウリン
    ケイ酸塩ガラス（ＢＰＳＧ：Ｂｏｒｏｎｐｈｏｓｐｈｏ
    ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）よりなるものとする、
    製造方法。