JP5028792B2

JP5028792B2 - 半導体装置

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Publication number: JP5028792B2
Application number: JP2005327996A
Authority: JP
Inventors: 泰正渡辺; 秀明寺西; 直人藤島
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-04-28
Filing date: 2005-11-11
Publication date: 2012-09-19
Anticipated expiration: 2025-11-11
Also published as: JP2006332580A

Description

本発明は、少なくとも２本以上の第１トレンチ領域を有する半導体基板に、第１トレンチ領域に隣接して複数のウェル領域が形成され、ウェル領域のそれぞれにソース領域あるいはドレイン領域が配置された半導体装置に関し、特にパワーＩＣに用いられる高耐圧のＭＯＳＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジスタ）を構成する半導体装置に関する。

近年、携帯機器向けの半導体装置では、小型化、高機能化技術の進展がめざましい。たとえば、電源分野においては、制御回路、保護回路、高耐圧の電力用パワー素子などをシリコン基板の同一表面上に作成することにより、チップサイズの縮小を図ったワンチップパワーＩＣが広く普及するようになった。

商用電源電圧は、一般に１００〜２４０Ｖであるため、目的とする機器に合わせて、電圧変換を行う必要があり、たとえばコンピュータやエレクトロニクス機器では、半導体素子の動作電圧である数Ｖ程度まで、トランスを用いて降圧していた。こうしたトランスのインダクタンスを低減するとともに、その小型化、軽量化を目的にして、数百キロヘルツから数メガヘルツの高速スイッチングを行うスイッチング素子が開発されている。この種のスイッチング素子には、電源電圧の最大波高値が印加されるため、たとえば２４０Ｖ電源用素子耐圧は約７００Ｖ必要である。ところが、シリコン半導体基板を用いた半導体装置の高耐圧化のためには、個別素子の長さが増加するため、それがコスト増大の要因となっていた。

そこで、たとえば縦型ＭＯＳＦＥＴにおいては、トレンチ内部にゲート電極を埋め込み、トレンチ側面にチャネルを形成するようにした、いわゆるトレンチＭＯＳＦＥＴが開発されてきている。このトレンチＭＯＳＦＥＴには、セルピッチを縮小するとともに、単位面積あたりのオン抵抗を低減することができるという利点がある。しかし、パワーＩＣに搭載される横型ＭＯＳＦＥＴにおいては、トレンチＭＯＳＦＥＴに関していくつかの提案はなされているが、未だ実用化に至っていない。

そのような提案のひとつの横型高耐圧のトレンチＭＯＳＦＥＴに、複数のソース領域を共通に接続するソース電極、あるいは複数のドレイン領域を共通に接続するドレイン電極から、それぞれ層間絶縁膜を介して各ソース端部、あるいは各ドレイン端部に加わる電界を緩和するようにして、ソースおよびドレインの端部耐圧を改善するものがあり、これによって数百Ｖ以上の耐圧を有し、かつその製造工程を大幅に増大させることなしに製造可能となるＭＯＳＦＥＴがある（たとえば、特許文献１参照）。

また、トレンチ溝の周囲にオフセットドレイン領域を有する横型高耐圧のトレンチＭＯＳＦＥＴを製造するため、トレンチ溝の周囲に最適な濃度の不純物イオンを注入し、また幅の広いトレンチ溝内を酸化膜で埋める発明も提案されている（たとえば、特許文献２参照）。

図１８は、従来のトレンチＭＯＳＦＥＴの断面構造を示す図である。
このトレンチＭＯＳＦＥＴは、ｐ型半導体基板１に平面ストライプ状のトレンチ２が形成され、その内部には絶縁材料が充填されたトレンチ横型パワーＭＯＳＦＥＴである。ｎ^-オフセットドレイン領域３は、トレンチ２の周囲で均一な厚みに形成されており、トレンチ２の一方側にはｐウェル領域４とＰベース領域５が形成され、トレンチ２の他方側にはｎウェル領域６が形成されている。Ｐベース領域５の内部には、ｎ⁺ソース領域７がトレンチ２と並行に形成され、またｎウェル領域６の上には、ｎ⁺ドレイン領域８がトレンチ２と並行に形成されている。

ｐ型半導体基板１上には、さらにゲート絶縁層９を挟んでゲート電極１０が形成され、さらに層間絶縁膜１１を介してｎ⁺ソース領域７に接続するソース電極１２、およびｎ⁺ドレイン領域８に接続するドレイン電極１３が配置される。なお、ｐ型半導体基板１に形成されるトレンチ２は、たとえば深さおよび底辺長さがそれぞれ２０μｍであって、これらのフィールドプレートはパッシベーション膜１４および樹脂層１５によって覆われている。

図１９は、図１８のトレンチ横型パワーＭＯＳＦＥＴのＡ−Ａ横断面を示す平面レイアウト図である。図１９には、２個のトレンチ横型パワーＭＯＳＦＥＴが示されている。また、この図１９ではゲート絶縁層９よりも上側のゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４および樹脂層１５などは省略されている。

ここでは説明の便宜上、図１９においてＡ−Ａ、Ｂ−Ｂに沿う方向（図面の横方向）をｘ方向とし、それに直交する方向（図面の縦方向）をｙ方向とする。図１９に示すように、トレンチ横型パワーＭＯＳＦＥＴの平面レイアウトとしては、オン電流の増大を図るために、並行に複数のトレンチ２がｙ方向に細長い矩形状をなして形成され、ｎウェル領域６およびｐウェル領域４とはいずれもｙ方向に細長い矩形状をなし、各トレンチ２の間に挟まれて、ｘ方向にストライプ状に並べられる。そして、奇数列のｎウェル領域６の上には、それぞれｎ⁺ドレイン領域（図示せず）を共通に接続するようにドレイン電極（図示せず）が配置されており、また偶数列のｐウェル領域４の上には、それぞれＰベース領域（図示せず）およびｎ⁺ソース領域（図示せず）を共通に接続するようにソース電極（図示せず）が配置されている。

図２０（ａ），（ｂ）は、それぞれ図１９のＭＯＳＦＥＴのＡ−Ａ断面図、およびＢ−Ｂ断面図であって、ｐ型半導体基板１内に形成された複数のトレンチ２とｎ^-オフセットドレイン領域３を示している。

ｎ^-オフセットドレイン領域３は、トレンチ２の側壁部および底面部に沿ってＵ字形状に形成され、ｎウェル領域６およびｐウェル領域４が対向して１つのトランジスタを構成している。これらのトランジスタには、ソースドレイン間の直線距離を短く構成しても絶縁層がブレイクダウンしないように、リサーフ（Reduced Surface field）層としてｎ^-オフセットドレイン領域３が構成されている。これにより、高耐圧を維持した状態でトレンチ横型パワーＭＯＳＦＥＴの集積度を高めることができる。
特開２００３−２４９６４６号公報特開２００３−３７２６７号公報

ところが、図２０（ｂ）のＢ−Ｂ断面に示すように、ソース領域となるｐウェル領域４の終端部分、およびドレイン領域となるｎウェル領域６の終端部分では、トレンチ２を跨いで図示しないソース電極、およびドレイン電極によってそれぞれの領域が接続されてしまう。そのため、トレンチ横型高耐圧半導体装置の集積度を高めようとした場合に、ｎ^-オフセットドレイン領域３における電位分布が複雑化し、ソース電極、およびドレイン電極との間の耐圧が低下するという問題があった。

また、特許文献１に記載の構造によって数百Ｖ以上の耐圧を実現するには、たとえばトレンチ２の深さを２０μｍ、その幅を２０μｍとした場合、ｐ型半導体基板１に長さ数センチメートルに渡って櫛歯形状にトレンチ２を形成しなければならず、またその内壁に均一な厚さでｎ^-オフセットドレイン領域３を作成する必要がある。ところが、そのような製造技術が現段階では未確立であるために、安定した製品供給ができないという問題があった。

本発明はこのような点に鑑みてなされたものであり、高耐圧を維持でき、しかも簡単な手順で作成が可能なトレンチ横型高耐圧半導体装置を提供することを目的とする。

本発明では、上記問題を解決するために、少なくとも２本以上の複数の第１トレンチ領域を有する第１導電型の半導体基板に、前記複数の第１トレンチ領域の短手方向に隣接して、第１導電型のウェル領域と第２導電型のウェル領域とが交互に形成され、前記第１導電型のウェル領域内には第２導電型のソース領域が配置され、かつ前記第２導電型のウェル領域内には第２導電型のドレイン領域が配置された半導体装置において、前記第１トレンチ領域の短手方向の側壁部および底面部に沿って形成されたＵ字形状のリサーフ層と、前記半導体基板上に配置され、かつ複数の前記ソース領域とそれぞれ電気的に接続されるとともに複数の前記ソース領域を互いに接続する接続部を有するソース電極と、前記半導体基板上に前記ソース電極と対向するように配置され、かつ複数の前記ドレイン領域とそれぞれ電気的に接続されるとともに複数の前記ドレイン領域を互いに接続する接続部を有するドレイン電極と、前記第１トレンチ領域のうち少なくとも隣接する領域の長手方向の両端部でそれぞれを互いに接続する第２トレンチ領域と、前記第１トレンチ領域および前記第２トレンチ領域に埋め込まれた絶縁物と、を備え、前記ソース電極の前記接続部に対向する前記ドレイン電極の端部は前記第２トレンチ領域の上方に位置し、かつ前記ドレイン電極の前記接続部に対向する前記ソース電極の端部は前記第２トレンチ領域の上方に位置することを特徴とする半導体装置が提供される。

本発明の別の半導体装置は、少なくとも２本以上の複数の第１トレンチ領域を有する第１導電型の半導体基板に、前記複数の第１トレンチ領域の短手方向に隣接して、第１導電型のウェル領域と第２導電型のウェル領域とが交互に形成され、前記第１導電型のウェル領域内には第２導電型のソース領域が配置され、かつ前記第２導電型のウェル領域内には第２導電型のドレイン領域がそれぞれ配置された半導体装置において、前記第１トレンチ領域の短手方向の側壁部および底面部に沿って形成されたＵ字形状のリサーフ層と、前記半導体基板上に配置され、かつ複数の前記ソース領域とそれぞれ電気的に接続されるとともに複数の前記ソース領域を互いに接続する接続部を有するソース電極と、前記半導体基板上に前記ソース電極と対向するように配置され、かつ複数の前記ドレイン領域とそれぞれ電気的に接続されるとともに複数の前記ドレイン領域を互いに接続する接続部を有するドレイン電極と、前記第１トレンチ領域のうち少なくとも隣接する領域の長手方向の端部を互いに接続する第２トレンチ領域と、前記第１トレンチ領域および前記第２トレンチ領域に埋め込まれた絶縁物と、を備え、前記第１トレンチ領域は、前記ソース領域、あるいは前記ドレイン領域の長手方向での前記ソース電極と前記ドレイン電極の接続部との間の前記端部、あるいは前記ドレイン電極と前記ソース電極の接続部との間の前記端部にトレンチ幅可変部位を有し、前記半導体基板の平面レイアウトに関して、前記第１トレンチ領域で挟まれた前記半導体基板の幅が前記端部領域で部分的に広く形成されていることを特徴とするものである。

本発明では、第１トレンチ領域の側壁部に沿ってリサーフ層を形成したとき、ウェル領域の終端部分でソース電極、あるいはドレイン電極の直下にリサーフ層が設けられていないようにした。これにより、ソース電極とドレイン電極との間隔を大きくしないで、しかも簡単な手順によって、トレンチ横型パワーＭＯＳＦＥＴなどの半導体デバイスにおける終端構造部での耐圧を向上できる。

以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴの平面構成を示す平面レイアウト図、図２（ａ），（ｂ）は、それぞれ図１のＡ−Ａ断面およびＢ−Ｂ断面を示す図である。なお、図１８ないし図２０に示す従来装置と対応する部分には同一の参照符号を付けてある。

図１は、図１９に示した従来装置に対応する平面レイアウト図であって、２個のトレンチ横型パワーＭＯＳＦＥＴが示されている。この図１のトレンチ横型パワーＭＯＳＦＥＴの断面構造は、図１８に示す通りであるが、ゲート絶縁層９よりも上側のゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４および樹脂層１５などは省略されている。

ｐ型半導体基板１に形成された４本のトレンチ２は、平面ストライプ状の第１トレンチ領域をなしており、その内部が酸化とＣＶＤ（Chemical Vapor Deposition）による絶縁物によって埋め込まれている。また、図２（ａ）に示すように、各トレンチ２の側壁部および底面部に沿って、深さ２０μｍ、幅２０μｍでＵ字形状のリサーフ層を構成するｎ^-オフセットドレイン領域３が形成されている。さらに、これらのトレンチ２に並行に隣接して、複数のｎウェル領域６およびｐウェル領域４が交互に形成され、ｎウェル領域６には図示しないｎ⁺ドレイン領域８が、ｐウェル領域４には図示しないｎ⁺ソース領域７が配置されている。

ｐ型半導体基板１には、これらのｎウェル領域６およびｐウェル領域４の終端部分に接するように、トレンチ２のうち少なくとも隣接する領域を互いに接続する第２トレンチ領域２ａが、所定の深さに形成されている。また、これらの第２トレンチ領域２ａの内部はトレンチ２と同様に、酸化とＣＶＤによる絶縁物によって埋め込まれている。したがって、図２（ｂ）に示すようにｎ^-オフセットドレイン領域３がｎウェル領域６およびｐウェル領域４との交差部分で、第２トレンチ領域２ａによって絶縁されるため、ｐ型半導体基板１の表面に配置されるソース電極１２、およびドレイン電極１３との間に挟まれた層間絶縁膜１１の耐圧を向上することができる。

図３は、基板上に配置されるソース電極、およびドレイン電極の平面構成を示す平面レイアウト図、図４は、ｎ^-オフセットドレイン領域の形状を示す平面レイアウト図である。

ｐ型半導体基板１の表面には、トレンチ２に隣接する各ｐウェル領域４内のｎ⁺ソース領域７とそれぞれ電気的に接続されるソース電極１２、および各ｎウェル領域６内のｎ⁺ドレイン領域８とそれぞれ電気的に接続されるドレイン電極１３が配置されている。これらのソース電極１２はその接続部１２ａにより共通に接続され、同様にドレイン電極１３はその接続部１３ａにより共通に接続され、それぞれに櫛歯形状をなしている。そのため、図４に示すように、ｎウェル領域６およびｐウェル領域４がｎ^-オフセットドレイン領域３に囲まれた平面形状となる。

すなわち、ソース電極１２とドレイン電極１３の接続部１３ａとの間に第２トレンチ領域２ａが設けられることになって、ソース電極１２およびドレイン電極１３の直下にｎ^-オフセットドレイン領域３が配置されないことになる。したがって、ソース電極１２とドレイン電極１３との間隔を必要以上に広げなくても、耐圧が低下するおそれがなく、集積度を高めることが容易になる。

つぎに、実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴの製造プロセスについて説明する。
図５は、実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図であり、図６には、図５のトレンチ形成工程をそのＸ−Ｘ断面とＹ−Ｙ断面に沿って示している。

図５（ａ）では、不純物濃度が５×１０¹⁴ｃｍ^-3のｐ型半導体基板１の表面に、一般的な半導体プロセスを用いてｐウェル領域４およびｎウェル領域６を形成した。
つぎに、図示しない厚さ１．４μｍのマスク酸化膜を形成し、フォトエッチング法により縦２０μｍ、横２．２μｍの矩形パターンを１．４μｍ間隔で形成した。これらの矩形パターンはトレンチ２だけではなく、第２トレンチ領域２ａにも対応するものである。その後、これらのパターンを用いて臭化水素（ＨＢｒ）系の混合ガス中で、図５（ｂ）に示すように深さ２０μｍのトレンチ列を形成した。

つぎに、トレンチ列を含むｐ型半導体基板１の表面に厚さ３５ｎｍのバッファ酸化膜を形成し、トレンチ２の両側壁面および底面に燐イオン（Ｐ）を注入した。このときの側壁には、注入角４４度、注入エネルギー１００ｋｅＶでドーズ量を７×１０¹¹ｃｍ^-2、底部には、注入角０度、注入エネルギー５０ｋｅＶで燐イオンを注入し、そのドーズ量は３．５×１０¹¹ｃｍ^-2とした。その後、温度１１５０℃で４００分、窒素雰囲気中で熱処理することで、表面不純物濃度が５×１０¹⁵ｃｍ^-3、拡散深さ（ｘｊ）が約４μｍのｎ^-オフセットドレイン領域３を、図５（ｃ）に示す形状で形成した。

つぎに、トレンチ列の間のシリコン柱を、温度１１００℃で６時間、水蒸気雰囲気中で熱処理することにより酸化し、さらに厚さ１．２μｍのＬＰ−ＴＥＯＳ（減圧テトラエチルオルソシリケート）膜を成膜した。そして、熱酸化による酸化膜とＬＰ−ＴＥＯＳ膜とをエッチバックして、図５（ｄ）に示すようにシリコンウェハの表面出しを行った。このとき、トレンチ２の内部は酸化物１１ａによって埋められることになる。

その後、トレンチ横型パワーＭＯＳＦＥＴを図１８に示す断面構造のものとして作成する。すなわち、通常の半導体プロセスによりゲート絶縁層９と、その上にゲート電極１０となる電極層を形成した。

ゲート電極１０のソース側の端部によるセルフアラインで、ｐウェル領域４の表面部分にＰベース領域５、ｎ⁺ソース領域７を形成した。さらに、このｎ⁺ソース領域７の形成と同時に、トレンチ２と反対側で、ｎ^-オフセットドレイン領域３の表面部分にｎ⁺ドレイン領域８を形成した。

つぎに、ゲート絶縁層９を挟んで形成されたゲート電極１０の上面に層間絶縁膜１１を堆積してから、層間絶縁膜１１に複数のコンタクトホールを開口して、ソース電極１２およびドレイン電極１３をトレンチ２上に各５μｍ張り出して形成した。続けて、プラズマ窒化膜よりなるパッシベーション膜１４を形成し、最後に樹脂層１５により封入した。

図７（ａ）は、従来のトレンチ横型パワーＭＯＳＦＥＴのソース領域終端部分の平面構成を示す平面レイアウト図であり、同図（ｂ）は、この実施の形態１に係るソース領域終端部分の平面構成を示す平面レイアウト図である。

従来のｎ⁺ソース領域７の終端部分は、ｎ^-オフセットドレイン領域３の間がｐ型半導体基板１となっていたため、対向して配置されるドレイン電極１３との距離を大きくとるようにしていた。これに対して、実施の形態１のように埋め込み長さＬ１の第２トレンチ領域２ａがｎ⁺ソース領域７の終端部分に酸化物１１ａを埋め込まれて配置されることで、埋め込みがなされていない従来装置では耐圧が２２０Ｖであったが、その耐圧が６６５Ｖまで高くなった。なお、ＭＯＳＦＥＴを構成する基本構造部分での耐圧は５９２Ｖであった。

（実施の形態２）
図８および図９は、実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図である。

このトレンチ形成工程が実施の形態１のものと異なるのは、ｐ型半導体基板１の不純物濃度が３×１０¹⁴ｃｍ^-3と低い点、およびトレンチ２とそのトレンチ２の酸化物による埋め込みを２回に分けて行っている点である。しかも、２回目のトレンチ形成後に、燐イオンの注入と拡散が行われていないことから、第２トレンチ領域２ａの底面にはｎ^-オフセットドレイン領域３が配置されない。

図８（ａ）では、不純物濃度が３×１０¹⁴ｃｍ^-3のｐ型半導体基板１の表面に、一般的な半導体プロセスを用いてｐウェル領域４およびｎウェル領域６を形成した。
つぎに、同図（ｂ）に示すように、ｐウェル領域４とｎウェル領域６との間に平面ストライプ状のトレンチ列（第１のトレンチ２）を複数本形成した。

つぎに、トレンチ列を含むｐ型半導体基板１の表面に厚さ３５μｍのバッファ酸化膜を形成し、トレンチの両側壁面および底面に燐イオンを注入して、表面不純物濃度が５×１０¹⁵ｃｍ^-3、拡散深さ（ｘｊ）が約４μｍのｎ^-オフセットドレイン領域３を、図８（ｃ）に示す形状で形成した。

図９（ｄ）では、トレンチ列の間のシリコン柱を、温度１１００℃で６時間、水蒸気雰囲気中で熱処理することにより酸化して、１回目の埋め込みにより層間絶縁膜１１を形成した。

つぎに、ソース領域を含むｐウェル領域４とドレイン領域を含むｎウェル領域６の各終端部分で、図９（ｅ）に示すように、少なくとも隣接するトレンチ列を互いに接続する第２トレンチ領域２ａを形成する。

その後、第２トレンチ領域２ａを熱酸化とＴＥＯＳ膜の堆積によって、第１のトレンチ２と同様に酸化物１１ａを埋め込む（２回目の埋め込み）。ここでは、第１のトレンチ２と第２トレンチ領域２ａを埋め込む絶縁物を同種のものとしたが、２回目の埋め込みに際してそのＴＥＯＳ膜に代えて他の種類の絶縁膜を堆積すれば、異なる絶縁物とすることも可能である。

また、第２トレンチ領域２ａの底面にはｎ^-オフセットドレイン領域３が配置されないため、耐圧低下の原因とならない。
つぎに、この発明の効果とその原理について、上述した実施の形態１および２に関連して説明する。

図１０（ａ），（ｂ）は、それぞれ実施の形態１および実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴの耐圧値と埋め込み部の長さＬ１との関係を示す図である。各図の横軸には、絶縁物が埋め込まれることで不活性領域となる長さを示す（図７）。

同図（ａ）に示すように、実施の形態１のトレンチ横型高耐圧半導体装置では、ｐ型半導体基板１の不純物濃度が５×１０¹⁵ｃｍ^-3と大きく、ＭＯＳＦＥＴが構成される基本構造部（活性領域）での耐圧が約６００Ｖであって、ｎ^-オフセットドレイン領域が埋め込み部の底面にあるか否かに関係なく、フィールドプレート直下での耐圧値を活性領域での耐圧より大きい６００〜７００Ｖにすることができる。

実施の形態１に示すように、埋め込み部の底面にｎ^-オフセットドレイン領域３を設けることで、ドレイン端部での高い電界強度がソース側にシフトして、同図に実線で示すように、ドレイン端部で層間絶縁膜の耐圧値が大きくなる。

ところが、実施の形態２のようにｐ型半導体基板１の不純物濃度が低い場合は、図１０（ｂ）の○印で示すように、ＭＯＳＦＥＴを構成する基本構造部分での耐圧は７４５Ｖとなるのに対して、埋め込み部の長さを６０μｍにすれば、図１０（ｂ）の×印で示すように埋め込み部の底面にｎ^-オフセットドレイン領域３が形成されていなくても、６９４Ｖの耐圧が得られた。また、埋め込み部の長さが３０μｍであっても、その耐圧値が６９０Ｖとなり、耐圧の大幅な改善を図ることができる。

これに対して、埋め込み部の底面にｎ^-オフセットドレイン領域３を形成した場合には、その埋め込み部の長さを６０μｍにすると、図１０（ｂ）の△印で示すように耐圧値が４８５Ｖまで低下した。

このように、ｐ型半導体基板１の不純物濃度を低くして、ｎ^-オフセットドレイン領域３を高濃度に形成することによって、オン抵抗が小さくできるので好ましい。ただし、この場合には端部耐圧が基本構造部の耐圧より小さくなる。

つぎに、ブレイクダウンポイントと耐圧との関係について説明する。
図１１（ａ）は、従来装置のｎ^-オフセットドレイン領域についてシミュレーションした表面の電位分布図であり、同図（ｂ）は、この発明装置に係る電位分布図である。

この発明を適用しないトレンチ横型パワーＭＯＳＦＥＴでは、耐圧は２２０Ｖであって、フィールドプレート直下のｎ^-オフセットドレイン領域３とｐウェル領域４との交点部分に、ブレイクダウンポイントを示す発光が確認された。このような浅いブレイクダウンポイントは、フィールドプレートでの電位０とオフセットドレイン領域３との電位差から電界成分が発生することから、その部分に第２トレンチ領域２ａを形成して絶縁物で埋め込むことにより、交点部分をなくして浅い位置でのブレイクダウンを防ぐことができる。

なお、ドレイン端部領域は、耐圧維持に寄与する割合が小さいため、ソース端部領域だけに酸化物１１ａで埋め込まれた第２トレンチ領域２ａを形成してもよい。
（実施の形態３）
図１２は、実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴの平面構成を示す平面レイアウト図である。

この実施の形態３が図１に示す実施の形態１の平面レイアウト構成と異なっている点は、ソース電極１２の端部領域の外側でトレンチ２がトレンチ幅可変部位２ｂを備え、これらのトレンチ２に挟まれたＰ型半導体基板１の幅がソース電極１２の下部に形成されるｐウェル領域４の端部領域で部分的に広く形成されていることである。なお、図１８ないし図２０に示す従来装置と対応する部分には、実施の形態１と同様に対応する参照符号を付けてある。

図１２には、図１９に示した従来装置に対応する平面レイアウトを示していて、２個のトレンチ横型パワーＭＯＳＦＥＴが示されている。このトレンチ横型パワーＭＯＳＦＥＴの断面構造は図１８に示す通りであるが、ゲート絶縁層９よりも上側のゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４および樹脂層１５などの記載は省略されている。

ｐ型半導体基板１に形成された４本のトレンチ２は、平面ストライプ状の第１トレンチ領域をなしており、その内部が酸化とＣＶＤによる絶縁物によって埋め込まれている。また、各トレンチ２の側壁部および底面部に沿って、Ｕ字形状のリサーフ層を構成するｎ^-オフセットドレイン領域３が形成されている。このｎ^-オフセットドレイン領域３は、各トレンチ２の主要部では前述した図２（ａ）に示すように深さ２０μｍ、幅２０μｍに形成され、中央に示す２本のトレンチ２は、ソース電極（図示せず）の端部領域の外側部分におけるトレンチ幅可変部位２ｂを備え、このトレンチ幅可変部位２ｂでは、トレンチ幅が狭く形成されている。なお、これらのトレンチ２に並行に隣接して、複数のｎウェル領域６およびｐウェル領域４が交互に形成され、ｎウェル領域６には図示しないｎ⁺ドレイン領域８が、ｐウェル領域４には図示しないｎ⁺ソース領域７が配置されている。

このように、トレンチ２の間にｎ⁺ドレイン領域８とｎ⁺ソース領域７を交互に配置する構造では、ソース電極１２の端部領域におけるトレンチ２の開口幅を変化させることによって、ｎ^-オフセットドレイン領域３（リサーフ領域）に対向するｐ型半導体基板１表面部分での不純物の総和が増加する。したがって、トレンチ平行成分（Ｙ軸方向成分）の端部電界を緩和することにより、ｐ型半導体基板１の表面に配置されるソース電極１２、およびドレイン電極１３との間での耐圧向上を図ることができる。なお、ドレイン電極１３の端部領域におけるトレンチ２の開口幅を変化させることによって、同様の効果を得られる。

すなわち、ソース電極１２とドレイン電極１３の接続部１３ａとの間にトレンチ幅可変部位２ｂが設けられることによって、ｐ型半導体基板１の平面レイアウトに関して、トレンチ２で挟まれたｐ型半導体基板１の幅がソース電極１２の端部領域で部分的に広く形成されるため、ソース電極１２およびドレイン電極１３の直下にｎ^-オフセットドレイン領域３が配置されないことになる。したがって、ソース電極１２とドレイン電極１３との間隔を必要以上に広げなくても、耐圧が低下するおそれがなく、集積度を高めることが容易になる。

つぎに、実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴの製造プロセスについて説明する。
図１３は、実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図であり、図１４（ａ）〜（ｆ）には、図１３のトレンチ形成工程をそのＸ−Ｘ断面とＹ−Ｙ断面に沿って示している。

図１３（ａ）では、不純物濃度が５×１０¹⁴ｃｍ^-3のｐ型半導体基板１の表面に、一般的な半導体プロセスを用いてｐウェル領域４およびｎウェル領域６を形成した。
つぎに、図示しない厚さ１．４μｍのマスク酸化膜を形成し、フォトエッチング法により縦２０μｍ、横２．２μｍの矩形パターンを１．４μｍ間隔で形成した。このとき、Ｐウェル領域４の拡散長は６μｍであって、このＰウェル領域４の形成時のマスク位置からＹ軸方向に５μｍ離れたトレンチ２のＸ軸方向でのトレンチ幅は１０μｍとした。その後、これらのパターンを用いてＨＢｒ系の混合ガス中でシリコンドライエッチングを行い、図１３（ｂ）に示すように深さ２０μｍのトレンチ列を形成した。

つぎに、トレンチ列を含むｐ型半導体基板１の表面に厚さ３５ｎｍのバッファ酸化膜を形成し、トレンチ２の両側壁面および底面に燐イオンを注入した。このときの側壁には、注入角４４度、注入エネルギー１００ｋｅＶでドーズ量を７×１０¹¹ｃｍ^-2、底部には、注入角０度、注入エネルギー５０ｋｅＶで燐イオンを注入し、そのドーズ量は３．５×１０¹¹ｃｍ^-2とした。その後、温度１１５０℃で４００分、窒素雰囲気中で熱処理することで、表面不純物濃度が５×１０¹⁵ｃｍ^-3、拡散深さ（ｘｊ）が約４μｍのｎ^-オフセットドレイン領域３を、図１３（ｃ）に示す形状で形成した。

つぎに、トレンチ列の間のシリコン柱を、温度１０００℃で６時間、酸素雰囲気中で熱処理することにより酸化し、さらに厚さ１．２μｍのＬＰ−ＴＥＯＳ膜を成膜した。そして、熱酸化による酸化膜とＬＰ−ＴＥＯＳ膜とをエッチバックして、図１３（ｄ）に示すようにシリコンウェハの表面出しを行った。このとき、トレンチ２の内部は酸化物１１ａによって埋められることになる。

図１５（ａ）は、従来のトレンチ横型パワーＭＯＳＦＥＴのソース領域終端部分の平面構成を示す平面レイアウト図であり、同図（ｂ）は、この実施の形態３に係るソース領域終端部分の平面構成を示す平面レイアウト図である。

従来のｎ⁺ソース領域７の終端部分は、ｎ^-オフセットドレイン領域３の間がｐ型半導体基板１となっていたため、対向して配置されるドレイン電極１３との距離を大きくとるようにしていた。これに対して、実施の形態３のようにトレンチ２がソース電極１２あるいはドレイン電極１３のＹ軸方向端部の外側領域にトレンチ幅可変部位２ｂを備えていることで、トレンチ幅を一定にした従来装置では耐圧が１７２Ｖであったが、その耐圧が６２４Ｖまで高くなった。なお、ＭＯＳＦＥＴを構成する基本構造部分での耐圧は６６０Ｖであった。

図１６（ａ）は、実施の形態３に係るソース領域終端部分の平面レイアウト図、同図（ｂ），（ｃ）は、それぞれ実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのソース領域端部についてシミュレーションした立体電位分布図、同図（ｄ）は、従来装置に係る立体電位分布図である。

ここでは、実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴの２つの実施例（第１実施例および第２実施例）について説明する。いずれのトレンチ横型パワーＭＯＳＦＥＴでも、ソース領域終端部分の平面レイアウトに関して、ｎウェル領域６とｐウェル領域４との間にそれぞれトレンチ２が形成され、トレンチ２のＹ軸方向長さは、ｎウェル領域６にほぼ等しく、かつｐウェル領域４より長く形成されている。ソース電極１２の端部領域では、ｐウェル領域４からトレンチ２のトレンチ幅可変部位２ｂまでの距離をＬ２、トレンチ幅可変部位２ｂにおけるトレンチ幅をＷとしている。図１６（ｂ）〜（ｄ）には、それぞれ矩形領域におけるソース端部とドレイン領域を含む幅２０μｍ、深さ６０μｍの領域における３次元の電位分布が示されている。ただし、幅２０μｍ深さ２０μｍのトレンチの埋めこみ酸化膜部分を非表示にしてある。また、その等圧線の間隔は５０Ｖ刻みになっている。

ここで、距離Ｌ２を１０μｍ、幅Ｗを１０μｍとした第１実施例のトレンチ形状のものでは、ドレイン・ソース間の降伏電圧ＢＶｄｓｓが４９２Ｖであり、距離Ｌ２を５μｍ、幅Ｗを１０μｍとした第２実施例のトレンチ形状のものでは、ドレイン・ソース間の降伏電圧ＢＶｄｓｓが６２４Ｖであった。なお、同図（ｄ）に示す従来のトレンチ形状のもの（Ｗ＝０）では、ＢＶｄｓｓが１７２Ｖとなる。

図１７（ａ），（ｂ）は、それぞれ実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのソース領域端部断面での電位分布図、同図（ｃ）は、従来装置に係る電位分布図である。

ここでは、図１６（ｂ）〜（ｄ）におけるＸ＝７μｍでの断面電位分布と、そのブレイクダウンポイントを示している。従来のトレンチ形状のものでは、ソース端部におけるブレイクダウンポイントがフィールドプレート直下のｐウェル領域４の基板表面に見られる（図１７（ｃ））。これに対して、本発明が適用された２つの実施例では、表面部分の電界が緩和され結果として、ブレイクダウンポイントがＺ軸方向に約５μｍずれて、Ｐウェル領域４の端部における曲率の小さな部分まで移動した。

実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴの平面構成を示す平面レイアウト図である。（ａ），（ｂ）は、それぞれ図１のＡ−Ａ断面およびＢ−Ｂ断面を示す図である。基板上に配置されるソース電極、およびドレイン電極の平面構成を示す平面レイアウト図である。ｎ^-オフセットドレイン領域の形状を示す平面レイアウト図である。実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図である。図５のトレンチ形成工程をそのＸ−Ｘ断面とＹ−Ｙ断面に沿って示す断面図である。（ａ），（ｂ）は、それぞれ従来のトレンチ横型パワーＭＯＳＦＥＴのソース領域終端部分の平面構成、および実施の形態１に係るソース領域終端部分の平面構成を示す平面レイアウト図である。実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程（その１）を示す図である。実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程（その２）を示す図である。（ａ），（ｂ）は、それぞれ実施の形態１および実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴの耐圧値と埋め込み長さとの関係を示す図である。（ａ），（ｂ）は、それぞれ従来装置のｎ^-オフセットドレイン領域についてシミュレーションした表面の電位分布図、およびこの発明装置に係る電位分布図である。実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴの平面構成を示す平面レイアウト図である。実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図である。（ａ）〜（ｆ）は、図１３のトレンチ形成工程をそのＸ−Ｘ断面とＹ−Ｙ断面に沿って示す断面図である。（ａ），（ｂ）は、それぞれ従来のトレンチ横型パワーＭＯＳＦＥＴのソース領域終端部分の平面構成、および実施の形態３に係るソース領域終端部分の平面構成を示す平面レイアウト図である。（ａ）は、実施の形態３に係るソース領域終端部分の平面レイアウト図、（ｂ），（ｃ）は、それぞれ実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのソース領域端部についてシミュレーションした立体電位分布図、（ｄ）は、従来装置に係る立体電位分布図である。（ａ），（ｂ）は、それぞれ実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのソース領域端部断面での電位分布図、（ｃ）は、従来装置に係る電位分布図である。従来のトレンチ横型パワーＭＯＳＦＥＴの断面構造を示す図である。図１８のトレンチ横型パワーＭＯＳＦＥＴのＡ−Ａ横断面を示す平面レイアウト図である。（ａ），（ｂ）は、それぞれ図１９のＡ−Ａ断面図、およびＢ−Ｂ断面図である。

符号の説明

１ｐ型半導体基板
２トレンチ
２ａ第２トレンチ領域
２ｂトレンチ幅可変部位
３ｎ^-オフセットドレイン領域
４ｐウェル領域
５Ｐベース領域
６ｎウェル領域
７ｎ⁺ソース領域
８ｎ⁺ドレイン領域
９ゲート絶縁層
１０ゲート電極
１１層間絶縁膜
１２ソース電極
１３ドレイン電極
１４パッシベーション膜
１５樹脂層

Claims

少なくとも２本以上の複数の第１トレンチ領域を有する第１導電型の半導体基板に、前記複数の第１トレンチ領域の短手方向に隣接して、第１導電型のウェル領域と第２導電型のウェル領域とが交互に形成され、前記第１導電型のウェル領域内には第２導電型のソース領域が配置され、かつ前記第２導電型のウェル領域内には第２導電型のドレイン領域が配置された半導体装置において、
前記第１トレンチ領域の短手方向の側壁部および底面部に沿って形成されたＵ字形状のリサーフ層と、
前記半導体基板上に配置され、かつ複数の前記ソース領域とそれぞれ電気的に接続されるとともに複数の前記ソース領域を互いに接続する接続部を有するソース電極と、
前記半導体基板上に前記ソース電極と対向するように配置され、かつ複数の前記ドレイン領域とそれぞれ電気的に接続されるとともに複数の前記ドレイン領域を互いに接続する接続部を有するドレイン電極と、
前記第１トレンチ領域のうち少なくとも隣接する領域の長手方向の両端部でそれぞれを互いに接続する第２トレンチ領域と、
前記第１トレンチ領域および前記第２トレンチ領域に埋め込まれた絶縁物と、
を備え、
前記ソース電極の前記接続部に対向する前記ドレイン電極の端部は前記第２トレンチ領域の上方に位置し、かつ前記ドレイン電極の前記接続部に対向する前記ソース電極の端部は前記第２トレンチ領域の上方に位置することを特徴とする半導体装置。
前記第２トレンチ領域には、その底面部に前記リサーフ層と同じ不純物濃度でオフセットドレイン領域が形成されていることを特徴とする請求項１記載の半導体装置。
前記第２トレンチ領域には、その底面部に前記半導体基板の不純物濃度より低い不純物濃度でオフセットドレイン領域が形成されていることを特徴とする請求項１記載の半導体装置。
少なくとも２本以上の複数の第１トレンチ領域を有する第１導電型の半導体基板に、前記複数の第１トレンチ領域の短手方向に隣接して、第１導電型のウェル領域と第２導電型のウェル領域とが交互に形成され、前記第１導電型のウェル領域内には第２導電型のソース領域が配置され、かつ前記第２導電型のウェル領域内には第２導電型のドレイン領域がそれぞれ配置された半導体装置において、
前記第１トレンチ領域の短手方向の側壁部および底面部に沿って形成されたＵ字形状のリサーフ層と、
前記半導体基板上に配置され、かつ複数の前記ソース領域とそれぞれ電気的に接続されるとともに複数の前記ソース領域を互いに接続する接続部を有するソース電極と、
前記半導体基板上に前記ソース電極と対向するように配置され、かつ複数の前記ドレイン領域とそれぞれ電気的に接続されるとともに複数の前記ドレイン領域を互いに接続する接続部を有するドレイン電極と、
前記第１トレンチ領域のうち少なくとも隣接する領域の長手方向の端部を互いに接続する第２トレンチ領域と、
前記第１トレンチ領域および前記第２トレンチ領域に埋め込まれた絶縁物と、
を備え、
前記第１トレンチ領域は、前記ソース領域、あるいは前記ドレイン領域の長手方向での前記ソース電極と前記ドレイン電極の接続部との間の前記端部、あるいは前記ドレイン電極と前記ソース電極の接続部との間の前記端部にトレンチ幅可変部位を有し、
前記半導体基板の平面レイアウトに関して、前記第１トレンチ領域で挟まれた前記半導体基板の幅が前記端部領域で部分的に広く形成されていることを特徴とする半導体装置。