WO2000057475A1 - Integrierte schaltung mit zwei transistoren unterschiedlichen leitungstyps - Google Patents

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Heinz Hönigschmid
Georg Braun
Stefan Lammers
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    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures

Definitions

  • the invention relates to an integrated circuit with two transistors of different conductivity types.
  • US Pat . No. 4,138,782 shows the topology of two adjacent transistors of different conductivity types of an integrated circuit.
  • the circuit has a p-doped substrate, in which the source / dram connections of an n-channel transistor are formed by n-doping.
  • the substrate also has an n-doped well, in which the p-doped source / dram connections of a p-channel transistor are formed.
  • the substrate is connected to ground and the n-doped trough to a positive supply potential VDD.
  • both transistors of different conductivity types are each formed in a well arranged in the substrate. This enables both wells to be supplied with potentials that deviate from the potential of the substrate. In order to avoid leakage currents, it is necessary to separate one of the wells, which has the same doping type as the substrate but a different potential than this, from the substrate by means of n-doped regions.
  • the invention has for its object to provide an integrated circuit with two transistors of different conductivity types, each of which is arranged in a well of different doping type, one of which has the same doping type as a substrate of the integrated circuit, this well from the substrate through areas from their doping type opposite to the doping type This is achieved
  • Aufgonnee tenter 1 with an integrated circuit according Pa ⁇ .
  • the invention provides that a partial region of the second doped region, which is of the opposite doping type to the substrate, is arranged between the first doped region and the substrate in such a way that it separates the two from one another.
  • the presence of the second doped region is used according to the invention to implement the separation of the first doped region from the substrate. This enables a space-saving implementation of the two doped regions in the substrate, which also requires only a small amount of production.
  • An advantageous embodiment of the invention provides that the substrate has a first potential during operation of the integrated circuit, that a first voltage is present between the first doped region and the substrate and that a second voltage is present between the second doped region and the substrate which has the opposite sign to the first tension.
  • FIG. 1 shows a circuit diagram of the two transistors of the integrated circuit according to the invention
  • FIG. 2 shows the layout of the circuit from FIG. 1 in a cross-sectional representation
  • FIG. 3 shows a detail of the layout from FIG. 2 in a top view and Figure 4 signals occurring at the connections of the circuit of Figure 1.
  • the integrated circuit between a circuit node A and ground has a series connection of an n-channel transistor T1 and a p-channel transistor T2.
  • the gate B of the n-channel transistor Tl has a potential of 3 volts.
  • a trough connection D of the n-channel transistor Tl has a potential of -2 volts.
  • a trough connection E of the p-channel transistor T2 has a potential of 3 volts.
  • a circuit unit 30 serves to influence the potential at the circuit node A.
  • a control unit 40 generates the potentials at the gate C of the p-channel transistor T2.
  • the circuit unit 30 and the control unit 40 are not shown in more detail in FIG. 1, since their concrete implementation is irrelevant to the invention. It is only important that they generate the potentials to be explained below at circuit node A or at gate C.
  • FIG. 4 shows potentials occurring during operation at circuit node A and at gate C of p-channel transistor T2.
  • circuit unit 30 In a first operating state, circuit unit 30 generates a potential of -2 volts at circuit node A. Due to the 3 volts at the gate B of the n-channel transistor T1, these -2 volts are also present at the p-channel transistor T2.
  • control unit 40 At its gate C, control unit 40 generates 3 volts at this time, so that it blocks and does not influence the potential at circuit node A.
  • the circuit unit 30 generates a potential of 4 volts at the circuit node A in a second operating state.
  • the gate / source voltage of the n-channel transistor T1 is then negative. tiv, so that it locks.
  • the control unit 40 generates simultaneously at gate C of the p-channel transistor T2, a poten tial ⁇ of 3 volts, so that this transistor blocks. ⁇ again to have the two transistors Tl, T2 no influence on the potential at the circuit node A.
  • the generation of a potential of 0 volts at the circuit node A is independent of the circuit unit 30, since its output m has a high resistance in a third operating state.
  • the control unit 40 then generates a potential of -2 volts at the gate C of the p-channel transistor T2. As a result, the circuit node A is connected to ground via the two transistors T1, T2.
  • FIG. 2 shows the layout of the circuit from FIG. 1 in a cross-sectional illustration.
  • the integrated circuit has a substrate 1 which is p-doped.
  • the n-channel transistor T1 is formed in a p-doped well 10.
  • the p-channel transistor T2 is formed in an n-doped well 21.
  • the n-doped well 21 is part of an n-doped region 20, which separates the p-well 10 from the substrate 1. In other words, the n-doped area encloses
  • the p-well 10 and the n-doped region 20 are produced as follows: First, the buried layer 22 is produced in the substrate 1. Then the n-tub
  • the p-substrate 1 is connected to ground. At the trough connection D of the n-channel transistor T1 there are constantly -2 volts.
  • ⁇ is achieved by that the pn diode formed by the p-well 10 and its source / drain region which is connected to the Wennungskno ⁇ th A, is formed during operation of the integrated circuit not in the forward direction is operated.
  • the presence of 4 volts at the circuit node A during the second operating state of the circuit unit 30 leads to a potential of almost 3 volts between the two transistors T1, T2 due to the constant potential of 3 volts at the gate of the n-channel transistor T1.
  • the potential at the trough connection E of the n-doped region 20 is constantly 3 volts. Both the n-well 21 and the buried n-doped connected to it are via the well connection E.
  • the general rule is that with an n-channel transistor, the p-doped well or
  • Substrate in which it is formed may be at most at the lowest potential applied to the transistor during operation in order to prevent leakage currents between the well and the corresponding source / drain region.
  • Substrate in which it is formed may be at most at the lowest potential applied to the transistor during operation in order to prevent leakage currents between the well and the corresponding source / drain region.
  • the substrate must at least be connected to the highest potential present during operation, since here too Otherwise, a leakage current flows through the pn diode formed by the corresponding source / drain device and the well.
  • the potentials are selected in accordance with the limit values mentioned in order to keep the gate-well voltages as low as possible and not to excessively increase the gate oxide strain.
  • Figure 3 shows the right part of Figure 2 m in a plan view.
  • the dram / source areas of the n-channel transistor T1 are arranged to the left and right of its gate.
  • the n-channel transistor T1 is formed in the p-well, which is surrounded by the n-well 20 m in the form of an n-well frame. The latter separates the p-well 10 from the p-substrate 1 on four four sides.
  • the buried layer 22, which is not visible in FIG. 3, is used to isolate the p-well 10 downward.

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Abstract

Die integrierte Schaltung weist einen ersten dotierten Bereich (10) eines ersten Dotierungstyps (p) und einen zweiten dotierten Bereich (20) eines zweiten Dotierungstyps (n) auf, die in einem Substrat (1) angeordnet sind. Ein erster Transistor (T1) eines ersten Leitungstyps ist im ersten dotierten Bereich (10) ausgebildet und ein zweiter Transistor (T2) eines zweiten Leitungstyps im zweiten dotierten Bereich (20). Der zweite dotierte Bereich (20) ist zwischen dem ersten dotierten Bereich (10) und dem Substrat (1) in einer Weise angeordnet, dass er beide voneinander trennt.

Description

Beschreibung
Integrierte Schaltung mit zwei Transistoren unterschiedlichen Leitungstyps
Die Erfindung betrifft eine integrierte Schaltung mit zwei Transistoren unterschiedlichen Leitungstyps.
Die US-A 4 138 782 zeigt die Topologie zweier benachbarter Transistoren unterschiedlichen Leitungstyps einer integrier¬ ten Schaltung. Die Schaltung weist ein p-dotiertes Substrat auf, m dem die Source-/Dram-Anschlusse eines n-Kanal-Tran- sistors durch n-Dotierungen ausgebildet sind. Das Substrat weist außerdem eine n-dotierte Wanne auf, m dem die p-do- tierten Source-/Dram-Anschlusse eines p-Kanal-Transistors ausgebildet sind. Das Substrat ist mit Masse und die n-do- tierte Wanne mit einem positiven Versorgungspotential VDD verbunden.
Manchmal ist es wünschenswert, daß beide Transistoren unterschiedlichen Leitungstyps m jeweils einer im Substrat angeordneten Wanne ausgebildet sind. Dies ermöglicht, beide Wannen mit Potentialen zu versorgen, die vom Potential des Substrats abweichen. Um Leckstrome zu vermeiden, ist es notwen- dig, eine der Wannen, die den gleichen Dotierungstyp wie das Substrat, jedoch ein anderes Potential als dieses aufweist, vom Substrat durch n-dotierte Gebiete zu trennen.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung mit zwei Transistoren unterschiedlichen Leitungstyps anzugeben, die jeweils in einer Wanne unterschiedlichen Dotierungstyps angeordnet sind, von denen eine den gleichen Dotierungstyp wie ein Substrat der integrierten Schaltung aufweist, wobei diese Wanne vom Substrat durch Gebiete vom zu ihrem Dotierungstyp entgegengesetzten Dotierungstyp getrennt Diese Aufgaße wird mit einer integrierten Schaltung gemäß Pa¬ tentanspruch 1 gelost.
Die Erfindung sieht vor, daß ein Teilbereich des zweiten do- tierten Bereichs, der vom zum Substrat entgegengesetzten Dotierungstyp ist, zwischen dem ersten dotierten Bereich und dem Substrat so angeordnet ist, daß er beide voneinander trennt. Anstelle also den ersten dotierten Bereich mit einem zusätzlichen Bereich des zweiten Dotierungstyps zu umgeben, um die notwendige Trennung gegenüber dem Substrat vorzunehmen, wird erfmdungsgemaß das Vorhandensein des zweiten dotierten Bereiches zur Realisierung der Trennung des ersten dotierten Bereiches vom Substrat genutzt. Dies ermöglicht eine platzsparende Realisierung der beiden dotierten Bereiche im Substrat, die außerdem nur einen geringen Herstellungsaufwand erfordert.
Eine vorteilhafte Ausfuhrungsform der Erfindung sieht vor, daß bei der integrierten Schaltung wahrend ihres Betriebes das Substrat ein erstes Potential aufweist, daß zwischen dem ersten dotierten Bereich und dem Substrat eine erste Spannung anliegt und daß zwischen dem zweiten dotierten Bereich und dem Substrat eine zweite Spannung anliegt, die entgegengesetztes Vorzeichen zur ersten Spannung hat.
Ausfuhrungsbeispiele der Erfindung werden im folgenden anhand der Figuren naher erläutert. Es zeigen:
Figur 1 ein Schaltbild der beiden Transistoren der erfm- dungsgemaßen integrierten Schaltung,
Figur 2 das Layout der Schaltung aus Figur 1 m einer QuerschnittdarStellung,
Figur 3 ein Ausschnitt des Layouts aus Figur 2 m einer Draufsicht und Figur 4 an den Anschlüssen der Schaltung aus Figur 1 auftretende Signale.
Beim Ausführungsbeispiel gemäß Figur 1 weist die integrierte Schaltung zwischen einem Schaltungsknoten A und Masse eine Reihenschaltung eines n-Kanal-Transistors Tl und eines p- Kanal-Transistors T2 auf. Die im folgenden beispielhaft erläuterten Potentiale an verschiedenen Anschlußpunkten der integrierten Schaltung treten selbstverständlich nur während ihres Betriebes auf. Das Gate B des n-Kanal-Transistors Tl hat ein Potential von 3 Volt. Ein Wannenanschluß D des n- Kanal-Transistors Tl hat ein Potential von -2 Volt. Ein Wannenanschluß E des p-Kanal-Transistors T2 hat ein Potential von 3 Volt.
Eine Schaltungseinheit 30 dient zur Beeinflussung des Potentials am Schaltungsknoten A. Eine Steuereinheit 40 erzeugt die Potentiale am Gate C des p-Kanal-Transistors T2. In Figur 1 sind die Schaltungseinheit 30 und die Steuereinheit 40 nicht genauer dargestellt, da ihre konkrete Realisierung für die Erfindung unerheblich ist. Wichtig ist nur, daß sie die im folgenden noch erläuterten Potentiale am Schaltungsknoten A bzw. am Gate C erzeugen.
Figur 4 zeigt während des Betriebs auftretende Potentiale am Schaltungsknoten A und am Gate C des p-Kanal-Transistors T2. Die Schaltungseinheit 30 erzeugt in einem ersten Betriebszustand am Schaltungsknoten A ein Potential von -2 Volt. Durch die 3 Volt am Gate B des n-Kanal-Transistors Tl liegen diese -2 Volt auch am p-Kanal-Transistor T2 an. An dessen Gate C erzeugt die Steuereinheit 40 zu diesem Zeitpunkt 3 Volt, so daß er sperrt und das Potential am Schaltungsknoten A nicht beeinflußt.
Die Schaltungseinheit 30 erzeugt in einem zweiten Betriebszustand am Schaltungsknoten A ein Potential von 4 Volt. Die Ga- te-/Source-Spannung des n-Kanal-Transistors Tl ist dann nega- tiv, so daß dieser sperrt. Die Steuereinheit 40 erzeugt gleichzeitig am Gate C des p-Kanal-Transistors T2 ein Poten¬ tial von 3 Volt, damit auch dieser Transistor sperrt. Wieder¬ um haben die beiden Transistoren Tl, T2 keinen Einfluß auf das Potential am Schaltungsknoten A.
Dagegen ist die Erzeugung eines Potentials von 0 Volt am Schaltungsknoten A unabhängig von der Schaltungseinheit 30, da deren Ausgang m einem dritten Betriebszustand hochohmig ist. Die Steuereinheit 40 erzeugt dann am Gate C des p-Kanal- Transistors T2 ein Potential von -2 Volt. Hierdurch wird der Schaltungsknoten A über die beiden Transistoren Tl, T2 mit Masse verbunden.
Figur 2 zeigt das Layout der Schaltung aus Figur 1 m einer Querschnittdarstellung. Die integrierte Schaltung weist ein Substrat 1 auf, welches p-dotiert ist. Der n-Kanal-Transistor Tl ist in einer p-dotierten Wanne 10 ausgebildet. Der p- Kanal-Transistor T2 ist m einer n-dotierten Wanne 21 ausge- bildet. Die n-dotierte Wanne 21 ist Bestandteil eines n- dotierten Bereiches 20, der die p-Wanne 10 vom Substrat 1 trennt. Anders ausgedruckt, umschließt der n-dotierte Bereich
20 die p-Wanne 10. Beim Ausfuhrungsbeispiel gemäß Figur 2 setzt sich der n-dotierte Bereich 20 aus zwei Teilbereichen 21, 22 zusammen, die die p-Wanne 10 nach unten (durch eine vergrabene Schicht 22 = buried layer) sowie m Richtung der vier übrigen Seiten (durch die n-Wanne 21) umgeben.
Die Herstellung der p-Wanne 10 und des n-dotierten Bereiches 20 erfolgt folgendermaßen: Zunächst wird im Substrat 1 die vergrabene Schicht 22 erzeugt. Anschließend wird die n-Wanne
21 zur Begrenzung der noch zu erzeugenden p-Wanne 10 nach den übrigen vier Seiten erzeugt. Abschließend wird dann die p- Wanne 10 gebildet. Insgesamt werden also drei Maskenschritte zur Erzeugung der beiden Wannen 10, 21 und der vergrabenen Schicht 22 benotigt. In Figur 2 wurden auch die Anschlußpunkte A bis E aus Figur 1 eingezeichnet. Das Gateoxid der Transistoren Tl, T2 wurde in Figur 2 schraffiert dargestellt.
Das p-Substrat 1 ist mit Masse verbunden. Am Wannenanschluß D des n-Kanal-Transistors Tl liegen konstant -2 Volt an. Hier¬ durch wird erreicht, daß die pn-Diode, die durch die p-Wanne 10 und sein Source-/Drain-Gebiet, das mit dem Schaltungskno¬ ten A verbunden ist, gebildet ist, während des Betriebs der integrierten Schaltung niemals in Durchlaßrichtung betrieben wird.
Das Anliegen von 4 Volt am Schaltungsknoten A während des zweiten Betriebszustands der Schaltungseinheit 30 führt auf- grund des konstanten Potentials von 3 Volt am Gate des n- Kanal-Transistors Tl zu einem Potential von nahezu 3 Volt zwischen den beiden Transistoren Tl, T2. Das Potential am Wannenanschluß E des n-dotierten Bereichs 20 beträgt konstant 3 Volt. Über den Wannenanschluß E ist sowohl die n-Wanne 21 als auch die mit dieser verbundene vergrabene n-dotierte
Schicht 22 mit 3 Volt verbunden. Dies bedingt, daß die aus dem zweiten dotierten Bereich 20 und dem entsprechenden Sour- ce-/Drain-Gebiet des p-Kanal-Transistors T2 gebildete pn- Diode ebenfalls niemals in Durchlaßrichtung betrieben wird.
Das Potential der p-Wanne 10 und des n-dotierten Bereichs 20, in denen die Transistoren Tl, T2 ausgebildet sind, wurde also an die jeweils während des Betriebs an deren Source-/Drain- Gebieten anliegenden Spannungen angepaßt. Allgemein gilt, daß bei einem n-Kanal-Transistor die p-dotierte Wanne bzw. das
Substrat, in dem er ausgebildet ist, höchstens auf dem niedrigsten am Transistor während des Betriebs anliegenden Potential liegen darf, um Leckströme zwischen der Wanne und dem entsprechenden Source-/Drain-Gebiet zu verhindern. Außerdem gilt, daß bei einem p-Kanal-Transistor die Wanne bzw. das
Substrat mindestens mit dem höchsten während des Betriebs anliegenden Potential verbunden werden muß, da auch hier an- dernfalls ein Leckstrom über die durch das entsprechende Source-/Draιn-Gebιet und die Wanne gebildete pn-Diode fließt, Die Potentiale werden entsprechend den genannten Grenzwerten gewählt, um die Gate-Wannen-Spannungen möglichst gering zu halten und das Gateoxid nicht zu stark zu belasten.
Figur 3 zeigt den rechten Teil der Figur 2 m einer Draufsicht. Die Dram-/Source-Gebιete des n-Kanal-Transistors Tl sind links und rechts von seinem Gate angeordnet. Der n- Kanal-Transistor Tl ist m der p-Wanne ausgebildet, die von der n-Wanne 20 m Form eines n-Wannen-Rmges umgeben ist. Letztere trennt die p-Wanne 10 nach vier vier Seiten vom p- Substrat 1. Zur Isolierung der p-Wanne 10 nach unten dient die vergrabene Schicht 22, die m Figur 3 nicht sichtbar ist.

Claims

Patentansprüche
1. Integrierte Schaltung
- mit einem Substrat (1) eines ersten Dotierungstyps (p) , - mit einem ersten dotierten Bereich (10) des ersten Dotierungstyps (p) und mit einem zweiten dotierten Bereich (20) eines zweiten Dotierungstyps (n) , die im Substrat (1) an¬ geordnet sind,
- mit einem ersten Transistor (Tl) eines ersten Leitungs- typs, dessen steuerbare Strecke im ersten dotierten Bereich (10) ausgebildet ist, und mit einem zweiten Transistor (T2) eines zweiten Leitungstyps, dessen steuerbare Strecke im zweiten dotierten Bereich (20) ausgebildet ist, - dessen zweiter dotierter Bereich (20) einen Teilbereich aufweist, der zwischen dem ersten dotierten Bereich (10) und dem Substrat (1) m einer Weise angeordnet ist, daß er beide voneinander trennt.
2. Integrierte Schaltung nach Anspruch 1, bei der wahrend ihres Betriebes
- das Substrat (1) ein erstes Potential (Masse) aufweist, zwischen dem ersten dotierten Bereich (10) und dem Substrat (1) eine erste Spannung (-2V) anliegt, - und zwischen dem zweiten dotierten Bereich (20) und dem
Substrat (1) eine zweite Spannung (3V) anliegt, die entgegengesetztes Vorzeichen zur ersten Spannung hat.
PCT/DE2000/000591 1999-03-23 2000-03-01 Integrierte schaltung mit zwei transistoren unterschiedlichen leitungstyps WO2000057475A1 (de)

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