JP2830635B2 - 半導体駆動装置 - Google Patents
半導体駆動装置Info
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- JP2830635B2 JP2830635B2 JP4208673A JP20867392A JP2830635B2 JP 2830635 B2 JP2830635 B2 JP 2830635B2 JP 4208673 A JP4208673 A JP 4208673A JP 20867392 A JP20867392 A JP 20867392A JP 2830635 B2 JP2830635 B2 JP 2830635B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体駆動装置に関
し、特にプラズマディスプレイパネル（以下ＰＤＰと称
す）、エレクトロルミネセンス等を高電圧で複数の電圧
値で駆動する高耐圧集積回路（以下高耐圧ＩＣと称す）
に関する。
し、特にプラズマディスプレイパネル（以下ＰＤＰと称
す）、エレクトロルミネセンス等を高電圧で複数の電圧
値で駆動する高耐圧集積回路（以下高耐圧ＩＣと称す）
に関する。
【０００２】
【従来の技術】従来、この種の高耐圧ＩＣは図６（ａ）
に一例を示すように、シフトレジスタ５１，ラッチ５
２，ＡＮＤ回路５３，ＥＸ−ＯＲ回路５４からなる５Ｖ
系のロジック回路と、５Ｖ振幅から高電圧振幅を得るレ
ベル変換回路および必要な電流を得るための出力回路か
らなる高耐圧回路５５とを有している（例えば、Ｍ．Ｎ
ＡＫＡＮＯ ｅｔ ａｌ．，“Ｆｕｌｌ−Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｄｒｉｖ
ｅｒ ＩＣｓ ｆｏｒ Ｆｌａｔ ＤｉｓｐｌａｙＰａ
ｎｅｌｓ”，ＮＥＣ Ｒ＆Ｄ ＮＯ．９４，ｐｐ２９−
３６，Ｊｕｌｙ １９８９）。図６（ｂ）は高耐圧回路
の一例である。この種の高耐圧ＩＣは通常３２〜６４ビ
ット程度の出力を持ち、制御回路から送られてくる５Ｖ
系の信号をＰＤＰ等の駆動に必要な数１０〜３００Ｖ程
度の高電圧信号に変換している。
に一例を示すように、シフトレジスタ５１，ラッチ５
２，ＡＮＤ回路５３，ＥＸ−ＯＲ回路５４からなる５Ｖ
系のロジック回路と、５Ｖ振幅から高電圧振幅を得るレ
ベル変換回路および必要な電流を得るための出力回路か
らなる高耐圧回路５５とを有している（例えば、Ｍ．Ｎ
ＡＫＡＮＯ ｅｔ ａｌ．，“Ｆｕｌｌ−Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｄｒｉｖ
ｅｒ ＩＣｓ ｆｏｒ Ｆｌａｔ ＤｉｓｐｌａｙＰａ
ｎｅｌｓ”，ＮＥＣ Ｒ＆Ｄ ＮＯ．９４，ｐｐ２９−
３６，Ｊｕｌｙ １９８９）。図６（ｂ）は高耐圧回路
の一例である。この種の高耐圧ＩＣは通常３２〜６４ビ
ット程度の出力を持ち、制御回路から送られてくる５Ｖ
系の信号をＰＤＰ等の駆動に必要な数１０〜３００Ｖ程
度の高電圧信号に変換している。
【０００３】図７にこの種の高耐圧ＩＣの縦断面図を示
す。Ｐ型半導体基板２１上にフォトリソグラフィ技術、
不純物拡散技術等を用いて各層を形成していく。低耐圧
ＣＭＯＳ２７は、５Ｖ系のロジックに使用するため高い
耐圧は必要とせず、逆に高集積化が要求されるため、比
較的接合深さの浅いＰ型ウェル２３，Ｎ型ウェル２４を
使用する。高耐圧ＰＭＯＳ２５は、高い耐圧を必要とす
るため比較的接合の深いＮ型ウェル２２中に形成する。
さらに、ドレイン接合耐圧を高くするために、低濃度Ｐ
- 層２９を設けている。さらにドレイン接合耐圧を高く
するために、低濃度Ｐ- 層２９を設けている。さらにレ
ベル変換部及び出力部の回路動作上高耐圧ＰＭＯＳのゲ
ートには高電圧がかかるため、２０００〜５０００オン
グストローム程度の厚いゲート酸化膜２８を用いてゲー
ト耐圧を上げている。高耐圧ＮＭＯＳ２６は、回路動作
上接地電位を基準としているため、Ｐ型半導体基板２１
中に形成し、上と同じ理由で低濃度Ｎ- 層３０を用いて
いる。
す。Ｐ型半導体基板２１上にフォトリソグラフィ技術、
不純物拡散技術等を用いて各層を形成していく。低耐圧
ＣＭＯＳ２７は、５Ｖ系のロジックに使用するため高い
耐圧は必要とせず、逆に高集積化が要求されるため、比
較的接合深さの浅いＰ型ウェル２３，Ｎ型ウェル２４を
使用する。高耐圧ＰＭＯＳ２５は、高い耐圧を必要とす
るため比較的接合の深いＮ型ウェル２２中に形成する。
さらに、ドレイン接合耐圧を高くするために、低濃度Ｐ
- 層２９を設けている。さらにドレイン接合耐圧を高く
するために、低濃度Ｐ- 層２９を設けている。さらにレ
ベル変換部及び出力部の回路動作上高耐圧ＰＭＯＳのゲ
ートには高電圧がかかるため、２０００〜５０００オン
グストローム程度の厚いゲート酸化膜２８を用いてゲー
ト耐圧を上げている。高耐圧ＮＭＯＳ２６は、回路動作
上接地電位を基準としているため、Ｐ型半導体基板２１
中に形成し、上と同じ理由で低濃度Ｎ- 層３０を用いて
いる。
【０００４】
【発明が解決しようとする課題】この従来の高耐圧ＩＣ
では、通常３２〜６４ビットある各出力にレベル変換回
路を使用しており、この部分の消費電力が大きなものに
なっていた。レベル変換部の各ＭＯＳＦＥＴのゲート電
極，ドレイン電極につながる寄生容量をＣｐとすると、
このＣｐの充放電による消費電力は駆動周波数をｆ、駆
動電圧をＶｏ、出力数をｎビットとするとｎｆＣｐＶｏ
2 となる。従って、多出力になるほど駆動電圧が高いほ
どこの消費電力は顕著になる。さらに近年開発されてい
るＡＣ型カラーＰＤＰでは、放電状態の書き込み、維
持、消去に図３のような複数の電圧レベルのパルスを用
いる。この場合電圧レベルは４個であり、その内の１つ
を基準にとると各出力当り３個のレベル変換器を必要と
するため上記の消費電力は３倍となり甚だ大きいものと
なる。
では、通常３２〜６４ビットある各出力にレベル変換回
路を使用しており、この部分の消費電力が大きなものに
なっていた。レベル変換部の各ＭＯＳＦＥＴのゲート電
極，ドレイン電極につながる寄生容量をＣｐとすると、
このＣｐの充放電による消費電力は駆動周波数をｆ、駆
動電圧をＶｏ、出力数をｎビットとするとｎｆＣｐＶｏ
2 となる。従って、多出力になるほど駆動電圧が高いほ
どこの消費電力は顕著になる。さらに近年開発されてい
るＡＣ型カラーＰＤＰでは、放電状態の書き込み、維
持、消去に図３のような複数の電圧レベルのパルスを用
いる。この場合電圧レベルは４個であり、その内の１つ
を基準にとると各出力当り３個のレベル変換器を必要と
するため上記の消費電力は３倍となり甚だ大きいものと
なる。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
に形成された複数の電圧値を発生する半導体駆動装置に
おいて、前記複数の電圧値ごとに一導電型分離層とその
中に回路を備えている。また、前記一導電型分離層に設
けられた回路の前段に、ある電圧値からその分離層電位
それぞれにレベル変換するレベル変換器を備えている。
また、前記一導電型分離層に設けられた回路の後段に、
前記複数の電圧値それぞれを基準とする複数のシンク電
流駆動型のトランジスタを備えている。また前記一導電
型分離層に設けらた回路の後段に、前記複数の電圧値そ
れぞれを基準とする複数のソース電流駆動型のトランジ
スタを備えている。また、前記一導電型分離層に設けら
れた回路の後段に、前記複数の電圧値それぞれを基準と
する複数の双方向駆動型のトランジスタを備えている。
また、前記一導電型分離層に設けられた回路に電源を供
給する電圧発生回路を備えている。
に形成された複数の電圧値を発生する半導体駆動装置に
おいて、前記複数の電圧値ごとに一導電型分離層とその
中に回路を備えている。また、前記一導電型分離層に設
けられた回路の前段に、ある電圧値からその分離層電位
それぞれにレベル変換するレベル変換器を備えている。
また、前記一導電型分離層に設けられた回路の後段に、
前記複数の電圧値それぞれを基準とする複数のシンク電
流駆動型のトランジスタを備えている。また前記一導電
型分離層に設けらた回路の後段に、前記複数の電圧値そ
れぞれを基準とする複数のソース電流駆動型のトランジ
スタを備えている。また、前記一導電型分離層に設けら
れた回路の後段に、前記複数の電圧値それぞれを基準と
する複数の双方向駆動型のトランジスタを備えている。
また、前記一導電型分離層に設けられた回路に電源を供
給する電圧発生回路を備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図５はそれ
を半導体基板上に形成した縦断面図の一部である。この
高耐圧ＩＣは図３のように０，Ｖ1 ，Ｖ2 ，Ｖ3 の４値
の電圧値を発生する。各電圧値ごとに５Ｖ系のロジック
回路を持っており、異った電圧レベルで動作するためそ
れぞれ独自の一導電型分離層を持たせる。図５のＮ型ウ
ェル１２が５Ｖ系ロジック１の分離層，Ｎ型ウェル１４
が５Ｖ系ロジック２の分離層に相当する。その他の分離
層はここでは省略している。この例では０Ｖを入力信号
の基準にとっているため、Ｖ1 ，Ｖ2 ，Ｖ3 の５Ｖ系ロ
ジックの前段にレベル変換器５〜７を設けてある。
る。図１は本発明の一実施例のブロック図、図５はそれ
を半導体基板上に形成した縦断面図の一部である。この
高耐圧ＩＣは図３のように０，Ｖ1 ，Ｖ2 ，Ｖ3 の４値
の電圧値を発生する。各電圧値ごとに５Ｖ系のロジック
回路を持っており、異った電圧レベルで動作するためそ
れぞれ独自の一導電型分離層を持たせる。図５のＮ型ウ
ェル１２が５Ｖ系ロジック１の分離層，Ｎ型ウェル１４
が５Ｖ系ロジック２の分離層に相当する。その他の分離
層はここでは省略している。この例では０Ｖを入力信号
の基準にとっているため、Ｖ1 ，Ｖ2 ，Ｖ3 の５Ｖ系ロ
ジックの前段にレベル変換器５〜７を設けてある。
【０００７】図２はレベル変換器の一例である。入力８
に０Ｖが入力されるとトランジスタＭ４はオフとなりト
ランジスタＭ５がオンとなる。するとコンパレータ１０
の＋入力が引き上げられＶ＋５Ｖが変換出力９から出力
される。５Ｖ系ロジックの後段には、実際にＰＤＰ等の
駆動する出力トランジスタＭｏ〜Ｍ３を持つ。Ｍｏはソ
ース電流（流れ出し電流）を得るためにＰチャネル型Ｍ
ＯＳＦＥＴ（ＰＭＯＳ）を用いている。Ｍ1 〜Ｍ3 はシ
ンク電流（流れ込み電流）を得るためにＮチャネル型Ｍ
ＯＳＦＥＴ（ＮＭＯＳ）を用いている。これらは、図３
のような駆動波形を得るために必然的に選択される。ソ
ース電流，シンク電流両方を得たい場合は図４に一例を
示すＮチャネル型ＭＯＳＦＥＴを２個使用した双方向性
スイッチを用いる。これら出力トランジスタのゲート端
子と５Ｖ系ロジックの間には従来のようなレベル変換器
は必要としない。なぜなら、各５Ｖ系ロジックの前段で
既にレベル変換しているからである。各５Ｖ系ロジック
には５Ｖ電源が必要となる。外部から供給することも可
能だが、外部電源数が増加するためＩＣ内部で発生させ
ている。バンドギャップリファレンス等を用いて高精度
の電圧源は容易に作れる。
に０Ｖが入力されるとトランジスタＭ４はオフとなりト
ランジスタＭ５がオンとなる。するとコンパレータ１０
の＋入力が引き上げられＶ＋５Ｖが変換出力９から出力
される。５Ｖ系ロジックの後段には、実際にＰＤＰ等の
駆動する出力トランジスタＭｏ〜Ｍ３を持つ。Ｍｏはソ
ース電流（流れ出し電流）を得るためにＰチャネル型Ｍ
ＯＳＦＥＴ（ＰＭＯＳ）を用いている。Ｍ1 〜Ｍ3 はシ
ンク電流（流れ込み電流）を得るためにＮチャネル型Ｍ
ＯＳＦＥＴ（ＮＭＯＳ）を用いている。これらは、図３
のような駆動波形を得るために必然的に選択される。ソ
ース電流，シンク電流両方を得たい場合は図４に一例を
示すＮチャネル型ＭＯＳＦＥＴを２個使用した双方向性
スイッチを用いる。これら出力トランジスタのゲート端
子と５Ｖ系ロジックの間には従来のようなレベル変換器
は必要としない。なぜなら、各５Ｖ系ロジックの前段で
既にレベル変換しているからである。各５Ｖ系ロジック
には５Ｖ電源が必要となる。外部から供給することも可
能だが、外部電源数が増加するためＩＣ内部で発生させ
ている。バンドギャップリファレンス等を用いて高精度
の電圧源は容易に作れる。
【０００８】図１は１出力のみの図となっているが、各
５Ｖ系ロジックに出力トランジスタを付け加えれば３２
〜６４出力又はそれ以上の多出力が可能となる。その場
合高耐圧ＩＣの消費電力の大きな割合を占めるレベル変
換器を増やす必要はなく、４電圧レベルの場合で出力数
に関係なく３個で済む。
５Ｖ系ロジックに出力トランジスタを付け加えれば３２
〜６４出力又はそれ以上の多出力が可能となる。その場
合高耐圧ＩＣの消費電力の大きな割合を占めるレベル変
換器を増やす必要はなく、４電圧レベルの場合で出力数
に関係なく３個で済む。
【０００９】
【発明の効果】以上説明したように本発明の高耐圧ＩＣ
は、複数の電圧を発生させるその各電圧ごとに一導電型
分離層を設け、その中に５Ｖ系ロジックを形成し、その
５Ｖ系ロジックによって直接出力トランジスタを駆動す
ることで今まで大きな電力を消費していたレベル変換器
を大幅に減らすことができる。４つの電圧を発生させる
高耐圧ＩＣを例にとると、出力数ｎの場合従来技術では
３ｎ個のレベル変換器を必要としたのに対し、本発明は
３個で済む。耐圧２００Ｖの高耐圧ＩＣでは、レベル変
換器に存在する寄生容量Ｃｐは１個当り３０ｐＦ程度に
なる。出力数ｎ＝６４、駆動周波数ｆ＝１００ＫＨｚで
は上記従来技術の３ｎ個のレベル変換器で３ｎｆＣｐＶ
2 ≒２３Ｗとなり実現困難であるが、本発明では０．３
６Ｗとなり極めて小電力で実現できる。
は、複数の電圧を発生させるその各電圧ごとに一導電型
分離層を設け、その中に５Ｖ系ロジックを形成し、その
５Ｖ系ロジックによって直接出力トランジスタを駆動す
ることで今まで大きな電力を消費していたレベル変換器
を大幅に減らすことができる。４つの電圧を発生させる
高耐圧ＩＣを例にとると、出力数ｎの場合従来技術では
３ｎ個のレベル変換器を必要としたのに対し、本発明は
３個で済む。耐圧２００Ｖの高耐圧ＩＣでは、レベル変
換器に存在する寄生容量Ｃｐは１個当り３０ｐＦ程度に
なる。出力数ｎ＝６４、駆動周波数ｆ＝１００ＫＨｚで
は上記従来技術の３ｎ個のレベル変換器で３ｎｆＣｐＶ
2 ≒２３Ｗとなり実現困難であるが、本発明では０．３
６Ｗとなり極めて小電力で実現できる。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示したレベル変換器の回路図である。
【図３】図１に示した実施例のタイミング図である。
【図４】本発明の一実施例に用いることができる双方向
性スイッチのブロック図である。
性スイッチのブロック図である。
【図５】本発明の一実施例のＩＣペレットの縦断面図で
ある。
ある。
【図６】（ａ）は従来技術のブロック図、（ｂ）はその
高耐圧回路図である。
高耐圧回路図である。
【図７】従来技術のＩＣペレットの縦断面図である。
１，２，３，４ ５Ｖ系ロジック ５，６，７ レベル変換器 Ｍ0 〜Ｍ5 トランジスタ １１，２１ Ｐ型半導体基板 １２，１３，１４，２２，２４ Ｎ型ウェル １５，２３ Ｐ型ウェル １７，２５ 高耐圧ＰＭＯＳ １８，２０，２７ 低耐圧ＣＭＯＳ １９，２６ 高耐圧ＮＭＯＳ ２８ 厚いゲート酸化膜 ２９ 低濃度Ｐ- 層 ３０ 低濃度Ｎ- 層 ５１ シフトレジスタ ５２ ラッチ ５３ ＡＮＤ回路 ５４ ＥＸ−ＯＲ回路 ５５ 高耐圧回路
フロントページの続き (56)参考文献 特開 昭64−31438（ＪＰ，Ａ) 特開 昭62−274761（ＪＰ，Ａ) 特開 昭63−108769（ＪＰ，Ａ) 特開 平４−27159（ＪＰ，Ａ) 特開 昭53−81092（ＪＰ，Ａ) 特開 平２−210688（ＪＰ，Ａ) 特開 昭62−119960（ＪＰ，Ａ) 特開 昭63−37144（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (4)
- 【請求項１】 半導体基板上に形成された複数の電圧値
を発生する半導体駆動装置において、前記複数の電圧値
ごとに、一導電型分離層とその中に回路を設け、かつ前
記一導電型分離層に設けられた回路の前段に、ある電圧
値からその分離層電位それぞれにレベル変換するレベル
変換器を持つことを特徴とする半導体駆動装置。 - 【請求項２】 前記一導電型分離層に設けられた回路の
後段に、前記複数の電圧値それぞれを基準とする複数の
シンク電流駆動型のトランジスタを持つことを特徴とす
る請求項１記載の半導体駆動装置。 - 【請求項３】 前記一導電型分離層に設けられた回路の
後段に、前記複数の電圧値それぞれを基準とする複数の
ソース電流駆動型のトランジスタを持つことを特徴とす
る請求項１記載の半導体駆動装置。 - 【請求項４】 前記一導電型分離層に設けられた回路の
後段に、前記複数の電圧値それぞれを基準とする複数の
双方向駆動型のトランジスタを持つことを特徴とする請
求項１記載の半導体駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208673A JP2830635B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208673A JP2830635B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661429A JPH0661429A (ja) | 1994-03-04 |
| JP2830635B2 true JP2830635B2 (ja) | 1998-12-02 |
Family
ID=16560168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208673A Expired - Fee Related JP2830635B2 (ja) | 1992-08-05 | 1992-08-05 | 半導体駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830635B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0237050B1 (en) * | 1986-03-14 | 1990-06-13 | Sharp Kabushiki Kaisha | Copy storing tray |
| WO1999026290A1 (fr) * | 1997-11-13 | 1999-05-27 | Seiko Epson Corporation | Semiconducteur integre, detecteur d'etat de fonctionnement, et materiel electronique |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274761A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 集積回路装置 |
| JPH069017B2 (ja) * | 1986-10-25 | 1994-02-02 | 富士通テン株式会社 | 電源回路用半導体集積回路 |
| JPS6431438A (en) * | 1987-07-28 | 1989-02-01 | Seiko Epson Corp | Plural power supply voltages corresponding gate array device |
-
1992
- 1992-08-05 JP JP4208673A patent/JP2830635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661429A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |
|
| LAPS | Cancellation because of no payment of annual fees |