JP2000312004A

JP2000312004A - 低消費電力論理機能回路

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Publication number: JP2000312004A
Application number: JP11119651A
Authority: JP
Inventors: Masami Hashimoto; 正美橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-04-27
Filing date: 1999-04-27
Publication date: 2000-11-07

Abstract

(57)【要約】【課題】従来のＳＯＩ基板を用いた集積回路の論理回路
は広範囲に電源電圧変動する場合に、低電圧側で停止し
やすい回路であるか、もしくは低電圧動作に強くとも高
電圧側でリーク電流が生じる回路であるか、もしくは消
費電力と素子効率の悪い回路であって、電源電圧が大き
く変動する電源の場合に広範囲で低消費電力に適した回
路方式がないという課題があった。【解決手段】高電圧に適したＦＢＭＯＳ方式の第１論理
機能回路と低電圧に適したＤＴＭＯＳ方式の第２論理機
能回路を設け、かつ電源電圧検出回路と、高電位でも低
電位でも動作するＭＴＭＯＳ方式の切替制御回路によっ
て電源電圧の高低によって第１，第２論理機能回路を切
り替えるようにした。【効果】電源電圧が高低いずれであっても、電力消費が
少なく、かつ低電圧でも動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は埋め込み酸化膜層を
有するシリコン・オン・インシュレータ（以下ＳＯＩと
略す）基板を用いた半導体集積回路、特に絶縁ゲート電
界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用
いた集積回路の低消費電力化の技術に関わる。殊に有限
なエネルギー源が消耗するとともに電圧が減少する電源
を用いた集積回路の構成に関する。

【０００２】

【従来の技術】従来の集積回路において、論理機能回路
の低消費電力化を図る技法として、様々な方法がある。
相補型ＭＯＳＦＥＴ（以下ＣＭＯＳと略す）回路の消費
電力は簡易的にはｆＣＶ²で表される。ここでｆは動作
周波数であり、Ｃは信号が変化する箇所の寄生静電容量
であり、Ｖは電源電圧である。前記の式が消費電力を簡
易的に表現しており、これらの各要素を小さくすれば論
理機能回路の消費電力は低減することができる。そこで
寄生静電容量Ｃを低減する有力な方法として埋め込み酸
化膜層を有するＳＯＩ基板を集積回路に用いることが広
まって来た。ＳＯＩ基板を用いた集積回路のＭＯＳＦＥ
Ｔの断面の構造を図８に示す。

【０００３】図８において、８６は二酸化珪素からなる
埋め込み絶縁膜層である。絶縁膜層があるためにドレイ
ン電極８３やゲート電極８１と基板８７との間の寄生静
電容量は通常バルクの場合に比較して著しく少なくな
り、論理機能回路として動作する際の充放電による消費
電力が低減する。したがって、反転回路（以下インバー
タ回路と略す）例で説明すれば、図７のように従来の通
常バルクと同様のＣＭＯＳインバータ回路をＳＯＩ基板
の上で構成しただけでも、ドレイン電極の拡散層による
ジャンクション容量が減少し、低消費電力となった。

【０００４】また、図４に示すようにＣＭＯＳインバー
タ回路を構成する各Ｐ、ＮのＭＯＳＦＥＴのボディ電位
をフローティング状態（以下ＦＢＭＯＳと略す）として
電位を固定せずに使用した場合はゲート電極の寄生静電
容量は更に減少し、低消費電力となった。以上が寄生静
電容量を減らして低消費電力を図った従来例である。

【０００５】さて、次に電源電圧Ｖを小さくして論理機
能回路の消費電力の低減を図った従来例を挙げる。

【０００６】図５はＳＯＩ基板を用いたＭＯＳＦＥＴに
おいてゲート電極とボディ電位を接続して用いた動的し
きい値ＭＯＳＦＥＴ（以下ＤＴＭＯＳと略す）の構成を
示している。ゲート電極にＭＯＳＦＥＴをオン（ＯＮ）
させる電位を加えたときボディ電位もゲート電極と同電
位になるので、通常のＭＯＳＦＥＴの使い方であるボデ
ィはソース電極と同電位の場合に比較してバックゲート
効果により実効的なスレッショルド電圧（しきい値電
圧）は低くなり、よりオンしやすくなって、低電圧で動
作させることが出来る。なお、図５において、ゲート電
極にオフ（ＯＦＦ）する電位を与えた場合はボディ電位
はソース電極と同電位となるのでバックゲート効果は消
え従来と同様のスレッショルド電圧になるのでオフ時に
リーク電流（漏洩電流）は流れない。以上より、実効的
に低スレッショルド電圧が実現できるので電源電圧を低
くすることが出来て、消費電力を低減する方法である。

【０００７】また、図６はＳＯＩ基板を用いたＭＯＳＦ
ＥＴにおいて逆方向ダイオード手段を介してゲート電極
とボディ電位を接続して用いた可変しきい値ＭＯＳＦＥ
Ｔ（以下ＭＴＭＯＳと略す）の構成を示している。この
ＭＴＭＯＳ方式はＤＴＭＯＳ方式と同様に実効的に低ス
レッショルド電圧が実現できるので電源電圧を低くする
ことが出来て、消費電力を低減する方法であり、かつ電
源電圧が高くなった場合にも順方向ダイオードによるリ
ーク電流が防止できるのでＤＴＭＯＳよりも広い電源電
圧範囲で使用できる方式である。以上のようにＳＯＩ基
板を用いることにより、寄生静電容量を減らし、かつボ
ディ電位を制御することにより、実効的に低スレッショ
ルド電圧となる構成として、電源電圧を下げ、低消費電
力としていた。

【０００８】

【発明が解決しようとする課題】さて、電源電圧が一定
であれば従来例の方式はそれぞれ、有効な方式である。
つまり、図４のＦＢＭＯＳ方式は電源電圧が高く一定の
場合には寄生静電容量が減った分だけ低消費電力とな
る。しかしながら、非常に低い電源電圧の場合にはスレ
ッショルド電圧が必ずしも低くないのでＤＴＭＯＳ方式
やＭＴＭＯＳ方式に比較して低電圧動作は不十分であ
る。したがって低電圧にして更に低消費電力化を図る手
法がとれない欠点がある。

【０００９】また、図５のＤＴＭＯＳ方式を用いた回路
方式は電源電圧が低い場合には非常に有効な方式である
が、逆に電源電圧が高くなるとゲート電極とボディを接
続しているため、ＭＯＳＦＥＴをオンさせる電位をゲー
ト電極に与えると、ゲート電極からボディ、そしてソー
ス電極という経路に順方向ダイオードが存在し、それを
介してリーク電流が流れてしまうという課題がある。

【００１０】また、図６のＭＴＭＯＳ方式を用いた回路
は前述したＤＴＭＯＳを高い電源電圧で用いた際のリー
ク電流を防ぐためにゲート電極とボディを逆方向ダイオ
ード手段６５、６６を介して接続している。このため実
効的に低いスレッショルド電圧が実現するので低電圧で
使用できる、とともに電源が高い電圧になっても前述し
たリーク電流が流れない特徴をもつ回路方式である。し
かし逆方向ダイオード手段を有するためレイアウトパタ
ーン面積は大きくなり、ゲート電極に付随する寄生静電
容量が増加しているので、低い電圧においてはＤＴＭＯ
Ｓ方式より消費電力が増加し、また高い電圧ではＦＢＭ
ＯＳ方式より消費電力が増加するという課題がある。

【００１１】以上、従来においてもそれぞれ低電力化の
手法はあるものの、電源電圧がある程度高い電圧から消
耗して低い電圧まで変化するような用途では必ずしも最
良でも万能な方法でもない。つまり、具体的には消耗す
る電池やコンデンサやゼンマイから発生させた電源にお
いては初期は比較的高い電源電圧があり、そして次第に
エネルギーが消耗されるにつれ、電源電圧が低下するよ
うな場合であって、かつ限られたエネルギー源を可能な
限り有効に使いきる場合にはまだ、無駄の多い方式であ
った。

【００１２】そこで本発明はこのような課題・問題点を
解決するもので、その目的とするところは有限、かつエ
ネルギーが消耗するにつれ、電源電圧が変動、減少して
いく電源において、電源電圧が高い間においても、消耗
して低い電圧になった場合においても、それぞれの領域
で低消費電力で動作し、かつエネルギーが消耗しつくす
極限の低電圧までも動作する低消費電力の論理機能回路
を提供することである。

【００１３】

【課題を解決するための手段】本発明の低消費電力論理
機能回路はＳＯＩ基板上に形成し、ＦＢＭＯＳ方式で構
成された第１論理機能回路と、それと等価の論理機能を
持つＤＴＭＯＳ方式で構成させた第２論理機能回路と、
電源電圧を検出する電源電圧検出回路と、この電源電圧
検出回路の信号によって第１論理機能回路と第２論理機
能回路を切り替えるＭＴＭＯＳ方式で構成された切替制
御回路からなることを特徴とする。

【００１４】

【作用】本発明の上記の構成によれば、ＳＯＩ基板上に
構成しているので、寄生静電容量が少なく消費電力が低
減される。

【００１５】また、電源電圧検出回路と切替制御回路に
より、電源電圧が高い場合にはＦＢＭＯＳ方式の第１論
理機能回路が動作し、第２論理機能回路は停止するの
で、高い電圧では余計なレイアウトパターンがなく寄生
静電容量が少ない第１論理機能回路が、より少ない消費
電力で動作する。また、電源エネルギーが消耗して低い
電源電圧となった場合には第２論理機能回路が動作し、
第１論理機能回路は停止するので、第２論理機能回路は
低スレッショルド電圧で非常に低い電源電圧でも動作を
つづけ、電源エネルギーが消耗しつくすまで有効に動作
する。

【００１６】また、切替制御回路はＭＴＭＯＳ回路方式
であるので電源が高い場合でも低い場合でもリーク電流
が流れることなく、確実に動作をする。なお、切替制御
回路はＭＴＭＯＳ回路方式であるのでＤＴＭＯＳ方式に
比較してレイアウトパターンはやや無駄が多く、かつ低
電圧時における消費電力はやや大きいが、切替制御の役
目をする回路に限定して使用するので、回路規模は小さ
く、総合的には最も消費電力が少ない、あるいは有効に
消費する論理機能回路となる。

【００１７】

【発明の実施の形態】以下、実施例により本発明の詳細
を示す。

【００１８】図１は本発明の実施例を示す回路ブロック
図である。図１において１はＦＢＭＯＳ方式によって構
成された第１論理機能回路である。なお、ＦＢＭＯＳ方
式とは図４のインバータ回路の例に示すごとく、図４の
インバータ回路を構成するＰ型ＭＯＳＦＥＴ４１やＮ型
ＭＯＳＦＥＴ４２のようにＭＯＳＦＥＴのボディ（通常
バルクのＭＯＳＦＥＴの基板に相当する）の電位を浮い
た状態（フローティング状態）として電位を固定しない
方式である。Ｐ型ＭＯＳＦＥＴ４１のソース電極は正極
の電源＋ＶDDに接続され、Ｎ型ＭＯＳＦＥＴ４２のソー
ス電極は負極の電源−ＶSSに接続され、Ｐ型ＭＯＳＦＥ
Ｔ４１とＮ型ＭＯＳＦＥＴ４２のゲート電極とドレイン
電極は互いにそれぞれ接続されていて、通常バルクのＣ
ＭＯＳ回路と同様にインバータ回路を構成している。し
かし、ボディ電位はＰ型ＭＯＳＦＥＴ４１もＮ型ＭＯＳ
ＦＥＴ４２もフローティング状態である。したがってＭ
ＯＳＦＥＴのスレッショルド電圧は動作状態において微
妙に変動するが、単なるロジック回路の機能としては支
障のない程度である。このときゲート電極４３から見た
寄生静電容量はボディが固定されている状態よりは小さ
くなる。

【００１９】この理由を図８でさらに詳しく説明する。
図８はＳＯＩ基板でＭＯＳＦＥＴを構成した断面図であ
る。図８において８１はポリシリコンによるゲート電
極、８２はＮ⁺拡散層によるソース電極、８３はＮ⁺拡散
層によるドレイン電極、８４は二酸化珪素によるゲート
膜、８５はボディ（通常バルクのＭＯＳＦＥＴの基板に
相当する）である。また、８６は二酸化珪素の埋め込み
酸化膜層、８７はシリコンによる基板である。さて、ゲ
ート電極８１の寄生静電容量は主としてゲート膜８４を
介してホディ８５との間によるキャパシタであるが、ホ
ディをＦＢＭＯＳとしてフローティング状態として用い
れば、ボディ８５は電位的には当然のごとく、どことも
接続されていない。したがって埋め込み酸化膜層８６を
介したボディ８５と基板８７の間に存在するキャパシタ
と前述したゲート膜８４を介したゲート電極８１とボデ
ィ８５の間に存在するキャパシタの直列接続として合成
されたキャパシタの静電容量がゲート電極８１と基板８
７の間に存在する寄生静電容量となる。この寄生静電容
量がゲート電極８１の主とする寄生静電容量となる。こ
の寄生静電容量は前述したように直列接続の関係となっ
ており、かつゲート膜８４の厚さに比較して埋め込み酸
化膜８６の厚みは通常１０倍以上厚いので、静電容量の
値は非常に小さくなる。したがってボディをフローティ
ング状態にするとホディ電位を固定した場合に比較して
ゲート電極の寄生静電容量は非常に小さくなり、動作に
よる充放電電流による消費電力は少なくすることが出来
る。なお、ここではＮ型ＭＯＳＦＥＴの場合で説明した
が、Ｐ型ＭＯＳＦＥＴの場合でもほぼ同様である。ま
た、ＦＢＭＯＳ方式の場合、ボディ電位をとるための余
計な構成を必要としないのでレイアウトパターンが簡
単、効率的で占有面積は小さくて済む。なお、第１論理
機能回路において回路構成はインバータ回路のみなら
ず、非論理積回路（以下ＮＡＮＤ回路と略す）、非論理
和回路（以下ＮＯＲ回路と略す）など一般の論理回路を
含めて構成している。ただし、その構成するＭＯＳＦＥ
Ｔのボディ電位はすべてフローティング状態で構成して
いる。

【００２０】さて、図１にもどる。図１において２はＤ
ＴＭＯＳ方式によって構成された第２論理機能回路であ
る。該第２論理機能回路２は論理機能としては前記第１
論理機能回路１と等価の機能を有している。第２論理機
能回路２と第１論理機能回路１の違いは第１論理機能回
路１がＦＢＭＯＳで構成されているのに対し、第２論理
機能回路２はＤＴＭＯＳで構成されていることである。

【００２１】ここでＤＴＭＯＳ方式を図５のインバータ
回路を例として説明する。図５においてＰ型ＭＯＳＦＥ
Ｔ５１のソース電極は正極の電源＋ＶDDに接続され、Ｎ
型ＭＯＳＦＥＴ５２のソース電極は負極の電源−ＶSSに
接続され、Ｐ型ＭＯＳＦＥＴ５１とＮ型ＭＯＳＦＥＴ５
２のゲート電極とドレイン電極は互いにそれぞれ接続さ
れていて、通常バルクのＣＭＯＳ回路と同様にインバー
タ回路を構成している。そしてボディ電位はＰ型ＭＯＳ
ＦＥＴ５１もＮ型ＭＯＳＦＥＴ５２もともにそれぞれの
ゲート電極に接続されている。何故にゲート電極とボデ
ィ電位を接続するかをＮ型ＭＯＳＦＥＴ５２を例にとっ
て次に説明する。Ｎ型ＭＯＳＦＥＴ５２はゲート電極の
電位が高電位（Ｈｉｇｈ）のときオンし、低電位（ＬＯ
Ｗ）のときオフする。通常バルクで通常のＮ型ＭＯＳＦ
ＥＴの使い方としては基板電位は−ＶSSに固定している
が、図５のＮ型ＭＯＳＦＥＴ５２のボディ（基板に相
当）はゲート電極に接続されている。なお、ＳＯＩ基板
を用いているので図８のボディは二酸化珪素の絶縁膜に
より、基板から独立しており、接続したゲート電極とほ
ぼ同電位となる。さてボディ電位が−ＶSSとなるのはゲ
ート電極の電位が低電位となるオフ状態の場合である。
オンの場合はゲート電極の電位は高電位となり、かつそ
の電位がボデイの電位となる。つまり本来Ｎ型ＭＯＳＦ
ＥＴのボディ（基板）電位は−ＶSSが通常の使い方であ
るのい対し、ＤＴＭＯＳ方式ではオンのときボディ（基
板）電位は＋ＶDDとなる。したがってバックゲートバイ
アス効果により、スレッショルド電圧は低く（オンしや
すい方向）なる。したがってＤＴＭＯＳ方式をとるとオ
フ時にはリーク電流を流さないスレッショルド電圧であ
りながら、オン時にはそのスレッショルド電圧より非常
に低いスレッショルド電圧を実効的に作り出すことがで
きる。したがって、その分、より低電圧動作が可能とな
り、電源電圧を下げることができたり、また、電源が消
耗して低電圧となっても引き続き動作し続けることが可
能となる。電源電圧が低い場合には前述したように消費
電力が低下する。

【００２２】なお、ゲート電極とボディ電位を如何にと
るかの一例を図９に示す。図９はＮ型ＭＯＳＦＥＴを上
から見た平面図である。図９において、９１はポリシリ
コンによるゲート電極、９２はＮ型拡散層によるソース
電極、９３はＮ型拡散層によるドレイン電極である。ゲ
ート電極９１の直下のチャネルはボディとなっている。
９４はゲート電極のポリシリコンにコンタクトを開け、
Ｐ⁺拡散をドープしている。Ｐ型のボディはゲート電極
９１の下からコンタクトが存在するＰ⁺拡散層９４を通
りアルミでコンタクトを覆うことでゲート電極９１と接
続して同電位となる。

【００２３】また、図５に戻るが、以上がそのまま成立
するのは電源電圧がＰＮダイオードの接触電位（ダイオ
ードの順方向降下電圧）より、低い場合であって、電源
電圧が高い場合にはオン時のゲート電極が高電位のと
き、ボディ電位も高電位となるが、Ｎ型ＭＯＳＦＥＴ５
２のボディはＰ型拡散に対し、ソース電極はＮ型拡散で
−ＶSSであるので、ボディ（Ｐ）とソース電極（Ｎ）の
間にＰＮの順方向ダイオードが存在することになり、リ
ーク電流が流れてしまう。したがってＤＴＭＯＳ方式は
電源電圧がダイオードの接触電位より低い状態に限られ
る。また、以上はＮ型ＭＯＳＦＥＴの場合で説明した
が、Ｐ型ＭＯＳＦＥＴもゲート電極とボディ電位を接続
すれば同様の効果があり、低電圧動作が可能となる。か
つ、電源電圧が高い場合にはリーク電流が流れるという
同様の課題がある。また、図５ではインバータ回路の例
を示したが、ＮＡＮＤ回路やＮＯＲ回路などを含む論理
回路において、ＭＯＳＦＥＴのゲート電極とそのボディ
を接続して同電位とすればＤＴＭＯＳ方式の論理機能回
路が構成出来る。

【００２４】さて再び図１に戻る。図１において、３は
電源電圧検出回路である。この電源電圧検出回路３は電
源電圧がＦＢＭＯＳが充分動作する程、高いか、あるい
は電源エネルギーが消耗してＤＴＭＯＳの回路の方が適
するかの判断する境界の電圧を検知するものである。

【００２５】図２に電源電圧検出回路の簡単な一例を示
す。図２において、２１はＮ型ＭＯＳＦＥＴであり、２
２は抵抗手段である。この場合の抵抗手段２２は薄い濃
度の抵抗値の高い拡散層を用いている。２３はインバー
タ回路である。２４はインバータ回路２３の出力であっ
て、かつ電源電圧検出回路としての出力信号である。

【００２６】さて、抵抗２２の第１端子は＋ＶDDに接続
され、第２端子はＮ型ＭＯＳＦＥＴ２１のドレイン電極
に接続されている。Ｎ型ＭＯＳＦＥＴ２１のソース電極
は−ＶSSに接続され、ゲート電極は＋ＶDDに接続されて
いる。抵抗２２の第２端子とＮ型ＭＯＳＦＥＴのドレイ
ンの接続点の電位がインバータ回路２３に入力している
が、抵抗２２の抵抗値は電源電圧にかかわらずほぼ一定
であるのに対し、Ｎ型ＭＯＳＦＥＴ２１の等価抵抗値は
電源電圧が高い場合には小さく、電源電圧が低くなると
大きくなる。したがって抵抗２２とＮ型ＭＯＳＦＥＴ２
１の接続点の電位は電源電圧が高いと−ＶSS側に振れ、
電源電圧が低いと＋ＶDD側に振れていく。したがって抵
抗２２の抵抗値と、Ｎ型ＭＯＳＦＥＴ２１のコンダクタ
ンス定数βおよびスレッショルド電圧と、インバータ回
路２３のロジックレベルを適切に設計することにより、
ＤＴＭＯＳがリーク電流を生じず、かつＦＢＭＯＳが動
作できる限界付近の電源電圧でインバータ回路２３の出
力２４が高電位から低電位へ切り替わるように設定する
ことが出来る。したがって図２はＦＢＭＯＳからＤＴＭ
ＯＳへ切り替えるに都合のよい、電源電圧検出回路とな
っていることが解る。なお、インバータ回路２３は広範
な電源電圧で動作する為に後述するＭＴＭＯＳ方式が望
ましい。

【００２７】さて図１にもどって、４は切替制御回路で
ある。この切替制御回路４は電源電圧検出回路３の電源
電圧が高いか、低いかの信号を受けて、高い場合にはＦ
ＢＭＯＳで構成されて第１論理機能回路１を動作させる
べく、かつ、第２論理機能回路２を停止すべく制御信号
や、クロック信号を供給したり、停止する制御回路の動
作をする。この切替制御回路４の実施例を図３に示し、
実際の動作を詳しく説明する。

【００２８】図３において、３０、３１はインバータ回
路である。３２、３３はＮＡＮＤ回路である。インバー
タ回路３０の入力信号３４は電源電圧検出回路の出力を
受けている。インバータ回路３１の入力はインバータ回
路３０の出力を受けている。インバータ回路３０とイン
バータ回路３１の出力信号はそれぞれ電源電圧の高低の
状態を示す信号として、出力信号３８と出力信号３９と
なっている。つまり、電源電圧が高くＦＢＭＯＳの動作
が都合の良い場合には出力信号３８は高電位、出力信号
３９は低電位となる。一方、電源電圧が低下して、ＤＴ
ＭＯＳ動作の方が良い場合には出力信号３８は低電位、
出力信号３９は高電位となる。これらの信号を用いてＦ
ＢＭＯＳ構成の第１論理機能回路を動作させるか、ＤＴ
ＭＯＳ構成の第２論理機能回路を動作させるか切替制御
する。また、図３において、３５はクロック信号の入力
でありＮＡＮＤ回路３２とＮＡＮＤ回路３３のそれぞれ
の第１入力ゲートに接続されている。また、ＮＡＮＤ回
路３２の第２入力ゲートにはインバータ回路３１の出力
が接続され、ＮＡＮＤ回路３３の第２入力ゲートには
インバータ回路３０の出力が接続されている。したがっ
て電源電圧が高い場合にはＮＡＮＤ回路３２の出力信号
３６からクロック信号が供給され、電源電圧が低い場合
にはＮＡＮＤ回路３３の出力信号３７からクロック信号
が供給される。ちなみに、出力信号３６からクロック信
号が図１のＦＢＭＯＳ構成の第１論理機能回路１に供給
され、出力信号３７からクロック信号が図１のＤＴＭＯ
Ｓ構成の第２論理機能回路２に供給される。これらは必
要なクロック信号を供給するとともに、不要な場合には
クロック信号を停止して余計な電力を消費しないように
制御する為のものである。

【００２９】なお、図３の切替制御回路における各回路
を構成するＭＯＳＦＥＴはＭＯＳＦＥＴのボディ電位を
逆方向ダイオード手段を介してゲート電極に接続した可
変しきい値ＭＯＳＦＥＴ（以下ＭＴＭＯＳと略す）の構
成をとる。このＭＴＭＯＳについて図６でインバータ回
路の例にとり詳しく説明する。

【００３０】図６において、Ｐ型ＭＯＳＦＥＴ６１のソ
ース電極は＋ＶDDに接続され、Ｎ型ＭＯＳＦＥＴ６２の
ソース電極は−ＶSSに接続され、Ｐ型ＭＯＳＦＥＴ６１
とＮ型ＭＯＳＦＥＴ６２のゲート電極とドレイン電極は
互いにそれぞれ接続されていて、ＣＭＯＳインバータ回
路を構成している。そしてＰ型ＭＯＳＦＥＴ６１のボデ
ィはゲート電極とドレイン電極を接続したＰ型ＭＯＳＦ
ＥＴ６５を介してＰ型ＭＯＳＦＥＴ６１のゲート電極に
接続されている。またＮ型ＭＯＳＦＥＴ６２のボディ
はゲート電極とドレイン電極を接続したＮ型ＭＯＳＦＥ
Ｔ６６を介してＮ型ＭＯＳＦＥＴ６２のゲート電極に接
続されている。ゲート電極とボディを同電位にする目的
は前述したＤＴＭＯＳと同様に実効的なスレッショルド
電圧を下げて、より低電圧動作をさせる為である。しか
し、ここでＭＯＳＦＥＴはゲート電極とドレイン電極を
接続すると等価的にダイオード特性をもつので、図６に
おけるＮ型ＭＯＳＦＥＴ６６をＮ型ＭＯＳＦＥＴ６２の
ゲート電極とボディの間に逆方向ダイオードとして接続
する。するとＤＴＭＯＳで問題となったＮ型ＭＯＳＦＥ
Ｔ６２がオンする場合のゲート電極の電位が高電位でソ
ース電極が−ＶSSとなるときに生ずるボディとソース電
極の間のＰＮの順方向ダイオードでリーク電流が流れる
という課題が、逆方向ダイオードの機能するＮ型ＭＯＳ
ＦＥＴ６６によって防止できる。したがって、低い電源
電圧から高い電源電圧まで広範囲にリーク電流もなく動
作可能となる。図６においてＰ型ＭＯＳＦＥＴ６１と６
５の関係も同様である。また、インバータ回路のみなら
ず、ＮＡＮＤ回路やＮＯＲ回路などの論理回路もゲート
電極とボディとを逆方向ダイオード手段を介してそれぞ
れ接続することにより、ＭＴＭＯＳの構成の論理回路が
構成できる。なお、図６のＭＴＭＯＳ構成の回路は低い
電源電圧から高い電源電圧まで広範囲に動作するが、図
６のように逆方向ダイオード手段を必要とするので集積
回路全面に使用するのは面積効率の観点からも消費電力
の観点からも必ずしも得策ではない。電源電圧の広範囲
の変動に対して必ず動作する回路に限定して用いた方が
低消費電力の観点からは得策である。

【００３１】さて、図１にもどり、全体の動作をあらた
めて説明すると、電源電圧検出回路３によって電源電圧
の高低を検知し、切替制御回路４によって電源電圧が高
い場合には、それに適したＦＢＭＯＳ構成の第１論理機
能回路１を動作させるべく、制御信号とクロック信号を
第１論理機能回路１に送る。なお、このとき第２論理機
能回路は電力を消費しないように制御信号を送るととも
にクロックの供給を停止する。また、電源電圧が低い場
合には、それに適したＤＴＭＯＳ構成の第２論理機能回
路２を動作させるべく、制御信号とクロック信号を第２
論理機能回路２に送る。また、このとき第１論理機能回
路は電力を消費しないように制御信号を送るとともにク
ロックの供給を停止する。前述したようにＦＢＭＯＳ構
成の第１論理機能回路は高い電源電圧では消費電力効率
が良く、ＤＴＭＯＳ構成の第２論理機能回路は低い電源
電圧で消費電力効率がよいので、これを切替制御回路４
で適切に切り替えることで広範な電源電圧の変動におい
てもっとも消費電力が少ないように制御できる。また、
切替制御回路４は必ずしもレイアウトパターンの面積効
率や電力消費効率は良くないが、電源電圧の広範な変動
があっても充分に動作し、第１、第２論理機能回路を使
いわけ、かつ素子数は高々限られているので図１の全体
の回路としては非常に効率のよい低消費電力論理機能回
路が実現する。

【００３２】なお、図１において、第１論理機能回路は
ＦＢＭＯＳ、第２論理機能回路はＤＴＭＯＳの構成がと
れれば論理回路としての機能は任意である。

【００３３】また、電源電圧検出回路３は図２の回路例
を実施例としてあげたが、図２の回路例に限らない。例
えば、図２の抵抗手段２２はＭＯＳＦＥＴで構成しても
よい。

【００３４】また、図２の回路では消費電力が大きくな
る場合はサンプリングして間欠動作させ、電源電圧検出
回路としての消費電力を低減してもよい。またその判定
結果を保持しておくラッチ回路を付加してもよい。

【００３５】また、図１の切替制御回路４の実施例は図
３の回路例に限らない。例えば図３において第２の周波
数のクロック信号を必要とするときはその信号を送るか
停止するかの回路を付加してもよい。また逆に制御信号
３８のみ送り、図３のＮＡＮＤ回路３２やＮＡＮＤ回路
３３の回路機能を図１の第１論理機能回路や第２論理機
能回路に持たせてもよい。

【００３６】

【発明の効果】以上、述べたように本発明の低消費電力
論理機能回路によれば、電源電圧が高い場合にはＦＢＭ
ＯＳ方式の機能回路を用い、電源電圧が低い場合にはＤ
ＴＭＯＳ方式の機能回路を動作させるので電源電圧が高
い場合でも、低い場合でもそれぞれ最適な低消費電力論
理機能回路となる効果がある。

【００３７】また、低電源電圧において、ＤＴＭＯＳ方
式の機能回路を用いるので電源が消耗しつくすまで動作
するという効果がある。

【００３８】したがって、電池やコンデンサやゼンマイ
などをエネルギー源として、初期と末期ではそれから得
られる電源電圧が広範囲に変動し、かつ有限なエネルギ
ーを無駄なく利用する必要がある携帯機器用の集積回路
に適した低消費電力の論理回路を提供するという効果が
ある。

【図面の簡単な説明】

【図１】本発明の実施例を示す回路ブロック図である。

【図２】本発明の実施例の中で用いている電源電圧検出
回路の実施例を示す回路図である。

【図３】本発明の実施例の中で用いている切替制御回路
の実施例を示す回路図である。

【図４】本発明の実施例の中で用いているＦＢＭＯＳ方
式の実施例を示す回路図である。

【図５】本発明の実施例の中で用いているＤＴＭＯＳ方
式の実施例を示す回路図である。

【図６】本発明の実施例の中で用いているＭＴＭＯＳ方
式の実施例を示す回路図である。

【図７】従来の回路方式で用いられるボディ電位固定方
式の回路例を示す回路図である。

【図８】本発明で使用しているＳＯＩ基板上のＭＯＳＦ
ＥＴの断面図である。

【図９】本発明で使用しているＳＯＩ基板上のＭＯＳＦ
ＥＴの平面図である。

【符号の説明】

１・・・第１論理機能回路２・・・第２論理機能回路３・・・電源電圧検出回路４・・・切替制御回路２１、４２、５２、６２、６６、７２・・・Ｎ型Ｍ
ＯＳＦＥＴ４１、５１、６１、６５、７１・・・Ｐ型ＭＯＳＦ
ＥＴ２２・・・抵抗手段２３、３０、３１・・・インバータ回路２４、３６、３７、３８、３９、４４、５４、６４・
・・出力信号３４、３５、４３、５３、６３、４３・・・入力信
号８１、９１・・・ゲート電極８２、９２・・・Ｎ型拡散層によるソース電極８３、９３・・・Ｎ型拡散層によるドレイン電極８４・・・ゲート酸化膜８６・・・埋め込み絶縁膜層８７・・・シリコン基板９４・・・コンタクト内のＰ型拡散層

Claims

【特許請求の範囲】

【請求項１】ａ）埋め込み酸化膜層を有するシリコン・
オン・インシュレータ基板を用いた半導体集積回路装置
において、ｂ）絶縁ゲート電界効果型トランジスタのボディ電位を
浮かしたフローティングボディＭＯＳＦＥＴを組み合わ
せて構成した第１論理機能回路とｃ）ＭＯＳＦＥＴのボディ電位をゲート電極に接続した
動的しきい値ＭＯＳＦＥＴを組み合わせて構成し、かつ
論理機能としては前記第１論理機能回路と等価の第２論
理機能回路と、ｄ）電源電圧を検出する電源電圧検出回路と、ｅ）前記電源電圧検出回路の信号によって電源電圧が低
い場合には前記第１論理機能回路を動作させ、電源電圧
が高い場合には前記第２論理機能回路を動作させるよう
に制御信号を前記第１論理機能回路と前記第２論理機能
回路に接続した切替制御回路からなり、かつ該切替制御
回路は絶縁ゲート電界効果型トランジスタのボディ電位
を逆方向ダイオード手段を介してゲート電極に接続した
可変しきい値ＭＯＳＦＥＴを組み合わせて構成したこと
を特徴とする低消費電力論理機能回路。