JPH07101557B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07101557B2 JPH07101557B2 JP33052487A JP33052487A JPH07101557B2 JP H07101557 B2 JPH07101557 B2 JP H07101557B2 JP 33052487 A JP33052487 A JP 33052487A JP 33052487 A JP33052487 A JP 33052487A JP H07101557 B2 JPH07101557 B2 JP H07101557B2
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- Japan
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- transistor
- potential
- sense amplifier
- gate
- memory device
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に関し、特にメモリセルから
読出されたデータ内容を検出するセンスアンプの構成に
関する。
読出されたデータ内容を検出するセンスアンプの構成に
関する。
（従来の技術） 従来、半導体記憶装置、例えば浮遊ゲート型MOSFETをメ
モリセルとして用いているEPROMは、第４図に示すよう
に構成されている。
モリセルとして用いているEPROMは、第４図に示すよう
に構成されている。
第４図において、MC11,MC12,…MCmnは浮遊ゲート型MOSF
ETから成るメモリセル、DC1,DC2,…DCmは浮遊ゲート型M
OSFETから成るダミーセル、WL1,WL2,…,WLmは行線、BL
1,BL2,…BLnは列線、DBLはダミー列線、１は行デコー
ダ、２は列デコーダ、BT1,BT2,…BTnはカラムゲートMOS
FET、DBTはこのカラムゲートMOSFETと等価で電源電圧で
導通設定されるMOSFET、３はMOSFETQM1〜QM12から成る
第１の負荷回路、４はMOSFETQD1〜QD2から成る第２の負
荷回路、５はセンスアンプである。
ETから成るメモリセル、DC1,DC2,…DCmは浮遊ゲート型M
OSFETから成るダミーセル、WL1,WL2,…,WLmは行線、BL
1,BL2,…BLnは列線、DBLはダミー列線、１は行デコー
ダ、２は列デコーダ、BT1,BT2,…BTnはカラムゲートMOS
FET、DBTはこのカラムゲートMOSFETと等価で電源電圧で
導通設定されるMOSFET、３はMOSFETQM1〜QM12から成る
第１の負荷回路、４はMOSFETQD1〜QD2から成る第２の負
荷回路、５はセンスアンプである。
このような構成のEPROMでは、ダミーセルDC1,DC2,…DCm
のデータに基づいて第２の負荷回路４で生成した基準電
位Vrefと、選択されたメモリセルMCij（ｉ＝１〜ｎ）か
ら読出したデータに基づいて第１の負荷回路３で生成し
た読出し電位Vinとを上記センスアンプ５で比較する事
によりメモリセルMCijに記憶されたデータを検出し、こ
のセンスアンプ５から図示しない出力バッファに読出し
データを出力している。
のデータに基づいて第２の負荷回路４で生成した基準電
位Vrefと、選択されたメモリセルMCij（ｉ＝１〜ｎ）か
ら読出したデータに基づいて第１の負荷回路３で生成し
た読出し電位Vinとを上記センスアンプ５で比較する事
によりメモリセルMCijに記憶されたデータを検出し、こ
のセンスアンプ５から図示しない出力バッファに読出し
データを出力している。
上記ダミーセルDC1,DC2,…,DCmには、本体側のメモリセ
ルMC11,MC12,…MCmnと同等なトランジスタが用いられて
おり、またダミー列線DBLにも列線BL1,BL2,…,BLnと同
等なものが用いられている。上記ダミーセル側の第２の
負荷回路４における負荷トランジスタQD5の電流供給能
力は、メモリセル側の第１の負荷回路３における負荷ト
ランジスタQM5の電流供給能力よりも大きく設定されて
おり、この電流供給能力の差によってセンスアンプ５の
両端に供給される電位VinとVrefに差をつけ、これによ
ってデータを検出している。
ルMC11,MC12,…MCmnと同等なトランジスタが用いられて
おり、またダミー列線DBLにも列線BL1,BL2,…,BLnと同
等なものが用いられている。上記ダミーセル側の第２の
負荷回路４における負荷トランジスタQD5の電流供給能
力は、メモリセル側の第１の負荷回路３における負荷ト
ランジスタQM5の電流供給能力よりも大きく設定されて
おり、この電流供給能力の差によってセンスアンプ５の
両端に供給される電位VinとVrefに差をつけ、これによ
ってデータを検出している。
上述したEPROMのメモリセルにあっては、浮遊ゲートに
電子が注入されているか否かによってデータを記憶す
る。すなわち、浮遊ゲートに電子が注入されたものは制
御ゲートに“1"レベルの信号が供給されてもオフ状態を
維持し、電子を注入しないものはオン状態となる。一
方、ダミーセルは電子を注入しないため、本体側メモリ
セルの電子を注入しないものと等価になり、このままで
はVinとVrefとの間に電位差が生じないため、上述した
ように負荷トランジスタQD5の電流供給能力をQM5より大
きく設定している。このようにすることによって、電子
が注入されていないメモリセルが選択された場合にも、
VinとVrefとの間に電位差を生成可能にしている。
電子が注入されているか否かによってデータを記憶す
る。すなわち、浮遊ゲートに電子が注入されたものは制
御ゲートに“1"レベルの信号が供給されてもオフ状態を
維持し、電子を注入しないものはオン状態となる。一
方、ダミーセルは電子を注入しないため、本体側メモリ
セルの電子を注入しないものと等価になり、このままで
はVinとVrefとの間に電位差が生じないため、上述した
ように負荷トランジスタQD5の電流供給能力をQM5より大
きく設定している。このようにすることによって、電子
が注入されていないメモリセルが選択された場合にも、
VinとVrefとの間に電位差を生成可能にしている。
一般の半導体記憶装置では、チップが非選択状態の時の
消費電流を削減するために、その動作がチップイネーブ
ル信号あるいはチップ選択信号で制御される。そして、
チップイネーブル信号CEによりチップが動作状態となっ
てデータを読出す場合、信号CEをチップ内部のバッファ
回路で増幅して各内部回路へ伝達している。この信号CE
によりアドレスバッファ、デコーダ、センスアンプ等が
動作状態に制御される。
消費電流を削減するために、その動作がチップイネーブ
ル信号あるいはチップ選択信号で制御される。そして、
チップイネーブル信号CEによりチップが動作状態となっ
てデータを読出す場合、信号CEをチップ内部のバッファ
回路で増幅して各内部回路へ伝達している。この信号CE
によりアドレスバッファ、デコーダ、センスアンプ等が
動作状態に制御される。
このような半導体記憶装置に使用されるセンスアンプ５
としては、第５図に示すような構成のものが良く知られ
ている。
としては、第５図に示すような構成のものが良く知られ
ている。
このセンスアンプは、ゲートにVinが供給されるＮチャ
ネルMOSトランジスタQ1と、ゲートにVrefが供給される
ＮチャネルMOSトランジスタQ2と、交差接続されたＮチ
ャネルMOSトランジスタQ3,Q4とにより構成される。トラ
ンジスタQ1,Q2としてはしきい値電圧がほぼ0Vに設定さ
れたものがそれぞれ使用されるが、これはオン状態にお
いてしきい値電圧分の電圧降下が発生されるのを防ぐた
めである。このセンスアンプにおいては、トランジスタ
Q1のソース、すなわちトランジスタQ1とQ3との接続ノー
ドN1の電位と、トランジスタQ2のソース、すなわちトラ
ンジスタQ2とQ4との接続ノードN2の電位が出力となる。
ネルMOSトランジスタQ1と、ゲートにVrefが供給される
ＮチャネルMOSトランジスタQ2と、交差接続されたＮチ
ャネルMOSトランジスタQ3,Q4とにより構成される。トラ
ンジスタQ1,Q2としてはしきい値電圧がほぼ0Vに設定さ
れたものがそれぞれ使用されるが、これはオン状態にお
いてしきい値電圧分の電圧降下が発生されるのを防ぐた
めである。このセンスアンプにおいては、トランジスタ
Q1のソース、すなわちトランジスタQ1とQ3との接続ノー
ドN1の電位と、トランジスタQ2のソース、すなわちトラ
ンジスタQ2とQ4との接続ノードN2の電位が出力となる。
しかしながら、このような構成のセンスアンプにあって
は、ノードN1に接続されているトランジスタQ1のソース
およびチャネルとゲート間に存在する容量、およびノー
ドN2に接続されているトランジスタQ2のソースおよびチ
ャネルとそのゲート間の容量とによって、VrefとVinと
の電位差が第６図の枠Ａ内に示すように一時的に小さく
なる現象が生じる。
は、ノードN1に接続されているトランジスタQ1のソース
およびチャネルとゲート間に存在する容量、およびノー
ドN2に接続されているトランジスタQ2のソースおよびチ
ャネルとそのゲート間の容量とによって、VrefとVinと
の電位差が第６図の枠Ａ内に示すように一時的に小さく
なる現象が生じる。
このようにVinとVrefの電位差が小さくなる期間は、出
力バッファから外部にデータが読出される期間に時間的
に丁度一致する。出力バッファは大きな出力負荷容量を
充放電するため、出力バッファが駆動する時には電源VC
にノイズが発生する。このノイズにより電源VCの値は変
動するが、ダミーセル側の負荷トランジスタQD5とメモ
リセル側の負荷トランジスタQM5の電流駆動能力は前述
したように異なっているため、VCの変動に対する応答が
異なりVinとVrefの値が逆転し、これによってセンスア
ンプから誤った出力信号が発生される場合がある。
力バッファから外部にデータが読出される期間に時間的
に丁度一致する。出力バッファは大きな出力負荷容量を
充放電するため、出力バッファが駆動する時には電源VC
にノイズが発生する。このノイズにより電源VCの値は変
動するが、ダミーセル側の負荷トランジスタQD5とメモ
リセル側の負荷トランジスタQM5の電流駆動能力は前述
したように異なっているため、VCの変動に対する応答が
異なりVinとVrefの値が逆転し、これによってセンスア
ンプから誤った出力信号が発生される場合がある。
つまり、電源ノイズに対するセンスアンプの動作マージ
ンは、VinとVrefの電位差が大きいほど広くなる。しか
し、第５図のセンスアンプでは、電源ノイズに係わらず
VrefとVinの電位差が小さくなる期間が生じるため、そ
の動作マージンを広げることは困難である。
ンは、VinとVrefの電位差が大きいほど広くなる。しか
し、第５図のセンスアンプでは、電源ノイズに係わらず
VrefとVinの電位差が小さくなる期間が生じるため、そ
の動作マージンを広げることは困難である。
以下にVrefとVinの電位差が小さくなる原因について説
明する。
明する。
第６図に示すように、選択されたメモリセルに記憶され
ているデータが“0"の場合には、VinはVrefよりも低く
なるが、この時にはノードN1の電位も下がるので、これ
によってトランジスタQ4の導通抵抗が上昇する。これに
伴ってノードN2の電位が上昇され、さらにトランジスタ
Q2のソースおよびチャネルとゲート間の容量によってVr
efが押し上げられる。このVrefの値はその後所定の値に
戻るが、この時にノードN2の電位も下がるので、トラン
ジスタQ3の導通抵抗が上昇してノードN1の電位が上昇さ
れる。このようにノードN1の電位が上昇されると、トラ
ンジスタQ1のソースおよびチャネルとゲート間の容量に
よってVinが枠Ａ内に示されているように上昇される。
この結果、VinとVrefの電位差が小さくなり、電源変動
に対るセンスアンプの動作マージンは低くなる。
ているデータが“0"の場合には、VinはVrefよりも低く
なるが、この時にはノードN1の電位も下がるので、これ
によってトランジスタQ4の導通抵抗が上昇する。これに
伴ってノードN2の電位が上昇され、さらにトランジスタ
Q2のソースおよびチャネルとゲート間の容量によってVr
efが押し上げられる。このVrefの値はその後所定の値に
戻るが、この時にノードN2の電位も下がるので、トラン
ジスタQ3の導通抵抗が上昇してノードN1の電位が上昇さ
れる。このようにノードN1の電位が上昇されると、トラ
ンジスタQ1のソースおよびチャネルとゲート間の容量に
よってVinが枠Ａ内に示されているように上昇される。
この結果、VinとVrefの電位差が小さくなり、電源変動
に対るセンスアンプの動作マージンは低くなる。
センスアンプの誤動作を防ぐためには、VinとVrefの電
位差が小さくなる期間の後に出力バッファを駆動して、
電源ノイズの発生タイミングとVinとVrefの電位差が小
さくなる期間とをずらせばよいが、このようにすると今
度はアクセスタイムの遅れを招く事になり好ましくな
い。
位差が小さくなる期間の後に出力バッファを駆動して、
電源ノイズの発生タイミングとVinとVrefの電位差が小
さくなる期間とをずらせばよいが、このようにすると今
度はアクセスタイムの遅れを招く事になり好ましくな
い。
（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、従来の半
導体記憶装置では電源ノイズに対するセンスアンプの動
作マージンが低く、誤動作が生じ易った点を改善し、電
源ノイズに対する動作マージンが高いセンスアンプを構
成することにより、動作の信頼性の高い半導体記憶装置
を提供することを目的とする。
導体記憶装置では電源ノイズに対するセンスアンプの動
作マージンが低く、誤動作が生じ易った点を改善し、電
源ノイズに対する動作マージンが高いセンスアンプを構
成することにより、動作の信頼性の高い半導体記憶装置
を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明による半導体記憶装置にあって、メモリセルか
ら伝達される読出し電位と基準電位との差によりそのメ
モリセルに記憶されているデータの内容を検出するセン
スアンプを備えた半導体記憶装置において、前記センス
アンプは、一端が第１の電源電位供給端子に接続される
負荷素子と、この負荷素子の他端と第２の電源電位供給
端子との間に直列接続される第１および第２のトランジ
スタと、前記負荷素子の他端と前記第２の電源電位供給
端子との間に直列接続される第３および第４のトランジ
スタとを具備し、前記第１のトランジスタのゲートには
前記読出し電位が供給され、前記第３のトラジスタのゲ
ートには前記基準電位が供給され、前記第２のトランジ
スタのゲートは前記第３のトランジスタと第４トランジ
スタの直列接続点に結合され、前記第４のトランジスタ
のゲートは前記第１のトランジスタと第２のトランジス
タの直列接続点に結合されていることを特徴とする。
ら伝達される読出し電位と基準電位との差によりそのメ
モリセルに記憶されているデータの内容を検出するセン
スアンプを備えた半導体記憶装置において、前記センス
アンプは、一端が第１の電源電位供給端子に接続される
負荷素子と、この負荷素子の他端と第２の電源電位供給
端子との間に直列接続される第１および第２のトランジ
スタと、前記負荷素子の他端と前記第２の電源電位供給
端子との間に直列接続される第３および第４のトランジ
スタとを具備し、前記第１のトランジスタのゲートには
前記読出し電位が供給され、前記第３のトラジスタのゲ
ートには前記基準電位が供給され、前記第２のトランジ
スタのゲートは前記第３のトランジスタと第４トランジ
スタの直列接続点に結合され、前記第４のトランジスタ
のゲートは前記第１のトランジスタと第２のトランジス
タの直列接続点に結合されていることを特徴とする。
（作用） 前記構成のセンスアンプを備えた半導体記憶装置にあっ
ては、センスアンプに設けられている負荷素子によって
基準電位の上昇を押える事ができるので、この基準電位
の変動に伴って生じる読出し電位の変動を抑える事が可
能となる。したがって、読出し電位と基準電位の電位差
が小さくなるのを防げるため、電源ノイズに対するセン
スアンプの動作マージンを高めることができ、動作の信
頼性の高い半導体記憶装置が得られる。
ては、センスアンプに設けられている負荷素子によって
基準電位の上昇を押える事ができるので、この基準電位
の変動に伴って生じる読出し電位の変動を抑える事が可
能となる。したがって、読出し電位と基準電位の電位差
が小さくなるのを防げるため、電源ノイズに対するセン
スアンプの動作マージンを高めることができ、動作の信
頼性の高い半導体記憶装置が得られる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の半導体記憶装置に設けられるセンス
アンプを示す。このセンスアンプには、一端が電源VC端
子に接続されているＮチャネルMOSトランジスタQ10と、
このトランジスタQ10の他端と接地VSS端子間に直列接続
されたＮチャネルMOSトランジスタQ11,Q13と、トランジ
スタQ10の他端と接地VSS端子間に直列接続されたＮチャ
ネルMOSトランジスタQ12,Q14とが設けられている。
アンプを示す。このセンスアンプには、一端が電源VC端
子に接続されているＮチャネルMOSトランジスタQ10と、
このトランジスタQ10の他端と接地VSS端子間に直列接続
されたＮチャネルMOSトランジスタQ11,Q13と、トランジ
スタQ10の他端と接地VSS端子間に直列接続されたＮチャ
ネルMOSトランジスタQ12,Q14とが設けられている。
トランジスタQ10のゲートは電源VC端子に接続され、ま
たトランジスタQ11のゲートにはメモリセルからの読出
し電位Vinが供給され、トランジスタQ12のゲートにはダ
ミーセル側から発生される基準電位Vrefが供給されてい
る。トランジスタQ11,Q12は、共にそのしきい値電圧が0
V付近に設定されており、オン状態におけるしきい値電
圧分の電圧降下が生じないようになっている。
たトランジスタQ11のゲートにはメモリセルからの読出
し電位Vinが供給され、トランジスタQ12のゲートにはダ
ミーセル側から発生される基準電位Vrefが供給されてい
る。トランジスタQ11,Q12は、共にそのしきい値電圧が0
V付近に設定されており、オン状態におけるしきい値電
圧分の電圧降下が生じないようになっている。
トランジスタQ13とQ14は交差接続されている。すなわ
ち、トランジスタQ13のゲートはトランジスタQ12とQ14
の接続ノードN12に接続され、またトランジスタQ14のゲ
ートはトランジスタQ11とQ13の接続ノードN11に接続さ
れている。このセンスアンプにおいては、ノードN11,N1
2が出力電位となる。
ち、トランジスタQ13のゲートはトランジスタQ12とQ14
の接続ノードN12に接続され、またトランジスタQ14のゲ
ートはトランジスタQ11とQ13の接続ノードN11に接続さ
れている。このセンスアンプにおいては、ノードN11,N1
2が出力電位となる。
次に、このように構成されるセンスアンプの動作を第２
図を参照して説明する。
図を参照して説明する。
第２図に示されているように、選択されたメモリセルに
記憶されているデータが“0"の場合には、メモリセルか
ら読出される電位Vinは基準電位Vrefよりも低くなる
が、この時にはノードN11の電位も下がり、これによっ
てトランジスタQ14の導通抵抗が上昇する。これに伴っ
てノードN12の電位が上昇され、さらにトランジスタQ12
のソースおよびチャネルとゲート間の容量によってVref
が押し上げられる。しかし、この時にはトランジスタQ1
1とQ12のドレインすなわちノードN13の電位は、負荷素
子として作用するトランジスタQ11の導通抵抗によって
下げられているため、Vrefを押し上げるための電荷の一
部はＩとして図示されているようにトランジスタQ11とQ
12の共通ドレインを介して分流される。したがって、Vr
efの上昇を従来に比し極めて低く押えることが可能とな
る。このため、Vrefの値がその後所定の値に戻っても、
ノードN12の電位がこれによって変動することはない。
トランジスタQ10による電圧降下の値は、ノードN13の電
位がVrefの電位近辺になるような値が好ましい。
記憶されているデータが“0"の場合には、メモリセルか
ら読出される電位Vinは基準電位Vrefよりも低くなる
が、この時にはノードN11の電位も下がり、これによっ
てトランジスタQ14の導通抵抗が上昇する。これに伴っ
てノードN12の電位が上昇され、さらにトランジスタQ12
のソースおよびチャネルとゲート間の容量によってVref
が押し上げられる。しかし、この時にはトランジスタQ1
1とQ12のドレインすなわちノードN13の電位は、負荷素
子として作用するトランジスタQ11の導通抵抗によって
下げられているため、Vrefを押し上げるための電荷の一
部はＩとして図示されているようにトランジスタQ11とQ
12の共通ドレインを介して分流される。したがって、Vr
efの上昇を従来に比し極めて低く押えることが可能とな
る。このため、Vrefの値がその後所定の値に戻っても、
ノードN12の電位がこれによって変動することはない。
トランジスタQ10による電圧降下の値は、ノードN13の電
位がVrefの電位近辺になるような値が好ましい。
したがって、第５図に示したようなVrefとVinの電位差
が小さくなる現象はなくなり、第２図のように所定の電
位差が保持される。
が小さくなる現象はなくなり、第２図のように所定の電
位差が保持される。
このセンスアンプを第４図の半導体記憶装置に適用すれ
ば、Vinと、Vrefとの電位差が小さくなる現象を防ぐこ
とができるので、出力バッファが駆動された際に電源ノ
イズが発生しても、正確なデータ検知を行なうことがで
き、信頼性の高い半導体記憶装置を得ることが可能とな
る。
ば、Vinと、Vrefとの電位差が小さくなる現象を防ぐこ
とができるので、出力バッファが駆動された際に電源ノ
イズが発生しても、正確なデータ検知を行なうことがで
き、信頼性の高い半導体記憶装置を得ることが可能とな
る。
また、第１図のセンスアンプに設けられているトランジ
スタQ10は負荷素子として作用すれば良いので、トラン
ジスタQ10の代わりに第３図に示すように種々のタイプ
のトランジスタを使用することができる。
スタQ10は負荷素子として作用すれば良いので、トラン
ジスタQ10の代わりに第３図に示すように種々のタイプ
のトランジスタを使用することができる。
第３図（Ａ）は、しきい値電圧がほぼ0Vに設定されたＮ
チャネルMOSトランジスタを使用した例である。また、
第３図（Ｂ）はＮチャネルデプレッション型MOSトラン
ジスタを使用し、そのゲートを電源VC端子に接続したも
ので、第３図（Ｃ）はそのゲートとドレインを相互接続
した例である。
チャネルMOSトランジスタを使用した例である。また、
第３図（Ｂ）はＮチャネルデプレッション型MOSトラン
ジスタを使用し、そのゲートを電源VC端子に接続したも
ので、第３図（Ｃ）はそのゲートとドレインを相互接続
した例である。
また、第３図（Ｄ）乃至（Ｆ）にそれぞれ示すように、
各使用するトランジスタのゲートにチップイネーブル信
号CEを供給し、これによってメモリの動作時においての
みセンスアンプに電流が流れるような構成にしてもよ
い。このようにすれば、消費電流の削減が可能となる。
各使用するトランジスタのゲートにチップイネーブル信
号CEを供給し、これによってメモリの動作時においての
みセンスアンプに電流が流れるような構成にしてもよ
い。このようにすれば、消費電流の削減が可能となる。
尚、このセンスアンプは、第４図に示したようなEPROM
に限らず、読出し電位と基準電位とを比較してデータ検
知する構成のメモリであれば適用することができる。
に限らず、読出し電位と基準電位とを比較してデータ検
知する構成のメモリであれば適用することができる。
［発明の効果］ 以上のようにこの発明によれば、電源ノイズに対する動
作マージンが高いセンスアンプが得られるので、半導体
記憶装置の動作の信頼性を向上することが可能となる。
作マージンが高いセンスアンプが得られるので、半導体
記憶装置の動作の信頼性を向上することが可能となる。
【図面の簡単な説明】 第１図はこの発明の半導体記憶装置に使用されるセンス
アンプの一実施例を示す回路図、第２図は第１図に示し
たセンスアンプの動作を説明する波形図、第３図は第１
図に示したセンスアンプに設けられる負荷素子の他の構
成例を示す図、第４図は半導体記憶装置の全体の構成を
示す回路図、第５図は従来の半導体記憶装置に設けられ
ているセンスアンプを示す回路図、第６図は第５図に示
したセンスアンプの動作を説明する波形図である。 Q10〜Q14……ＮチャネルMOSトランジスタ、VC……電源
端子、VSS……接地端子。
アンプの一実施例を示す回路図、第２図は第１図に示し
たセンスアンプの動作を説明する波形図、第３図は第１
図に示したセンスアンプに設けられる負荷素子の他の構
成例を示す図、第４図は半導体記憶装置の全体の構成を
示す回路図、第５図は従来の半導体記憶装置に設けられ
ているセンスアンプを示す回路図、第６図は第５図に示
したセンスアンプの動作を説明する波形図である。 Q10〜Q14……ＮチャネルMOSトランジスタ、VC……電源
端子、VSS……接地端子。
フロントページの続き (72)発明者 金澤 一久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 中井 弘人 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 加藤 秀雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内
Claims (1)
- 【請求項１】メモリセルから伝達される読出し電位と基
準電位との差によりそのメモリセルに記憶されているデ
ータの内容を検出するセンスアンプを備えた半導体記憶
装置において、前記センスアンプは、 ゲートに前記読出し電位が供給される第１のＮチャネル
型トランジスタと、 ゲートに前記基準電位が供給され、ドレインが前記第１
のＮチャネル型トランジスタのドレインに共通接続され
た第２のＮチャネル型トランジスタと、 電源端子と前記第１および第２のＮチャネル型トランジ
スタの共通ドレインとの間にドレインおよびソース間の
電流通路が接続され、そのドレインおよびソース間の電
圧降下によって、前記共通ドレインに供給される電源電
位を前記基準電位近辺の値に設定する第３のＮチャネル
型トランジスタとを具備することを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33052487A JPH07101557B2 (ja) | 1987-12-26 | 1987-12-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33052487A JPH07101557B2 (ja) | 1987-12-26 | 1987-12-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173399A JPH01173399A (ja) | 1989-07-10 |
| JPH07101557B2 true JPH07101557B2 (ja) | 1995-11-01 |
Family
ID=18233597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33052487A Expired - Lifetime JPH07101557B2 (ja) | 1987-12-26 | 1987-12-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101557B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251495A (ja) * | 1990-12-29 | 1992-09-07 | Fujitsu Ltd | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628398A (ja) * | 1985-07-03 | 1987-01-16 | Toshiba Corp | 半導体メモリ |
-
1987
- 1987-12-26 JP JP33052487A patent/JPH07101557B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628398A (ja) * | 1985-07-03 | 1987-01-16 | Toshiba Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01173399A (ja) | 1989-07-10 |
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