KR940008716B1 - 반도체 메모리용 감지 증폭기 회로 - Google Patents

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내용 없음.

Description

반도체 메모리용 감지 증폭기 회로

제1도는 종래의 P채널 MOS 트랜지스터로 구성된 감지 증폭기의 한가지 예의 회로도.

제2도는 제1도의 회로의 동작을 설명하는 파형도.

제3도는 종래의 N채널 MOS 트랜지스터로 구성된 감지 증폭기의 한가지 예의 회로도.

제4도는 제3도의 회로의 동작을 설명하는 파형도.

제5도는 P채널 MOS 트랜지스터로 구성된 본 발명의 제1실시예의 감지 증폭기의 회로도.

제6도는 제5도의 제1실시예의 회로의 동작을 설명하는 파형도.

제7도는 N채널 MOS 트랜지스터로 구성된 본 발명의 제2실시예의 감지 증폭기의 회로도.

제8도는 제7도의 제2실시예의 회로의 동작을 설명하는 파형도.

제9도는 본 발명의 제3실시예의 감지 증폭기의 회로도로서 CMOS 감지 증폭기의 제1실시예.

제10도와 제11도는 각각 본 발명의 제4실시예 및 제5실시예의 감지 증폭기의 회로도로서 각각 CMOS 감지 증폭기 회로의 제2 및 제3실시예.

제12도는 제9도의 실시예의 회로의 동작을 설명하는 파형도.

제13도는 종래의 CMOS 감지 증폭기의 회로도.

제14도는 제9도의 본 발명의 제3실시예와 제13도의 종래의 에에서 얻은 결과를 비교하기 위한 파형도.

제15도는 비트선쌍(pair)의 전압을 증폭하는 전류 미러(mirror)회로를 기초로 한 본 발명의 한가지 실시예의 회로도.

제16도는 전류 미러(mirror)회로를 기초로 한 감지 증폭기의 또 다른 실시예의 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 플립플롭 2 : 비트선쌍

3 : 제2스위치 소자 4,40 : 내부 전압 발생 회로

7 : 워드선 8 : 메모리 셀

10 : N형 플립플롭 16 : 제1스위치 소자

17 : 스위치 제어신호 발생회로 75 : 전류 미러 회로

본 발명은 반도체 메모리의 메모리 셀(memory cell)의 내용을 판독하여 생긴 신호 전압을 증폭하는 반도체 메모리용 감지 증폭기(sense amplifier)회로에 관한 것이다. 더욱 구체적으로, 본 발명은 메모리 셀 산화막의 신뢰성을 확립하고자 최대 비트선(bit line)전압을 제한하면서 읽어내기(red-out)동작을 고속화 할 수 있는 개량된 반도체 메모리용 감지 증폭기 회로에 관한 것이다.

우선, 제1도는 종래의 P형 감지 증폭기의 회로도이고, 제2도는 제1도에 나온 회로에서 나타나는 파형도이다. 이 회로는 P채널 MOS FET(field effect transistor : 전계 효과 트랜지스터)에 근거를 둔 것이기 때문에 P형 감지 증폭기라 칭한다. (1)은 P형 플립플롭(flip-flop)회로이고, (2)는 반도체 메모리의 비트선쌍으로서, 각 비트선쌍(2)은 메모리 셀(8)로 된 행(row)에 접속되어 있다. 한쌍의 P채널 MOS 트랜지스터에는 게이트(gate) 및 드레인(drain)전극이 상호간에 교차 결합되어 있어 플립플롭(1)을 형성하고, 드레인 전극은 도면에 표시한 바와 같이 각각 비트선쌍(2)에 접속되어 있다. 이를 트랜지스터의 소오스 전극은 서로 접속되어 있는데, 이 접속점을 이후부터는 공통 노우드(common node)라 칭한다. P형 플립플롭(1)의 공통 노우드는 스위치 요소로 작용하는 P채널 MOS 트랜지스터(3)의 드레인 전극에 접속되어 있고, 이 P채널 MOS 트랜지스터(3)의 소오스 전극은 내부 전원 전압(Vcc')을 공급받도록 연결되어 있다. 예컨대, 주전원 장치로 부터 인가되고 예로서 +5.0 의 값을 가진 외부 전원 전압(Vcc)이 내부전압 발생회로(4)에 인가된다. 내부전압 발생회로(4)는 예컨대 +3∼+4 범위의 고정값을 가진 내부 전원 전압(Vcc')을 발생시켜 라인(6)을 거쳐 스위치 소자(3)에 인가한다.

내부전압 발생회로(4)를 이용하여 시스템 전원 전압보다 작은 내부 전원 전압을 발생시켜 스위치 소자(3)에 의하여 P형 플립플롭(1)의 공통 노우드에 인가되는 전압 레벨을 제한한다. 이렇게 함으로써 반도체 메모리의 메모리 셀(8)의 산화막의 신뢰성을 확보한다.

내부전압 발생회로(4)이 예가 제1도의 파선으로 표시한 사각형속에 나타나 있다.

이 회로의 동작에 대하여 제2도의 파형도를 참조하여 설명한다.

제2도에서 파형(a)는 반도체 메모리의 워드선(word line)의 것이고, 파형(b)는 스위치 소자(3)의 게이트 전극에 인가되는 게이트 제어신호의 파형이며, 파형(c)는 비트선쌍(2) 사이에서 나타나는 전압차의 파형이다. 도면에 표시한 바와 같이, 먼저 워드선의 전위를 저레벨로 부터 고레벨로 증가시킴으로써 비트선쌍(2)중 하나의 메모리 셀(8)이 선택되면 잠깐동안 시간이 경과한 후, 스위치 소자(3)는 게이트 전위를 고레벨로 부터 저레벨로 설정함으로써 스위치 소자(3)는 통전 상태(ON)로 된다. 이렇게 하여 P형 플립플롭(1)이 할성화되고, 선택된 메모리 셀(8)로 부터 출력 전압이 발생되면(예컨대 "1" 상태 비트가 기억되어 있을 경우에 의하여), 전압차(ΔV)가 두개의 비트선(2) 사이에서 생기게 된다. 즉, 파형(c)에서 (V_a)와 (V_B)로 나타낸 두개의 비트선(2)의 각각의 전압은 서로 달라지기 시작한다. 따라서, P형 플립플롭(1)이 트리거되고, 이로 인해 전압차는 제2도(c)에 표시한 바와 같이 증폭된다.

제3도는 종래의 N형 감지 증폭기의 한가지 예이다. 이것은 근본적으로 위에 나온 P형 감지 증폭기와 유사하나 N채널 MOS 트랜지스터를 채용하고 있다. N채널 MOS 트랜지스터(30)는 전원 전압(Vss)(이 경우에 있어서는 기저 전위임)을 N형 플립플롭(10)의 공통 노우드에 인가하는 스위치 소자로 작용한다. 내부전압 발생회로(40)는 백 바이어스 전압(back-bias voltage)(B_BB)을 발생하고, 이 전압을 이용하여 N채널 MOS 트랜지스터 각각의 기판 전위를 설정하는데, 즉 Vss에 대하여 (-)인 바이어스 전압을 인가한다.

내부전압 발생회로(40)의 대표적인 회로 구성은 파선으로 나타낸 사각형속에 표시되어 있다.

이 회로의 동작에 대하여 제4도의 파형(a), (b) 및 (c)로 설명한다.

이 경우에 있어서, 대응하는 워드선을 저레벨로 부터 고레벨로 함으로써 메모리 셀을 선택한 즉시 스위치 제어신호(예컨대 스위치 소자(30)의 게이트 제어전압)가 저레벨로 부터 고레벨로 설정되고, 이에 따라 스위치 소자(30)는 통전상태로 된다. 따라서 N형 플립플롭(10)이 활성화되고, 선택된 메모리 셀이 출력 전압을 발생하면 대응하는 비트선쌍(2) 사이의 전압차에 의하여 N형 플립플롭(10)을 트리거하게 된다. 즉, 전압차(ΔV)가 증폭되고 이로 인해 파형(C)에 있는 바와 같이 증가함으로써 N형 플립플롭(10)을 트리거하여 비트선쌍(2) 사이의 전압차를 증폭한다.

상술한 종래의 감지 증폭기 회로 각각의 경우에 있어서, 워드선 신호에 의한 메모리 셀 선택이 시작되는 순간과 대응하는 비트선쌍의 전압이 일정한 최소값까지 증가하는 시점 사이에 경과하는 지연 시간은 근본적으로 비트선 커패시탄스(capacitance)를 충전 또는 방전하기 위하여 인가되는 전류의 레벨에 따라 달라진다. 극대 용량의 반도체 메모리, 예컨대 4MB 또는 8MB 다이내믹 RAM 메모리의 경우에 있어서 각 비트선은 상당량의 커패시탄스를 가지고 있다. 포화 상태에서 동작할 경우 MOS FET에 의해 인가될 수 있는 최대 전류 레벨은 FET의 한계 전압(V_th: threshold voltage)을 감소시키거나 소오스 전극에 인가된 전원 전압을 증가시켜 줌으로써 증대시킬 수 있다. 그러나, 감지 증폭기의 예비 전류(standby current)의 레벨을 극소화하는 등의 여러가지 이유로 해서 감지 증폭기에 사용된 트랜지스터의 한계 전압을 강하한다는 것은 실용적이지 못하다. 결국은 감소된 레벨의 전원 전압을 이용하여 상술한 바와 같이 반도체 메모리의 신뢰성을 크게 하고 있는 종래의 감지 증폭기에 있어서는, 예컨대 상술한 지연 시간이 너무 길다는 등의 이유로 감지 증폭기의 동작 속도를 만족스럽게 얻을 수 없었다.

포화된 MOS FET를 통하여 비트선의 커패시탄스를 충전 또는 방전하기 위해 공급되는 전류(I_bit)는 다음 식으로 나타낼 수 있다.

위의 식에서 W는 감지 증폭기의 트랜지스터의 게이트 전극의 길이, L은 게이트 전극이 길이, μ는 트랜지스터내에서의 이동도, C_ox는 트랜지스터의 게이트 산화막의 커패시탄스, V_bit는 트랜지스터의 게이트에 결합되어 있는 비트선의 전위, 그리고 V_s는 공통 노우드의 전위이다.

따라서, 여기서 알 수 있는 것은 종래의 기술에서는(감지 증폭기가 메모리 셀의 신뢰성을 크게 하는 전원 전압 레벨에서 동작하는 대용량 반도체 메모리의 경우에 있어서) 비트선 전압차로서 소정의 최소 레벨까지 증폭되어 비트선에 나타나는 메모리 셀의 출력 전압에 필요한 지연 시간을 충분히 감소시킬 수 없었다는 점이다. 따라서, 메모리 동작을 충분히 고속화하기가 곤란하였다.

본 발명의 목적은 반도체 메모리용 감지 증폭기를 구성하여 위에 나온 지연시간을 종래의 기술에 비하여 상당히 감소시킴으로써 종래의 기술이 가진 결점을 해소함에 있다.

본 발명의 목적은 위에 나온바 있는 감지 증폭기의 플립플롭의 공통 노우드와 같은 감지 증폭기의 공통 노우드를 구동하는 스위치 소자에 각기 상이한 값의 전원 전압을 연속적으로 인가함으로써 달성된다. 전원전압을 연속적으로 인가하는 동안 비교적 높은 값의 전원 전압을 특정 시간 간격동안 인가하여 감지 증폭기에 의해 구동되는 비트선의 전위 증가가 일정한 한계를 초과하지 않도록 한다. 이어서, 일정한 한계의 전원전압이 스위치 소자를 거쳐 공통 노우드에 인가한다. 이렇게 함으로써 높은 레벨의 전류를 공급하여 감지 증폭기에 접속된 비트선이 커패시탄스를 충전하여 메모리 셀에 의하여 비트선에서 발생되는 감지 전압을 증폭시킨다. 따라서, 비트선 전압의 증폭 증가율이 상당히 커지는 한편, 각 비트선에서 발생하는 전압 레벨을 제한하게 되므로 접속되어 있는각 메모리 셀의 신뢰성을 높일 수 있다.

특히, 본 발명에 의한 감지 증폭기에는 비트선쌍에 각각 접속되고 하나의 공통 노우드에 서로 접속된 한쌍의 트랜지스터가 구성되어 있어서 각 비트선 사이에서 발생하는 전압차를 증폭시키는데, 이 감지 증폭기는 적어도 제1전원 전압과 공통 노우드 사이에서 접속된 제1스위치 소자와, 제2전원 전압과 공통 노우드 사이에 접속된 제2스위치 소자를 구성하고, 제1전원 전압을 제2전원 전압보다 그 절대값을 크게 하며, 제1스위치 제어신호와 제2스위치 제어신호를 발생하는 수단을 구성하여 반도체 메모리의 읽어내기 동작이 개시된 후에 제1스위치 소자와 제2스위치 소자를 독립적으로 제어하여 제1전원 전압과 제2전원 전압을 공통 노우드에 계속적으로 인가하도록 구성되어 있다.

제5도는 본 발명에 의한 감지 증폭기에 제1실시예의 회로도이다. 이 감지 증폭기는 제1도에 나온 종래의 것과 마찬가지로 P채널 MOS 트랜지스터로 되어 있는데, P형 플립플롭(1)은 공통 소오스 노우드(common source node)(이하 "공통 노우드"라 함)를 가진 트랜지스터쌍으로 구성되어 있고, 비트선쌍(2) 각각은 이들 트랜지스터중의 대응하는 하나의 트랜지스터의 드레인과 플립플롭 트랜지스터중의 다른 하나의 트랜지스터의 게이트에 접속되어 있다.

각 실시예를 설명함에 있어서, 각 비트선의 전위는 Vcc 전원 전압 레벨과 Vss 전원 전압 레벨 사이의 중간값, 예를 들자면 +5 전원 전압과 0 전원 전압의 경우에 대해서 약 +1.5 ∼+2에서 통상적으로 유지하고 있는 것으로 한다. 공통 노우드를 제1스위치 소자로 기능을 하는 P채널 MOS 트랜지스터(16)와, 제2스위치 소자로 기능을 하는 P형 MOS 트랜지스터(16)와, 제2스위치 소자로 기능을 하는 P채널 MOS 트랜지스터(3)의 각각의 드레인 전극에 접속한다. 제1스위치 소자(16)의 소오스(source) 전극을 내부전압 발생회로(4)에 접속하여, 이 내부전압 발생회로(4)에서 발생하는 내부 전원 전압(Vcc')(예:+3)을 받아들이도록 하는 한편, 내부 전원 전압(Vcc')보다 큰[즉, 보다 더 (+)인] 외부 전원 전압(Vcc)(예:+5)을 제2스위치 소자(3)의 소오스 전극에 인가한다. 스위치 제어신호 발생회로(17)에서 제1스위치 제어신호(SC₁)를 발생하여 이것을 제1스위치 소자(16)의 게이트 전극에 인가하고, 또한 제2스위치 제어신호(SC₂)를 발생하여 이것을 제2스위치 소자(3)의 게이트 전극에 인가한다. 스위치 제어신호 발생회로(17)로 메모리 제어 장치의 일부를 구성하여 반도체 메모리의 동작에 필요한 여러가지 제어신호를 발생하도록 한다. 각각의 P채널 MOS 트랜지스터의 기판의 전위를 외부 전원 전압(Vcc)레벨로 고정하여 각 트랜지스터의 소오스와 드레인 사이의 순방향 바이어스(forward bias)상태를 방지함으로써 누전을 방지한다.

제6도의 파형도를 참조하여 본 실시예의 동작에 대하여 설명한다.

파형도(a)에 표시한 바와 같이 워드선(7)의 전위를 저레벨로 부터 고레벨로 올려줌으로써 워드선(7)이 선택되면 즉시 파형도(b)에 표시한 바와 같이 제1스위치 제어신호(SC₁)는 고레벨로 부터 저레벨로 설정되고, 제1스위치 소자(16)는 ON상태로 되므로써 P형 플립플롭(1)을 활성화한다. 워드선(7) 선택 전압으로 인하여 비트선쌍(2)의 메모리 셀(8)에서 출력전압이 발생하면 비트선쌍(2)의 각각의 전위(V_a, V_b)가 서로 달라지기 시작하여 전압차(ΔV)를 발생한다. 그 결과, P형 플립플롭(1)이 트리거되어 전압차(ΔV)의 값을 증폭시킨다. 이러한 상태에서 비교적 낮은 값의 전원 전압(Vcc')이 제1스위치 소자(16)를 통해 P형 플립플롭(1)의 공통 노우드에 계속 인가된다. 일정한 시간이 경과하면 제1스위치 제어신호(SC₁)는 고레벨로 복귀하여 제1스위치 소자(16)를 비통전 상태로 함과 동시에 제2스위치 제어신호(SC₂)는 고레벨로 부터 저레벨로 되어 제2스위치 소자(3)를 ON으로 하고 높은 값의 전원 전압(Vcc)을 P형 플립플롭(1)의 공통 노우드에 인가한다. 이러한 상태에서 제2스위치 소자(3)와 P형 플립플롭(1)을 통하여 고레벨의 전류가 메모리 셀(8)에서 판독 전압이 발생한 비트선에 인가된다. 그 결과, 파형도(D)에 표시한 바와 같이 전압차(ΔV)의 신속한 증폭이 발생한다. 비트선 전원 전압(Vcc')값을 초과하지 못하도록 결정된 짧은 시간이 경과한 후, 제2스위치 제어신호(SC₂)는 저레벨로 부터 고레벨로 복귀하고, 제1스위치 제어신호(SC₁)는 고레벨로 부터 저레벨로 된다. 이러한 상태에서 감소된 진폭의 전원 전압(Vcc')이 제2스위치 소자(3)를 통하여 P형 플립플롭(1)의 공통 노우드에 인가된다.

따라서, 본 실시예에 의하면 메모리 셀의 읽어내기(read-out)에 의해 발생되는 비트선 전압차의 증폭속도를 종래의 기술에 비해서 상당히 증가시킬 수 있음을 알 수 있다. 즉, 비트선쌍 사이의 전압차가 소정의 최소값을 얻기 위하여(예컨대 "1" 상태의 비트가 판독되었음을 나타내기 위하여) 필요로 한 시간을 제1도에 나온 종래의 예에 비하여 상당히 감소시킬 수 있는 한편, 제한된 최대 레벨의 전압만을 각 비트선에 발생할 수 있기 때문에 반도체 메모리의 메모리 셀의 신뢰성을 높일 수 있다.

제7도는 본 발명의 감지 증폭기의 제2실시예의 회로도로서, 그 동작 원리는 상술한 실시예의 것과 유사하지만 N채널 MOS 트랜지스터를 이용하고 있다. 즉, N형 플립플롭(10)은 공통 노우드를 가지고 있으며, 비트선쌍(2)에 접속되어 있는 한쌍의 N채널 MOS 트랜지스터로 구성되어 있어서 메모리 셀(8)에서 발생되는 판독 전압을 증폭시킨다. 제1스위치 소자로 기능을 하는 N채널 MOS 트랜지스터(70)를 통해 공통 노우드를 본 실시예에서 기저 전위를 구성하는 전원 전압(V_ss)에 접속하고, 또한 제2스위치 소자로 기능을 하는 N채널 MOS 트랜지스터(30)를 통하여 백 바이어스 전압전원 전압(V_BB), 예컨대 제3도에서 설명한 바와같은 내부전압 발생회로(40)에 의해 발생되고, V_ss보다 큰 [즉, 기저 전위 V_ss에 대하여 (-)인] 내부 발생 전원 전압에 접속한다.

본 실시예의 동작에 대하여 제8도의 파형도에 따라 설명한다. 워드선(7)의 전위를 파형도(A)에 표시한 바와 같이 저레벨로 부터 고레벨로 올려주어 워드선(7)을 선택하면 스위치 제어신호(SC₃)는 파형도(B)에 표시한 바와같이 저전위 레벨로 부터 고전위 레벨로 되고, 제1스위치 소자(70)는 ON상태로 되어 N형 플립플롭(10)을 활성화한다. 워드선 선택 전압으로 인해 비트선쌍(2)의 메모리 셀(8)로 부터 출력 전압이 발생하면 비트선쌍(2)의 각각의 전위(V_a, V_b)는 서로 달라지기 시작하여 전압차(ΔV)를 발생한다.

그 결과 P형 플립플롭(10)이 트리거되어 전압차(ΔV)를 증폭시킨다[즉, 판독 전압이 발생한 비트선으로 부터 N형 플립플롭(10)의 트랜지스터중의 하나로 전류가 흘러 이 비트선 전압을(-) 방향으로 이동시킨다]. 이러한 조건에서 비교적 낮은 값의 전원 전압(V_ss)이 제1스위치 소자(70)를 통하여 P형 플립플롭(10)의 공통 노우드에 계속 인가된다. 일정 시간이 경과하면 스위치 제어신호(SC₃)가 저레벨로 복귀하여 제1스위치 소자(70)를 비통전 상태로 함과 동시에 스위치 제어신호(SC₄)는 저전위 레벨로 부터 고전위 레벨로 되어 제2스위치 소자(30)를 ON으로 하여 놓은[예컨대, 기저 전위 보다 더(-)인]값의 구동 전압(V_BB)을 N형 플립플롭(10)의 공통 노우드에 인가한다. 이러한 조건에서 제2스위치 소자(30) N형 플립플롭(10)을 통하여 고레벨의 전류가 판독 전압이 발생한 비트선에 인가된다. 그 결과, 파형도(d)에 표시한 바와 같이 전압차(△V)의 신속한 증폭이 발생한다. 잠시 시간이 경과한 후, 비트전 전압이 V_ss(즉, 기저 전압)보다 더(-)로 되지 않았을 때 스위치 제어신호(SC₄)는 고레벨로 부터 저레벨로 복귀하고, 스위치 제어신호(SC₃)는 저레벨로 부터 고레벨로 복귀한다. 이러한 조건에서 저레벨의 구동 전압(V_ss)이 제1스위치 소자(70)를 통하여 N형 플립플롭(10)의 공통 노우드에 인가된다.

여기서 알 수 있는 것은, 본 실시예에서는 상술한 제1실시예와 동일한 장점을 제공하고 있다는 점이다. 각 트랜지스터의 기판 전위를 V_ss보다 훨씬 더(-)인 값(V_ss)으로 고정하고 있기 때문에 소오스-드레인 순방향 바이어스 상태가 발생하지 않는다.

여기서 분명한 것은, 상술한 본 발명의 제1실시예와 제2실시예를 이용하여 CMOS감지 증폭기를 용이하게 구성할 수 있다는 점이다. 제9도는 CMOS 감지 증폭기의 제1실시예이기도 한 본 발명의 제3실시예의 회로도이다. 제10도와 제11도는 본 발명의 제4실시예와 제5실시예인데, 이들은 본 발명의 원리를 이용한 CMOS 감지 증폭기의 제2실시예와 제3실시예이다. 제3실시예와 제4실시예는 앞서 나온 바 있는 종래 기술과 본 발명의 위의 각 실시예와의 조합이다. 제5실시예는 본 발명의 제1실시예와 제2실시예와의 조합이다.

제5도의 실시예와 제3도의 종래의 기술과의 조합인 제9도의 실시예의 동작에 대하여 제12도의 파형도를 참조하여 설명한다. 제12도에서 파형(a)는 워드선(7)에 인가된 선택 신호를 나타내고, 파형(b)는 제2스위치 소자(30)에 인가되는 스위치 제어신호(SC₅)를 나타내며, 파형(c)는 제2스위치 소자(3)에 인가되는 제2스위치 제어신호(SC₁)를 나타내고, 파형(d)는 제1스위치 소자(16)에 인가되는 제1스위치 제어신호(SC1)를 나타내며 그리고 파형(e)는 워드선 선택 신호에 따라 비트선쌍(2)에 판독 전압이 발생함으로 인하여 발생되는 전압차의 파형을 나타낸다.

그 동작은 다음과 같다. 통상적으로 각 비트선의 전위는 레벨(V_cc)과 이 레벨(V_cc)사이에 있는 값을 가진다. 워드선 선택 신호를 저레벨로 부터 고레벨로 올려주면 전이가 시작되는 즉시 제2스위치 소자(30)에 인가된 스위치 제어신호(SC₅)는 저레벨로 부터 고레벨로 되어 제2스위치 소자(30)를 통전 상태로 함과 동시에 제2스위치 소자(3)에 인가된 스위치 제어신호(SC₂)는 고레벨로 부터 저레벨로 되어 이 트랜지스터를 통전 상태로 한다. 따라서, P형 플립플롭(1)과 N형 플리플롭(10)이 동시에 활성화된다. 워드선 선택 신호 전이로 인하여 비트선쌍(2)중 하나에 판독 전압이 발생하면 P형 플립플롭(1)에 의하여 증폭기가 시작한다. 이때에 제2스위치 소자(3)에 의하여 비교적 고레벨의 구동 전압(V_cc)이 계속해서 P형 플립플롭(1)의공통노우드에 인가되므로 제2스위치 소자(3)에 의하여 초기에 고레벨의 전류가 비트선쌍(2)중의 하나에 인가되어 제12도(e)에서 V_a로 표시한 바와같이 비트선의 전위가 급속히(+)방향으로 증가하게 된다. 한편, 더욱이 P형 플립플롭(10)도 트리거되어 비트선쌍중 다른 하나를 제12도 (e)에서 V_b로 표시한 바와같이 (-)방향으로 구동시키는 전류를 발생하게 됨으로써 비트선의 전압은 기저 전위쪽으로 강하하게 된다. 이와 같이하여 판독 전압은 비트선쌍(2)의 전압차(△V)로서 급속히 증폭된다. 비트선 전위가 레벨(V_cc)에 도달하지 못하도록 결정된 일정한 시간이 경과하고 나면 제2스위치 소자(3)에 인가된 스위치 제어신호(SC₂)는 고레벨로 복귀하고, 제1스위치 소자(16)에 인가된 스위치 제어신호(SC₁)는 고레벨로 부터 저레벨로 되어, 제1스위치 소자(16)는 ON이 되고 제2스위치 소자(3)는 OFF가 된다. 이렇게 되면 제1스위치 소자(16)를 통하여 보다 낮은 값의 구동 전압(V_cc')이 P형 플립플롭(1)의 공통 노우드에 인가되고, 이어서 대응하는 비트선 전압이 제12도(E)에 있는 바와 같이 서서히 레벨(V_cc')로 상승한다.

이와 같이 하여 이러한 CMOS 감지 증폭기에서는 그 회로 구성을 간단히 하면서 비트선 판독 전압의 증폭 속도를 극히 빨리할 수 있다.

상술한 실시예에서 P형 플립플롭(1)이 활성화되면 높은 구동 전압이 우선 공통 노우드에 일정 시간 간격으로 인가된 다음, 저레벨의 구동 전압이 공통 노우드에 인가된다. 만일, 제2스위치 소자(3)를 적당한 동작 특성(예컨대, 초기에 높은 서어지(surge) 전류를 발생하도록 최적화한 특성)을 가지도록 설계 하면, 이 방법은 감지 증폭기 플립플롭의 공통 노우드에 먼저 저레벨 구동 전압을, 이어서 고레벨 구동 전압을, 그리고 최후로 저레벨 구동 전압을 계속해서 인가하는 점에서 제1실시예와 제2실시예에서 사용된 구동 방법에 비하여 개량된 동작을 제공할 수 있다.

제10도의 회로의 동작은 제9도의 실시예의 동작과 같으나, 각각 스위치 소자(30,70)를 통하여 플립플롭(10)의 공통 노우드에 인가되는 전압으로서 먼저 높은 전원 전압에 이어서 낮은 전원 전압으로 계속해서 N형 플리플롭(10)을 구동시키는 점이 다르다.

제13도는 종래의 CMOS 감지 증폭기의 회로도이고, 제14도는 상술한 제9도의 실시예와 제13도의 종래의 감지 증폭기에서 얻은 결과를 비교하기 위한 컴퓨터 시뮬레이션(computer simulation)에 의한 그래프이다. 제14도의 측정 조건은 V_cc(외부 전원 전압)가 +4.5V이고, V_cc'(내부 전원 전압)가 +3.0V인 값이었다. 워드선 선택이 개시된 후에 0.5V의 비트선 전압차를 얻는데 소요되는 시간을 비교를 위한 기초로 하면 본 발명의 감지 증폭기는 약 4.5nS의 지연 시간의 감소를 가져온다.

따라서, 여기서 알 수 있는 것은 본 발명에 의한 감지 증폭기에 의하여 동작속도를 고속으로 할 수 있고, 반도체 메모리의 비트선에 나타나는 최대 전압을 반도체 메모리의 메모리 셀 산화막의 신뢰성을 높일 수 있는 값으로 한정할 수 있다는 점이다.

더욱이, 본 발명은 메모리 판독 동작이 개시된 동작 일정 시간 간격 동안 비교적 높은 절대값(예컨대, 메모리 판독 동작전에 비트선의 정상 상태 전위에 대하여 측정된 값)을 가진 구동 전압을 감지 증폭기의 공통 노우드에 인가하여 고레벨의 전류를 공급함으로써 비트선 커패시탄스를 충전하고, 비교적 높은 구동 전압의 인가 지속 시간을 한정하여 어떠한 비트선의 전압이라도 특정된 합계를 넘어서 상당히 증가되지 못하게 함으로써 메모리 셀 산화막의 신뢰성을 높이며, 또하 보다 낮은 레벨의 구동 전압을 공통 노우드에 인가할 수 있다는데 그 기초를 두고 있음을 알 수 있다.

여기서 분명한 것은 상이한 값의 구동 전압을 두가지 이상의 연속적인 간격을 두고 감지 플립플롭의 공통 노우드에 계속해서 인가하는 등의 여러가지 변경을 위에 나온 각 실시예에 대하여 실시할 수 있으나, 이러한 변경은 본 발명의 범위에 속한다는 점이다.

여기서 주목해야 할 것은, 본 발명은 플리플롭형의 감지 증폭기를 사용한 경우에 대하여 위에서 설명하였지만, 본 발명은 전류 미러(current mirror) 구성을 하고 있는 감지 증폭기에 대해서도 동일하게 적용할 수 있다는 점이다.

제15도는 두개의 N채널 MOS 트랜지스터와 두개의 P채널 MOS 트랜지스터로 구성된 전류 미러 회로(75)를 제5도에 나온 시시예의 플립플롭(1) 대신에 사용한 본 발명의 한가지 실시예를 나타낸 것이다. 제1스위치 소자(76)의 스위치 제어신호(SC₃)는 워드선 선택 신호가 고레벨쪽으로 갈때 저레벨로 부터 고레벨로 이동한다. 이것외에 비트선쌍에 각각 접속된 게이트 전극을 가진 전류 미러 회로의 트랜지스터 한쌍의 공통 노우드에는 스위치 소자(3,16)가 접속되어 있고, 본 실시예의 동작은 제5도에 나온 실시예의 동작과 유사하므로 그 이상의 설명을 생략한다.

제16도는 본 발명의 전류 미러형 감지 증폭기의 다른 실시예를 나타낸 것인데, 그 동작은 위에 나온 제7도의 실시예의 동작과 유사하고, N채널 MOS 트랜지스터 두개와 P채널 MOS 트랜지스터 두개로 전류 미러 회로를 구성하고 있다. 스위치 소자(81)의 스위치 제어신호(SC₁)는 워드선 신호가 고레벨로 갈 때 고레벨로 부터 저레벨로 이동한다. 이 실시예에서는 제15도의 실시예의 경우처럼 증폭된 감지 출력 신호는 앞서 나온 각 실시예(제2실시예 등)의 경우에서와 같은 전압차로서 보다는 오히려 기저 전위에 대하여 변동하는 전압으로서 발생된다. 그외의 동작에 대해서는 제7도의 실시예에 대한 설명에서 쉽사리 알 수 있으므로 그 이상의 설명을 생략한다.

Claims (9)

1. 한쌍의 비트선에 접속되어 있고 각 비트선 사이에서 발생하는 전압차를 증폭하며, 공통 노우드에 서로 접속되어 있는 한쌍의 트랜지스터를 포함하는 반도체 메모리용 감지 증폭기 회로에 있어서, 제2전원 전압보다 그 절대값이 큰 제1전원 전압과 공통 노우드 사이에 접속된 제1스위치 소자와, 상기 제2전원 전압과 공통 노우드 사이에 접속된 제2스위치 소자와, 제1스위치 제어신호와 제2스위치 제어신호를 발생하여 반도체 메모리의 판독 동작이 개시된 후, 상기 제1스위치 소자와 제2스위치 소자를 각각 제어함으로써 상기 제1전원 전압과 제2전원 전압을 공통 노우드에 연속적으로 인가하는 스위치 제어신호 발생회로를 포함하는 것을 특징으로 하는 반도체 메모리용 감지 증폭기 회로.
2. 제1항에 있어서, 판독 동작 개시후에 제1전원 전압을 일정한 시간 간격 동안 공통 노우드에 인가한 다음, 제2전원 전압을 공통 노우드에 인가함을 특징으로 하는 반도체 메모리용 감시 증폭기 회로.
3. 제2항에 있어서, 일정한 시간 간격은 각 비트선의 전압이 제2전원 전압 이상이 되지 못하도록 결정된 지속 시간을 가짐을 특징으로 하는 반도체 메모리용 감지 증폭기 회로.
4. 제1항에 있어서, 판독 동작 개시후에 제2전원 전압을 첫번째의 일정한 시간 간격 동안 공통 노우드에 인가한 다음, 제1전원 전압을 두번째의 일정한 시간 간격 동안 공통 노우드에 인가한 후, 제2전원 전압을 공통 노우드에 인가함을 특징으로 하는 반도체 메모리용 감지 증폭기 회로.
5. 제4항에 있어서, 두번째의 일정한 시간 간격은 각 비트선의 전압이 제2전원 전압 이상이 되지 못하도록 결정된 지속 시간을 가짐을 특징으로 하는 반도체 메모리용 감지 증폭기 회로.
6. 제1항에 있어서, 플립플롭 회로에 한쌍의 트랜지스터를 접속함을 특징으로 하는 반도체 메모리용 감지 증폭기 회로.
7. 제1항에 있어서, 전류 미러 회로에 한쌍의 트랜지스터를 접속함을 특징으로 하는 반도체 메모리용 감지 증폭기 회로.
8. 제1항에 있어서, 한쌍의 트랜지스터와 스위치 소자는 P형 MOS 전계 효과 트랜지스터를 각각 포함함을 특징으로 하는 반도체 메모리용 감지 증폭기 회로.
9. 제7항에 있어서, 한쌍의 트랜지스터와 스위치 소자는 N형 MOS 전계 효과 트랜지스터를 각각 포함함을 특징으로 하는 반도체 메모리용 감지 증폭기 회로.

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