JP2008509604A - 漏れ電流を減少させるためのエンハンスドパスゲート構造 - Google Patents

Abstract

低電圧システムで使われるエンハンスドパスゲート構造が示されており、そのエンハンスドパスゲート構造では、該構造がターン「ＯＦＦ」したのときの漏れ電流を最小化しつつ、該パスゲート構造の動作スピードは最大化されている。一つの装置では、パスゲート構造のＶＴは、特別なプロセス次元にしたがって組み立てられた他のトランジスタのＶＴと比較して、増大している。加えて、パスゲート活性化電圧が、パスゲート構造以外の回路構成に供給される公称電圧よりも高くなるよう、パスゲート活性化電圧がパスゲート構造に印加される。

Description

本発明は、集積回路デバイスに関し、特に、そのようなデバイスに使われ得るパスゲート構造に関する。

集積回路デバイス内の最も遍在する構造の一つは、単一トランジスタ・パスゲートである。この単一トランジスタ・パスゲートは、スイッチ、マルチプレクサ、論理機能（例えば、パス・トランジスタ論理）、そして、三状態可能な回路のためのゲート機構（例えば、バッファとドライバ）を（単一で、または他の回路と組み合わせて）実現するのに一般的に使われる。いくつかの集積回路デバイスでは、単一トランジスタ・パスゲートは、回路構成の有意な部分の要因となる。例えば、プログラム可能論理デバイスの場合、単一トランジスタ・パスゲートは、プログラム可能相互接続回路構成の一部としてデバイス全体を通じて広く使われる。

典型的な単一トランジスタ・パスゲートの動作は、ＮＭＯＳパスゲートの記述によって簡潔に説明され得る（当業者によって理解されるように、動作の類似の原理がＰＭＯＳパスゲートに適用される）。ゲート端子Ｖ_ＧＡＴＥとソース端子Ｖ_{ＳＯＵＲＣＥ}との間のポテンシャルの差が閾値電圧Ｖ_Ｔを超えるか否かによって、ＮＭＯＳパスゲートは「開」スイッチまたは「閉」スイッチとして動作する。（当該技術分野でよく知られるように、ＭＯＳデバイスの「ソース」端子と「ドレイン」端子の間に物理的な違いはない。ＮＭＯＳトランジスタのソース端子はより低い電圧を持つ端子である。）Ｖ_ＧＡＴＥ−Ｖ_{ＳＯＵＲＣＥ}がＶ_Ｔより小さいとき、ＮＭＯＳパスゲートは「カットオフ」状態にあり、したがって「開」スイッチとして振舞う。Ｖ_ＧＡＴＥ−Ｖ_{ＳＯＵＲＣＥ}がＶ_Ｔより大きいとき、ＮＭＯＳパスゲートは導通状態にあり、したがって「閉」スイッチとして振舞う。

当該技術分野で知られているように、Ｖ_ＴはＭＯＳトランジスタにとって個別の値ではない。それは、基板バイアスや準閾値伝導のような、二次の効果の変化によって影響を受ける値の範囲と考えられ得る。しかしながら、本発明の原理の説明を簡略化するために、Ｖ_Ｔは、ここでは、範囲の中の値ではなく、むしろ個別の値であるかのように議論される。

デバイスの幾何学的寸法を小さくしていく現在の傾向（例えば、０．１８μｍプロセスを０．１３μｍ、９０ｎｍ、それ以下に小さくする）と、その結果として、Ｖ_Ｔと同程度のレベルに近い、より低い動作電圧（例えば、供給電圧、バイアス電圧、など）が使用されることから、トランジスタ・パスゲート構造の、漏れ電流を最小化しつつ、比較的高スピードで機能する能力は、克服するには困難なデザインハードルである。

さらには、デバイスの寸法を小さくし、その結果としてより低動作電圧を使用するこの傾向は、スピード（例えば、パスゲート・トランジスタがターンＯＮするための応答時間）と、デバイスの寸法が大きくその結果としてより高い動作電圧を使用していたときにかつて経験したことのない漏れ電流（例えば、ターンＯＦＦになったときのパスゲート・トランジスタを通過する電流）との間に、デザイン・トレードオフを生み出す。すなわち、もしも従来のデザイン技術がより小さな寸法に適用されたなら、高速パスゲート動作は高漏れ電流を引き起こし、その一方で低漏れ電流は低速パスゲート動作と共に起こる。高漏れ電流は望ましくない。これは、それが過剰な熱、パワー損失、より乏しいパフォーマンスを引き起こすからである。

寸法を小さくすることに関連するもう一つの問題は、結果として引き起こされるより低い動作電圧の使用である。このより低い動作電圧は、典型的には集積回路構成に供給される公称電圧であり、例えば集積回路構成の中の設定可能メモリセル（例えば、ＳＲＡＭ）のような、ある特定の回路構成が適切に動作するのに不十分であり得る。例えば、供給電圧が減少するにつれて、（一つの論理状態からもう一つへと）セルを反転するのに必要な臨界電荷が減少するので、ソフト−エラー率が増大する。

本発明は、低電圧システムに使用するためのエンハンスドパスゲート構造に関連する。本発明の原理に従って、パスゲート構造の高速動作を保持しながら同時に、漏れ電流を減少させるための様々な技術が示される。ここに記述される技術はＮＭＯＳパスゲートを使って説明されるが、それらは容易にＰＭＯＳ構造にも当てはめられる。

一つの装置では、パスゲート構造のＶ_Ｔを他の構造（例えば、論理トランジスタ）のＶ_Ｔより高くし、かつ公称電圧（例えば、「低」システム電圧）より高いパスゲート活性化電圧をパスゲート構造のゲートに印加することにより、漏れ電流は減少し、かつ高速動作は保持される。パスゲート構造のＶ_Ｔを増加させることによって実現される利点は、パスゲート構造がターンＯＦＦしたとき、それが漏れ電流を減少させることである。パスゲート活性化電流は、たとえＶ_Ｔをパスゲート構造以外の他の構造のＶ_Ｔの割合で増加させても、パスゲート構造を望みのスピードで十分動作させ得る。

パスゲート活性化電圧は公称電圧よりも高いので、該活性化電圧を供給する電源は、ＳＲＡＭのようなコンフィギュアラブルなメモリセルにパワーを与えるのに使われ得る。公称電圧よりも高い電圧で、コンフィギュアラブルなメモリセルにパワーを供給することは、ソフト−エラー率を減少させる。これは、高電圧がセルを反転させるのに必要な臨界電荷を増大させるからである。

本発明のさらなる特徴と、その性質と様々な利点とは、添付した図面と以下の発明の詳細な記述とからさらに明らかになる。

本発明の原理の議論を単純化する目的で、ここで述べられる技術および実施形態は、ＮＭＯＳパスゲートに焦点を当てている。しかしながら、ここで説明されている原理は、ＰＭＯＳパスゲートを含む同様な装置に当てはめることができる。

ここで定義されるように、公称電圧は、プログラム可能論理デバイスのような集積回路を通じて優勢的に使われている電圧のことであり、典型的には「低」電圧と関連する。公称電圧は、しばしば、システム電圧またはコア回路構成電圧と呼ばれる。

ここで定義されるように、公称閾値電圧は、集積回路構成（例えばプログラム可能な論理デバイス）に含まれる、本発明によるパスゲート・トランジスタ以外のトランジスタの閾値電圧のことである。公称のＶ_Ｔは、ある特別なプロセス（例えば９０ｎｍプロセス）を用いて作られたトランジスタ（例えば、論理トランジスタ）のＶ_Ｔに、その特別なプロセスに従って通常に作成されないＶ_Ｔを作ろうと試みることなしに、なり得る。

図１は、本発明の原理にしたがって、ＮＭＯＳパスゲートの高速動作を維持しつつ、漏れ電流を減少させる一つの装置を示している。図１に示されている装置では、ＮＭＯＳパスゲート１００のＶ_Ｔは、特別なプロセス次元（例えば９０ｎｍプロセス）に従って作製された他のトランジスタよりも高い公称Ｖ_Ｔを持つように作製されている。ＮＭＯＳパスゲート１００のゲートに印加される電圧Ｖ_ＧＡＴＥは、公称電圧よりも高い。Ｖ_ＧＡＴＥは、ここではしばしばパスゲート活性化電圧と呼ばれる。いくつかのデザインでは、使用されるプロセスと、Ｖ_ＩＮとＶ_ＧＡＴＥとの間の電圧の差、または、Ｖ_ＯＵＴとＶ_ＧＡＴＥとの間の差とによって、例えばゲート酸化物破壊を防ぐようゲートに印加される電圧を信頼できるように取り扱うために、ＮＭＯＳパスゲート１００は、厚い酸化物デバイスのような高電圧耐性トランジスタとなり得る。

本発明の目的のために、Ｖ_ＧＡＴＥは静的なバイアス電圧または動的な信号になり得る。一つの実施形態では、図１に示されるように、パスゲート活性化電圧は、様々な供給源１０４のどれかから導出され得る。その様々な供給源１０４は、例えば、公称電圧よりも高い電圧が供給される専用の外部ピン、Ｉ／Ｏピン（例えば、公称電圧よりも高い電圧を供給する外部供給源から供給される制御／データ信号）、または、正のＩ／Ｏ供給電圧Ｖ_{ＤＤ−Ｉ／Ｏ}（例えば、コア回路構成とＩ／Ｏ回路構成とが分離され電源を持ち、かつＶ_{ＤＤ−Ｉ／Ｏ}が公称電圧よりも高いとき）である。

その他の実施形態では、応用によって、パスゲート活性化電圧は、電荷ポンプと電圧変換器（例えば、ＤＣ／ＤＣ、ＡＣ／ＤＣなど）のような様々な電圧ブースティング／コンバージョン回路構成のどれかによって、生成され得る。他の実施形態では、パスゲート活性化電圧は、ＳＲＡＭセルのようなメモリセルによって与えられ得る。

パスゲート活性化電圧が公称電圧を超える程度は、トランジスタのタイプやゲート酸化厚さのようないくつかの要因によって変化し得ることが理解される。パスゲート活性化電圧が、予め定められた電圧だけ公称電圧を超えることが、さらに理解される。例えば、予め定められたパーセンテージが、様々な要因によって、約１パーセントから約２００パーセントまでの範囲を取り得る。

このパスゲート活性化電圧のパスゲート構造のゲートへの適用は、望みのパスゲート動作スピードが得られることを保証する。

半導体プロセスは大きさを減少させ続けるので、Ｖ_Ｔは減少し続けている。当該技術分野で知られているように、Ｖ_Ｔの減少は、「ＯＦＦ」状態の間の漏れ電流の増加を結果として引き起こす。従って、本発明の原理にしたがって、パスゲートとして使われるこれらの特定のトランジスタの閾値電圧を増加させることは好ましい。

これを達成させるための一つの装置が図２に示されている。図２は、二つのトランジスタが異なる閾値電圧で組み立てられている、代表的な集積回路デバイス２０の一部を模式的に示している。図２に示されるとおり、トランジスタ２００はパスゲート構造以外の何かとして動作するように設定されていて、関連するＶ_ＴがＶ_Ｎ（公称のＶ_Ｔ）と等しくなるように作製され得る。もう一つの別のトランジスタ２０１は、パスゲートとして動作するように設定されており、Ｖ_Ｎより予め定められたパーセンテージだけ高い関連するＶ_Ｔを持つように作製され得る。

上述の予め定められたパーセンテージは以下の範囲をとる。約１パーセントから約２００パーセント、約１パーセントから約１００パーセント、約１パーセントから約５０パーセント、約５パーセントから約４５パーセント、約１０パーセントから約４０パーセント、約１５パーセントから約３５パーセント、約２０パーセントから約３０パーセント、約１パーセントから約３０パーセント、約５パーセントから約３０パーセント、約１０パーセントから約３０パーセント、約２０パーセントから約４０パーセント、約２５パーセントから約３５パーセント、約３０パーセントから約５０パーセント。

公称閾値電圧を超えた閾値電圧のいかなる増加も、漏れ電流の最小化を助け、本発明の原理に従うことが理解される。したがって、本発明はここに数え上げられたパーセンテージに制限されるものではないことが理解される。

図２に示される装置をさらに詳しく述べると、図３は集積回路デバイス３０の一部を示している。該集積回路デバイス３０は異なるセクション３０１／３０２／３０３に分割され、与えられたセクション内の全てのトランジスタは、他のセクションのトランジスタのものとは異なり得る特定の閾値電圧で組み立てられている。例えば、セクション３０１とセクション３０２とは、それぞれ、（例えば、相互接続スイッチとマルチプレクサを構成するために使われている）パスゲートが高度に集中したルーティング・ネットワークになっている。したがって、セクション３０１とセクション３０２とにおけるトランジスタは、他のセクション３０３のトランジスタのものより高いＶ_Ｔで組み立てられている。

この代わりとして、あるいはこれに加えて、低Ｖ_Ｔトランジスタを選択的に組み立てるために、図４と図５は、ＮＭＯＳパスゲート４００が作り込まれている井戸４０５のバイアス電圧Ｖ_ＢＩＡＳを制御することにより、公称より高いＶ_Ｔが達成され得る装置を図示している。本発明の目的のために、ＮＭＯＳパスゲート４００は、基板５２０にバイアスをかける電圧と異なる電圧にバイアスされることが可能な井戸４０５内に組み立てられることが望ましい。図５に示される具体的な実施形態では、例えば、三重井戸プロセスは、ｐ−井戸４０５がｐ−基板５２０から分離してバイアスをかけられることを可能とし、これにより、ＮＭＯＳパスゲート４００のＶ_Ｔが、ソースとバルクとのポテンシャルの差Ｖ_ＳＢの関数として調節されることを可能とする。ただし、Ｖ_ＳＢは、図５で示される装置では、Ｖ_ＢＩＡＳに依存する。ＮＭＯＳトランジスタのためのＶ_ＴとＶ_ＳＢとの間の関係は、当業者にはよく知られていることであるが、以下のように表現される。
Ｖ_Ｔ＝Ｖ_ｔ０＋γ［ｓｑｒｔ（Ｖ_ＳＢ＋２Φ_Ｆ）−ｓｑｒｔ（２Φ_Ｆ）］
（ただし、Ｖ_ｔ０はＶ_ＳＢがゼロのときの閾値電圧、ｇはボディ−エフェクト定数、Φ_Ｆは井戸のドーピングに関連した項である。）したがって、ＮＭＯＳパスゲート４００のＶ_Ｔは、井戸４０５のバイアス電圧Ｖ_ＢＩＡＳを、ＮＭＯＳパスゲート４００のソース端子に現れる電圧レベルより低い電圧に設定することで正のＶ_ＳＢを生成することにより、増加され得る。本発明の目的のためには、バイアスにソース／ドレイン４０１／４０２とｐ−井戸４０５との間の接合を順方向にバイアスするように、Ｖ_ＢＩＡＳは低過ぎてはならない。

本発明の原理にしたがって、Ｖ_ＢＩＡＳは、ＮＭＯＳパスゲート４００を含む集積回路デバイスに対して内部のものであっても外部のものであってもよい、様々なソース、およびバイアス生成スキーム５００のうちのいずれのものからでも導出され得る。このようなソース５００は、外部ピン、電荷ポンプ、電圧参照、電圧分割器、レベル−シフタ、制御／フィードバック回路構成、などを含み得る。いくつかのデザインでは、Ｖ_ＢＩＡＳは、集積回路デバイス上で使われる供給電圧のどれかと対応し得る、または対応し得ない、静的電圧として与えられ得る。他のデザインでは、Ｖ_ＢＩＡＳのために動的電圧を使うことが好ましい。ただし、このＶ_ＢＩＡＳは制御回路によって供給され得、その制御回路は、プロセスの変化、温度、電圧、電流、またはそれらの組み合わせといった、様々パラメータのいずれかの関数であり得、変動するＶ_ＢＩＡＳを生成する。その結果、ＮＭＯＳパスゲート４００のＶ_Ｔは、公称より高いゲート電圧と結合したとき、例えば、高速パスゲート動作と漏れ電流の減少との間のトレードオフを最適化する高Ｖ_Ｔを達成するためにフィードバック・ループにて変更させられ得る。

図６Ａと図６Ｂとは、本発明にしたがって構成されたパスゲート構造のパフォーマンスの特徴と、パスゲートとして使われない他のトランジスタのパフォーマンスの特徴とを比較するグラフである。これらの両方共、与えられたプロセス次元にしたがって、組み立てられている。図６Ａと図６Ｂの両方は、与えられたプロセス次元に対する、供給電圧（線６１０）における具体的傾向を示している。図６Ａと図６Ｂとは、本発明によるパスゲート構造以外のトランジスタの公称閾値電圧Ｖ_ＴＮの具体的傾向を示している。図６Ａと図６Ｂは、また、本発明によるパスゲート構造の公称より高い閾値電圧Ｖ_ＴＮ＋を例示的に示している。次の点に注意を要する。プロセス次元が減少するに従い、供給電圧が減少する。さらに次の点に注意を要する。プロセス次元が減少するに従いＶ_ＴＮは減少するが、一方、Ｖ_ＴＮ＋はＶ_ＴＮよりも、様々なプロセス次元（例えば、プロセス次元が０．１３μｍより小さい）に対して予め定められたパーセンテージだけ高い。なおさらに次の点に注意を要する。図６Ａと図６Ｂに示された傾向の一部は破線を有する。これらの破線は一般的に、将来のプロセス次元で得られ得る、電圧、漏れ電流、および、周波数の期待される値を表している。

特に図６Ａを見ると、Ｖ_ＴＮを有するトランジスタの漏れ電流（線６１２）が、Ｖ_ＴＮ＋を有するパスゲート・トランジスタの漏れ電流（線６１４）と、与えられたプロセスについて、比較されている。「大きな」プロセス（例えば、０．１３μｍプロセスより大きい）では、パスゲート構造の閾値電圧は、公称閾値電圧よりも高い必要はない点に注意を要する。したがって、これが、図６Ａと図６Ｂが、図の左側に広がるＶ_ＴＮ＋「円」を示さない理由である。図に示されるように、「大きな」プロセス次元にしたがって組み立てられたトランジスタの漏れ電流は低く、該トランジスタはＶ_ＴＮの閾値電圧を有する。しかしながら、プロセス次元が減少するに従い、Ｖ_ＴＮを有するトランジスタの漏れ電流は劇的に上昇するが、Ｖ_ＴＮ＋を有するトランジスタの漏れ電流は比較的低く留まる（すなわち、漏れ電流は、公称閾値電圧を有するトランジスタによって経験される漏れ電流に比べて減少される）。

図６Ｂを見ると、Ｖ_ＴＮまたはＶ_ＴＮ＋を有し、公称電圧またはパスゲート活性化電圧で駆動させられているトランジスタの周波数が比較されている。線６２０は、Ｖ_ＴＮを有し公称電圧で駆動させられているトランジスタで達成される「理想的な」動作スピードを表している。しかしながら、このスピードは、図６Ａの線６１２によって指摘されるように、高漏れ電流を犠牲にした上で達成される。線６３０は、Ｖ_ＴＮ＋を有するトランジスタのスピード・プロフィールを表しているが、公称ゲート電圧で駆動されている。図６Ｂに示すように、線６３０のスピードは、より小さなプロセス次元では理想的なものより実質的に少ない。しかしながら、Ｖ_ＴＮ＋を有しパスゲート活性化電圧（例えば、公称電圧よりも高い電圧）で駆動させられる、本発明によるパスゲート・トランジスタのスピードを表す、線６４０は、線６２０の理想的なスピードと実質的に整合し、それと同時に、比較的低い漏れ電流を有することから利益を得る。

本発明の原理にしたがって構成され得る上述のパスゲート構造１０／２０１／４０は、特に、プログラム可能な論理デバイスのような集積回路デバイスに役に立ち、このデバイスでは、パスゲート構造が、プログラム可能なルーティングとスイッチングとを可能にするために相互接続スイッチとして使われる。図７は、具体的なプログラム可能な論理デバイス７０の単純化されたブロック図であり、このデバイスでは、本発明の原理にしたがって構成されたパスゲート構造を使っている相互接続スイッチが容易に使われ得る。プログラム可能論理デバイス７０は、行と列の二次元配列に適切に配置された複数のプログラム可能論理７１０の領域と、論理領域７１０と様々なＩ／Ｏ構造７８０の間で信号を運ぶための、水平方向７３０と垂直方向７３５の相互接続導体のプログラム可能ネットワークとを含む。相互接続導体７３０／７３５のネットワークにおいて、信号は、あるデザインでは、マルチプレクサを成すためにグループ化され得る相互接続スイッチ７００を介してプログラム可能にルーティングされ得る。いくつかの実施形態では、プログラム可能論理デバイス７０は、例えばメモリ構造、乗算器／累算器ブロック、算術論理ユニット、マイクロプロセッサ等の、機能ブロック７５０の様々な中のいずれかを含み得る。機能ブロック７５０は、ある特殊な機能を実現するように設定された専用の構造、またはその代わりに、それらはユーザープログラム可能／リコンフィギュアラブルな構造で有り得る。

図８は、相互接続スイッチ７００が、相互接続導体７３０／７３５のネットワークにおいてプログラム可能論理デバイス７０の中で信号をルーティングするために、どのように使われ得るかをより詳細に例示している。本発明の原理を例示するために、プログラム可能論理デバイス７０内部の信号源／目的地は、論理領域７１０、機能ブロック７５０、Ｉ／Ｏ構造７８０、または、プログラム可能論理デバイス７０内の他の回路構成のいずれかになり得る。図８で概要を例示されているように、信号は、任意の与えられた供給源から任意の与えられた目的地までの経路が相互接続スイッチ７００を使って決定され得る。これにより、信号ソース７１０／７５０／７８０／等の出力リード７２５上に供給された信号は、多重化あるいは切り替えられて、相互接続導体７３０／７３５のネットワーク（その中で、相互接続スイッチ７００はまた一つの相互接続導体からもう一つへとプログラム可能に接続するために使われ得る）上へ送られ、該相互接続導体７３０／７３５のネットワークから、信号が、最終的に、多重化され、あるいは切り替えられて信号目的地７１０／７５０／７８０／等の入力リード７２０上へ導かれる。図８に示されるように、相互接続導体７３０／７３５のネットワークの電気的特性は、「ブラックボックス」抽象化で抵抗８２０とコンデンサ８２１ａ／ｂの鎖として表され得る。

図８にまた示されているのは、本発明の原理にしたがって上述のエンハンスドパスゲート構造を使って構成され得る、相互接続スイッチ７００の一つの実施形態である。図８に例示されるように、相互接続スイッチ７００はスイッチング機能としてパスゲート１０／２０１／４０のいずれかを含み得る。いくつかの実施形態では、一対のインバータ８０１ａと８０１ｂが、「ハーフ−ラッチ」ＰＭＯＳトランジスタ８０２に沿って、入力信号と出力信号のバッファリングを提供するために含まれ得る。ハーフ−ラッチＰＭＯＳトランジスタ８０２は、パスゲート１０／２０１／４０を横切っての電圧降下から回復するために使われ得る。

図９は、本発明の原理にしたがって上述のエンハンスドパスゲート構造を使って構成され得る、相互接続スイッチ９００のもう一つの実施形態を示している。図９に示されるように、相互接続スイッチ９００は、デュアル・パスゲート・スイッチング機能として使うために、二つのパスゲート１０／２０１／４０を含み得る。もし望むなら、スイッチ９００は入力信号と出力信号とをバッファするために、インバータ９０１ａと９０１ｂとを含み得る。ハーフ−ラッチＰＭＯＳトランジスタ９１０は、デュアル・パスゲート・スイッチング機構を横切る電圧降下を補償するために含まれ得る。相互接続スイッチ９００は、決まった場所に使われるか、または、図７の相互接続スイッチ７００と混ぜ合わせられることが理解される。

図１０は、本発明の原理に従ってパスゲート・トランジスタ７００／９００を駆動させるために、メモリセル１０１０の使用を採用している集積回路１０００の一部を表している。メモリセル１０１０は、ＳＲＡＭセルのように設定可能なｒａｍセルであり得る。パスゲート・トランジスタ７００／９００は、前述のエンハンスドパスゲート構造のどれかであり得る。

図１０にまた示されているのは、メモリセル１０１０に結合されている、公称より高い電圧源Ｖ_ＣＣＸである。前に議論したとおり、公称より高い電圧は、電荷ポンプ、電圧レベラ、または同様のものから生成され得た、公称供給電圧より高い供給電圧を提供する分離されたＩ／Ｏピンによって供給され得る。。

公称より高い電圧でメモリセル１０１０にパワーを供給することで実現される有利な点は、それがソフト−エラーの可能性を減少させることである。メモリセル内に保存された論理状態が不注意にも変化したとき、ソフト−エラーは発生する。ソフト−エラーは、例えば、メモリセルの電荷を変化させることでシリコンの動作を崩壊させるサブ−アトミック粒子（しばしば、アルファ粒子または中性子線と呼ばれる）によって引き起こされ得る。ソフト−エラーは、また、メモリセルのクロス−カップリングによっても引き起こされ得る。供給電圧（例えば公称電圧）が減少し続けるにつれて、ソフト−エラー率は増加する。これは、供給電圧が減少するにつれて、セルを反転させるのに必要な臨界電荷が減少するからである。したがって、Ｖ_ＣＣＸの印加は、公称電圧とは対照的に、メモリセル１０１０を比較的低いソフト−エラー率で動作させ得るようにする供給電圧を与える。

したがって、メモリセル１０１０とパスゲート・トランジスタ７００／９００の間で相互作用が生み出される。これは、Ｖ_ＣＣＸが、ソフト−エラーを最小化させるに十分な電圧を供給するからであり、また、予め定められた動作スピードでパスゲート・トランジスタを駆動させるために十分だからである（すなわち、Ｖ_ＣＣＸは、少なくとも、パスゲート活性化電圧に等しい）。すなわち、メモリセル１０１０は、Ｖ_ＣＣＸにより供給された電圧（例えば、パスゲート活性化電圧）をパスゲート・トランジスタ７００／９００のゲートに印加することで、選択的にパスゲート・トランジスタ７００／９００を駆動させる。したがって、公称より高い電圧でメモリセル１０１０にパワーを供給することの有利な点は、メモリセル１０１０がパスゲート７００／９００を必要な電圧で駆動することを可能にすると同時に、不注意な反転を防ぐ。

図１１は、前述のエンハンスドパスゲート構造のいずれかを用いている、集積回路デバイス１１９０（例えば、プログラム可能論理デバイス）が、どのようにシステム１１００の中で使われているかを示している。システム１１００は以下の部品の一つ以上を含み得る。それらは、様々な周辺デバイス１１０２、Ｉ／Ｏ回路構成１１０３、プロセッサ１１０４、メモリ１１０５である。これらの部品は、システム・バス１１０１により共に結合され得、エンド−ユーザー・システム１１０７に含まれる回路基板１１０６上に置かれ得る。

システム１１００は広い様々な応用において使われ得る。例えば、コンピュータ・ネットワーキング、データ・ネットワーキング、計測器、ビデオ・プロセッシング、デジタル信号プロセッシング、または、プログラム可能または再プログラム可能論理を用いる有利さが望まれる他のいかなる応用などである。本発明の原理に従って構成されたパスゲート構造を用いる集積回路デバイス９０は、様々な異なる論理機能を行うために使用され得る。例えば、集積回路デバイス１１９０は、プロセッサまたはプロセッサ１１０４と協力して動作するコントローラとして、設定され得る。集積回路デバイス１１９０は、また、システム１１００の共有されているリソースのアクセスを調停するアービターとして使用され得る。さらにもう一つの例として、集積回路デバイス１１９０は、プロセッサ１１０４とシステムの他の部品の一つとの間のインターフェイスとして設定され得る。

様々な技術が、本発明の原理に従って構成されたパスゲート構造を用いる集積回路デバイス１１９０を実現するために使われ得る。さらに、本発明は、一回限りのプログラム可能および再プログラム可能デバイスの両方に適用できる。

したがって、集積回路デバイスのためのエンハンスドパスゲート構造が示されていると理解できる。当業者は、本発明が、説明のため表されているものであって限定のために表されたものではない記載された実施形態以外でも実施され得ることを理解し、また本発明は続くクレームによってのみ限定されることを理解するであろう。

図１は、本発明の原理に従って構成され得るエンハンスドパスゲート構造の図である。 図２は、本発明の原理に従って組み立てられ得る集積回路デバイスの一側面を単純化した図である。 図３は、本発明の原理に従って組み立てられ得る別の集積回路デバイスの一側面を単純化した図である。 図４は、本発明の原理に従って組み立てられ得る別のエンハンスドパスゲート構造の概略説明図である。 図５は、図４のエンハンスドパスゲート構造の一側面をより詳細に図示している。 図６Ａは、公称Ｖ_Ｔを有するトランジスタの動作と、本発明の原理に従って増加したＶ_Ｔを有するパスゲート構造の動作との異なるモードを例示的に示すグラフである。 図６Ｂは、公称Ｖ_Ｔを有するトランジスタの動作と、本発明の原理に従って増加したＶ_Ｔを有するパスゲート構造の動作との異なるモードを例示的に示すグラフである。 図７は、本発明の原理に従ったプログラム可能な論理デバイスの簡単化されたブロック図である。 図８は、本発明の原理に従って図７のプログラム可能な論理デバイスの側面がどのように改善されるかを例示している。 図９は、本発明の原理に従って図７のプログラム可能論理デバイスの別の側面が改善されることを例示している。 図１０は、本発明の原理に従ってパスゲート構造を選択的に駆動させる設定可能メモリセルの単純化されたブロック図である。 図１１は、本発明の原理に従って改善された集積回路デバイスを含む例示的なシステムの単純化されたブロック図である。

Claims (28)

1. プログラム可能な論理デバイスであって、該プログラム可能な論理デバイスが、
   複数の論理ブロックの配列と、
   複数の相互接続ラインと、
   該複数の相互接続ラインを介して該複数の論理ブロック間で論理信号をプログラム可能にルーティングする複数のスイッチとを備え、該複数のスイッチが、該プログラム可能な論理デバイスにおける他のトランジスタの閾値電圧よりも高い閾値電圧を有する複数のパスゲート・トランジスタを含み、該複数のパスゲート・トランジスタが、該プログラム可能な論理デバイスにおける他のトランジスタに印加される電圧よりも高いパスゲート活性化電圧で選択的に活性化される、プログラム可能な論理デバイス。
2. 前記パスゲート活性化電圧以上のメモリセル供給電圧を用いてパワーが供給される複数のメモリセルをさらに備える、請求項１に記載のプログラム可能な論理デバイス。
3. 前記メモリセルが、前記パスゲート・トランジスタに前記パスゲート活性化電圧を選択的に供給する、請求項２に記載のプログラム可能な論理デバイス。
4. 前記メモリセルがＳＲＡＭセルである、請求項２に記載のプログラム可能な論理デバイス。
5. 前記メモリセル供給電圧が、プログラム可能な論理デバイス上で、レベル−シフタ、電荷ポンプ、参照電圧生成器、電圧分割回路、または、入力／出力ピンによって供給される、請求項２に記載のプログラム可能な論理デバイス。
6. 前記パスゲート・トランジスタのうちの少なくとも一つが、他のトランジスタの閾値電圧よりも高い前記閾値電圧を持つように組み立てられている、請求項１に記載のプログラム可能な論理デバイス。
7. 前記パスゲート・トランジスタのうちの少なくとも一つが半導体トランジスタであり、該半導体トランジスタは、ゲート井戸領域と、該ゲート井戸領域を該半導体トランジスタの他の領域に対してバイアスするための接続とを備え、それにより、非パスゲート・トランジスタの閾値電圧よりも高い電圧レベルに閾値電圧を設定する、請求項１に記載のプログラム可能な論理デバイス。
8. 前記パスゲート・トランジスタがＮＭＯＳトランジスタである、請求項１に記載のプログラム可能な論理デバイス。
9. プロセッシング回路構成と、
   該プロセッシング回路構成に結合されたシステムメモリと、
   該プロセッシング回路構成と該システムメモリとに結合されたプログラム可能な論理デバイスであって、請求項１に記載のプログラム可能な論理デバイスと
   を備えるデジタル・プロセッシング・システム。
10. 請求項１に記載のプログラム可能な論理デバイスが搭載されたプリント回路基板。
11. 公称閾値電圧を有するトランジスタの第一のセットであって、該第一のセットの各トランジスタが公称電圧によって選択的に活性化される、トランジスタの第一のセットと、
    該公称閾値電圧よりも予め定められたパーセンテージだけ高いパスゲート閾値電圧を有するパスゲート・トランジスタのセットであって、各パスゲート・トランジスタが、該公称電圧を超えるパスゲート活性化電圧によって選択的に活性化される、パスゲート・トランジスタのセットと
    を備える集積回路。
12. 前記予め定められたパーセンテージが約１パーセントから約２００パーセントまでの範囲にある、請求項１１に記載の集積回路。
13. 前記予め定められたパーセンテージが約５パーセントから約４０パーセントまでの範囲にある、請求項１１に記載の集積回路。
14. 前記予め定められたパーセンテージが約１０パーセントから約３５パーセントまでの範囲にある、請求項１１に記載の集積回路。
15. 前記予め定められたパーセンテージが約１５パーセントから約３０パーセントまでの範囲にある、請求項１１に記載の集積回路。
16. 前記公称電圧が前記集積回路に提供される供給電圧である、請求項１１に記載の集積回路。
17. 前記パスゲート活性化電圧を供給するパスゲート活性化電圧源をさらに備える、請求項１１に記載の集積回路。
18. 前記パスゲート活性化電圧源が、前記集積回路上で、レベル−シフタ、電荷ポンプ、参照電圧生成器、電圧分割回路、または、入力／出力ピンによって提供される、請求項１７に記載の集積回路。
19. 前記パスゲート活性化電圧以上のメモリセル供給電圧によりパワーが供給される少なくとも１つのメモリセルをさらに備え、該少なくとも一つのメモリセルは、少なくとも一つのパスゲート・トランジスタと結合され、かつ、少なくとも一つのパスゲート・トランジスタにパスゲート活性化電圧を選択的に供給するように動作する、請求項１１に記載の集積回路。
20. 前記メモリセルがＳＲＡＭセルである、請求項１９に記載の集積回路。
21. 前記パスゲート・トランジスタがＮＭＯＳトランジスタである、請求項１１に記載の集積回路。
22. 論理ブロックの配列と、
    複数の相互接続ラインと、
    該相互接続ラインを介して該論理ブロック間で論理信号をプログラム可能にルーティングする複数のスイッチとを備え、各スイッチが少なくとも一つの前記パスゲート・トランジスタを含む、請求項１１に記載の集積回路。
23. プロセッシング回路構成と、
    該プロセッシング回路構成に結合されたシステムメモリと、
    該プロセッシング回路構成と該システムメモリとに結合された集積回路であって、請求項１１に記載の集積回路と
    を備えるデジタル・プロセッシング・システム。
24. 請求項１１に記載の集積回路が搭載されたプリント回路基板。
25. 前記プリント回路基板に搭載されたボードメモリであって、前記集積回路デバイスに結合されているボードメモリをさらに備える、請求項２４に記載のプリント回路基板。
26. 前記プリント回路基板に搭載されたプロセッシング回路構成であって、前記集積回路デバイスに結合されているプロセッシング回路構成をさらに備える、請求項２５に記載のプリント回路基板。
27. プログラム可能な論理デバイスであって、該プログラム可能な論理デバイスが、
    該プログラム可能な論理デバイスに供給されている低電圧よりも高い電圧を供給する高電圧電源と、
    該高電圧電源と結合されたコンフィギュアラブルなメモリセルと、
    ゲート端子と入力端子と出力端子とを有するパスゲート・トランジスとを備え、該ゲート端子は該コンフィギュアラブルなメモリセルに結合されており、該パスゲート・トランジスタは、該プログラム可能な論理デバイスにおける他のトランジスタの閾値電圧よりも高い閾値電圧を有し、該パスゲート・トランジスタは、該ゲート端子に高電圧を印加することにより選択的に活性化される、プログラム可能な論理デバイス。
28. 前記コンフィギュラブルなメモリセルがＳＲＡＭセルである、請求項２８に記載のプログラム可能な論理デバイス。

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