JP2011199815A - パストランジスタを用いた論理回路、セレクター回路、多入力ルックアップテーブル回路または多入力マルチプレクサー回路、および集積回路 - Google Patents
パストランジスタを用いた論理回路、セレクター回路、多入力ルックアップテーブル回路または多入力マルチプレクサー回路、および集積回路 Download PDFInfo
- Publication number
- JP2011199815A JP2011199815A JP2010067482A JP2010067482A JP2011199815A JP 2011199815 A JP2011199815 A JP 2011199815A JP 2010067482 A JP2010067482 A JP 2010067482A JP 2010067482 A JP2010067482 A JP 2010067482A JP 2011199815 A JP2011199815 A JP 2011199815A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- cmos inverter
- supply voltage
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
【解決手段】低電源電圧回路の低論理信号振幅の第一の論理信号がドレインに印加され、ゲートに第二の論理信号で制御するパストランジスタMN1を用いた論理回路であって、低電源電圧回路の低論理信号振幅の第三の論理信号を入力ノードに印加して高電源電圧で動作する第一のCMOSインバータINVH1を有し、第三の論理信号の電圧変化範囲が高電源電圧の高電源電位と低電源電位に挟まれ、かつINVH1の遷移領域を含むように高電源電圧の高電源電位と低電源電位が設定され、かつ高電源電圧の高電源電位と低電源電圧回路の高電源電位との差がパストランジスタのしきい値電圧よりも大きく設定されたINVH1の出力信号を第二の論理信号とする。
【選択図】図1
Description
特には、論理信号振幅の小さな、低い電源電圧回路の場合にハイレベル、ローレベルとも論理レベルの転送効率の高いパストランジスタ(Path Transistor→PTと略記)、およびこのPTを用い、低電源電圧の論理回路から出力される低論理信号振幅の論理信号を入力に印加しても動作可能なセレクター(Selector)、マルチプレクサー(Multiplexer、MUXと略記)およびルックアップテーブル(Lookup Table→LUTと略記)回路等のパストランジスタを用いた論理回路に関する。
図5はCMOSインバータの回路図とそれを表す記号を示している。MPはP形の絶縁ゲート電界効果トランジスタ(PMOST)であり、NPはN形の絶縁ゲート電界効果トランジスタ(NMOST)である。INはその入力ノード、OUTはその出力ノードを示す。VDDは高電位側電源線の電位であり、VSSは低電位側電源線の電位である。VDDーVSSを電源電圧と称することがある。なお、VSS<VDDである。また電源線については、その電位を表す記号と同じ記号で示す。例えば、電源線VDDと述べるときは、電位がVDDである電源線を表す。
さらに、VDDとVSSとの差、すなわち電源電圧の値が大きい回路を高電源電圧回路、小さい場合を低電源電圧回路と称する。
遷移領域(TR)とは出力電圧がVDDからVSSに、あるいはこの逆の場合に変化する途中の段階にある入力電圧範囲を言い、通常次のように定義される。すなわち、この入出力特性曲線には接線の傾きが−1となる入力電圧値が通常2カ所あるが、電圧の低い方を遷移領域下限(TRL)とし、電圧の高い方を遷移領域上限(TRH)とし、これらの電圧で挟まれた入力電圧範囲を遷移領域(TR)とする。
一般に、CMOSインバータが確実に動作するためにはその遷移領域を渡りきるように入力電圧を変化させねばならない。
また、パストランジスタ(PT)とは、図7のように絶縁ゲート電界効果トランジスタ(MOST)を、ノードNGのゲートに印加された論理信号でノードNDのドレインからノードNSのソース(またはその逆)への論理信号の転送、非転送を制御するのに用いたものである。普通はNMOSTが用いられる。
ここで、例えば外部入力ノードAおよびノードBがハイレベル(VDD)および外部入力ノードCがローレベル(VSS)とすると、ノードN14にはハイレベルである外部入力ノードBの電位、VDDが転送されねばならない。しかし、パストランジスタMN11のしきい値電圧をVthnとすると、ノードN14の電位はVDD−Vthnまでしか上昇しない、すなわちハイレベルがパストランジスタのしきい値電圧分だけ低下する。
すなわち、ノードN14がVDDとなっている時、外部入力ノードAをローレベル、すなわちMN11はオフ、MN12はオンにして外部入力ノードCのローレベルをノードン14に転送したいとき、すなわちノードN14の電位を外部入力ノードCのローレベルにしたいとき、MP1とMN12が同時にオンとなる状況があるのでMP1の電流駆動力が大きいとN14の電位をインバータINV5が反転するに十分な電位に下げることができず、動作に支障が出ることである。
LOOKUP TABLE WITH TRANSMISSION GATE STRUCTURE FOR RELIABLE LOW−VOLTAGE OPERATION”」)に開示されている。
構成1:パストランジスタを用いた論理回路は、低電源電圧回路の低論理信号振幅の第一の論理信号がドレインに印加され、その論理信号のソースへの転送を行うかまたは非転送とするかのどちらかをゲートに印加される第二の論理信号で制御するパストランジスタを用いた論理回路であって、前記低電源電圧回路の低論理信号振幅の第三の論理信号を入力ノードに印加して高電源電圧で動作する第一のCMOSインバータを有し、前記第三の論理信号の電圧変化範囲が前記高電源電圧の高電位側の電源電位と低電位側の電源電位に挟まれ、かつ前記第一のCMOSインバータの遷移領域を含むように前記高電源電圧の高電位側の電源電位と低電位側の電源電位が設定され、かつ前記高電源電圧の高電位側の電源電位と前記低電源電圧回路の高電位側の電源電位との差が前記パストランジスタのしきい値電圧よりも大きく設定された前記第一のCMOSインバータの出力信号を前記第二の論理信号とする。
第一から第六のパストランジスタ6個を設け、
第一および第二のパストランジスタのソースを接続して第一の内部ノードとし、
第三および第四のパストランジスタのソースを接続して第二の内部ノードとし、
第五および第六のパストランジスタのソースを接続して第三の内部ノードとし、
第五のパストランジスタのドレインは第一の内部ノードに接続し、
第六のパストランジスタのドレインは第二の内部ノードに接続し、
第一ないし第四のパストランジスタの各ドレインはそれぞれ第一ないし第四の外部入力ノードにそれぞれ接続し、
第一および第三のパストランジスタのゲートは請求項1記載の第一のCMOSインバータと同じ機能を有する第五のCMOSインバータの出力ノードに接続し、
前記第五のCMOSインバータの入力ノードは第五の外部入力ノードに接続し、
第二および第四のパストランジスタのゲートは請求項5記載の第三のCMOSインバータと同じ機能を有する第六のCMOSインバータの出力ノードに接続し、
前記第六のCMOSインバータの入力ノードは前記第五のCMOSインバータの出力ノードに接続し、
第五のパストランジスタのゲートは請求項1記載の第一のCMOSインバータと同じ機能を有する第七のCMOSインバータの出力ノードに接続し、
前記第七のCMOSインバータの入力ノードは第六の外部入力ノードに接続し、
第六のパストランジスタのゲート前記第六のCMOSインバータと同じ機能を有する第八のCMOSインバータの出力ノードに接続し、
前記第八のCMOSインバータの入力ノードは前記第七のCMOSインバータの出力ノードに接続し、
前記第三の内部ノードに前記低電源電圧回路の電源電圧で動作する第九のCMOSインバータの入力ノードを接続し、その出力ノードを外部出力ノードに接続する。
また、本発明のセレクター回路、4入力ルックアップテーブル回路または4入力マルチプレクサー回路、集積回路は、上記パストランジスタを用いた論理回路に基づいて構成するので、上記論理回路が奏する効果を奏する。
VDDLおよびVSSLが既に設定されているものとする時、まず、INVH1とINVH3の電源電圧VDDHおよびVSSHは、パストランジスタMN1およびMN2のしきい値電圧をVthnpt(基板バイアス効果を考慮したときの最大値)とするとき、次の二つの条件式を満たすように設定する。
しかし、INVH1はLPSで動作する論理回路、例えばLPS_INVERTERで駆動されるので、INVH1が正しく動作するためにはさらに条件が必要である。
図2はその条件を説明するための図である。図2はHPS_INVERTERの入出力特性曲線(実線)とLPS_INVERTERの入出力特性曲線(点線)を模式的に示している。横軸はHPS_INVERTERの入力電圧(VIN)、縦軸は出力電圧(VOUT)である。LPS_INVERTERについてはその出力電圧がHPS_INVERTERの入力電圧になるように入力電圧軸と出力電圧軸とを逆転して描いている。
VDDL−VSSL=LSL(低電源電圧回路側、LPS_INVERTERの論理振幅)、
VDDH−VSSH=LSH(高電源電圧回路側、HPS_INVERTERの論理振幅)
である。
条件式(7):
特別な場合としてLPS_INVERTERの論理しきい値をVTLL、INVH1の論理しきい値をVTLHとするとき、上記条件式(1)ないし(4)を満たし、かつVTLH=VTLLとすることができる。例えば雑音余裕をハイレベル側およびローレベル側に均等に配分するためにVTLH=(VDDH+VSSH)/2、VTLL=(VDDL+VSSL)/2に設定するのが望ましい。VTLLとVTLHは素子の製造工程おけるバラツキなどで必ずしも正確に一致しない場合があるが、動作原理を逸脱しない範囲内であれば一致していると見なして差し支えない。そこで、VSSHについては条件式(2)を満たすように設定すると、
条件式(9):
なお、Vthnptの値が大きいとVDDHの値を大きくせねばならず、動的な消費電力が増加し、不利なのでできるだけ小さい方が良い。場合によっては負であってもVSSHを十分低くとれば漏洩電流を小さくできるので可能である。サブしきい値領域では漏洩電流はゲート電圧の指数関数で変化するので、VDDHの増加よりもVSSHの変化の方が小さくできる点が利点である。
さらに、INVH2についてはINVH1と同じ条件でしきい値電圧などを設定しても良いが、INVH1の出力が既に高電源電圧、VDDHとVSSHに対応しているので、同じ電源電圧で動作する通常のCMOSインバータでの設定を用いても動作に差し支えない。
INVH4とINVH6は図1の実施例のINVH1と同じ条件を満たすHPS_INVERTERである。INVH5とINVH7は図1の実施例のINVH1と同じ条件を満たすHPSインバータであっても、または通常のHPS_INVERTERであっても良い。
また、ノードN12にはパストランジスタMN9のゲートが接続される。INVH6の入力ノードはこの回路の外部入力ノードBに接続され、INVH6の出力ノードはノードN10に接続され、さらにノードN10にINVH7の入力ノードが接続され、その出力ノードはノードN11に接続され、さらにノードN11にはパストランジスタMN6とMN8の各ゲートが接続される。
パストランジスタMN9とMN10のソースはノードN9に接続され、各ドレインはそれぞれノードN7およびN8に接続される。
さらに、ノードN9にはバッファとしてのLPS_INVERTER、INV3の入力ノードが接続され、その出力ノードがこの回路の外部出力ノードOUTに接続されている。
上で説明したパストランジスタを用いた回路はバルク形MOSTだけでなく、例えば、特許文献1、2に開示されているような基板上の絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れるいわゆるフィン型の二重絶縁ゲートゲート電界効果トランジスタ(二つのゲート電極がチャネルを挟んで一体となって形成されているものと、それぞれ電気的に分離されているものとがある)においても適用できる。
MN、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12、MN13、MN14、MN15、MN16、MN17、MN18:N形MOSトランジスタ
MOST:MOSトランジスタ
VDD、VDDL、VDDH:高電位側の電源電圧
VSS、VSSL、VSSH:低電位側の電源電圧
GND:接地
VTL、VTLL、VTLH:CMOSインバータの論理しきい値電圧
LS、LSL、LSH:CMOSインバータの論理信号振幅
TR、TRH:CMOSインバータの遷移領域
TRHL、TRHH:遷移領域の境界値
A、B、C、D、E、F、G、IN、LC_IN、LC_INB:外部入力ノード
Q、QB、OUT:外部出力ノード
N0、N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14、N15、N16、N17、N18、N19、N20:内部ノード
ND:パストランジスタのドレインノード
NS:パストランジスタのソースノード
NG:パストランジスタのゲートノード
VIN:CMOSインバータの入力電圧
VOUT:CMOSインバータの出力電圧
LPS_INVERTER:低電源電圧側回路のCMOSインバータ
HPS_INVERTER:高電源電圧側回路のCMOSインバータ
LC:レベル変換回路
INV1、INV2、INV3、INV4、INV5、INV6、INV7、INV8、INV9、INV10、INV11、INV12:低電源電圧のCMOSインバータ
INVH1、INVH2、INVH3、INVH4、INVH5、INVH6、INVH7:高電源電圧のCMOSインバータ
Claims (9)
- 低電源電圧回路の低論理信号振幅の第一の論理信号がドレインに印加され、その論理信号のソースへの転送を行うかまたは非転送とするかのどちらかをゲートに印加される第二の論理信号で制御するパストランジスタを用いた論理回路であって、前記低電源電圧回路の低論理信号振幅の第三の論理信号を入力ノードに印加して高電源電圧で動作する第一のCMOSインバータを有し、前記第三の論理信号の電圧変化範囲が前記高電源電圧の高電位側の電源電位と低電位側の電源電位に挟まれ、かつ前記第一のCMOSインバータの遷移領域を含むように前記高電源電圧の高電位側の電源電位と低電位側の電源電位が設定され、かつ前記高電源電圧の高電位側の電源電位と前記低電源電圧回路の高電位側の電源電位との差が前記パストランジスタのしきい値電圧よりも大きく設定された前記第一のCMOSインバータの出力信号を前記第二の論理信号とすることを特徴とするパストランジスタを用いた論理回路。
- 前記第一のCMOSインバータのNMOSTのしきい値電圧を前記低電源電圧回路の低電位側電源電位と前記高電源電圧の低電位側の電源電位の差よりも大きくし、PMOSTのしきい値電圧の絶対値を前記高電源電圧回路の高電位側電源電位と前記低電源電圧の高電位側の電源電位の差よりも大きく設定したことを特徴とする請求項1記載のパストランジスタを用いた論理回路。
- 前記第一のCMOSインバータのNMOSTのしきい値電圧を前記低電源電圧回路の高電位側電源電位と前記高電源電圧の低電位側の電源電位の差よりも小さく、前記第一のCMOSインバータのPMOSTのしきい値電圧の絶対値を前記高電源電圧の高電位側電源電位と前記低電源電圧回路の低電位側の電源電位の差よりも小さく設定したことを特徴とする請求項1又は2記載のパストランジスタを用いた論理回路。
- 前記第一のCMOSインバータの出力を高電源電圧で動作する第二のCMOSインバータの入力ノードに接続し、前記第二のCMOSインバータの出力信号を前記第二の論理信号とすることを特徴とする請求項1乃至3のいずれか1項記載のパストランジスタを用いた論理回路。
- 二個のパストランジスタを用い、前記パストランジスタのそれぞれのソースを接続して出力ノードN0とし、一方の前記パストランジスタは請求項1乃至4のいずれか1項記載のパストランジスタを用いてドレインに前記第一の論理信号を印加し、他方の前記パストランジスタのドレインに前記低電源電圧回路の低論理信号振幅の第四の論理信号を印加し、前記他方のパストランジスタのゲートを前記高電源電圧で動作する第三のCMOSインバータの出力ノードに接続し、前記第三のCMOSインバータの入力は前記第一のCMOSインバータの出力ノードに接続したことを特徴とする請求項1乃至4のいずれか1項記載のセレクター回路。
- 前記セレクター回路の出力ノードに前記低電源電圧回路の電源電圧で動作する第四のCMOSインバータの入力ノードを接続したことを特徴とする請求項5に記載のセレクター回路。
- 第一から第六のパストランジスタ6個を設け、
第一および第二のパストランジスタのソースを接続して第一の内部ノードとし、
第三および第四のパストランジスタのソースを接続して第二の内部ノードとし、
第五および第六のパストランジスタのソースを接続して第三の内部ノードとし、
第五のパストランジスタのドレインは第一の内部ノードに接続し、
第六のパストランジスタのドレインは第二の内部ノードに接続し、
第一ないし第四のパストランジスタの各ドレインはそれぞれ第一ないし第四の外部入力ノードにそれぞれ接続し、
第一および第三のパストランジスタのゲートは請求項1記載の第一のCMOSインバータと同じ機能を有する第五のCMOSインバータの出力ノードに接続し、
前記第五のCMOSインバータの入力ノードは第五の外部入力ノードに接続し、
第二および第四のパストランジスタのゲートは請求項5記載の第三のCMOSインバータと同じ機能を有する第六のCMOSインバータの出力ノードに接続し、
前記第六のCMOSインバータの入力ノードは前記第五のCMOSインバータの出力ノードに接続し、
第五のパストランジスタのゲートは請求項1記載の第一のCMOSインバータと同じ機能を有する第七のCMOSインバータの出力ノードに接続し、
前記第七のCMOSインバータの入力ノードは第六の外部入力ノードに接続し、
第六のパストランジスタのゲートは請求項5記載の第三のCMOSインバータと同じ機能を有する第八のCMOSインバータの出力ノードに接続し、
前記第八のCMOSインバータの入力ノードは前記第七のCMOSインバータの出力ノードに接続し、
前記第三の内部ノードに前記低電源電圧回路の電源電圧で動作する第九のCMOSインバータの入力ノードを接続し、その出力ノードを外部出力ノードに接続したことを特徴とする4入力ルックアップテーブル回路。 - 請求項7で構成したことを特徴とする4入力マルチプレクサー回路。
- 請求項1乃至8の回路の少なくともいずれか一つを用いたことを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010067482A JP5414061B2 (ja) | 2010-03-24 | 2010-03-24 | パストランジスタを用いた論理回路、セレクター回路及び集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010067482A JP5414061B2 (ja) | 2010-03-24 | 2010-03-24 | パストランジスタを用いた論理回路、セレクター回路及び集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011199815A true JP2011199815A (ja) | 2011-10-06 |
JP5414061B2 JP5414061B2 (ja) | 2014-02-12 |
Family
ID=44877401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010067482A Expired - Fee Related JP5414061B2 (ja) | 2010-03-24 | 2010-03-24 | パストランジスタを用いた論理回路、セレクター回路及び集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5414061B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014197754A (ja) * | 2013-03-29 | 2014-10-16 | 大同信号株式会社 | 二線式検査回路搭載fpga |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01259621A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 論理回路 |
JPH11355119A (ja) * | 1998-06-05 | 1999-12-24 | Hitachi Ltd | Ecl−cmosレベル変換回路および制御信号発生回路 |
JP2002370348A (ja) * | 2001-06-15 | 2002-12-24 | Canon Inc | 記録ヘッド用基板、記録ヘッド並びに記録装置 |
JP2007110254A (ja) * | 2005-10-11 | 2007-04-26 | Sharp Corp | 集積回路 |
JP2008509604A (ja) * | 2004-08-03 | 2008-03-27 | アルテラ コーポレイション | 漏れ電流を減少させるためのエンハンスドパスゲート構造 |
-
2010
- 2010-03-24 JP JP2010067482A patent/JP5414061B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01259621A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 論理回路 |
JPH11355119A (ja) * | 1998-06-05 | 1999-12-24 | Hitachi Ltd | Ecl−cmosレベル変換回路および制御信号発生回路 |
JP2002370348A (ja) * | 2001-06-15 | 2002-12-24 | Canon Inc | 記録ヘッド用基板、記録ヘッド並びに記録装置 |
JP2008509604A (ja) * | 2004-08-03 | 2008-03-27 | アルテラ コーポレイション | 漏れ電流を減少させるためのエンハンスドパスゲート構造 |
JP2007110254A (ja) * | 2005-10-11 | 2007-04-26 | Sharp Corp | 集積回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014197754A (ja) * | 2013-03-29 | 2014-10-16 | 大同信号株式会社 | 二線式検査回路搭載fpga |
Also Published As
Publication number | Publication date |
---|---|
JP5414061B2 (ja) | 2014-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1674443B (zh) | 电平变换电路 | |
JP6336831B2 (ja) | インタフェース回路、それを用いた半導体集積回路 | |
CN104638887A (zh) | 一种可实现输出高电平转换的输出驱动电路 | |
JP2005354266A (ja) | 電圧比較器回路 | |
EP0908005A1 (en) | Differential amplifier | |
JP2006279517A (ja) | 電圧レベル変換回路及び半導体集積回路装置 | |
TW202118233A (zh) | 緩衝電路與緩衝方法 | |
US20190286178A1 (en) | Wide common mode high resolution comparator | |
US7355450B1 (en) | Differential input buffers for low power supply | |
JP4063982B2 (ja) | レベルシフタ回路およびそれを用いた半導体装置 | |
US20060214717A1 (en) | Low amplitude differential output circuit and serial transmission interface using the same | |
JP5414061B2 (ja) | パストランジスタを用いた論理回路、セレクター回路及び集積回路 | |
US20070063738A1 (en) | CMOS logic circuitry | |
JP4386918B2 (ja) | レベルシフト回路及びこれを備えた半導体集積回路 | |
TWI455484B (zh) | 電位轉換電路 | |
US9537469B2 (en) | CMOS level shifter with reduced high voltage transistor count | |
CN108206689B (zh) | 电平转换驱动电路 | |
JP2007180671A (ja) | レベルシフタ回路 | |
KR100792378B1 (ko) | 알티알 비교기 | |
TWM586017U (zh) | 低功率電位轉換器 | |
JP5414060B2 (ja) | レベルコンバータ回路を備えたmosトランジスタ回路 | |
JP4435670B2 (ja) | 相補型パス・トランジスタ論理回路 | |
JP2013021498A (ja) | Cmos論理集積回路 | |
JP2013126168A (ja) | 半導体装置 | |
JP4603030B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120827 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130820 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131007 |
|
TRDD | Decision of grant or rejection written | ||
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131108 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5414061 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |