JP5736296B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は、本発明の製造方法によって製造された半導体装置の概略断面図であり、図2は、本発明の製造方法の工程フローを示す図である。
図1は、本発明により製造される半導体装置の一実施例である。
図1に示される図は、支持基板上に形成された第1のMOSトランジスタ1と、活性層基板上に形成された第2のMOSトランジスタ2と、からなる。この第1のMOSトランジスタ1は、支持基板3内に形成され、ウェル領域9と、ウェル領域9内であって高濃度不純物領域であるソース・ドレイン領域8と、このソース・ドレイン領域8に隣接する低濃度オフセット領域7と、からなる。また、MOSトランジスタ1のゲート酸化膜に相当する酸化膜4aは、SOI基板における埋め込み酸化膜4bと共通している。さらに、この酸化膜4aの上にはゲート電極としてのポリシリコン電極6aが積層されている。
本発明の特徴は、図1におけるチャネル領域10の製造方法にある。このチャネル領域10は、ポリシリコン電極6aの下部に位置し、閾値電圧を決定するために所定濃度の不純物がドーピングされている領域である。チャネル領域に不純物がドーピングされた後ではAPM洗浄を行わずに、活性層基板上に形成した酸化膜を貼り付けてゲート酸化膜としている。即ち、活性層基板上に形成した酸化膜は、支持基板上に形成された第1のMOSトランジスタ1のゲート酸化膜となり、支持基板と活性層基板を貼り付けている埋め込み酸化膜ともなっているのである。
図2は本発明の製造方法のプロセスフローであり、図4〜6はその概略断面図である。以下、MOSプロセスをベースに順次説明していく。図2のプロセスフローにおいて、(S1)〜(S3)は貼り合せによるSOI基板の製造工程にあたり、(S4)〜(S7)は、MOSトランジスタ形成工程にあたる。
まず、図4(a)を用いて、活性層基板酸化工程(S1)を説明する。
活性層基板5は、貼り合せ前の2枚の基板の一方であり、後に形成される第2のMOSトランジスタの素子形成領域にあたるシリコン基板である。この活性層基板酸化工程は、まず埋め込み酸化膜4(4a,4b)に相当する酸化膜を生成するために酸化膜生成を行う。このとき酸化膜厚さは任意に設定できるが、本発明においては、第1のMOSトランジスタ1のゲート酸化膜4に相当することから100〜1000Åの範囲内の値とすることが好ましい。また、高耐圧領域と低耐圧領域の2つの耐圧領域を形成したいような場合には、パターニング処理を行うことで、部分的に薄膜部分と厚膜部分を作り分けることもできる。
続いて本発明の特徴であるチャネル領域を形成するための支持基板へのチャネルドープ工程(S2)を図4(b)により説明する。この工程は、シリコンの支持基板3に所定の不純物を注入する工程である。その方法は一般的なイオン注入や熱拡散による方法があり、主なドーパントはAs、Phos、Boronがある。なお、この注入時には、表面にマスク酸化膜を生成し、マスク酸化膜越しに注入するのが一般的であるが、直接支持基板に注入することもできる。マスク酸化膜越しに注入した場合には、APM洗浄による不純物離脱を防ぐためにマスク酸化膜は除去せず、後の貼り合せ工程に進むことになる。なお、必要があれば図4(b)に示すように、ウェル領域9をこの時点までに形成しておく。
図4(c)は、活性層基板5と支持基板3とを貼り合せ工程(S3)である。具体的には、まず、活性層基板5と支持基板3とをそれぞれ表面処理して表面を活性化させる。その後互いを接触させることでファンデルワールス力により接合する。このファンデルワールス力のみでは接合強度としては弱いので、さらに熱処理を加えることで、Si−OまたはSi−Siといった原子レベルでの結合ができる。熱処理条件としては、1000〜1200℃の熱処理を施すことが必要となる。
図5(a)は、活性層基板5の一部をエッチングにより除去して埋め込み酸化膜4を露出させる活性層エッチング工程(S4)である。露出させる領域は、図1における第1のMOSトランジスタ1を形成する領域であって、この時点で既にチャネルドープがなされているチャネル領域10が形成されている領域である。
図5(b)は、第1のMOSトランジスタ1のゲート電極6aを形成する工程(S5)である。このゲート電極6aは第2のMOSトランジスタ2のゲート電極6bと同時形成することもできる。その場合には、ゲート電極形成の前に、第2のMOSトランジスタに対して分離酸化膜の形成、ゲート酸化膜の形成、チャネルドープの処理等を施しておく必要がある。通常ゲート電極はポリシリコンにより形成されるが、第1のMOSトランジスタ1のゲート電極6aには活性層基板を所望の形状にエッチングしたものを利用することも可能である。
図5(c)は、第1のMOSトランジスタ1と第2のMOSトランジスタ2のそれぞれに対して、高濃度不純物領域であるソース・ドレイン領域8、11を形成する工程(S6)である。
図6(a)は、素子耐圧をあげるための一般的な方法である低濃度領域7の形成工程(S7)である。図6(a)においては、第1のMOSトランジスタ1に対してのみ形成する場合を図示しているが、第2のMOSトランジスタ2に対して形成することもできる。このオフセット領域7はポリゲート電極とのアライメント精度が必要となるため、一般的にはポリゲート電極にも注入してセルフアラインで位置決めする方法が用いられる。また、NMOSトランジスタであれば、Phos、50〜80keV、1×1012〜5×1012/cm2程度の範囲で処理される。
2 第2のMOSトランジスタ
3 支持基板
4 埋め込み酸化膜(4a、4b)
5 活性層基板
6 ポリシリコンゲート電極(6a、6b)
7 オフセット領域(低濃度領域)
8 ソース・ドレイン領域
9 ウェル領域
10 チャネル領域
11 ソース・ドレイン領域
12 半導体装置
Claims (4)
- 活性層基板と支持基板を別々に用意する工程と、
貼り合わせる前に前記活性層基板を酸化して埋め込み酸化膜を生成する工程と、
貼り合わせる前に前記支持基板の表面に、第1のMOSトランジスタの閾値電圧を決定するためのチャネルドープを行う工程と、
前記支持基板と前記活性層基板とを前記埋め込み酸化膜を介して貼り合せる工程と、
貼り合わせた後に前記活性層基板に第2のMOSトランジスタのための分離酸化膜およびゲート酸化膜を形成し、チャネルドープを施す工程と、
貼り合わせた後に前記活性層基板を部分的に除去し埋め込み酸化膜を露出する工程と、
前記露出された埋め込み酸化膜上に前記第1のMOSトランジスタのゲート電極を形成する工程と、
前記ゲート酸化膜上に前記第2のMOSトランジスタのゲート電極を形成する工程と、
からなる半導体装置の製造方法。 - 前記第1のMOSトランジスタが基準電圧回路におけるデプレッション型NMOSトランジスタであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記埋め込み酸化膜の厚さが100〜1000Åの範囲内の厚さであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1のMOSトランジスタのゲート電極と前記第2のMOSトランジスタのゲート電極とは同時に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
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