JPH0582541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0582541A JPH0582541A JP3210791A JP21079191A JPH0582541A JP H0582541 A JPH0582541 A JP H0582541A JP 3210791 A JP3210791 A JP 3210791A JP 21079191 A JP21079191 A JP 21079191A JP H0582541 A JPH0582541 A JP H0582541A
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Abstract
(57)【要約】
【目的】 ソース，ドレインの不純物導入をイオン注入
する時に注入イオンがゲート電極を突き抜けてチャンネ
ル領域まで侵入されるのを防ぐようにする。 【構成】 ソース，ドレインの不純物導入を行う際に
は、ゲート電極を絶縁膜で覆って注入イオンがゲート電
極を突き抜けることが阻止されるようにする。
する時に注入イオンがゲート電極を突き抜けてチャンネ
ル領域まで侵入されるのを防ぐようにする。 【構成】 ソース，ドレインの不純物導入を行う際に
は、ゲート電極を絶縁膜で覆って注入イオンがゲート電
極を突き抜けることが阻止されるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＬＤＤ型トラン
ジスタの製造方法にして、ソース・ドレインの不純物導
入を行う際のチャンネルへのイオンの突き抜けを防止す
るようにした半導体装置の製造方法に係る。
ジスタの製造方法にして、ソース・ドレインの不純物導
入を行う際のチャンネルへのイオンの突き抜けを防止す
るようにした半導体装置の製造方法に係る。
【０００２】
【従来の技術】従来この種の半導体装置の製造方法で、
ソース・ドレインの不純物導入をイオン注入で行う際
に、ゲート電極が薄かったり、又、ゲート電極がポリシ
リコンで形成されていたり、又、イオン注入の加速電圧
が高いとゲート電極を突き抜けてしまい、チャンネル領
域にまで、不純物を導入してしまう恐れがあった。又、
ゲート電極にポリシリコンを使用する際にＮ型かＰ型に
高濃度にドープするが、ソース・ドレインの不純物導入
が、このゲート電極とは逆導電性の不純物であった場合
には、ゲート電極にまで逆導電極の不純物が導入されて
しまうので、ゲート電極の抵抗が高くなる欠点があっ
た。例えば、ポリシリコンで出来たゲート電極は、通常
柱状に結晶粒がのびている為に、たまたま、結晶粒界に
打ち込まれたイオンは、ゲート電極中にとどまらずにチ
ャンネル領域に達してしまい、その結果局所的にチャン
ネルの不純物濃度が低下することになり、Ｖthの低下を
もたらす欠点があった。
ソース・ドレインの不純物導入をイオン注入で行う際
に、ゲート電極が薄かったり、又、ゲート電極がポリシ
リコンで形成されていたり、又、イオン注入の加速電圧
が高いとゲート電極を突き抜けてしまい、チャンネル領
域にまで、不純物を導入してしまう恐れがあった。又、
ゲート電極にポリシリコンを使用する際にＮ型かＰ型に
高濃度にドープするが、ソース・ドレインの不純物導入
が、このゲート電極とは逆導電性の不純物であった場合
には、ゲート電極にまで逆導電極の不純物が導入されて
しまうので、ゲート電極の抵抗が高くなる欠点があっ
た。例えば、ポリシリコンで出来たゲート電極は、通常
柱状に結晶粒がのびている為に、たまたま、結晶粒界に
打ち込まれたイオンは、ゲート電極中にとどまらずにチ
ャンネル領域に達してしまい、その結果局所的にチャン
ネルの不純物濃度が低下することになり、Ｖthの低下を
もたらす欠点があった。
【０００３】
【発明が解決しようとする課題】本発明は、上記従来例
の欠点を除去すべく、この種半導体装置の製造方法にお
いて、ソース・ドレインの不純物導入をインプラで行う
際のチャンネルへのイオンの突き抜けを防止する一方、
ソース・ドレインの不純物導入を行う際、ゲート電極へ
の不純物導入を低減することを目的とするものである。
の欠点を除去すべく、この種半導体装置の製造方法にお
いて、ソース・ドレインの不純物導入をインプラで行う
際のチャンネルへのイオンの突き抜けを防止する一方、
ソース・ドレインの不純物導入を行う際、ゲート電極へ
の不純物導入を低減することを目的とするものである。
【０００４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、上記の如き半導体装置において、ソース
・ドレインの不純物導入を行う際にゲート電極を、絶縁
膜で覆うようにしたものであり、さらに詳しくは、半導
体装置の製造方法を、半導体基板の表面に絶縁層を形成
し、その絶縁層表面に導電性の膜を形成する工程と、前
記導電性の膜をＴrのゲート電極となる様、エッチング
する工程と、前記ゲート電極を覆う様に絶縁膜を形成す
る工程と、前記ゲート電極と、前記絶縁膜をマスクと
し、前記基板とは逆極性の導電層を形成する工程と、前
記絶縁膜に隣接した垂直層を形成する工程と、前記ゲー
ト電極表面にさらに絶縁膜２を形成する工程と、前記ゲ
ート電極と、前記垂直層をマスクとし前記導電層と同極
性の第２導電層を、前記導電層に広がって形成する工程
と、前記第２導電層にコンタクトを形成する工程とから
構成したことを特徴とするものである。
成するために、上記の如き半導体装置において、ソース
・ドレインの不純物導入を行う際にゲート電極を、絶縁
膜で覆うようにしたものであり、さらに詳しくは、半導
体装置の製造方法を、半導体基板の表面に絶縁層を形成
し、その絶縁層表面に導電性の膜を形成する工程と、前
記導電性の膜をＴrのゲート電極となる様、エッチング
する工程と、前記ゲート電極を覆う様に絶縁膜を形成す
る工程と、前記ゲート電極と、前記絶縁膜をマスクと
し、前記基板とは逆極性の導電層を形成する工程と、前
記絶縁膜に隣接した垂直層を形成する工程と、前記ゲー
ト電極表面にさらに絶縁膜２を形成する工程と、前記ゲ
ート電極と、前記垂直層をマスクとし前記導電層と同極
性の第２導電層を、前記導電層に広がって形成する工程
と、前記第２導電層にコンタクトを形成する工程とから
構成したことを特徴とするものである。
【０００５】本発明の半導体装置の製造方法によれば、
注入されたイオンは少なくとも一度非晶質層を通過する
ので散乱されて、結晶粒界を通過する可能性は非常に激
減するようになる。また、Ｎ型ポリシリコンにＰ型のソ
ース・ドレインの不純物をイオン注入で導入する際、例
えばＢＦ２７０keＶ ５×１０１５cm−２で注入すると
すると、ＢＦ２７０keＶの飛程距離は、６０nm程度であ
るから６０nmの酸化膜をゲート電極上に形成すれば、５
０％はカットすることが出来た。
注入されたイオンは少なくとも一度非晶質層を通過する
ので散乱されて、結晶粒界を通過する可能性は非常に激
減するようになる。また、Ｎ型ポリシリコンにＰ型のソ
ース・ドレインの不純物をイオン注入で導入する際、例
えばＢＦ２７０keＶ ５×１０１５cm−２で注入すると
すると、ＢＦ２７０keＶの飛程距離は、６０nm程度であ
るから６０nmの酸化膜をゲート電極上に形成すれば、５
０％はカットすることが出来た。
【０００６】
【実施例】以下、図面に示す実施例について、本発明を
詳細に説明する。図面において、３は半導体基板、２は
絶縁膜、１はゲート電極を構成する導電層にして、４が
該導電層の全面に被覆した一次絶縁膜、５，６が一次拡
散層、７，８，９はＣＶＤ膜、１２が前記導電層の上面
に被覆した二次絶縁膜、１５、１６が二次拡散層であ
る。
詳細に説明する。図面において、３は半導体基板、２は
絶縁膜、１はゲート電極を構成する導電層にして、４が
該導電層の全面に被覆した一次絶縁膜、５，６が一次拡
散層、７，８，９はＣＶＤ膜、１２が前記導電層の上面
に被覆した二次絶縁膜、１５、１６が二次拡散層であ
る。
【０００７】図１乃至図７は、本発明にかかる半導体装
置の製造工程を順次示すものである。まず、第１工程と
して、図１に示す如く、半導体基板３の上に絶縁膜２が
形成され、該絶縁膜２の上にゲート電極を構成する導電
層１が形成される。
置の製造工程を順次示すものである。まず、第１工程と
して、図１に示す如く、半導体基板３の上に絶縁膜２が
形成され、該絶縁膜２の上にゲート電極を構成する導電
層１が形成される。
【０００８】本実施例では、半導体基板の表面濃度が、
１×１０１６cm−３程度ドープされたＰ型基板を用いる
と共に、絶縁膜厚１０〜４０nm程度のＳiＯ２をのせる
一方、導電層１は２００〜５００nm程度に形成する。な
お、絶縁膜２には、導電層１の形成時のオーバーエッチ
によるステップが形成されている。半導体基板は、Ｎタ
イプでも可能であり、又、Ｎ基板中に形成されたＰwel
l、Ｐ基板中に形成されたＮwellでもよい。導電層は高
濃度に形成されたポリシリコンが用いられているが、こ
れは、ポリシリコンとシリサイド（ＷsiやＭoＳi等）を
２層にしたいわゆるポリサイドでもよい。
１×１０１６cm−３程度ドープされたＰ型基板を用いる
と共に、絶縁膜厚１０〜４０nm程度のＳiＯ２をのせる
一方、導電層１は２００〜５００nm程度に形成する。な
お、絶縁膜２には、導電層１の形成時のオーバーエッチ
によるステップが形成されている。半導体基板は、Ｎタ
イプでも可能であり、又、Ｎ基板中に形成されたＰwel
l、Ｐ基板中に形成されたＮwellでもよい。導電層は高
濃度に形成されたポリシリコンが用いられているが、こ
れは、ポリシリコンとシリサイド（ＷsiやＭoＳi等）を
２層にしたいわゆるポリサイドでもよい。
【０００９】次に第二工程として、図２に示す如く、一
次絶縁膜４が導電層１を覆う様に形成される。本実施例
では、３０〜７０nm（ポリシリコン上）のＳiＯ２を熱
酸化で形成している。この一次絶縁膜４は、ＣＶＤ（化
学気相成長法）法で形成してもよい。
次絶縁膜４が導電層１を覆う様に形成される。本実施例
では、３０〜７０nm（ポリシリコン上）のＳiＯ２を熱
酸化で形成している。この一次絶縁膜４は、ＣＶＤ（化
学気相成長法）法で形成してもよい。
【００１０】この後第三工程として、図３に示す如く半
導体基板１内に該基板とは反導電性の拡散層５，６が形
成されている。本実施例ではリンをＥ＝４０〜７０ke
Ｖ、Ｑ＝１〜５×１０１３cm−２の条件で注入する。こ
のインプラは、上記一次絶縁膜４と導電層１により完全
に阻止され、半導体基板１のチャンネル表面には打ち込
まれることはない。イオン注入のあと、後のアニールに
より導電層１のエッジ付近まで拡散してくるようにな
る。
導体基板１内に該基板とは反導電性の拡散層５，６が形
成されている。本実施例ではリンをＥ＝４０〜７０ke
Ｖ、Ｑ＝１〜５×１０１３cm−２の条件で注入する。こ
のインプラは、上記一次絶縁膜４と導電層１により完全
に阻止され、半導体基板１のチャンネル表面には打ち込
まれることはない。イオン注入のあと、後のアニールに
より導電層１のエッジ付近まで拡散してくるようにな
る。
【００１１】さらに、第四工程として、図４に示す如
く、前記拡散層５，６、導電層１及び半導体基板３の全
面を覆う様に、ＣＶＤ膜７が形成される。本実施例で
は、ＣＶＤ法により、厚さ２００〜４００nmの範囲でＳ
iＯ２膜を形成されるが、これはポリシリコンの様な、
導電性の膜であっても良い。
く、前記拡散層５，６、導電層１及び半導体基板３の全
面を覆う様に、ＣＶＤ膜７が形成される。本実施例で
は、ＣＶＤ法により、厚さ２００〜４００nmの範囲でＳ
iＯ２膜を形成されるが、これはポリシリコンの様な、
導電性の膜であっても良い。
【００１２】この後第五工程として、図５に示す如く、
導電層１の側面にのみ残した一次絶縁層１０，１１に隣
接して拡散層５，６を部分的にカバーする垂直層８，９
の形成が示される。これは、ＳiＯ２の異方性エッチン
グにより膜７の全面にエッチングする（エッチバック）
方法により形成する。この時、導電層１の側面に存在す
るＳiＯ２膜７の膜厚が他の部分より厚いために、ＳiＯ
２膜の膜厚分だけエッチングすれば、この部分のＳiＯ
２膜だけが側面の一次絶縁膜と共に残るようになる。
導電層１の側面にのみ残した一次絶縁層１０，１１に隣
接して拡散層５，６を部分的にカバーする垂直層８，９
の形成が示される。これは、ＳiＯ２の異方性エッチン
グにより膜７の全面にエッチングする（エッチバック）
方法により形成する。この時、導電層１の側面に存在す
るＳiＯ２膜７の膜厚が他の部分より厚いために、ＳiＯ
２膜の膜厚分だけエッチングすれば、この部分のＳiＯ
２膜だけが側面の一次絶縁膜と共に残るようになる。
【００１３】つづいて第六工程として、図６に示す如
く、導電層１、拡散層５，６のＳiの露出した部分を覆
う様に二次絶縁膜１２，１３，１４としてＳiＯ２膜が
形成される。この二次絶縁膜は後の工程のイオン注入の
際のチャネリングへの拡散防止と導電層１の突き抜け防
止、及び、先のエッチバックの際のＳi基板１表面のダ
メージ回復を目的に行われる。この時垂直層８，９の表
面には、二次絶縁膜は形成されることはない。
く、導電層１、拡散層５，６のＳiの露出した部分を覆
う様に二次絶縁膜１２，１３，１４としてＳiＯ２膜が
形成される。この二次絶縁膜は後の工程のイオン注入の
際のチャネリングへの拡散防止と導電層１の突き抜け防
止、及び、先のエッチバックの際のＳi基板１表面のダ
メージ回復を目的に行われる。この時垂直層８，９の表
面には、二次絶縁膜は形成されることはない。
【００１４】最後の第七工程として、図７に示す如く、
垂直層８，９、絶縁膜１０，１１，１２、導電層１をマ
スクとして、イオン注入により形成した濃度の濃い拡散
層１５，１６が形成される。本実施例では、膜１３，１
４を確実に突き抜ける一方、導電膜１を突き抜けない様
にし、しかも形成される拡散層の抵抗値を充分下げられ
るように、ヒ素を７０〜１００keＶ、Ｑ＝３〜５×１０
１５cm−２の範囲で注入している。このあと、さらにＮ
２９００℃３０分程度のアニールを施こして、不純物を
活性化している。このようにして、ＭＯＳＬＤＤのトラ
ンジスタが製造される。
垂直層８，９、絶縁膜１０，１１，１２、導電層１をマ
スクとして、イオン注入により形成した濃度の濃い拡散
層１５，１６が形成される。本実施例では、膜１３，１
４を確実に突き抜ける一方、導電膜１を突き抜けない様
にし、しかも形成される拡散層の抵抗値を充分下げられ
るように、ヒ素を７０〜１００keＶ、Ｑ＝３〜５×１０
１５cm−２の範囲で注入している。このあと、さらにＮ
２９００℃３０分程度のアニールを施こして、不純物を
活性化している。このようにして、ＭＯＳＬＤＤのトラ
ンジスタが製造される。
【００１５】図８は、本発明で製造したトランジスタと
従来のトランジスタのゲート電圧に対するリーク電流の
測定結果を示すもので、本発明の一次，二次の絶縁層を
設けたトランジスタのリーク電流が、従来のものより減
少していることが分る。
従来のトランジスタのゲート電圧に対するリーク電流の
測定結果を示すもので、本発明の一次，二次の絶縁層を
設けたトランジスタのリーク電流が、従来のものより減
少していることが分る。
【００１６】上記実施例に示す如く、本発明にかかる半
導体の製造方法は、半導体基板の上面に突出して設けた
ゲート電極の全面を一次絶縁膜で被覆してのち、前記半
導体基板の全面から該基板の中へ一次の不純物を拡散導
入し、次に前記ゲート電極の側面にＣＶＤ膜を形成する
と共に、前記ゲート電極の上面全面を二次絶縁膜で被覆
してのち、前記半導体基板の全面から該基板の中へ二次
の不純物を導入拡散するようにしたものであり、製造さ
れたトランジスタは、一次及び二次の絶縁膜の存在によ
って、ソース・ドレインインプラのチャンネルへのイオ
ンの突き抜けを防止することが出来ると共に、トランジ
スタのＶthの低下を防止出来て歩留りの向上を望めるも
のであり、又、ソース・ドレインインプラのゲート電極
への注入を低減することが出来る為に、Ｐoly-Ｓi抵抗
の上昇を低減出来て高速化に対応出来る利点をも有する
ものである。
導体の製造方法は、半導体基板の上面に突出して設けた
ゲート電極の全面を一次絶縁膜で被覆してのち、前記半
導体基板の全面から該基板の中へ一次の不純物を拡散導
入し、次に前記ゲート電極の側面にＣＶＤ膜を形成する
と共に、前記ゲート電極の上面全面を二次絶縁膜で被覆
してのち、前記半導体基板の全面から該基板の中へ二次
の不純物を導入拡散するようにしたものであり、製造さ
れたトランジスタは、一次及び二次の絶縁膜の存在によ
って、ソース・ドレインインプラのチャンネルへのイオ
ンの突き抜けを防止することが出来ると共に、トランジ
スタのＶthの低下を防止出来て歩留りの向上を望めるも
のであり、又、ソース・ドレインインプラのゲート電極
への注入を低減することが出来る為に、Ｐoly-Ｓi抵抗
の上昇を低減出来て高速化に対応出来る利点をも有する
ものである。
【図１】 本発明にかかる製造方法の第一工程を示す断
面図である。
面図である。
【図２】 図１につづく第二工程を示す断面図である。
【図３】 図２につづく第三工程を示す断面図である。
【図４】 図３につづく第四工程を示す断面図である。
【図５】 図４につづく第五工程を示す断面図である。
【図６】 図５につづく第六工程を示す断面図である。
【図７】 図６につづく第七工程を示す断面図である。
【図８】 本発明で製造したトランジスタのゲート電圧
に対するリーク電流の特性図である。
に対するリーク電流の特性図である。
１ 導電層 ２ 絶縁膜 ３ 半導体基板 ４ 一次絶縁膜 ５，６ 一次拡散層 ７，８，９ ＣＶＤ膜 １２ 二次絶縁膜 １３，１４ 二次拡散層
Claims (2)
- 【請求項１】 半導体基板の上面にゲート電極を設け、
該ゲート電極の全面を絶縁膜で被覆してのち、前記半導
体基板の全面から該基板の中へソース・ドレインの不純
物の導入するようにしたことを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板の上面に突出して設けたゲー
ト電極の全面を絶縁膜で被覆してのち、前記半導体基板
の全面から該基板の中へ一次の不純物を拡散導入し、次
に前記ゲート電極の側面に垂直層を形成すると共に、前
記ゲート電極の上面全面を絶縁膜で被覆してのち、前記
半導体基板の全面から該基板の中へ二次の不純物を導入
拡散するようにしたことを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210791A JPH0582541A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置の製造方法 |
| US07/924,840 US6489209B1 (en) | 1991-08-22 | 1992-08-04 | Manufacturing method of LDD-type MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210791A JPH0582541A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582541A true JPH0582541A (ja) | 1993-04-02 |
Family
ID=16595195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210791A Pending JPH0582541A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010417A (ja) * | 2008-09-05 | 2009-01-15 | Renesas Technology Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386568A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0195558A (ja) * | 1987-10-07 | 1989-04-13 | Matsushita Electron Corp | Ｌｄｄ構造のｍｉｓ形トランジスタの製造方法 |
| JPH01134972A (ja) * | 1987-10-05 | 1989-05-26 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| JPH01245557A (ja) * | 1988-03-28 | 1989-09-29 | Toshiba Corp | 半導体装置の製造方法 |
-
1991
- 1991-08-22 JP JP3210791A patent/JPH0582541A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386568A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01134972A (ja) * | 1987-10-05 | 1989-05-26 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
| JPH0195558A (ja) * | 1987-10-07 | 1989-04-13 | Matsushita Electron Corp | Ｌｄｄ構造のｍｉｓ形トランジスタの製造方法 |
| JPH01245557A (ja) * | 1988-03-28 | 1989-09-29 | Toshiba Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010417A (ja) * | 2008-09-05 | 2009-01-15 | Renesas Technology Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |