JPH07307306A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07307306A JPH07307306A JP9632194A JP9632194A JPH07307306A JP H07307306 A JPH07307306 A JP H07307306A JP 9632194 A JP9632194 A JP 9632194A JP 9632194 A JP9632194 A JP 9632194A JP H07307306 A JPH07307306 A JP H07307306A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】
【目的】基板裏面電極特性を向上させることにより、高
性能の高耐圧用または電力用半導体装置を高歩留まりで
得ることのできる製造方法を提供すること 【構成】上記目的は、下記工程を含むことを特徴とする
半導体装置の製造方法とすることによって達成すること
ができる。すなわち、半導体基板表面に所定の不純物拡
散層を設けて半導体装置の能動領域を形成する工程、半
導体基板の裏面を所定の厚さだけ除去する工程、半導体
基板の裏面に電荷を内存する薄膜を形成する工程、上記
薄膜を除去する工程、半導体基板の裏面に、再度、電荷
を多量に内存する薄膜を形成する工程、半導体基板の裏
面に金属膜を形成する工程を含む製造方法である。
性能の高耐圧用または電力用半導体装置を高歩留まりで
得ることのできる製造方法を提供すること 【構成】上記目的は、下記工程を含むことを特徴とする
半導体装置の製造方法とすることによって達成すること
ができる。すなわち、半導体基板表面に所定の不純物拡
散層を設けて半導体装置の能動領域を形成する工程、半
導体基板の裏面を所定の厚さだけ除去する工程、半導体
基板の裏面に電荷を内存する薄膜を形成する工程、上記
薄膜を除去する工程、半導体基板の裏面に、再度、電荷
を多量に内存する薄膜を形成する工程、半導体基板の裏
面に金属膜を形成する工程を含む製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に、高性能の高耐圧用または電力用半導体装置
を高歩留まりで得ることのできる半導体装置の製造方法
に関する。
係り、特に、高性能の高耐圧用または電力用半導体装置
を高歩留まりで得ることのできる半導体装置の製造方法
に関する。
【０００２】
【従来の技術】高耐圧用または電力用半導体装置は、こ
れまで、図８に示すような方法によって製造されてい
た。すなわち、まず、半導体基板１上の所定の位置に拡
散層２、３及び酸化膜４及び金属配線５等からなる能動
領域を形成する( a)、b))。次に、半導体基板１を所定
の厚さだけ機械的研削等により除去する( c))。最後
に、基板裏面に金属膜６、７及び８を形成する( d))と
いう方法である。例えば、ｎ型不純物濃度10×1018/cm3
程度の半導体基板の裏面側に形成する金属膜は、一般に
は電極として用いられているが、金属‐半導体間にショ
ットキー障壁が形成され(図１)、半導体と裏面電極との
界面部分の抵抗が高くなり(図３)、良好なオーミック接
触が得られず、ショットキー接触の電極特性となってし
まう(図２)。このことが、半導体装置の性能を向上させ
ることのできない原因の一つとなっていた。
れまで、図８に示すような方法によって製造されてい
た。すなわち、まず、半導体基板１上の所定の位置に拡
散層２、３及び酸化膜４及び金属配線５等からなる能動
領域を形成する( a)、b))。次に、半導体基板１を所定
の厚さだけ機械的研削等により除去する( c))。最後
に、基板裏面に金属膜６、７及び８を形成する( d))と
いう方法である。例えば、ｎ型不純物濃度10×1018/cm3
程度の半導体基板の裏面側に形成する金属膜は、一般に
は電極として用いられているが、金属‐半導体間にショ
ットキー障壁が形成され(図１)、半導体と裏面電極との
界面部分の抵抗が高くなり(図３)、良好なオーミック接
触が得られず、ショットキー接触の電極特性となってし
まう(図２)。このことが、半導体装置の性能を向上させ
ることのできない原因の一つとなっていた。
【０００３】また、上記の欠点である裏面電極性能を向
上させるために、半導体基板裏面の不純物濃度を上げ、
金属‐半導体間に形成されるショットキー障壁をトンネ
ル効果を用いることで低抵抗のオーミック特性を得る方
法も従来から存在する(図４、図５)。この場合の製造方
法の一例を図９によって説明する。すなわち、まず、半
導体基板(N 型シリコンの場合、不純物濃度５×1018/cm
3程度)９上の所定の位置に拡散層10、11及び酸化膜12等
からなる能動領域を形成する( a)、b))。次に、半導体
基板９の裏面を、機械的な研削等により、所定の厚さだ
け除去し、その後、半導体基板の裏面から基板と同一電
導型の不純物(燐イオンを濃度５× 10 15/cm3程度)13を
イオン注入法により導入し、熱処理(窒素雰囲気14中950
℃20分)を施し、基板裏面に N 型シリコンの場合濃度５
×1020/cm3程度の拡散層を形成する。次に、能動領域に
金属配線15を形成する( c)、d))。最後に、基板裏面に
金属膜16、17、18を形成する( e))という方法である。
上させるために、半導体基板裏面の不純物濃度を上げ、
金属‐半導体間に形成されるショットキー障壁をトンネ
ル効果を用いることで低抵抗のオーミック特性を得る方
法も従来から存在する(図４、図５)。この場合の製造方
法の一例を図９によって説明する。すなわち、まず、半
導体基板(N 型シリコンの場合、不純物濃度５×1018/cm
3程度)９上の所定の位置に拡散層10、11及び酸化膜12等
からなる能動領域を形成する( a)、b))。次に、半導体
基板９の裏面を、機械的な研削等により、所定の厚さだ
け除去し、その後、半導体基板の裏面から基板と同一電
導型の不純物(燐イオンを濃度５× 10 15/cm3程度)13を
イオン注入法により導入し、熱処理(窒素雰囲気14中950
℃20分)を施し、基板裏面に N 型シリコンの場合濃度５
×1020/cm3程度の拡散層を形成する。次に、能動領域に
金属配線15を形成する( c)、d))。最後に、基板裏面に
金属膜16、17、18を形成する( e))という方法である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
製造方法においては、図９ c)の工程で基板裏面を除去
すること(基板厚さが薄くなる)から、その後の製造工程
でウエハが割れたり、熱処理によって反ったりするもの
が多く発生する。また、基板を除去する工程から基板裏
面に金属膜を形成する工程の間に、基板裏面部分に汚れ
の付着や傷の発生等が起きる。これらが、製造工程の歩
留まりを下げる原因となる。
製造方法においては、図９ c)の工程で基板裏面を除去
すること(基板厚さが薄くなる)から、その後の製造工程
でウエハが割れたり、熱処理によって反ったりするもの
が多く発生する。また、基板を除去する工程から基板裏
面に金属膜を形成する工程の間に、基板裏面部分に汚れ
の付着や傷の発生等が起きる。これらが、製造工程の歩
留まりを下げる原因となる。
【０００５】本発明の目的は、上記従来技術の有してい
た課題を解決して、基板裏面電極特性を向上させること
により、高性能の高耐圧用または電力用半導体装置を高
歩留まりで得ることのできる製造方法を提供することに
ある。
た課題を解決して、基板裏面電極特性を向上させること
により、高性能の高耐圧用または電力用半導体装置を高
歩留まりで得ることのできる製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的は、下記工程を
含むことを特徴とする半導体装置の製造方法とすること
によって達成することができる。すなわち、半導体基板
表面に所定の不純物拡散層を設けて半導体装置の能動領
域を形成する工程、半導体基板の裏面を所定の厚さだけ
除去する工程、半導体基板の裏面に電荷を内存する薄膜
を形成する工程、半導体基板の裏面に金属膜を形成する
工程を含む製造方法とすること、あるいは、半導体基板
表面に所定の不純物拡散層を設けて半導体装置の能動領
域を形成する工程、半導体基板の裏面を所定の厚さだけ
除去する工程、半導体基板の裏面に電荷を内存する薄膜
を形成する工程、上記薄膜を除去する工程、半導体基板
の裏面に、再度、電荷を多量に内存する薄膜を形成する
工程、半導体基板の裏面に金属膜を形成する工程を含む
製造方法とすること、あるいは、半導体基板表面に所定
の不純物拡散層を設けて半導体装置の能動領域を形成す
る工程、上記半導体基板表面の所定の位置に電荷を内存
する薄膜を形成する工程、上記薄膜を形成した位置に接
するように金属電極を形成する工程を含む製造方法とす
ることである。
含むことを特徴とする半導体装置の製造方法とすること
によって達成することができる。すなわち、半導体基板
表面に所定の不純物拡散層を設けて半導体装置の能動領
域を形成する工程、半導体基板の裏面を所定の厚さだけ
除去する工程、半導体基板の裏面に電荷を内存する薄膜
を形成する工程、半導体基板の裏面に金属膜を形成する
工程を含む製造方法とすること、あるいは、半導体基板
表面に所定の不純物拡散層を設けて半導体装置の能動領
域を形成する工程、半導体基板の裏面を所定の厚さだけ
除去する工程、半導体基板の裏面に電荷を内存する薄膜
を形成する工程、上記薄膜を除去する工程、半導体基板
の裏面に、再度、電荷を多量に内存する薄膜を形成する
工程、半導体基板の裏面に金属膜を形成する工程を含む
製造方法とすること、あるいは、半導体基板表面に所定
の不純物拡散層を設けて半導体装置の能動領域を形成す
る工程、上記半導体基板表面の所定の位置に電荷を内存
する薄膜を形成する工程、上記薄膜を形成した位置に接
するように金属電極を形成する工程を含む製造方法とす
ることである。
【０００７】
【実施例】以下、本発明の半導体装置の製造方法につい
て実施例によって具体的に説明する。
て実施例によって具体的に説明する。
【０００８】
【実施例１】本発明方法の第１の実施例について、図1
0、11によって説明する。まず、半導体基板19上の所定
の位置に、拡散層21、22、酸化膜20及び配線等の金属電
極23等からなる能動領域を形成する(図10 a)、b))。次
いで、グラインダ等を用いて、基板19の裏面を所定の厚
さだけ研磨、除去する(図10 c))。次に、酸素プラズマ
処理(例えば、O2、１Torr、400W、５分程度の条件)によ
って、基板裏面側にプラズマ酸化膜24を形成する(図10
d))。このとき、プラズマ酸化膜24の厚さは、３〜５nm
程度の厚さで充分である。次に、上記により形成したプ
ラズマ酸化膜24をフッ化水素酸等を用いてエッチング除
去する。このとき、上記先行の工程で裏面に付着してい
た汚れがプラズマ酸化膜と共にリフトオフされ、除去さ
れる(図11 a))。次に、再度酸素プラズマ処理を行い、
基板裏面にプラズマ酸化膜25を形成する(図11 b))。こ
のプラズマ酸化膜25の膜厚も、３〜５nm程度以上の厚さ
があれば充分である。最後に、基板裏面に金属電極、例
えばチタン、クロム、アルミニウム、バナジウム、ニッ
ケル、金、銀等の金属の組合せ(例えば、TiNiAg 三層電
極)による電極26、27、28 を形成する(図11 c))。
0、11によって説明する。まず、半導体基板19上の所定
の位置に、拡散層21、22、酸化膜20及び配線等の金属電
極23等からなる能動領域を形成する(図10 a)、b))。次
いで、グラインダ等を用いて、基板19の裏面を所定の厚
さだけ研磨、除去する(図10 c))。次に、酸素プラズマ
処理(例えば、O2、１Torr、400W、５分程度の条件)によ
って、基板裏面側にプラズマ酸化膜24を形成する(図10
d))。このとき、プラズマ酸化膜24の厚さは、３〜５nm
程度の厚さで充分である。次に、上記により形成したプ
ラズマ酸化膜24をフッ化水素酸等を用いてエッチング除
去する。このとき、上記先行の工程で裏面に付着してい
た汚れがプラズマ酸化膜と共にリフトオフされ、除去さ
れる(図11 a))。次に、再度酸素プラズマ処理を行い、
基板裏面にプラズマ酸化膜25を形成する(図11 b))。こ
のプラズマ酸化膜25の膜厚も、３〜５nm程度以上の厚さ
があれば充分である。最後に、基板裏面に金属電極、例
えばチタン、クロム、アルミニウム、バナジウム、ニッ
ケル、金、銀等の金属の組合せ(例えば、TiNiAg 三層電
極)による電極26、27、28 を形成する(図11 c))。
【０００９】本実施例の特徴はプラズマ酸化膜の形成に
ある。半導体基板がシリコンの場合、シリコンを酸化し
て得られるシリコン酸化膜は絶縁膜であり、本実施例の
ような金属‐半導体間の界面にシリコン酸化膜を形成す
ると、抵抗を増大させると考えられてきた。ところが、
グラインダ等を用いて研磨したダメージの多いシリコン
面に酸素プラズマ処理等によってシリコン酸化膜を形成
し、その後金属電極を形成した場合、金属‐半導体間の
界面の抵抗を著しく下げ得ることがわかった。この理由
は、図６に示すように、電荷を内存する薄膜(酸素プラ
ズマ処理等により形成するシリコン酸化膜)を半導体基
板と金属との間に形成することによって、空乏層幅(ト
ンネル効果を用いる)を狭めることと同時に、ダメージ
の多いシリコン面にプラズマ処理等でシリコン酸化膜を
形成することにより、半導体基板と金属とを部分的に直
接接触させることが可能となり、基板裏面金属電極の特
性(オーミック特性)(図７)を向上させることによるもの
と考えられる。
ある。半導体基板がシリコンの場合、シリコンを酸化し
て得られるシリコン酸化膜は絶縁膜であり、本実施例の
ような金属‐半導体間の界面にシリコン酸化膜を形成す
ると、抵抗を増大させると考えられてきた。ところが、
グラインダ等を用いて研磨したダメージの多いシリコン
面に酸素プラズマ処理等によってシリコン酸化膜を形成
し、その後金属電極を形成した場合、金属‐半導体間の
界面の抵抗を著しく下げ得ることがわかった。この理由
は、図６に示すように、電荷を内存する薄膜(酸素プラ
ズマ処理等により形成するシリコン酸化膜)を半導体基
板と金属との間に形成することによって、空乏層幅(ト
ンネル効果を用いる)を狭めることと同時に、ダメージ
の多いシリコン面にプラズマ処理等でシリコン酸化膜を
形成することにより、半導体基板と金属とを部分的に直
接接触させることが可能となり、基板裏面金属電極の特
性(オーミック特性)(図７)を向上させることによるもの
と考えられる。
【００１０】以上述べたように、半導体基板裏面に電荷
を発生させる薄膜を形成し、その上に金属を形成する構
成とすることによって、歩留まり低下の原因となる基板
裏面除去後の不純物導入の工程を用いることなく、低い
コンタクト抵抗の電極を形成し、高歩留まりで高性能の
半導体装置を実現することができる。
を発生させる薄膜を形成し、その上に金属を形成する構
成とすることによって、歩留まり低下の原因となる基板
裏面除去後の不純物導入の工程を用いることなく、低い
コンタクト抵抗の電極を形成し、高歩留まりで高性能の
半導体装置を実現することができる。
【００１１】また、本実施例において、プラズマ酸化膜
24の形成工程は、次に該酸化膜をエッチング除去する際
に、基板裏面に付着していた汚れを除去することを目的
としているので、この工程を省いてプラズマ酸化膜25の
みを形成した場合においても、金属‐半導体間の界面の
抵抗を著しく下げることができる。また、本実施例のプ
ラズマ酸化膜24、25の形成工程の代りに、窒素プラズマ
処理を施すことによって形成されるプラズマ窒化膜を用
いても、電荷を内存する薄膜として機能し、金属‐半導
体間の界面の抵抗を著しく下げることができる。また、
本実施例のプラズマ酸化膜24、25の形成工程の代りに、
酸処理(HF、H2O2、H2SO4＋H2O2、HCl＋H 2O2等による処
理)や UV−オゾン処理を施すことによって形成される薄
膜を用いても、電荷を内存する薄膜として機能し、金属
‐半導体間の界面の抵抗をある程度まで下げることがで
きる。実デバイスへの適用例を図14(パワーMOSトランジ
スタ)、図15(IGBT)に示す。
24の形成工程は、次に該酸化膜をエッチング除去する際
に、基板裏面に付着していた汚れを除去することを目的
としているので、この工程を省いてプラズマ酸化膜25の
みを形成した場合においても、金属‐半導体間の界面の
抵抗を著しく下げることができる。また、本実施例のプ
ラズマ酸化膜24、25の形成工程の代りに、窒素プラズマ
処理を施すことによって形成されるプラズマ窒化膜を用
いても、電荷を内存する薄膜として機能し、金属‐半導
体間の界面の抵抗を著しく下げることができる。また、
本実施例のプラズマ酸化膜24、25の形成工程の代りに、
酸処理(HF、H2O2、H2SO4＋H2O2、HCl＋H 2O2等による処
理)や UV−オゾン処理を施すことによって形成される薄
膜を用いても、電荷を内存する薄膜として機能し、金属
‐半導体間の界面の抵抗をある程度まで下げることがで
きる。実デバイスへの適用例を図14(パワーMOSトランジ
スタ)、図15(IGBT)に示す。
【００１２】
【実施例２】実施例１では、特に高耐圧用または電力用
半導体装置の製造方法に関する例について説明したが、
本実施例においては、半導体装置の製造方法全般に関す
る例について説明する。なお、本実施例は実施例１で示
した電極形成法を半導体の能動領域の形成に適用したも
のである。
半導体装置の製造方法に関する例について説明したが、
本実施例においては、半導体装置の製造方法全般に関す
る例について説明する。なお、本実施例は実施例１で示
した電極形成法を半導体の能動領域の形成に適用したも
のである。
【００１３】本実施例の方法について、図12、13を用い
て説明する。すなわち、まず、N 型半導体基板29の所定
の位置に P 型拡散層30及び酸化膜31を形成する(図12
a)、b))。次に、酸化膜31の所定の位置に、基板19及び
P 型拡散層30と電気的に接触させるためのコンタクトホ
ール32を開口する(図12 c))。次に、基板に酸素プラズ
マ処理(例えば、レジスト灰化装置を用いて、O2、１Tor
r、400W、５分の処理)を施し、能動領域にプラズマ酸化
膜33を形成する(図12 d))。ここで、プラズマ酸化膜33
の膜厚は３〜５nm以上の厚さがあれば充分である。次
に、上記プラズマ酸化膜33をフッ化水素酸等を用いてエ
ッチング除去する(図12 e))。次に、再度酸素プラズマ
処理を施し、能動領域にプラズマ酸化膜33'を形成する
(図13 a)。このプラズマ酸化膜の膜厚についても３〜５
nm程度以上の厚さがあれば充分である。次に、金属配線
を形成するためにチタン200nm35及びアルミニウム1000n
m34を被覆し、加工する(図13 b)、c))。
て説明する。すなわち、まず、N 型半導体基板29の所定
の位置に P 型拡散層30及び酸化膜31を形成する(図12
a)、b))。次に、酸化膜31の所定の位置に、基板19及び
P 型拡散層30と電気的に接触させるためのコンタクトホ
ール32を開口する(図12 c))。次に、基板に酸素プラズ
マ処理(例えば、レジスト灰化装置を用いて、O2、１Tor
r、400W、５分の処理)を施し、能動領域にプラズマ酸化
膜33を形成する(図12 d))。ここで、プラズマ酸化膜33
の膜厚は３〜５nm以上の厚さがあれば充分である。次
に、上記プラズマ酸化膜33をフッ化水素酸等を用いてエ
ッチング除去する(図12 e))。次に、再度酸素プラズマ
処理を施し、能動領域にプラズマ酸化膜33'を形成する
(図13 a)。このプラズマ酸化膜の膜厚についても３〜５
nm程度以上の厚さがあれば充分である。次に、金属配線
を形成するためにチタン200nm35及びアルミニウム1000n
m34を被覆し、加工する(図13 b)、c))。
【００１４】これまで、基板と金属とを接触させる場合
に、従来の方法では、基板がｎ型であればｎ型拡散層を
設けなければ低抵抗の電極が得られなかったが、上記本
発明の方法を用いることによって、ｎ型拡散層がなくて
も低抵抗の電極が得られる。また、ｎ型拡散層を形成し
ないことで、能動領域の設計の自由度が向上し、能動領
域の微細化が可能となる。
に、従来の方法では、基板がｎ型であればｎ型拡散層を
設けなければ低抵抗の電極が得られなかったが、上記本
発明の方法を用いることによって、ｎ型拡散層がなくて
も低抵抗の電極が得られる。また、ｎ型拡散層を形成し
ないことで、能動領域の設計の自由度が向上し、能動領
域の微細化が可能となる。
【００１５】以上述べてきたように、半導体基板上に酸
素プラズマ処理によりプラズマ酸化膜を形成する工程
と、これを除去する工程と、再度プラズマ処理によりプ
ラズマ酸化膜を形成する工程と、このプラズマ酸化膜上
に金属電極を形成する工程とによって、不純物濃度の比
較的低い半導体基板に対してもオーミック接触する金属
電極を形成することが可能となり、工程数の低減、歩留
まり向上、設計自由度の向上により、微細化、低抵抗化
による素子性能の向上が達成できるという利点がある。
素プラズマ処理によりプラズマ酸化膜を形成する工程
と、これを除去する工程と、再度プラズマ処理によりプ
ラズマ酸化膜を形成する工程と、このプラズマ酸化膜上
に金属電極を形成する工程とによって、不純物濃度の比
較的低い半導体基板に対してもオーミック接触する金属
電極を形成することが可能となり、工程数の低減、歩留
まり向上、設計自由度の向上により、微細化、低抵抗化
による素子性能の向上が達成できるという利点がある。
【００１６】
【発明の効果】以上述べてきたように、半導体装置の製
造方法を本発明構成の方法とすることによって、従来技
術の有していた課題を解決して、高性能の高耐圧用また
は電力用半導体装置を高歩留まりで得ることのできる製
造方法を提供することができた。
造方法を本発明構成の方法とすることによって、従来技
術の有していた課題を解決して、高性能の高耐圧用また
は電力用半導体装置を高歩留まりで得ることのできる製
造方法を提供することができた。
【図１】従来の金属‐半導体接触部バンド図。
【図２】図１の金属‐半導体接触における半導体装置特
性を示す図。
性を示す図。
【図３】金属‐半導体接触抵抗と半導体装置不純物濃度
との関係を示す図。
との関係を示す図。
【図４】従来の金属‐半導体接触部バンド図。
【図５】図４の金属‐半導体接触における半導体装置特
性を示す図。
性を示す図。
【図６】本発明の金属‐半導体接触部バンド図。
【図７】図６の金属‐半導体接触における半導体装置特
性を示す図。
性を示す図。
【図８】従来の半導体装置の製造の手順を示す図。
【図９】従来の半導体装置の製造の手順を示す図。
【図１０】本発明製造方法の一実施例の手順を示す図。
【図１１】図10の手順の続きを示す図。
【図１２】本発明製造方法の他の実施例の手順を示す
図。
図。
【図１３】図12の手順の続きを示す図。
【図１４】本発明方法のパワートランジスタへの適用
例。
例。
【図１５】本発明方法の IGBT への適用例。
１…半導体基板、２…拡散層、３…拡散層、４…酸化
膜、５…金属配線、６…裏面金属膜１、７…裏面金属膜
２、８…裏面金属膜３、９…半導体基板、10…拡散層、
11…拡散層、12…酸化膜、13…基板と同一導電形の不純
物、14…金属配線、15…拡散層、16…裏面金属膜１、17
…裏面金属膜２、18…裏面金属膜３、19…半導体基板、
20…酸化膜、21…拡散層、22…拡散層、23…金属電極、
24…プラズマ酸化膜(1)、25…プラズマ酸化膜(2)、26…
裏面金属膜１、27…裏面金属膜２、28…裏面金属膜３、
29… N 型半導体基板、30… P 型拡散層、31…酸化膜、
32…コンタクトホール、33…プラズマ酸化膜(1)、33'…
プラズマ酸化膜(2)、34…金属電極膜１、35…金属電極
膜２、37…金属配線、38… N 型 Si 基板、39…ポリシ
リコン電極配線、40… Al 電極配線、41…ソース、42…
ゲート、43…ドレイン、44…プラズマ酸化膜、45… N
型拡散層、46… P 型拡散層、47… TiNiAg 蒸着膜、48
… N 型 Si 基板、49…ポリシリコン電極配線、50… Al
電極配線、51…ソース、52…ゲート、53…ドレイン、5
4…プラズマ酸化膜、55… N 型拡散層、56… P 型拡散
層、57… TiNiAg 蒸着膜。
膜、５…金属配線、６…裏面金属膜１、７…裏面金属膜
２、８…裏面金属膜３、９…半導体基板、10…拡散層、
11…拡散層、12…酸化膜、13…基板と同一導電形の不純
物、14…金属配線、15…拡散層、16…裏面金属膜１、17
…裏面金属膜２、18…裏面金属膜３、19…半導体基板、
20…酸化膜、21…拡散層、22…拡散層、23…金属電極、
24…プラズマ酸化膜(1)、25…プラズマ酸化膜(2)、26…
裏面金属膜１、27…裏面金属膜２、28…裏面金属膜３、
29… N 型半導体基板、30… P 型拡散層、31…酸化膜、
32…コンタクトホール、33…プラズマ酸化膜(1)、33'…
プラズマ酸化膜(2)、34…金属電極膜１、35…金属電極
膜２、37…金属配線、38… N 型 Si 基板、39…ポリシ
リコン電極配線、40… Al 電極配線、41…ソース、42…
ゲート、43…ドレイン、44…プラズマ酸化膜、45… N
型拡散層、46… P 型拡散層、47… TiNiAg 蒸着膜、48
… N 型 Si 基板、49…ポリシリコン電極配線、50… Al
電極配線、51…ソース、52…ゲート、53…ドレイン、5
4…プラズマ酸化膜、55… N 型拡散層、56… P 型拡散
層、57… TiNiAg 蒸着膜。
Claims (7)
- 【請求項１】下記工程を含むことを特徴とする半導体装
置の製造方法。半導体基板表面に所定の不純物拡散層を
設けて半導体装置の能動領域を形成する工程、 半導体基板の裏面を所定の厚さだけ除去する工程、 半導体基板の裏面に電荷を内存する薄膜を形成する工
程、 半導体基板の裏面に金属膜を形成する工程。 - 【請求項２】下記工程を含むことを特徴とする半導体装
置の製造方法。半導体基板表面に所定の不純物拡散層を
設けて半導体装置の能動領域を形成する工程、 半導体基板の裏面を所定の厚さだけ除去する工程、 半導体基板の裏面に電荷を内存する薄膜を形成する工
程、 上記薄膜を除去する工程、 半導体基板の裏面に、再度、電荷を多量に内存する薄膜
を形成する工程、 半導体基板の裏面に金属膜を形成する工程。 - 【請求項３】下記工程を含むことを特徴とする半導体装
置の製造方法。半導体基板表面に所定の不純物拡散層を
設けて半導体装置の能動領域を形成する工程、 上記半導体基板表面の所定の位置に電荷を内存する薄膜
を形成する工程、 上記薄膜を形成した位置に接するように金属電極を形成
する工程。 - 【請求項４】上記の半導体基板の裏面を所定の厚さだけ
除去する工程が、グラインダを用いて半導体基板の裏面
を所定の厚さだけ研磨する工程であることを特徴とする
請求項１あるいは２の何れかに記載の半導体装置の製造
方法。 - 【請求項５】上記電荷を内存する薄膜を酸素プラズマ処
理あるいは窒素プラズマ処理によって形成することを特
徴とする請求項１、２あるいは３の何れかに記載の半導
体装置の製造方法。 - 【請求項６】上記電荷を内存する薄膜を HF を含む薬品
を用いて形成することを特徴とする請求項１、２あるい
は３の何れかに記載の半導体装置の製造方法。 - 【請求項７】上記電荷を内存する薄膜を UV ‐オゾン処
理によって形成することを特徴とする請求項１、２ある
いは３の何れかに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9632194A JPH07307306A (ja) | 1994-05-10 | 1994-05-10 | 半導体装置の製造方法 |
| GB9509196A GB2289372B (en) | 1994-05-10 | 1995-05-05 | Method of manufacturing semiconductor device |
| DE1995116998 DE19516998A1 (de) | 1994-05-10 | 1995-05-09 | Verfahren zur Herstellung von Halbleiterelementen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9632194A JPH07307306A (ja) | 1994-05-10 | 1994-05-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307306A true JPH07307306A (ja) | 1995-11-21 |
Family
ID=14161756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9632194A Pending JPH07307306A (ja) | 1994-05-10 | 1994-05-10 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH07307306A (ja) |
| DE (1) | DE19516998A1 (ja) |
| GB (1) | GB2289372B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204716A (ja) * | 2010-03-24 | 2011-10-13 | Mitsubishi Electric Corp | 電力半導体装置およびその製造方法 |
| JP2011216762A (ja) * | 2010-04-01 | 2011-10-27 | Mitsubishi Electric Corp | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090707A (en) * | 1999-09-02 | 2000-07-18 | Micron Technology, Inc. | Method of forming a conductive silicide layer on a silicon comprising substrate and method of forming a conductive silicide contact |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3755026A (en) * | 1971-04-01 | 1973-08-28 | Sprague Electric Co | Method of making a semiconductor device having tunnel oxide contacts |
| JPS513574A (ja) * | 1974-06-26 | 1976-01-13 | Nippon Electric Co | Ionchunyusaretakibanno shorihoho |
| US4186410A (en) * | 1978-06-27 | 1980-01-29 | Bell Telephone Laboratories, Incorporated | Nonalloyed ohmic contacts to n-type Group III(a)-V(a) semiconductors |
| EP0029334B1 (en) * | 1979-11-15 | 1984-04-04 | The Secretary of State for Defence in Her Britannic Majesty's Government of the United Kingdom of Great Britain and | Series-connected combination of two-terminal semiconductor devices and their fabrication |
| US4298403A (en) * | 1980-02-28 | 1981-11-03 | Davey John E | Ion-implanted evaporated germanium layers as n+ contacts to GaAs |
| JPS5932902B2 (ja) * | 1980-06-12 | 1984-08-11 | インターナシヨナルビジネス マシーンズ コーポレーシヨン | 半導体オ−ミツク接点 |
| JPS59213145A (ja) * | 1983-05-18 | 1984-12-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4583110A (en) * | 1984-06-14 | 1986-04-15 | International Business Machines Corporation | Intermetallic semiconductor ohmic contact |
| GB8701066D0 (en) * | 1987-01-16 | 1987-02-18 | Marconi Co Ltd | Contact to cadmium mercury telluride |
| US5229631A (en) * | 1990-08-15 | 1993-07-20 | Intel Corporation | Erase performance improvement via dual floating gate processing |
| US5102814A (en) * | 1990-11-02 | 1992-04-07 | Intel Corporation | Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions |
| US5150176A (en) * | 1992-02-13 | 1992-09-22 | Motorola, Inc. | PN junction surge suppressor structure with moat |
-
1994
- 1994-05-10 JP JP9632194A patent/JPH07307306A/ja active Pending
-
1995
- 1995-05-05 GB GB9509196A patent/GB2289372B/en not_active Expired - Fee Related
- 1995-05-09 DE DE1995116998 patent/DE19516998A1/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204716A (ja) * | 2010-03-24 | 2011-10-13 | Mitsubishi Electric Corp | 電力半導体装置およびその製造方法 |
| JP2011216762A (ja) * | 2010-04-01 | 2011-10-27 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2289372B (en) | 1998-08-19 |
| GB2289372A (en) | 1995-11-15 |
| DE19516998A1 (de) | 1995-11-23 |
| GB9509196D0 (en) | 1995-06-28 |
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