KR20060006590A - 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법 - Google Patents
로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법 Download PDFInfo
- Publication number
- KR20060006590A KR20060006590A KR1020040055694A KR20040055694A KR20060006590A KR 20060006590 A KR20060006590 A KR 20060006590A KR 1020040055694 A KR1020040055694 A KR 1020040055694A KR 20040055694 A KR20040055694 A KR 20040055694A KR 20060006590 A KR20060006590 A KR 20060006590A
- Authority
- KR
- South Korea
- Prior art keywords
- local channel
- channel region
- gate electrode
- semiconductor substrate
- region
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 238000005468 ion implantation Methods 0.000 claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 21
- 238000005259 measurement Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 4
- 108091006146 Channels Proteins 0.000 description 50
- 239000002019 doping agent Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법에 관한 것으로서, 특히 반도체 기판 상부에 로컬 채널 영역 및 소자 분리막 일부를 오픈하는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴에 의해 드러난 반도체 기판에 제 1이온 주입으로 제 1로컬 채널 영역을 형성하고, 제 2이온 주입으로 제 1로컬 채널 영역과 오버랩되는 제 2로컬 채널 영역을 형성하고, 포토레지스트 패턴을 제거하고 소자 분리막 일부를 식각하여 게이트 전극과 제 1 및 제 2로컬 채널 영역의 얼라인 측정을 위한 리세스 영역을 형성한 후에, 반도체 기판 상부에 게이트 절연막을 개재하여 적층된 게이트 전극을 형성하되, 리세스 영역을 얼라인 키로 삼아 게이트 전극이 제 1 및 제 2로컬 채널 영역에 얼라인되도록 형성한다. 그러므로 본 발명은 로컬 채널 영역과 게이트 전극간의 얼라인을 용이하게 하며 2번의 틸트 이온 주입에 의해 로컬 채널 영역과 게이트 전극간의 오버랩 마아진을 향상시킬 수 있다.
로컬 채널, 게이트 전극, 얼라인 키, 리세스
Description
도 1은 종래 기술에 의한 모스 트랜지스터의 게이트 전극 제조 공정을 설명하기 위한 수직 단면도이다.
도 2는 종래 기술에 의한 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 공정을 설명하기 위한 수직 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 공정을 설명하기 위한 공정 순서도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
100 : 반도체 기판 102 : 소자 분리막
104 : 포토레지스트 패턴 106 : 제 1채널 영역
108, 108a : 이온 주입 영역 110 : 제 2채널 영역
112 : 리세스 영역 114 : 도프트 폴리실리콘막
116 : 금속 실리사이드막 118 : 하드 마스크
A : 트랜지스터 영역 B : 얼라인 키 영역
a : 오버랩 영역
본 발명은 모스 트랜지스터(MOS transistor)의 제조 방법에 관한 것으로서, 특히 로컬 채널(local channel) 영역을 갖는 모스 트랜지스터의 제조 방법에 관한 것이다.
도 1은 종래 기술에 의한 모스 트랜지스터의 게이트 전극 제조 공정을 설명하기 위한 수직 단면도이다. 도 1을 참조하면, 모스 트랜지스터는 반도체 기판(10)에 형성된 STI(Shallow Trench Isolation) 구조의 소자 분리막(12)과, 소자 분리막(12) 사이의 반도체 기판(10) 상부에 게이트 절연막(16)을 개재하여 적층된 게이트 전극(18, 20) 및 하드 마스크(22)를 포함한다. 이때 게이트 절연막(16)은 실리콘 산화막(SiO2) 또는 TEOS막으로 형성된다. 또한 게이트 전극의 하부막(18)은 도프트 폴리실리콘막이며 상부막(20)은 텅스텐 실리사이드 등의 금속 실리사이드막으로 형성되고 된다. 그리고 게이트 전극(18, 20) 아래와 소자 분리막(12) 사이의 반도체 기판(10)에는 도펀트 불순물이 주입된 채널 영역(14)이 형성된다. 예를 들어, N형 모스 트랜지스터의 경우 p형 도펀트 불순물을 주입하여 채널 영역(14)을 형성한다.
도면에 미도시되어 있지만, 모스 트랜지스터는 게이트 전극(18, 20) 양측에 서로 이격되어 반도체 기판(10)에 형성되며 도펀트 불순물이 주입된 소오스 및 드레인 영역을 포함한다. 게이트 전극(18, 20)은 소오스 및 드레인 영역 사이의 캐 리어 이동에 따른 전기적 채널이 형성되도록 하는 역할을 한다.
그런데 반도체 장치의 고집적화에 따른 모스 트랜지스터의 스케일 다운에 있어서 동작 전압의 비례 축소에 비해 게이트 전극의 길이 축소가 급격하게 이루어지고 있다. 이러한 게이트 전극 길이의 축소에 따라 모스 트랜지스터의 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인 영역의 영향이 현저해진다. 이러한 현상을 쇼트 채널 효과라 하며 그 대표적인 것이 문턱 전압의 저하이다. 이는 게이트 전극의 길이가 짧아짐에 따라 채널 영역이 게이트 전극 전압뿐만 아니라 소오스/드레인 영역의 공핍층 저하, 전계 및 전위 분포의 영향을 크게 받기 때문이다.
그런데 모스 트랜지스터의 채널 영역을 위한 이온 주입은 반도체 기판 전면에 적용되기 때문에 소오스 및 드레인 영역과 채널 영역이 서로 만나게 된다. 이로 인해 NMOS 트랜지스터의 경우 n형 소오스 및 드레인 영역이 p형 채널 영역과 만나게 되어 pn 접합에 의해 접합 누설전류가 발생하게 된다.
한편 DRAM에서는 커패시터의 정보 전하가 누설 전류에 의해 시간이 지나면서 감소하므로 일정 시간이 경과한 후에 정보 전하를 재충전해야하는 리프레시 동작이 필요하다. 이러한 DRAM의 리프레시 동작시 채널 영역의 이온 주입은 채널 영역 외에도 스토리지노드와 접하는 소오스 영역에도 이온 주입되므로 소오스 및 드레인 영역을 형성한 후에도 스토리지노드쪽에 높은 전계가 인가되고 이로 인해 누설 전류가 증가하게 되어 데이터 유지 시간이 감소하게 된다.
이러한 문제를 개선하기 위하여 도 2와 같이 게이트 전극 하부의 반도체 기판만 오픈하는 포토레지스트 패턴(19)을 형성하고 채널 영역의 이온 주입을 실시함 으로써 게이트 전극 하부의 반도체 기판(10)에만 로컬 채널 영역(14a)을 형성하여 정션 누설 및 DRAM의 커패시턴스 증가를 줄일 수 있다.
하지만 이와 같은 로컬 채널 영역의 제조 방법은 로컬 채널 이온 주입 후에 얼라인 키가 남지 않기 때문에 이후 게이트 전극의 포토레지스트 패턴을 반도체 기판에 직접 얼라인해야하므로 로컬 채널 영역과 게이트 전극을 2차 얼라인해야 하므로 로컬 채널 영역과 게이트 전극의 오버랩 마아진을 확보하는데 어려움이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트 전극 아래의 로컬 채널 이온 주입을 2번의 틸트(tilt) 이온 주입으로 진행하고 게이트 전극의 포토레지스트 패턴이 직접 로컬 채널 영역에 얼라인할 수 있도록 소자 분리막 일부를 식각하여 얼라인 키의 리세스 영역을 형성함으로써 로컬 채널 영역과 게이트 전극간의 얼라인을 향상시킬 수 있는 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 게이트 전극 하부의 반도체 기판에만 형성된 로컬 채널 영역을 갖는 모스트 랜지스터를 제조하는 방법에 있어서, 반도체 기판 상부에 로컬 채널 영역 및 소자 분리막 일부를 오픈하는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 의해 드러난 반도체 기판에 제 1이 온 주입으로 제 1로컬 채널 영역을 형성하는 단계와, 포토레지스트 패턴에 의해 드러난 반도체 기판에 제 2이온 주입으로 제 1로컬 채널 영역과 오버랩되는 제 2로컬 채널 영역을 형성하는 단계와, 포토레지스트 패턴을 제거하고 소자 분리막 일부를 식각하여 게이트 전극과 제 1 및 제 2로컬 채널 영역의 얼라인 측정을 위한 리세스 영역을 형성하는 단계와, 반도체 기판 상부에 게이트 절연막을 개재하여 적층된 게이트 전극을 형성하되, 리세스 영역을 얼라인 키로 삼아 게이트 전극이 제 1 및 제 2로컬 채널 영역에 얼라인되도록 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3a 내지 도 3g는 본 발명에 따른 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 공정을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면 본 발명에 따른 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법은 다음과 같다. 도면에서 도면부호 A는 모스 트랜지스터 영역을 나타내며 도면부호 B는 게이트 전극과 로컬 채널 영역간의 얼라인 키가 형성되는 영역을 나타낸다.
우선 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI 등의 소자 분리공정을 진행하여 소자의 활성 영역 및 비활성 영역을 정의하는 소자 분리막(102)을 형성한다.
그리고 도 3b에 도시된 바와 같이, 반도체 기판(100) 상부에 포토레지스트를 도포하고 로컬 채널 영역 및 소자 분리막 일부를 오픈하기 위한 마스크를 이용한 노광 및 현상 공정으로 포토레스트 패턴(104)을 형성한다. 얼라인 키가 형성될 예정의 소자 분리막(102) 일부와 로컬 채널 영역을 오픈하는 포토레지스트 패턴(104)에 의해 드러난 반도체 기판(100)에 일정한 틸트 각도로 즉, 포토레지스트 패턴(104)에 의해 채널 형성 영역에 그림자가 생길 수 있는 각도로 제 1이온 주입 공정을 실시한다. 이때 제 1이온 주입 공정은 BF2 또는 B11 이온을 사용하여 진행한다.
이러한 제 1이온 주입 공정에 의해 포토레지스트 패턴(104)에 드러난 모스 트랜지스터 영역(A)의 반도체 기판(100)에는 제 1로컬 채널 영역(106)이 형성되고 동시에 얼라인 키 영역(B)의 소자 분리막(102) 내에는 이온 주입 영역(108)이 형성된다.
그 다음 도 3c에 도시된 바와 같이, 동일한 포토레지스트 패턴(104)에 의해 드러난 반도체 기판(100)에 제 1이온 주입 공정과 반대 틸트 각도로 제 2이온 주입 공정을 실시한다.
이러한 제 2이온 주입 공정에 의해 포토레지스트 패턴(104)에 드러난 모스 트랜지스터 영역(A)의 반도체 기판(100)에는 제 1로컬 채널 영역(106)과 일정 간격이 오버랩(a)되는 제 2로컬 채널 영역(110)이 형성된다. 이와 동시에 얼라인 키 영역(B)의 소자 분리막(102)내 이온 주입 영역(108a)에도 제 2이온 주입에 의해 도펀트 농도가 증가하게된다.
이와 같은 본 발명에 따라 서로 반대 틸트 각도를 갖는 제 1 및 제 2이온 주입에 의해 게이트 전극 하부에는 제 1로컬 채널 영역(106)이 형성되고 이와 일정 간격 오버랩(a)된 제 2로컬 채널 영역(110)이 형성되므로 이들 로컬 채널 영역(106, 110)이 서로 오버랩된 영역(a)에서 채널 영역의 도핑 농도가 증가하게 된다.
계속해서 포토레지스트 패턴(104)을 제거하고 도 3d에 도시된 바와 같이, 상기 결과물 전면에 포토레지스트를 도포하고 얼라인 키 형성을 위한 마스크를 이용한 사진 및 식각 공정을 진행하여 포토레지스트 패턴(111)을 형성한다. 그리고 건식 또는 습식 식각 공정을 진행하여 포토레지스트 패턴(111)에 의해 드러난 소자 분리막(102a) 일부를 일정 깊이만큼 식각하여 이후 형성될 게이트 전극과 제 1 및 제 2로컬 채널 영역(106, 110)의 얼라인 측정을 위한 리세스 영역(112)을 형성한다.
도 3e에 도시된 바와 같이, 상기 사용된 포토레지스트 패턴을 제거한다.
이어서 도 3f에 도시된 바와 같이, 반도체 기판(100) 상부에 게이트 절연막(미도시됨)을 형성하고 그 위에 도프트 폴리실리콘(114) 및 텅스텐 실리사이드 등의 금속 실리사이드막(116)을 순차 적층한다. 그리고 그 위에 하드 마스크(118)로서 실리콘질화막(SiN)을 추가 형성한다.
그 다음 하드 마스크(118) 상부에 포토레지스트를 도포하고 게이트 전극 마스크를 이용한 노광 및 현상 공정을 진행하여 게이트 전극을 정의하는 포토레지스트 패턴(120)을 형성한다. 이때 노광 공정시 소자 분리막(102a)의 리세스 영역을 얼라인 키로 삼아 게이트 전극 마스크를 반도체 기판(100)의 제 1 및 제 2로컬 채널 영역(106, 110)과 오버랩되도록 얼라인한다.
그리고나서 도 3g에 도시된 바와 같이 포토레지스트 패턴을 이용한 건식 식 각 공정을 진행하여 하드 마스크(118)를 식각하고, 금속 실리사이드막(116) 및 도프트 폴리실리콘(114)을 순차 식각하여 게이트 전극을 형성한다. 이후 게이트 절연막도 식각한다. 이때 얼라인 키 영역(B)의 소자 분리막(102a) 상부에는 하드 마스크(118) 내지 게이트 절연막이 모두 제거되기 때문에 얼라인 키로 사용되는 리세스 영역(112)이 드러나게 된다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 상술한 바와 같이, 본 발명은 게이트 전극 아래의 로컬 채널 이온 주입을 2번의 틸트 이온 주입으로 진행하고 게이트 전극의 포토레지스트 패턴이 로컬 채널 영역에 직접 얼라인할 수 있도록 소자 분리막을 리세스하여 얼라인 키를 형성함으로써 로컬 채널 영역과 게이트 전극간의 얼라인을 용이하게 하며 2번의 틸트 이온 주입에 의해 로컬 채널 영역과 게이트 전극간의 오버랩 마아진을 향상시킬 수 있다.
Claims (2)
- 게이트 전극 하부의 반도체 기판에만 형성된 로컬 채널 영역을 갖는 모스트 랜지스터를 제조하는 방법에 있어서,상기 반도체 기판 상부에 상기 로컬 채널 영역 및 소자 분리막 일부를 오픈하는 포토레지스트 패턴을 형성하는 단계와,상기 포토레지스트 패턴에 의해 드러난 상기 반도체 기판에 제 1이온 주입으로 제 1로컬 채널 영역을 형성하는 단계와,상기 포토레지스트 패턴에 의해 드러난 상기 반도체 기판에 제 2이온 주입으로 제 1로컬 채널 영역과 오버랩되는 제 2로컬 채널 영역을 형성하는 단계와,상기 포토레지스트 패턴을 제거하고 상기 소자 분리막 일부를 식각하여 상기 게이트 전극과 상기 제 1 및 제 2로컬 채널 영역의 얼라인 측정을 위한 리세스 영역을 형성하는 단계와,상기 반도체 기판 상부에 게이트 절연막을 개재하여 적층된 게이트 전극을 형성하되, 상기 리세스 영역을 얼라인 키로 삼아 상기 게이트 전극이 상기 제 1 및 제 2로컬 채널 영역에 얼라인되도록 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제 1 및 제 2이온 주입은 서로 반대의 틸트 각도로 이온 주입 공정을 실시하는 것을 특징으로 하는 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040055694A KR20060006590A (ko) | 2004-07-16 | 2004-07-16 | 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040055694A KR20060006590A (ko) | 2004-07-16 | 2004-07-16 | 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060006590A true KR20060006590A (ko) | 2006-01-19 |
Family
ID=37118258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040055694A KR20060006590A (ko) | 2004-07-16 | 2004-07-16 | 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060006590A (ko) |
-
2004
- 2004-07-16 KR KR1020040055694A patent/KR20060006590A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8183626B2 (en) | High-voltage MOS devices having gates extending into recesses of substrates | |
| US6469347B1 (en) | Buried-channel semiconductor device, and manufacturing method thereof | |
| US7396775B2 (en) | Method for manufacturing semiconductor device | |
| TW201909426A (zh) | 利用埋置絕緣層作為閘極介電質的高壓電晶體 | |
| KR100890256B1 (ko) | 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조 방법 | |
| KR100681286B1 (ko) | 리세스된 채널을 갖는 반도체 장치의 제조 방법 | |
| US7825464B2 (en) | Semiconductor device with recessed active region and gate in a groove | |
| US20080166864A1 (en) | Method for forming trench gate and method for manufacturing semiconductor device | |
| US7157318B2 (en) | Method of fabricating SRAM device | |
| KR20060080718A (ko) | 반도체 소자의 형성 방법 | |
| KR20060006590A (ko) | 로컬 채널 영역을 갖는 모스 트랜지스터의 제조 방법 | |
| KR100480236B1 (ko) | 반도체 소자의 제조 방법 | |
| CN112951913B (zh) | 半导体结构及其形成方法 | |
| KR100660327B1 (ko) | 반도체 소자의 트랜지스터 및 그 형성방법 | |
| KR20060119354A (ko) | 리세스 게이트 전극 형성 방법 | |
| KR100724473B1 (ko) | 실리콘 산화막으로 격리된 소오스/드레인 형성방법 | |
| KR101052865B1 (ko) | 반도체 소자의 제조방법 | |
| KR100587632B1 (ko) | 비대칭 소스/드레인을 갖는 메모리셀트랜지스터 및 그의제조방법 | |
| KR20050047659A (ko) | 리세스 채널 모오스 트렌지스터의 제조 방법 | |
| KR100660337B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR101177485B1 (ko) | 매립 게이트형 반도체 소자 및 그 제조방법 | |
| KR101052864B1 (ko) | 반도체 소자의 제조방법 | |
| KR100649836B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100943133B1 (ko) | 반도체 소자의 트랜지스터 및 그 형성 방법 | |
| KR20060001158A (ko) | 게이트 전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |