CN104282620A - 半导体互连结构的制作方法 - Google Patents

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Abstract

本申请公开了一种半导体互连结构的制作方法。该制作方法包括以下步骤：在半导体器件层上形成低K介质层、硬掩膜低K介质层、硬掩膜层以及抗反射层；图案化抗反射层直至露出硬掩膜层；以图案化的抗反射层为掩膜湿法蚀刻硬掩膜层，形成硬掩膜层开口，其中，硬掩膜层的湿法蚀刻速率大于硬掩膜低K介质层的湿法蚀刻速率；沿硬掩膜层开口蚀刻硬掩膜低K介质层和低K介质层以形成连接孔；去除硬掩膜层并在连接孔内填充金属，形成上述半导体互连结构。应用本申请提供的技术方案，在刻蚀过程中的硬掩膜层将在与刻蚀液接触的表面形成凹陷部，此凹陷部在很大程度上缓解了现有半导体互连结构制作中的锁颈效应。

Description

半导体互连结构的制作方法
技术领域
本申请涉及半导体制造技术领域，具体而言，涉及一种半导体互连结构的制作方法。
背景技术
在半导体器件的后段（back-end-of-line，BEOL）工艺中，在半导体器件层形成之后，需要在半导体器件层之上形成金属互连层（半导体互连结构），每层金属互连层包括金属互连线和绝缘材料层，这就需要对上述绝缘材料层制造沟槽（Trench）和连接孔，然后在上述沟槽和连接孔内沉积金属，沉积的金属即为金属互连线。绝缘材料层包括蚀刻终止层，例如氮化硅层，还包括形成在蚀刻终止层上的低介电常数（Low-K）材料层。例如，含有硅、氧、碳、氢元素的类似氧化物（Oxide）的黑钻石（Black Diamond，BD）或者掺有氟离子的硅玻璃（FSG）。
随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着更小特征尺寸的技术节点发展，而芯片的运算速度明显受金属互连线所造成的电阻电容延迟（ResistanceCapacitance Delay Time，RC延迟）的影响。因此，在目前的半导体制造技术中，采用具有更低电阻率的铜金属互连来代替传统的铝金属互连，以改善RC延迟的现象。
铜电镀工艺已广泛应用于集成电路的金属互连结构制造工艺中，介质层中的沟槽和连接孔被铜填充，实现上下金属连线层之间的连通。目前，随着器件小型化的不断深入，半导体结构的尺寸越来越小，致使电镀填充的难度越来越大。特别是当半导体结构的深度比很大时，沉积的铜容易在连接孔上部形成锁颈，该锁颈会随着电镀的过程中进一步扩大，甚至导致连接孔开口封闭，造成填充的连接孔中形成空洞，影响器件的可靠性。
图1至图4示出了现有半导体互连结构制作过程中半导体互连结构的局部剖面结构示意图。半导体互连结构制作过程包括：
首先，在半导体器件层（图中未示出）上形成蚀刻终止层10’，再在蚀刻终止层10’上依次形成有低K介质层20’、硬掩膜低K介质层30’、TEOS（四乙氧基硅烷）硬掩膜层40’、TiN层50’、氧化物层60’以及图案化的光刻胶层70’，经过上述步骤形成如图1所示的结构，即在蚀刻终止层10’上依次形成有低K介质层20’、硬掩膜低K介质层30’、TEOS（四乙氧基硅烷）硬掩膜层40’、TiN层50’、氧化物层60’以及图案化的光刻胶层70’。
然后，以图案化的光刻胶层70’为掩膜依次蚀刻氧化物层60’和TiN层50’，形成开口，露出部分TEOS（正硅酸乙酯）硬掩膜层40’，即形成了如图2所示的结构。接下来，去除图案化的光刻胶层70’后，以氧化物层60’和TiN层50’为掩膜依次蚀刻TEOS硬掩膜层40’、硬掩膜低K介质层30’和低K介质层20’，去除氧化物层60’，其中，低K介质层20’的刻蚀过程可以通过双大马士革（dual damascene）技术形成连接孔。经过上述工艺形成了如图3所示的结构。
最后，通过离子溅射的方法在连接孔的内壁上沉积铜籽晶层80’，然而铜籽晶层80’会在连接孔上部会形成锁颈，如图4所示。该锁颈会随着后续金属填充的过程中进一步扩大，甚至导致使连接孔开口封闭，造成填充的连接孔中形成空洞，影响器件的可靠性。
发明内容
本申请旨在提供一种半导体互连结构的制作方法，以解决现有技术中铜籽晶层在连接孔上部会形成锁颈而影响后续连接孔内金属填充的技术问题。
本申请提供的半导体互连结构的制作方法包括以下步骤：在半导体器件层上形成低K介质层、硬掩膜低K介质层、硬掩膜层以及抗反射层；图案化抗反射层直至露出硬掩膜层；以图案化的抗反射层为掩膜湿法蚀刻硬掩膜层，形成硬掩膜层开口，其中，硬掩膜层的湿法蚀刻速率大于硬掩膜低K介质层的湿法蚀刻速率；沿硬掩膜层开口蚀刻硬掩膜低K介质层和低K介质层，形成连接孔；去除抗反射层和硬掩膜层；以及在连接孔内填充金属。
进一步地，硬掩膜层与硬掩膜低K介质层的湿法蚀刻比为2：1～6：1。
进一步地，硬掩膜层是硅烷、氧化剂及还原剂在化学气相沉淀条件下，在硬掩膜低K介质层上沉淀形成的。
进一步地，氧化剂为H2O2、H2O、O2或O3；还原剂为H2。
进一步地，硬掩膜层在化学气相沉积反应腔内生成，化学气相沉积反应腔的反应功率为100～2000W，气压为0.1～10torr，硅烷的流量为50～3000sccm，氧化剂的流量为50～3000sccm；还原剂的流量为50～3000sccm。
进一步地，湿法蚀刻硬掩膜层采用的蚀刻液是含氢氟酸的蚀刻液。
进一步地，在去除硬掩膜层的步骤与在连接孔内填充金属的步骤之间进一步包括：在连接孔内壁上形成铜籽晶层。
进一步地，在连接孔内壁上形成铜籽晶层之前，先在连接孔内壁上形成扩散阻挡层。
进一步地，扩散阻挡层由TaN、Ta、Ti或TiN形成。
进一步地，抗反射层包括氧化物层及TiN层。
进一步地，半导体器件层与低K介质层之间还设置有蚀刻终止层。
进一步地，蚀刻终止层的材质为氮掺杂的碳化硅。
应用本申请的技术方案，由于硬掩膜层的湿法蚀刻速率大于硬掩膜低K介质层的湿法蚀刻速率，因此在湿法蚀刻过程中，硬掩膜层刻蚀被蚀刻的体积大于硬掩膜低K介质层被蚀刻的体积，硬掩膜层中形成凹陷部（也就是后续形成的连接孔的上端）。在连接孔中沉积铜的过程中，由于锁颈效应的存在，仍然会在连接孔的上端沉积较多的铜，然而，由于硬掩膜层处形成有凹陷部，这样即使在连接孔上部形成锁颈，也要先将此凹陷部填平，即此凹陷部在很大程度上缓解了锁颈效应，保证了后续连接孔中金属填充的顺利进行。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施方式及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了现有半导体互连结构的剖面结构示意图，在半导体器件层上形成有低K介质层、硬掩膜低K介质层、TEOS硬掩膜层、TiN层、氧化物层以及图案化的光刻胶层；
图2示出了对图1所示结构以图案化的光刻胶层为掩膜依次蚀刻氧化物层和TiN层后的半导体互连结构剖面结构示意图；
图3示出了对图2所示结构去除图案化的光刻胶层后，以氧化物层和TiN层为掩膜依次蚀刻TEOS硬掩膜层、硬掩膜低K介质层和低K介质层，并去除氧化物层后的半导体互连结构剖面结构示意图；
图4示出了对图3所示结构在连接孔的内壁上沉积铜籽晶层后的半导体互连结构剖面结构示意图；
图5示出了根据本申请实施方式提供的一种半导体互连结构制作方法的流程示意图；
图6示出了实施图5所示步骤1后的半导体互连结构剖面结构示意图；步骤1包括在半导体器件层上依次形成低K介质层、硬掩膜低K介质层、硬掩膜层、TiN层、氧化物层以及图案化的光刻胶层；
图7示出了对图6所示结构以图案化的光刻胶层为掩膜依次蚀刻氧化物层和TiN层后的剖面结构示意图；
图8示出了对图7所示结构去除图案化的光刻胶层后的剖面结构示意图；
图9示出了实施图5所示步骤2和3后的半导体互连结构剖面结构示意图；步骤2包括对图8所示结构进行湿法蚀刻，图案化抗反射层并在硬掩膜层上形成硬掩膜层开口，同时去除了氧化物层；
图10示出了实施图5所示步骤4后的半导体互连结构剖面结构示意图；步骤4包括对图9所示结构沿硬掩膜层开口蚀刻硬掩膜低k介质层和低K介质层以形成连接孔；
图11示出了实施图5所示步骤5后的半导体互连结构剖面结构示意图；步骤5包括对图10所示结构进行TiN层去除和硬掩膜层去除；以及
图12示出了实施图5所示步骤6后的半导体互连结构剖面结构示意图；步骤5包括在连接孔的内壁上沉积铜籽晶层后的剖面结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本申请。
为了便于描述，在这里可以使用空间相对术语，如“在……上”、“在……上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述符作出相应解释。
从现有半导体互连结构的制作过程中可以看出，因为锁颈效应的存在，金属在填充连接孔的过程中会导致连接孔开口的封闭，造成填充的连接孔中形成空洞，影响器件的可靠性。为了解决这一问题，本申请提供了一种解决方案。在半导体互连结构的制作中，硬掩膜层的湿法蚀刻速率大于硬掩膜低K介质层的湿法蚀刻速率，在湿法蚀刻过程中硬掩膜层上形成凹陷部，该凹陷部成为后续形成的连接孔上端。因此，在连接孔中沉积铜的过程中，由于连接孔上端形成有凹陷部，填充进入的铜也要先将此凹陷部填平，才进一步填充连接孔内部。即此凹陷部在很大程度上缓解了锁颈效应，保证了后续连接孔中金属填充的顺利进行。
现在将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
图5示出了本申请提供的半导体互连结构制作方法的流程示意图。如图5所示，该制作方法包括以下步骤：在半导体器件层之上形成低K介质层、硬掩膜低K介质层、硬掩膜层以及抗反射层；图案化抗反射层直至露出硬掩膜层；以图案化的抗反射层为掩膜湿法蚀刻硬掩膜层，形成硬掩膜层开口，其中，硬掩膜层的湿法蚀刻速率大于硬掩膜低K介质层的湿法蚀刻速率；沿硬掩膜层开口蚀刻硬掩膜低K介质层和低K介质层，形成连接孔；去除抗反射层和硬掩膜层；以及在连接孔内填充金属。
本申请中所称的“半导体器件层”是指在半导体衬底上功能元件所在的层。在半导体器件层上形成低K介质层、硬掩膜低K介质层、硬掩膜层以及抗反射层采用的均为常规技术手段，然后图案化抗反射层并以图案化的抗反射层为掩膜刻蚀硬掩膜层。本申请提供的半导体互连结构制作方法中较为关键的因素在于：硬掩膜层的湿法蚀刻速率一定大于硬掩膜低K介质层的湿法蚀刻速率，这样才能在刻蚀过程中在硬掩膜层上形成凹陷部。形成硬掩膜层的材料可以是硅烷、氧化剂及还原剂在化学气相沉淀条件下形成的，形成硬掩膜低K介质层的材料可以是氧化硅，硬掩膜层与硬掩膜低K介质层的湿法蚀刻比可以为2：1～6：1，优选地为2：1～5：1，进一步优选地为2：1～4：1，特别优选地为2：1～3：1。完成上述湿法刻蚀后，去除抗反射层和硬掩膜层并直接在连接孔内填充铜金属，铜沉积在硬掩膜的凹陷部，进而缓解了锁颈效应。
下面将结合附图6-12详细地说明本申请。
图6示出了实施图5所示步骤1后的半导体互连结构剖面结构示意图，其中，在半导体器件层上依次形成蚀刻终止层10、低K介质层20、硬掩膜低K介质层30、硬掩膜层40、TiN层50、氧化物层60；然后在氧化物层60形成图案化的光刻胶层70。
在本实施方式中，TiN层50和氧化物层60统称为抗反射层。当然，在其他的实施方式中，抗反射层也可以由单一的TiN层或氧化物层组成，其中所述的氧化物层可以是氧化硅层。图案化光刻胶层70的方法可包括旋转烘胶、软烘、对准和曝光、曝光后烘焙、显影、坚膜烘焙、显影检查等步骤，光刻工艺已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
蚀刻终止层10是为了阻止金属向下扩散，其材质可以为氮化硅层等，在本实施方式中，蚀刻终止层10采用的是氮掺杂的碳化硅层（NDC层，Nitrogen dopped Silicon Carbite），可以采用化学气相沉积工艺形成该蚀刻终止层10。在本实施方式中，化学气相沉积的条件可以如下：功率300W，温度350℃，压力3.0torr，所采用气体流量为三甲基硅烷160sccm，氦气400sccm，氨气325sccm。当然在某些实施方式中，蚀刻终止层10也不是必须的。
低K介质层20可以实现减低寄生电容、提高电路速度以及降低功耗的目的，由介电常数小于或等于3的介质材料形成，可以为含有硅、氧、碳、氢元素的类似氧化物（Oxide）的黑钻石（Black Diamond，BD）或者掺有氟离子的硅玻璃（FSG），其厚度在11～13千埃。在本申请的一种实施方式中，该低K介质层20的材质为二氧化硅气凝胶，其形成方法为溶胶-凝胶法，方法如下：在半导体器件层或蚀刻终止层上用气相沉积方法，沉积硅源烷氧基硅基烷，该烷氧基硅基烷可以为TEOS（正硅酸乙酯）或TMOS（正硅酸甲酯）。然后将烷氧基硅基烷与乙醇、水按体积比例1：（3～15）：（0.2～0.6）进行混合。混合后的溶剂会进行混合水解反应，该混合水解反应时间控制在1～3小时。混合反应溶剂的pH值控制在1.5～4.5，水解温度控制在50～60℃，经过该混合水解反应后的产物为二氧化硅湿凝胶。将二氧化硅湿凝胶进行干燥处理，该干燥处理为室温常压处理。干燥处理后即得二氧化硅气凝胶。
硬掩膜低K介质层30为致密的低介电常数薄膜，可以为氮化硅等，其形成方法可以采用现有技术中的化学气相沉积或物理气相沉积等方法形成。在本申请的一种实施方式中，采用的高频磁控管溅射形成致密的氮化硅膜，其形成的条件可以为：以硅作为靶，使用N2或N2和Ar的混合气体作为溅射气体。所施加的高频电功率的频率为27～120Mhz。
为了在后续湿法蚀刻硬掩膜层的过程中，在硬掩膜层处（也就是后续形成的连接孔的上端）形成凹陷部，硬掩膜层的湿法蚀刻速率高于抗反射层和硬掩膜低K介质层的湿法蚀刻速率。在本实施例中，硬掩膜层由硅烷、氧化剂及还原剂在化学气相沉淀条件下当然其他的能够满足湿法蚀刻速率高于抗反射层和硬掩膜低K介质层的湿法蚀刻速率的材质也可以完成本申请的技术方法。优选地，硅醇类物质通过硅烷与氧化剂及还原剂反应生成，其中，氧化剂为H2O2，H2O，O2或O3；还原剂为H2。这样在硅醇类物质层的形成过程中不会向半导体器件中引入其他的杂质元素，保证其加工质量。根据本申请一种典型的实施方式，硅醇类物质层在化学气相沉积反应腔内形成，化学气相沉积反应腔的反应功率为100～2000W，气压为0.1～10torr，硅烷的流量为50～3000sccm，氧化剂的流量为50～3000sccm；还原剂的流量为50～3000sccm；优选地，化学气相沉积反应腔的反应功率为1000～1500W，气压为2～8torr，硅烷的流量为1000～2000sccm，氧化剂的流量为1000～2000sccm；还原剂的流量为1000～2000sccm；更优选地，化学气相沉积反应腔的反应功率为1000W，气压为6torr，硅烷的流量为1500sccm，氧化剂的流量为1500sccm；还原剂的流量为1500sccm。
对图6所示的结构以图案化的光刻胶层70为掩膜依次蚀刻氧化物层60和TiN层50，得到了如图7所示的结构，即图7示出了对图6所示的结构以图案化的光刻胶层70为掩膜依次蚀刻氧化物层60和TiN层50（即抗反射层）后的剖面结构示意图。得到上述结构执行的工艺步骤主要包括，以图案化的光刻胶层70为掩膜蚀刻抗反射层直至露出硬掩膜层40。此蚀刻采用干法蚀刻进行。在本申请一中实施方式中，可以采用如下条件进行刻蚀：刻蚀气体为HBr/O2,Cl2/O2或者SO2/O2，或者其他适合的气体。干法刻蚀中的气体压力可以为1mT至1000mT，功率为500W至3000W，偏电压为100V至500V，总的气流速度为10sccm至1000sccm。
图8示出了对图7所示的结构去除图案化的光刻胶层后的剖面结构示意图。去除图案化的光刻胶层70可以通过化学溶液或灰化工艺去除的方法进行。此工艺已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
图9示出了对图8所示的结构进行湿法蚀刻形成硬掩膜层开口，同时去除了氧化物层后的剖面结构示意图。该结构是通过下述步骤完成的：用O2或O3为氧化剂对硬掩膜层40进行氧化，以氧化物层60和TiN层50为掩膜湿法蚀刻硬掩膜层40形成硬掩膜层开口，当然，在此蚀刻的过程中氧化物层60通常也会同时被蚀刻去除。由于硬掩膜层40的湿法蚀刻速率高于TiN层50和硬掩膜低K介质层的湿法蚀刻速率，在本申请的实施方式中，硬掩膜层与硬掩膜低K介质层的湿法蚀刻比为2：1～6：1，优选地为2：1～5：1，进一步优选地为2：1～4：1，特别优选地为2：1～3：1。因此在湿法蚀刻硬掩膜层的过程中，硬掩膜层所处的位置蚀刻去除的部分会较大，在硬掩膜层处（也就是后续形成的连接孔的上端）形成一个轻微的凹陷部，如图9所示。在进行湿法蚀刻硬掩膜层时，采用的蚀刻液可以是本领域通常用的磷酸溶液，优选地，根据本申请的实施方式，采用的是含氢氟酸的蚀刻液。
图10示出了对图9所示的结构在硬掩膜层开口处蚀刻形成连接孔后的剖面结构示意图。该连接孔的形成可以直接通过常规的干法蚀刻的方法形成，蚀刻的条件可以为刻蚀气体为HBr/O2,Cl2/O2或者SO2/O2，或者其他适合的气体。干法刻蚀中的气体压力可以为1mT至1000mT，功率为500W至3000W，偏电压为100V至500V，总的气流速度为10sccm至1000sccm。在本实施方式中，采用的是双大马士革（dual damascene）技术形成连接孔。
图11示出了对图10所示的结构进行TiN层去除后的剖面结构示意图。TiN层的去除可以采用现有的干法蚀刻的方法去除，当然此TiN层也可能在连接孔蚀刻性成的过程中消耗掉。干法刻蚀的工艺与形成连接孔的工艺可以相同，如蚀刻的条件可以为刻蚀气体为HBr/O2,Cl2/O2或者SO2/O2，或者其他适合的气体。干法刻蚀中的气体压力可以为1mT至1000mT，功率为500W至3000W，偏电压为100V至500V，总的气流速度为10sccm至1000sccm。
图12示出了对图11所示的结构在连接孔的内壁上沉积铜籽晶层80后的剖面结构示意图。该铜籽晶层80可以通过化学气相沉积法或等离子溅射沉积法形成，其材料可以为铜或铜合金。其存在，一方面可以增强后续填充的金属与低K介质层的粘附力，另一方面可以为后续填充金属（例如，铜）提供成核基础。在本申请的实施方式中，铜籽晶层采用等离子溅射沉积法形成，工艺条件可以如下：溅射腔内的压力1～4毫托，向靶提供的功率为60Mhz。
如图12所示，由于在硬掩膜层40处（也就是后续形成的连接孔的上端）形成一个轻微的凹陷部，在铜籽晶层80形成的过程中，由于锁颈效应的存在，仍然会在连接孔的上端沉积较多的铜，然而，由于硬掩膜层40处形成有轻微的凹陷部，这样即使在连接孔上部会形成锁颈，也要先将此凹陷部填平，即此凹陷部在很大的程度上缓解了锁颈效应，能够保证后续连接孔中金属填充的顺利进行。后续填充的金属通常是铜，填充铜的工艺已经被本领域技术人员所公知，其常用或变形均在本申请保护的范围内，在此不再赘述。
根据本申请一种实施方式，在去除硬掩膜层的步骤与在连接孔内壁上形成铜籽晶层的步骤之间进一步包括：在连接孔内壁上形成扩散阻挡层，即在连接孔内壁与铜籽晶层之间还有扩散阻挡层。该扩散阻挡层通常由难熔金属及其合金组成，其由TaN、Ta、Ti或TiN形成或由它们形成的叠层，例如，采用钛膜和钛膜之上的氮化钛膜组成层叠的扩散阻挡层，钛膜对氧具有一定的溶解能力，因此其与金属直接接触，可以还原金属的表面，减少接触电阻；而氮化钛膜则可抑制或阻止后续工艺填入通孔的金属材料向低K介质层中扩散。
综上，由于硬掩膜层的湿法蚀刻速率高于抗反射层和硬掩膜低K介质层的湿法蚀刻速率，因此在湿法蚀刻硬掩膜层的过程中，硬掩膜层所处的位置蚀刻去除的部分会较大，在硬掩膜层处（也就是后续形成的连接孔的上端）形成一个轻微的凹陷部。在铜籽晶层形成的过程中，由于锁颈效应的存在，仍然会在连接孔的上端沉积较多的铜，然而，由于硬掩膜层处形成有轻微的凹陷部，这样即使在连接孔上部会形成锁颈，也要先将此凹陷部填平，即此凹陷部在很大的程度上缓解了锁颈效应，保证了后续连接孔中金属填充的顺利进行。
以上所述仅为本申请的优选实施方式而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种半导体互连结构的制作方法，其特征在于，包括以下步骤：
在半导体器件层上形成低K介质层、硬掩膜低K介质层、硬掩膜层以及抗反射层；
图案化所述抗反射层直至露出所述硬掩膜层；
以图案化的所述抗反射层为掩膜湿法蚀刻所述硬掩膜层，形成硬掩膜层开口，其中，所述硬掩膜层的湿法蚀刻速率大于所述硬掩膜低K介质层的湿法蚀刻速率；
沿所述硬掩膜层开口蚀刻所述硬掩膜低K介质层和所述低K介质层，形成连接孔；
去除所述抗反射层和所述硬掩膜层；以及
在所述连接孔内填充金属。
2.根据权利要求1所述的制作方法，其特征在于，所述硬掩膜层与所述硬掩膜低K介质层的湿法蚀刻比为2：1～6：1。
3.根据权利要求1所述的制作方法，其特征在于，所述硬掩膜层是硅烷、氧化剂及还原剂在化学气相沉淀条件下，在所述硬掩膜低K介质层上沉淀形成的。
4.根据权利要求3所述的制作方法，其特征在于，所述氧化剂为H2O2、H2O、O2或O3；所述还原剂为H2。
5.根据权利要求3所述的制作方法，其特征在于，所述硬掩膜层在化学气相沉积反应腔内生成，所述化学气相沉积反应腔的反应功率为100～2000W，气压为0.1～10torr，所述硅烷的流量为50～3000sccm，所述氧化剂的流量为50～3000sccm；所述还原剂的流量为50～3000sccm。
6.根据权利要求1所述的制作方法，其特征在于，湿法蚀刻所述硬掩膜层采用的蚀刻液是含氢氟酸的蚀刻液。
7.根据权利要求1所述的制作方法，其特征在于，在所述去除硬掩膜层的步骤与在所述连接孔内填充金属的步骤之间进一步包括：在所述连接孔内壁上形成铜籽晶层。
8.根据权利要求7所述的制作方法，其特征在于，在所述连接孔内壁上形成铜籽晶层之前，先在所述连接孔内壁上形成扩散阻挡层。
9.根据权利要求8所述的制作方法，其特征在于，所述扩散阻挡层由TaN、Ta、Ti或TiN形成。
10.根据权利要求1所述的制作方法，其特征在于，所述抗反射层包括氧化物层及TiN层。
11.根据权利要求1所述的制作方法，其特征在于，所述半导体器件层与低K介质层之间还设置有蚀刻终止层。
12.根据权利要求11所述的制作方法，其特征在于，所述蚀刻终止层的材质为氮掺杂的碳化硅。
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