JPH06310716A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06310716A JPH06310716A JP9584293A JP9584293A JPH06310716A JP H06310716 A JPH06310716 A JP H06310716A JP 9584293 A JP9584293 A JP 9584293A JP 9584293 A JP9584293 A JP 9584293A JP H06310716 A JPH06310716 A JP H06310716A
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- Japan
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- semiconductor substrate
- forming
- semiconductor device
- layer
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Abstract
(57)【要約】
【目的】 接合容量を減少させ、高速で低消費電力のデ
バイスを提供する。 【構成】 半導体基板１０１の素子形成領域にゲート酸
化膜１０３を形成する工程と、ゲート酸化膜１０３上に
ゲート電極１０４を形成する工程と、ゲート電極１０４
をマスクとして半導体基板中に半導体基板とは逆導電型
の第１の拡散層１０５,１０６を形成する工程と、前記
半導体基板全面に絶縁膜１０８を形成する工程と、第１
の拡散層の上部の少なくとも一部の絶縁膜１０８を除去
する工程と、絶縁膜１０８をマスクとして半導体基板１
０１とは逆導電型の第２の不純物を第１の拡散層底部の
半導体基板に導入する工程とを有する半導体装置の製造
方法である。
バイスを提供する。 【構成】 半導体基板１０１の素子形成領域にゲート酸
化膜１０３を形成する工程と、ゲート酸化膜１０３上に
ゲート電極１０４を形成する工程と、ゲート電極１０４
をマスクとして半導体基板中に半導体基板とは逆導電型
の第１の拡散層１０５,１０６を形成する工程と、前記
半導体基板全面に絶縁膜１０８を形成する工程と、第１
の拡散層の上部の少なくとも一部の絶縁膜１０８を除去
する工程と、絶縁膜１０８をマスクとして半導体基板１
０１とは逆導電型の第２の不純物を第１の拡散層底部の
半導体基板に導入する工程とを有する半導体装置の製造
方法である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】近年、シリコン基板を用いたＭＯＳ集積
回路の高性能化はめざましいものがある。高性能化を行
う上でデバイスの寄生容量及び寄生抵抗を減少させるこ
とが重要である。
回路の高性能化はめざましいものがある。高性能化を行
う上でデバイスの寄生容量及び寄生抵抗を減少させるこ
とが重要である。
【０００３】以下に簡単のためＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造でない、一般的なＮＭ
ＯＳトランジスタの製造方法をデバイスの断面図（図５
（ａ）〜（ｅ））を用いて説明する。
Ｄｏｐｅｄ Ｄｒａｉｎ）構造でない、一般的なＮＭ
ＯＳトランジスタの製造方法をデバイスの断面図（図５
（ａ）〜（ｅ））を用いて説明する。
【０００４】従来の製造技術は、図５（ａ）に示すよう
に、ｐ型シリコン基板５００にＮＭＯＳが形成されるｐ
ウェル領域５０１（１Ｅ１６〜１Ｅ１７／ｃｍ3程度）
を設け、１個の素子には他の素子と分離するために厚い
フィールド酸化膜（５００ｎｍ〜６００ｎｍ）５０２を
形成している。次に薄いゲート酸化膜（８ｎｍ〜２５ｎ
ｍ）５０３を形成した後、高濃度に不純物の導入された
（約１Ｅ２０／ｃｍ3〜１Ｅ２１／ｃｍ3程度）多結晶シ
リコンを〜３００ｎｍ形成し、フォトリソグラフィー技
法及びエッチング技法によりゲート電極５０４加工を行
なう。次に図５（ｂ）に示すようにフォトリソグラフィ
ー技術を用いて基板電位供給領域等にレジストパターン
５５１を形成して、ゲート電極５０４とレジストパター
ン５５１をマスクとしてヒ素（６０ＫｅＶ〜８０Ｋｅ
Ｖ，１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、ウェルと
逆導電型（ｎ+型）の第１の不純物層５０５、第２の不
純物層５０６を形成しソースドレインを形成する。
に、ｐ型シリコン基板５００にＮＭＯＳが形成されるｐ
ウェル領域５０１（１Ｅ１６〜１Ｅ１７／ｃｍ3程度）
を設け、１個の素子には他の素子と分離するために厚い
フィールド酸化膜（５００ｎｍ〜６００ｎｍ）５０２を
形成している。次に薄いゲート酸化膜（８ｎｍ〜２５ｎ
ｍ）５０３を形成した後、高濃度に不純物の導入された
（約１Ｅ２０／ｃｍ3〜１Ｅ２１／ｃｍ3程度）多結晶シ
リコンを〜３００ｎｍ形成し、フォトリソグラフィー技
法及びエッチング技法によりゲート電極５０４加工を行
なう。次に図５（ｂ）に示すようにフォトリソグラフィ
ー技術を用いて基板電位供給領域等にレジストパターン
５５１を形成して、ゲート電極５０４とレジストパター
ン５５１をマスクとしてヒ素（６０ＫｅＶ〜８０Ｋｅ
Ｖ，１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、ウェルと
逆導電型（ｎ+型）の第１の不純物層５０５、第２の不
純物層５０６を形成しソースドレインを形成する。
【０００５】その後、図５（ｃ）に示すように、ソース
ドレイン部付近にレジストパターン５５２を形成し、こ
れをマスクとして、ＢＦ2（４０ＫｅＶ〜６０ＫｅＶ，
１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、基板電位供給
のためのウェルと同導電型（ｐ+型）の第３の不純物層
５０７を形成する。その後、前記注入した不純物を活性
化するために９００℃程度の高温で熱処理を行なう。そ
の後ウェハ全面にＣＶＤ法によりＢＰＳＧ膜５０８を５
００ｎｍ〜８００ｎｍ堆積した後、９００℃程度の熱処
理を加えてリフローを行なう。
ドレイン部付近にレジストパターン５５２を形成し、こ
れをマスクとして、ＢＦ2（４０ＫｅＶ〜６０ＫｅＶ，
１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、基板電位供給
のためのウェルと同導電型（ｐ+型）の第３の不純物層
５０７を形成する。その後、前記注入した不純物を活性
化するために９００℃程度の高温で熱処理を行なう。そ
の後ウェハ全面にＣＶＤ法によりＢＰＳＧ膜５０８を５
００ｎｍ〜８００ｎｍ堆積した後、９００℃程度の熱処
理を加えてリフローを行なう。
【０００６】次に図５（ｄ）に示すように、前記第１、
第２及び第３の不純物層５０５，５０６，５０７及びゲ
ート電極５０４の上部の前記堆積したＢＰＳＧ膜をフォ
トリソグラフィー技法及びエッチング技法により除去
し、電極と前記第１の拡散層５０５との接続孔５１５、
第２の拡散層５０６との接続孔５１６、第３の拡散層５
０７との接続孔５１７、及びゲート電極の接続孔を形成
する。その後、図５（ｅ）に示すように、Ａｌ−Ｓｉ−
Ｃｕ膜をスパッタ技法によりウェハ全面に形成し所望の
箇所をエッチング技法により除去し、第１、第２及び第
３の不純物層の電極配線及びゲート電極配線５２０を形
成する。
第２及び第３の不純物層５０５，５０６，５０７及びゲ
ート電極５０４の上部の前記堆積したＢＰＳＧ膜をフォ
トリソグラフィー技法及びエッチング技法により除去
し、電極と前記第１の拡散層５０５との接続孔５１５、
第２の拡散層５０６との接続孔５１６、第３の拡散層５
０７との接続孔５１７、及びゲート電極の接続孔を形成
する。その後、図５（ｅ）に示すように、Ａｌ−Ｓｉ−
Ｃｕ膜をスパッタ技法によりウェハ全面に形成し所望の
箇所をエッチング技法により除去し、第１、第２及び第
３の不純物層の電極配線及びゲート電極配線５２０を形
成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、ソースドレインの抵抗を減少させるた
めまたはソースドレインと電極とのコンタクト抵抗を減
少させるために拡散層の濃度を増加させたときに、拡散
層の接合容量が増加して回路の素子特性を悪化させると
いう深刻な問題点を有していた。また、接合容量を減少
させるために拡散層の濃度を薄くすると、拡散層のシー
ト抵抗の増加及びコンタクト抵抗の増加及び、拡散層の
空乏層が延びてソースドレインのパンチスルーが生じ安
い等の問題点を有していた。
ような構成では、ソースドレインの抵抗を減少させるた
めまたはソースドレインと電極とのコンタクト抵抗を減
少させるために拡散層の濃度を増加させたときに、拡散
層の接合容量が増加して回路の素子特性を悪化させると
いう深刻な問題点を有していた。また、接合容量を減少
させるために拡散層の濃度を薄くすると、拡散層のシー
ト抵抗の増加及びコンタクト抵抗の増加及び、拡散層の
空乏層が延びてソースドレインのパンチスルーが生じ安
い等の問題点を有していた。
【０００８】本発明は上記問題点に鑑み、従来と比較し
て拡散層のシート抵抗及びコンタクト抵抗は増加させ
ず、かつ接合容量を減少させる半導体装置及びその製造
方法を提供するものである。
て拡散層のシート抵抗及びコンタクト抵抗は増加させ
ず、かつ接合容量を減少させる半導体装置及びその製造
方法を提供するものである。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、ウエルとは逆導電型でウェル濃度より薄
い不純物または、酸素を拡散層と電極との接続孔より拡
散層底部の半導体基板にドーピングするという構成を備
えたものである。
めに本発明は、ウエルとは逆導電型でウェル濃度より薄
い不純物または、酸素を拡散層と電極との接続孔より拡
散層底部の半導体基板にドーピングするという構成を備
えたものである。
【００１０】
【作用】本発明は上記した構成によって、拡散層の抵抗
及びコンタクト抵抗を増加させることなく、またトラン
ジスタの特性を劣化させることなく自己整合的に、拡散
層の底面の接合容量を減少させることができ、回路特性
の優れた半導体装置を提供できる。
及びコンタクト抵抗を増加させることなく、またトラン
ジスタの特性を劣化させることなく自己整合的に、拡散
層の底面の接合容量を減少させることができ、回路特性
の優れた半導体装置を提供できる。
【００１１】
【実施例】（実施例１）以下本発明の実施例１の半導体
装置及びその製造方法について、図面を参照しながら説
明する。
装置及びその製造方法について、図面を参照しながら説
明する。
【００１２】図１は本発明の半導体装置の製造方法の１
例を示すプロセスフロー断面図である。図１（ａ）に示
すように、ｐ型シリコン基板１００にＮＭＯＳが形成さ
れるｐウェル１０１（１Ｅ１６〜１Ｅ１７／ｃｍ3程
度）を設け、各々の素子は厚いフィールド酸化膜（５０
０ｎｍ〜６００ｎｍ）１０２を形成し分離されている。
その後薄いゲート酸化膜（８ｎｍ〜２５ｎｍ）１０３を
形成し、その後多結晶シリコンを堆積（３００ｎｍ程
度）しリン拡散等（１Ｅ２０／ｃｍ3〜１Ｅ２１／ｃｍ3
程度）により多結晶シリコンを低抵抗化し所望の箇所に
ゲート電極１０４をエッチングにより形成する。
例を示すプロセスフロー断面図である。図１（ａ）に示
すように、ｐ型シリコン基板１００にＮＭＯＳが形成さ
れるｐウェル１０１（１Ｅ１６〜１Ｅ１７／ｃｍ3程
度）を設け、各々の素子は厚いフィールド酸化膜（５０
０ｎｍ〜６００ｎｍ）１０２を形成し分離されている。
その後薄いゲート酸化膜（８ｎｍ〜２５ｎｍ）１０３を
形成し、その後多結晶シリコンを堆積（３００ｎｍ程
度）しリン拡散等（１Ｅ２０／ｃｍ3〜１Ｅ２１／ｃｍ3
程度）により多結晶シリコンを低抵抗化し所望の箇所に
ゲート電極１０４をエッチングにより形成する。
【００１３】次に図１（ｂ）に示すようにフォトリソグ
ラフィー技術を用いて基板電位供給領域等にレジストパ
ターン１５１を形成して、ゲート電極１０４とレジスト
パターン１５１をマスクとしてヒ素（６０ＫｅＶ〜８０
ＫｅＶ，１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、ウェ
ルと逆導電型の第１のｎ＋拡散層である不純物層１０
５、第２の不純物層１０６を形成しソースドレインを形
成する。
ラフィー技術を用いて基板電位供給領域等にレジストパ
ターン１５１を形成して、ゲート電極１０４とレジスト
パターン１５１をマスクとしてヒ素（６０ＫｅＶ〜８０
ＫｅＶ，１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、ウェ
ルと逆導電型の第１のｎ＋拡散層である不純物層１０
５、第２の不純物層１０６を形成しソースドレインを形
成する。
【００１４】その後、図１（ｃ）に示すように、ソース
ドレイン部付近にレジストパターン１５２を形成し、こ
れをマスクとして、ＢＦ2（４０ＫｅＶ〜６０ＫｅＶ，
１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、基板電位供給
のためのウェルと同導電型のｐ＋層の第３の不純物層１
０７を形成する。その後、前記注入した不純物を活性化
するために９００℃程度の高温で熱処理を行なう。次
に、層間絶縁膜としてボロン（Ｂ）及びリン（Ｐ）を各
々数％含有しているＳｉＯ2膜（ＢＰＳＧ膜）１０８を
ＣＶＤ法で堆積し（５００ｎｍ〜８００ｎｍ）、９００
℃程度の熱処理を加えてリフローを行う。
ドレイン部付近にレジストパターン１５２を形成し、こ
れをマスクとして、ＢＦ2（４０ＫｅＶ〜６０ＫｅＶ，
１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、基板電位供給
のためのウェルと同導電型のｐ＋層の第３の不純物層１
０７を形成する。その後、前記注入した不純物を活性化
するために９００℃程度の高温で熱処理を行なう。次
に、層間絶縁膜としてボロン（Ｂ）及びリン（Ｐ）を各
々数％含有しているＳｉＯ2膜（ＢＰＳＧ膜）１０８を
ＣＶＤ法で堆積し（５００ｎｍ〜８００ｎｍ）、９００
℃程度の熱処理を加えてリフローを行う。
【００１５】次に、図１（ｄ）に示すように、前記第１
の拡散層１０５との第１の接続孔１１５と第２の拡散層
１０６との第２の接続孔１１６と第３の拡散層１０７と
の第３の接続孔１１７及びゲート電極の接続孔をエッチ
ングにより形成する。次に、この工程が本発明の特徴の
一つであるが、図１（ｅ）に示すように、前記ＢＰＳＧ
膜をマスクとしてＰを注入エネルギー８０〜１００Ｋｅ
Ｖ、注入量１Ｅ１０〜１Ｅ１２／ｃｍ2程度で拡散層領
域に注入する。その後、９５０℃程度の熱処理を加えて
前記注入した不純物の活性化を行う。ここで重要な点
は、ウェル濃度は１Ｅ１６〜１Ｅ１７／ｃｍ3程度の濃
度でｐ型化（ｐ−層）されているのをｎ型のＰ（燐）を
打ち込むことによって拡散層底面の一部１８０のウェル
濃度を１Ｅ１５／ｃｍ3程度（ｐ−−層）に形成するこ
とである。この底面１８０の位置は拡散層濃度が薄くシ
ート抵抗が増加してもコンタクト抵抗やトランジスタの
ＤＣ特性への影響は少ない。しかも濃度、特にドレイン
領域のウェル濃度が薄くなることで、ドレイン底面の接
合容量は従来に比べ１／３〜１／１０に減少する。
の拡散層１０５との第１の接続孔１１５と第２の拡散層
１０６との第２の接続孔１１６と第３の拡散層１０７と
の第３の接続孔１１７及びゲート電極の接続孔をエッチ
ングにより形成する。次に、この工程が本発明の特徴の
一つであるが、図１（ｅ）に示すように、前記ＢＰＳＧ
膜をマスクとしてＰを注入エネルギー８０〜１００Ｋｅ
Ｖ、注入量１Ｅ１０〜１Ｅ１２／ｃｍ2程度で拡散層領
域に注入する。その後、９５０℃程度の熱処理を加えて
前記注入した不純物の活性化を行う。ここで重要な点
は、ウェル濃度は１Ｅ１６〜１Ｅ１７／ｃｍ3程度の濃
度でｐ型化（ｐ−層）されているのをｎ型のＰ（燐）を
打ち込むことによって拡散層底面の一部１８０のウェル
濃度を１Ｅ１５／ｃｍ3程度（ｐ−−層）に形成するこ
とである。この底面１８０の位置は拡散層濃度が薄くシ
ート抵抗が増加してもコンタクト抵抗やトランジスタの
ＤＣ特性への影響は少ない。しかも濃度、特にドレイン
領域のウェル濃度が薄くなることで、ドレイン底面の接
合容量は従来に比べ１／３〜１／１０に減少する。
【００１６】従来の構造で、接合容量を減少させるため
に、接合の濃度を薄くすると、ドレインの空乏層が延び
て、ソースドレインのパンチスルーが生じるという問題
点があった。しかし、接続孔とゲート電極の間１７０
は、コンタクト形成時のマージン確保のためにゲート長
が０．５μｍ程度のルールでは０．２μｍ〜０．５μｍ
程度あり、本発明のような接続孔越しの不純物注入によ
り底面の接合部付近にのみウェル濃度の薄い領域を形成
するので、ゲート下近傍の不純物プロファイルには影響
はなく、パンチスルー耐圧は従来とは変わりなくトラン
ジスタ特性に悪影響は及ぼさない。
に、接合の濃度を薄くすると、ドレインの空乏層が延び
て、ソースドレインのパンチスルーが生じるという問題
点があった。しかし、接続孔とゲート電極の間１７０
は、コンタクト形成時のマージン確保のためにゲート長
が０．５μｍ程度のルールでは０．２μｍ〜０．５μｍ
程度あり、本発明のような接続孔越しの不純物注入によ
り底面の接合部付近にのみウェル濃度の薄い領域を形成
するので、ゲート下近傍の不純物プロファイルには影響
はなく、パンチスルー耐圧は従来とは変わりなくトラン
ジスタ特性に悪影響は及ぼさない。
【００１７】その後、図１（ｆ）に示すように、Ａｌ−
Ｓｉ−Ｃｕ膜をスパッタ技法によりウェハ全面に形成し
所望の箇所をエッチング技法により除去し、ソースドレ
イン基板及びゲートの電極配線１２０を形成する。
Ｓｉ−Ｃｕ膜をスパッタ技法によりウェハ全面に形成し
所望の箇所をエッチング技法により除去し、ソースドレ
イン基板及びゲートの電極配線１２０を形成する。
【００１８】このように形成したトランジスタでは、前
述したように、ＤＣ特性に悪影響は及ぼさず、ドレイン
近傍のウェル濃度を薄くすることでドレイン接合の空乏
層が伸びやすく、接合容量が従来に比べ１／３〜１／１
０になる。また、工程的にも自己整合的にかつ工程数も
あまり増えない。そのため、本発明のデバイスを用いる
と高速でかつ消費電力の小さい理想的な素子特性を有す
る半導体装置を製造コスト的にも従来とは変わらず実現
できる。
述したように、ＤＣ特性に悪影響は及ぼさず、ドレイン
近傍のウェル濃度を薄くすることでドレイン接合の空乏
層が伸びやすく、接合容量が従来に比べ１／３〜１／１
０になる。また、工程的にも自己整合的にかつ工程数も
あまり増えない。そのため、本発明のデバイスを用いる
と高速でかつ消費電力の小さい理想的な素子特性を有す
る半導体装置を製造コスト的にも従来とは変わらず実現
できる。
【００１９】近年、デバイスの高性能化のために超微細
なトランジスタ設計が行なわれている中で、トランジス
タ特性劣化防止（特に短チャネル効果抑制）のためにウ
ェル濃度は濃く設定する方向にある。ウェル濃度が濃く
なれば、それだけ接合容量が増加し、性能向上が危ぶま
れるという矛盾にかち合う。しかし、本発明の半導体装
置を用いればウエル濃度が増加しても接合容量の増加が
なく、超微細で高性能なかつ信頼性の高いトランジスタ
を容易に実現できる。本発明は今後の超微細なトランジ
スタ開発にとっても有効でかつ画期的な発明である。
なトランジスタ設計が行なわれている中で、トランジス
タ特性劣化防止（特に短チャネル効果抑制）のためにウ
ェル濃度は濃く設定する方向にある。ウェル濃度が濃く
なれば、それだけ接合容量が増加し、性能向上が危ぶま
れるという矛盾にかち合う。しかし、本発明の半導体装
置を用いればウエル濃度が増加しても接合容量の増加が
なく、超微細で高性能なかつ信頼性の高いトランジスタ
を容易に実現できる。本発明は今後の超微細なトランジ
スタ開発にとっても有効でかつ画期的な発明である。
【００２０】なお、本発明の実施例は、図１（ｅ）のよ
うに接続孔の開いている拡散層に打ち込む例を示した
が、接合容量はドレインの接合のみ回路特性に大きく影
響するので、図１（ｄ）までは同一方法で素子を形成
し、その後図２（ａ）のようにフォトリソグラフィ技術
によりドレイン近傍のみレジストパターン２５１を形成
せずＰを注入エネルギー ８０〜１００ＫｅＶ、注入量
１Ｅ１０〜１Ｅ１２／ｃｍ2程度でドレイン拡散層領
域にのみに注入しｐ−−層２８０を形成し（本例では１
０５の拡散層をドレイン層とした例を示している）、レ
ジスト２５１を除去した後、図１と同一プロセスで素子
を形成しても（図２（ｂ））良い。
うに接続孔の開いている拡散層に打ち込む例を示した
が、接合容量はドレインの接合のみ回路特性に大きく影
響するので、図１（ｄ）までは同一方法で素子を形成
し、その後図２（ａ）のようにフォトリソグラフィ技術
によりドレイン近傍のみレジストパターン２５１を形成
せずＰを注入エネルギー ８０〜１００ＫｅＶ、注入量
１Ｅ１０〜１Ｅ１２／ｃｍ2程度でドレイン拡散層領
域にのみに注入しｐ−−層２８０を形成し（本例では１
０５の拡散層をドレイン層とした例を示している）、レ
ジスト２５１を除去した後、図１と同一プロセスで素子
を形成しても（図２（ｂ））良い。
【００２１】また、本発明では、ソースドレイン層（ｎ
+層）を形成してから、ウェル電位供給層（ｐ+層）を形
成する例であったが形成順番は問わない。
+層）を形成してから、ウェル電位供給層（ｐ+層）を形
成する例であったが形成順番は問わない。
【００２２】また、本発明では、ｐ型基板を使用した例
を示したが、ｎ型基板であっても良いことは言うまでも
なく、またウェル層が存在する例を示したが基板濃度に
よりウエルを形成しなくても良い。また、トランジスタ
としてＮＭＯＳの例を示したがＰＭＯＳでも良い。ＰＭ
ＯＳの場合は、拡散層がｐ型なので拡散層底部のウェル
濃度を下げるために、注入する不純物は、Ａｓ，Ｐ等の
ｎ型の不純物を用いることがポイントである。また、前
記事項を組み合わせて、ＣＭＯＳ構造に用いても良い。
また、ＬＤＤ構造を用いたデバイスでも良い。
を示したが、ｎ型基板であっても良いことは言うまでも
なく、またウェル層が存在する例を示したが基板濃度に
よりウエルを形成しなくても良い。また、トランジスタ
としてＮＭＯＳの例を示したがＰＭＯＳでも良い。ＰＭ
ＯＳの場合は、拡散層がｐ型なので拡散層底部のウェル
濃度を下げるために、注入する不純物は、Ａｓ，Ｐ等の
ｎ型の不純物を用いることがポイントである。また、前
記事項を組み合わせて、ＣＭＯＳ構造に用いても良い。
また、ＬＤＤ構造を用いたデバイスでも良い。
【００２３】（実施例２）以下本発明の実施例２の半導
体装置及びその製造方法について、図面を参照しながら
説明する。
体装置及びその製造方法について、図面を参照しながら
説明する。
【００２４】図３は本発明の半導体装置の製造方法の１
例を示すプロセスフロー断面図である。図３（ａ）に示
すように、ｐ型シリコン基板３００にＮＭＯＳが形成さ
れるｐウェル３０１（１Ｅ１６〜１Ｅ１７／ｃｍ3程
度）を設け、各々の素子は厚いフィールド酸化膜（５０
０ｎｍ〜６００ｎｍ）３０２を形成し分離されている。
その後薄いゲート酸化膜（８ｎｍ〜２５ｎｍ）３０３を
形成し、その後多結晶シリコンを堆積（３００ｎｍ程
度）しリン拡散等（１Ｅ２０／ｃｍ3〜１Ｅ２１／ｃｍ3
程度）により多結晶シリコンを低抵抗化し所望の箇所に
ゲート電極３０４をエッチングにより形成する。
例を示すプロセスフロー断面図である。図３（ａ）に示
すように、ｐ型シリコン基板３００にＮＭＯＳが形成さ
れるｐウェル３０１（１Ｅ１６〜１Ｅ１７／ｃｍ3程
度）を設け、各々の素子は厚いフィールド酸化膜（５０
０ｎｍ〜６００ｎｍ）３０２を形成し分離されている。
その後薄いゲート酸化膜（８ｎｍ〜２５ｎｍ）３０３を
形成し、その後多結晶シリコンを堆積（３００ｎｍ程
度）しリン拡散等（１Ｅ２０／ｃｍ3〜１Ｅ２１／ｃｍ3
程度）により多結晶シリコンを低抵抗化し所望の箇所に
ゲート電極３０４をエッチングにより形成する。
【００２５】次に図３（ｂ）に示すようにフォトリソグ
ラフィー技術を用いて基板電位供給領域等にレジストパ
ターン３５１を形成して、ゲート電極３０４とレジスト
パターン３５１をマスクとしてヒ素（６０ＫｅＶ〜８０
ＫｅＶ，１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、ウェ
ルと逆導電型の第１のｎ＋拡散層である不純物層３０
５、第２の不純物層３０６を形成しソースドレインを形
成する。その後、図３（ｃ）に示すように、ソースドレ
イン部付近にレジストパターン３５２を形成し、これを
マスクとして、ＢＦ2（４０ＫｅＶ〜６０ＫｅＶ，１Ｅ
１５〜１Ｅ１６／ｃｍ2）を注入し、基板電位供給のた
めのウェルと同導電型のｐ＋層の第３の不純物層３０７
を形成する。その後、前記注入した不純物を活性化する
ために９００℃程度の高温で熱処理を行なう。次に、層
間絶縁膜としてボロン（Ｂ）及びリン（Ｐ）を各々数％
含有しているＳｉＯ2膜（ＢＰＳＧ膜）３０８をＣＶＤ
法で堆積し（５００ｎｍ〜８００ｎｍ）、９００℃程度
の熱処理を加えてリフローを行う。
ラフィー技術を用いて基板電位供給領域等にレジストパ
ターン３５１を形成して、ゲート電極３０４とレジスト
パターン３５１をマスクとしてヒ素（６０ＫｅＶ〜８０
ＫｅＶ，１Ｅ１５〜１Ｅ１６／ｃｍ2）を注入し、ウェ
ルと逆導電型の第１のｎ＋拡散層である不純物層３０
５、第２の不純物層３０６を形成しソースドレインを形
成する。その後、図３（ｃ）に示すように、ソースドレ
イン部付近にレジストパターン３５２を形成し、これを
マスクとして、ＢＦ2（４０ＫｅＶ〜６０ＫｅＶ，１Ｅ
１５〜１Ｅ１６／ｃｍ2）を注入し、基板電位供給のた
めのウェルと同導電型のｐ＋層の第３の不純物層３０７
を形成する。その後、前記注入した不純物を活性化する
ために９００℃程度の高温で熱処理を行なう。次に、層
間絶縁膜としてボロン（Ｂ）及びリン（Ｐ）を各々数％
含有しているＳｉＯ2膜（ＢＰＳＧ膜）３０８をＣＶＤ
法で堆積し（５００ｎｍ〜８００ｎｍ）、９００℃程度
の熱処理を加えてリフローを行う。
【００２６】次に、図３（ｄ）に示すように、前記第１
の拡散層３０５との第１の接続孔３１５と第２の拡散層
３０６との第２の接続孔３１６と第３の拡散層３０７と
の第３の接続孔３１７及びゲート電極の接続孔をエッチ
ングにより形成する。次に、この工程が本発明の特徴の
一つであるが、図３（ｅ）に示すように、前記ＢＰＳＧ
膜をマスクとして酸素を注入エネルギー８０〜１００Ｋ
ｅＶ、注入量１Ｅ１９〜１Ｅ２１／ｃｍ2程度で拡散層
領域に注入し絶縁層３８０を形成する。その後、接続孔
の電気特性を良好にするために、ヒ素（３０ＫｅＶ〜６
０ＫｅＶ，１Ｅ１５〜１Ｅ１６／ｃｍ2）を第１の拡散
層の接合より浅く注入し、１２００℃程度の熱処理を加
えて格子欠陥の修復及び不純物の活性化を行う。
の拡散層３０５との第１の接続孔３１５と第２の拡散層
３０６との第２の接続孔３１６と第３の拡散層３０７と
の第３の接続孔３１７及びゲート電極の接続孔をエッチ
ングにより形成する。次に、この工程が本発明の特徴の
一つであるが、図３（ｅ）に示すように、前記ＢＰＳＧ
膜をマスクとして酸素を注入エネルギー８０〜１００Ｋ
ｅＶ、注入量１Ｅ１９〜１Ｅ２１／ｃｍ2程度で拡散層
領域に注入し絶縁層３８０を形成する。その後、接続孔
の電気特性を良好にするために、ヒ素（３０ＫｅＶ〜６
０ＫｅＶ，１Ｅ１５〜１Ｅ１６／ｃｍ2）を第１の拡散
層の接合より浅く注入し、１２００℃程度の熱処理を加
えて格子欠陥の修復及び不純物の活性化を行う。
【００２７】その後、図３（ｆ）に示すように、Ａｌ−
Ｓｉ−Ｃｕ膜をスパッタ技法によりウェハ全面に形成し
所望の箇所をエッチング技法により除去し、ソースドレ
イン基板及びゲートの電極配線３２０を形成する。
Ｓｉ−Ｃｕ膜をスパッタ技法によりウェハ全面に形成し
所望の箇所をエッチング技法により除去し、ソースドレ
イン基板及びゲートの電極配線３２０を形成する。
【００２８】このように形成したトランジスタでは、ド
レイン底面のウェル３８０が絶縁化されているので、ド
レイン拡散層の接合容量が一部無い領域（３８０）を得
ることができる。
レイン底面のウェル３８０が絶縁化されているので、ド
レイン拡散層の接合容量が一部無い領域（３８０）を得
ることができる。
【００２９】また、絶縁層形成手段が拡散層と電極との
接続孔越しの酸素注入なので、（接続孔とゲート電極間
３７０は接続孔形成時のマージン確保のためゲート長が
０．５μｍ程度のデバイスでは０．２μｍ〜０．５μｍ
程度有る）トランジスタのＤＣ特性に大きく影響するゲ
ート下の不純物プロファイルには影響せず、従来と同等
なＤＣ特性が得られる。
接続孔越しの酸素注入なので、（接続孔とゲート電極間
３７０は接続孔形成時のマージン確保のためゲート長が
０．５μｍ程度のデバイスでは０．２μｍ〜０．５μｍ
程度有る）トランジスタのＤＣ特性に大きく影響するゲ
ート下の不純物プロファイルには影響せず、従来と同等
なＤＣ特性が得られる。
【００３０】その結果、本発明のデバイスを用いると寄
生容量を大幅に減少させた、高速でかつ消費電力の小さ
い理想的な素子特性を有する半導体装置を実現できる。
生容量を大幅に減少させた、高速でかつ消費電力の小さ
い理想的な素子特性を有する半導体装置を実現できる。
【００３１】なお、本発明の実施例は、図３（ｅ）のよ
うに接続孔の開いている拡散層に打ち込む例を示した
が、接合容量はドレインの接合のみ回路特性に大きく影
響するので、図３（ｄ）までは同一方法で素子を形成
し、その後図４（ａ）のようにフォトリソグラフィ技術
によりドレイン近傍のみレジストパターン４５１を形成
せず酸素を注入エネルギー８０〜１００ＫｅＶ、注入量
１Ｅ１９〜１Ｅ２１／ｃｍ 2程度でドレイン拡散層領域
にのみに注入し絶縁層４８０を形成し（本例では３０５
の拡散層をドレイン層とした例を示す）、４５１のレジ
ストを除去した後、図３と同一プロセスで素子を形成し
ても（図４（ｂ））良い。
うに接続孔の開いている拡散層に打ち込む例を示した
が、接合容量はドレインの接合のみ回路特性に大きく影
響するので、図３（ｄ）までは同一方法で素子を形成
し、その後図４（ａ）のようにフォトリソグラフィ技術
によりドレイン近傍のみレジストパターン４５１を形成
せず酸素を注入エネルギー８０〜１００ＫｅＶ、注入量
１Ｅ１９〜１Ｅ２１／ｃｍ 2程度でドレイン拡散層領域
にのみに注入し絶縁層４８０を形成し（本例では３０５
の拡散層をドレイン層とした例を示す）、４５１のレジ
ストを除去した後、図３と同一プロセスで素子を形成し
ても（図４（ｂ））良い。
【００３２】また、本発明では、ソースドレイン層（ｎ
+層）を形成してから、ウェル電位供給層（ｐ+層）を形
成する例であったが形成順番は問わない。
+層）を形成してから、ウェル電位供給層（ｐ+層）を形
成する例であったが形成順番は問わない。
【００３３】また、本発明では、ｐ型基板を使用した例
を示したが、ｎ型基板であっても良いことは言うまでも
なく、またウェル層が存在する例を示したが基板濃度に
よりウエルを形成しなくても良い。また、酸素注入後良
好なコンタクト特性を得るために、ドレイン拡散層と同
導電型の不純物注入を行なった例を示したが、簡単化の
ために省略しても良い。
を示したが、ｎ型基板であっても良いことは言うまでも
なく、またウェル層が存在する例を示したが基板濃度に
よりウエルを形成しなくても良い。また、酸素注入後良
好なコンタクト特性を得るために、ドレイン拡散層と同
導電型の不純物注入を行なった例を示したが、簡単化の
ために省略しても良い。
【００３４】また、トランジスタとしてＮＭＯＳの例を
示したがＰＭＯＳでも良い。ＰＭＯＳの場合は、ドレイ
ン拡散層がｐ型なので酸素注入を行った後、拡散層と電
極とのより良好なコンタクト特性を得るために、注入す
る不純物は、ＢＦ2等のｐ型の不純物を用いることがポ
イントである。また、前記事項を組み合わせて、ＣＭＯ
Ｓ構造に用いても良い。また、ＬＤＤ構造を用いたデバ
イスでも良い。
示したがＰＭＯＳでも良い。ＰＭＯＳの場合は、ドレイ
ン拡散層がｐ型なので酸素注入を行った後、拡散層と電
極とのより良好なコンタクト特性を得るために、注入す
る不純物は、ＢＦ2等のｐ型の不純物を用いることがポ
イントである。また、前記事項を組み合わせて、ＣＭＯ
Ｓ構造に用いても良い。また、ＬＤＤ構造を用いたデバ
イスでも良い。
【００３５】
【発明の効果】本発明では、拡散層と電極の接続孔より
不純物や酸素をドーピングして、トランジスタのＤＣ特
性には悪影響を及ぼさない領域の拡散層の接合容量を減
少させている。従って、従来寄生容量の中で最も支配的
な容量の一つである接合容量を大幅に減少させること
で、高速でかつ低消費電力のデバイスを実現できる画期
的な発明でその実用的効果は大きい。
不純物や酸素をドーピングして、トランジスタのＤＣ特
性には悪影響を及ぼさない領域の拡散層の接合容量を減
少させている。従って、従来寄生容量の中で最も支配的
な容量の一つである接合容量を大幅に減少させること
で、高速でかつ低消費電力のデバイスを実現できる画期
的な発明でその実用的効果は大きい。
【図１】本発明の第１の実施例における半導体装置のプ
ロセスフロー断面図
ロセスフロー断面図
【図２】同実施例における半導体装置の他のプロセスフ
ロー断面図
ロー断面図
【図３】本発明の第２の実施例における半導体装置の１
プロセスフロー断面図
プロセスフロー断面図
【図４】同実施例における半導体装置の他のプロセスフ
ロー断面図
ロー断面図
【図５】従来の半導体装置のプロセスフロー断面図
１００、３００、５００ ｐ基板 １０１、３０１、５０１ ｐウエル層 １０２、３０２、５０２ フィールド酸化膜 １０３、３０３、５０３ ゲート酸化膜 １０４、３０４、５０４ ゲート電極 １０５、３０５、５０５ ｎ+拡散層 １０６、３０６、５０６ ｎ+拡散層 １０７、３０７、５０７ ｐ+拡散層 １０８、３０８、５０８ ＢＰＳＧ膜 １１５、１１６、１１７、 ３１５、３１６、３１７、 ５１５、５１６、５１７ 接続孔 １２０、３２０、５２０ Ａｌ−Ｓｉ−Ｃｕ膜 １５１、１５２、２５１、３５１、 ３５２、４５１、５５１、５５２ レジストパターン １８０、２８０ ｐ--拡散層 ３８０、４８０ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/50 Ｖ 7376−4Ｍ
Claims (9)
- 【請求項１】半導体基板中に形成した拡散層の底面の一
部に接している基板濃度が他の基板濃度に比べて濃度が
薄いことを特徴とする半導体装置。 - 【請求項２】半導体基板の素子形成領域にゲート酸化膜
を形成する工程と、前記ゲート酸化膜上にゲート電極を
形成する工程と、前記ゲート電極をマスクとして半導体
基板中に半導体基板とは逆導電型の第１の拡散層を形成
する工程と、前記半導体基板全面に絶縁膜を形成する工
程と、前記第１の拡散層の上部の少なくとも一部の前記
絶縁膜を除去する工程と、前記絶縁膜をマスクとして前
記半導体基板とは逆導電型の第２の不純物を第１の拡散
層底部の半導体基板に導入する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項３】第２の拡散層濃度が基板濃度より薄いこと
を特徴とする特許請求の範囲第２項記載の半導体装置の
製造方法。 - 【請求項４】請求項３記載の拡散層としてトランジスタ
のドレイン領域であることを特徴とする半導体装置の製
造方法。 - 【請求項５】半導体基板中に形成した拡散層の底面の一
部にのみ絶縁膜層を有していることを特徴とする半導体
装置。 - 【請求項６】請求項５記載の絶縁膜層が酸化膜層である
ことを特徴とする半導体装置。 - 【請求項７】半導体基板の素子形成領域にゲート酸化膜
を形成する工程と、前記ゲート酸化膜上にゲート電極を
形成する工程と、前記ゲート電極をマスクとして第１の
拡散層を形成する工程と、前記半導体基板全面に絶縁膜
を形成する工程と、前記拡散層の上部の少なくとも一部
の前記絶縁膜を除去する工程と、前記絶縁膜をマスクと
して半導体基板に酸素を導入する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項８】請求項７記載の第１の拡散層の接合部近傍
に酸素を導入することを特徴とする半導体装置の製造方
法。 - 【請求項９】請求項８記載の拡散層としてトランジスタ
のドレイン領域であることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9584293A JPH06310716A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9584293A JPH06310716A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310716A true JPH06310716A (ja) | 1994-11-04 |
Family
ID=14148634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9584293A Pending JPH06310716A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-04-22 JP JP9584293A patent/JPH06310716A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031804A (ja) * | 2002-06-27 | 2004-01-29 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4677166B2 (ja) * | 2002-06-27 | 2011-04-27 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
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