JPS6126236A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPS6126236A JPS6126236A JP59148049A JP14804984A JPS6126236A JP S6126236 A JPS6126236 A JP S6126236A JP 59148049 A JP59148049 A JP 59148049A JP 14804984 A JP14804984 A JP 14804984A JP S6126236 A JPS6126236 A JP S6126236A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体基板の製造方法に関するものであシ、特
に素子間の分離技術の中で絶縁膜分離を行なう場合素子
底面部にも絶縁膜を容易に形成できる基板を形成する方
法を提供するものである。
に素子間の分離技術の中で絶縁膜分離を行なう場合素子
底面部にも絶縁膜を容易に形成できる基板を形成する方
法を提供するものである。
従来例の構成とその問題点
従来半導体基板は、ＣＺ法、ＦＺ法等により形成された
インゴットを所定の厚さに切断したものを使用するだめ
の、通常１枚の半導体基板では基板全体に同一不純物が
ほぼ同じ濃度で形成されている。まずこの、従来のＰ型
半導体基板を用いてＮウェルを有するＣ−ＭＯＳ）ラン
ジスタを形成する方法の断面図を第１図（，１〜（Ｃ）
に示す。
インゴットを所定の厚さに切断したものを使用するだめ
の、通常１枚の半導体基板では基板全体に同一不純物が
ほぼ同じ濃度で形成されている。まずこの、従来のＰ型
半導体基板を用いてＮウェルを有するＣ−ＭＯＳ）ラン
ジスタを形成する方法の断面図を第１図（，１〜（Ｃ）
に示す。
まずＰ型のＳｉ 基板１の所定の領域にＮ型の不純物を
導入しＮウェル領域２を形成後、ＬＯＧＯ８技術等を用
いてフィールド領域３を形陽する（第１図ａ）。
導入しＮウェル領域２を形成後、ＬＯＧＯ８技術等を用
いてフィールド領域３を形陽する（第１図ａ）。
次にＰチャンネルＭＯ９）ランジスタ部４およびＮチャ
ンネルＭＯＳ）ランジスタ部６の所定領域にゲート酸化
膜６．ゲート電極７を形成する（第１図ｂ）。
ンネルＭＯＳ）ランジスタ部６の所定領域にゲート酸化
膜６．ゲート電極７を形成する（第１図ｂ）。
その後所定の方法によシＰチャンネルＭＯＳトランジス
タ部４のチャ／ネル領域にＰ型の不純物。
タ部４のチャ／ネル領域にＰ型の不純物。
ＮチャンネルＭＯＳ）ランジスタ部５のチャンネル領域
にＮ型の不純物を導入しＰチャンネルＭＯＳトランジス
タのソース・ドレイン領域８．ＮチャンネルＭＯＳ）ラ
ンジスタのソース・ドレイン領域９を形成する（第１図
Ｃ）。
にＮ型の不純物を導入しＰチャンネルＭＯＳトランジス
タのソース・ドレイン領域８．ＮチャンネルＭＯＳ）ラ
ンジスタのソース・ドレイン領域９を形成する（第１図
Ｃ）。
こののち図には示していないが、所定の方法によりウェ
ハ１全面に絶縁膜を形成し、コンタクト窓を開孔後金属
配線を行ないＣ−ＭＯＳ）ランジスタを形成する。
ハ１全面に絶縁膜を形成し、コンタクト窓を開孔後金属
配線を行ないＣ−ＭＯＳ）ランジスタを形成する。
以上のべたような方法でＣ−ＭＯＳ）ランジスタを形成
した場合には、ＰチャンネルＭＯ８）ランジスタのソー
ス・ドレイン領ｖ：、８とＮウェル領域２とＰ型Ｓｉ基
板１とで寄生のＰＮＰバイポーラトランジスタ、Ｎチャ
ンネルＭＯＳ）ランジスタのソース・ドレイン領ｖｃ９
とＰ型Ｓｉ基板１．！：Ｎウェル領域２とで寄生のＮＰ
Ｎバイポーラトランジスタが形成されるため、ノイズあ
るいは電源電圧の変動等の異状により、ＰＮＰあるいは
ＮＰＮバイポーラトランジスタが動作することによシラ
ッチアップ現象が発生してしまう。
した場合には、ＰチャンネルＭＯ８）ランジスタのソー
ス・ドレイン領ｖ：、８とＮウェル領域２とＰ型Ｓｉ基
板１とで寄生のＰＮＰバイポーラトランジスタ、Ｎチャ
ンネルＭＯＳ）ランジスタのソース・ドレイン領ｖｃ９
とＰ型Ｓｉ基板１．！：Ｎウェル領域２とで寄生のＮＰ
Ｎバイポーラトランジスタが形成されるため、ノイズあ
るいは電源電圧の変動等の異状により、ＰＮＰあるいは
ＮＰＮバイポーラトランジスタが動作することによシラ
ッチアップ現象が発生してしまう。
そこでラッチアップ現象を防止するため、絶縁膜基板上
に半導体層を形成した基板上にＣ−ＭＯＳトランジスタ
を形成した場合の断面構造を第２図に示す。
に半導体層を形成した基板上にＣ−ＭＯＳトランジスタ
を形成した場合の断面構造を第２図に示す。
絶縁膜基板（例えばサファイヤ）１１上にエピタキシャ
ル法等を用いて８１の単結晶層１２を形成したのち、所
定の絶縁分離法等により素子間分離領域１３を形成する
。次に所定の方法によりＮウェル領域２を形成後、所定
の方法によりゲート酸化膜６．ゲート電極−ｒ、Ｐチャ
ンネルＭＯ８）ランジスタのソース・ドレイン領［８，
ＮチャンネルＭＯＳ）ランジスタのソース・ドレイン領
域９をそれぞれ形成してＣ−ＭＯＳ）ランジスタを形成
する。
ル法等を用いて８１の単結晶層１２を形成したのち、所
定の絶縁分離法等により素子間分離領域１３を形成する
。次に所定の方法によりＮウェル領域２を形成後、所定
の方法によりゲート酸化膜６．ゲート電極−ｒ、Ｐチャ
ンネルＭＯ８）ランジスタのソース・ドレイン領［８，
ＮチャンネルＭＯＳ）ランジスタのソース・ドレイン領
域９をそれぞれ形成してＣ−ＭＯＳ）ランジスタを形成
する。
このような方法でＣ−ＭＯＳ）ランジスタを形成すると
、Ｐチャンネル・ＮチャンネルのＭＯＳトランジスタは
それぞれ完全に絶縁膜で囲まれているため寄生のバイポ
ーラトランジスタは全く形成されず、ラッチアップ現象
が生じることがない。
、Ｐチャンネル・ＮチャンネルのＭＯＳトランジスタは
それぞれ完全に絶縁膜で囲まれているため寄生のバイポ
ーラトランジスタは全く形成されず、ラッチアップ現象
が生じることがない。
しかし、単結晶層１２を形成できるスピンネル構造のサ
フフイヤ基板は高価であり、かつ単結晶層１２の結晶の
完全性が不充分であるため形成したＣ−ＭＯＳ）ランジ
スタは充分な特性が得られない。
フフイヤ基板は高価であり、かつ単結晶層１２の結晶の
完全性が不充分であるため形成したＣ−ＭＯＳ）ランジ
スタは充分な特性が得られない。
発明の目的
本発明はインゴットを形成する際に、素子を形成する単
結晶層と絶縁物層とを交互に形成して底面も絶縁物でお
おわれた半導体装置を容易に形成できる半導体基板を得
ることを目的としている。
結晶層と絶縁物層とを交互に形成して底面も絶縁物でお
おわれた半導体装置を容易に形成できる半導体基板を得
ることを目的としている。
発明の構成
本発明は半導体のインゴットを形成する際、素子を形成
する単結晶層と底面の絶縁分離に用いる絶縁物層とを交
互に形成するものであり、まず単結晶層を形成後、絶縁
物層を形成する。次に所定の厚さのアモルファス層を形
成したのち、所定の方法（レーザビーム、電子ビーム等
を用いる方法等）によシ単結晶化しそれを種としてさら
に単結晶を成長させることにより、何層もの単結晶層と
絶縁物層を得、素子を形成した際素子の底面も容易に絶
縁物とすることが可能な半導体基板となるように加工す
るものである。
する単結晶層と底面の絶縁分離に用いる絶縁物層とを交
互に形成するものであり、まず単結晶層を形成後、絶縁
物層を形成する。次に所定の厚さのアモルファス層を形
成したのち、所定の方法（レーザビーム、電子ビーム等
を用いる方法等）によシ単結晶化しそれを種としてさら
に単結晶を成長させることにより、何層もの単結晶層と
絶縁物層を得、素子を形成した際素子の底面も容易に絶
縁物とすることが可能な半導体基板となるように加工す
るものである。
実施例の説明
本発明方法で形成した場合のインゴット形成工程の１例
を第３図ａ、ｂに示す。
を第３図ａ、ｂに示す。
まず素子を形成する単結晶層２１（例えばＳｉの単結晶
層）を所定の厚さ形成したのち、絶縁物層２２（例えば
５ｉｎ２，５ｔ３Ｎ４等）を所定の厚さ形成する。
層）を所定の厚さ形成したのち、絶縁物層２２（例えば
５ｉｎ２，５ｔ３Ｎ４等）を所定の厚さ形成する。
次に所定の方法によシ非晶質層２３（例えばアモルファ
スシリコン等）を所定の厚さ形成したのち、レーザビー
ム、電子ビームＢ等を用いて非晶質層２３を単結晶化し
たのち（第３図ａ）、これを種として素子を形成する単
結晶層２１′を成長させる。以後絶縁物２２を形成する
工程、非晶質層２３を形成する工程、非晶質層２３を単
結晶化する工程、素子を形成する単結晶層２１′を形成
する工程をくシ返し行ない半導体のインゴットを形成す
る（第３図ｂ）。
スシリコン等）を所定の厚さ形成したのち、レーザビー
ム、電子ビームＢ等を用いて非晶質層２３を単結晶化し
たのち（第３図ａ）、これを種として素子を形成する単
結晶層２１′を成長させる。以後絶縁物２２を形成する
工程、非晶質層２３を形成する工程、非晶質層２３を単
結晶化する工程、素子を形成する単結晶層２１′を形成
する工程をくシ返し行ない半導体のインゴットを形成す
る（第３図ｂ）。
以上の方法の中で最初に素子を形成する単結晶層２１を
形成したのは、このようにすることにより、非晶質層２
３を単結晶化する工程を１回除くことができ、工程を簡
単にするためであり、最初に絶縁物層２２を形成する方
法でも良い。
形成したのは、このようにすることにより、非晶質層２
３を単結晶化する工程を１回除くことができ、工程を簡
単にするためであり、最初に絶縁物層２２を形成する方
法でも良い。
次に本発明の方法で形成した場合のインゴットを半導体
基板に加工する場合の１例を第４図ａ。
基板に加工する場合の１例を第４図ａ。
ｂに示す。
まず第４図ａは、絶縁物層２２を素子を形成する単結晶
層２１．２１間へはさみこむように加工した場合であり
、第４図すは素子を形成する単結層２１以外は絶縁物層
２２となるように加工した場合である。
層２１．２１間へはさみこむように加工した場合であり
、第４図すは素子を形成する単結層２１以外は絶縁物層
２２となるように加工した場合である。
また第４図ａの場合、裏面には素子を形成する単結晶質
層２１′が不要であ庇ば非晶質層２３を単結晶化せず厚
く形成することにより、素子を形成する単結晶層２１′
をなくしても良い。
層２１′が不要であ庇ば非晶質層２３を単結晶化せず厚
く形成することにより、素子を形成する単結晶層２１′
をなくしても良い。
第４図ａでは素子を形成する単結晶層２１．２１’間に
１層だけ絶縁物層２２が入っているが、複数個人るよう
な構造としても特に問題はない。また加工する際少なく
とも半導体基板の主面となる領域には素子を形成する単
結晶層２１．２１’が露出していることが必要であり、
両面に素子を形成するような場合には両面とも素子を形
成する単結層２１．２１’となっていることが必要であ
る。
１層だけ絶縁物層２２が入っているが、複数個人るよう
な構造としても特に問題はない。また加工する際少なく
とも半導体基板の主面となる領域には素子を形成する単
結晶層２１．２１’が露出していることが必要であり、
両面に素子を形成するような場合には両面とも素子を形
成する単結層２１．２１’となっていることが必要であ
る。
また素子を形成する単結晶層の厚さについては、切断す
る際あるいは表面を研磨する際に所定の厚さとなるよう
に調節すれば良い。
る際あるいは表面を研磨する際に所定の厚さとなるよう
に調節すれば良い。
本発明の方法で製作した半導体基板を用いてＣ−ＭＯＳ
）ランジスタを形成した場合を第５図ａ −ｃに示す。
）ランジスタを形成した場合を第５図ａ −ｃに示す。
まずＰ型の素子を形成する単結晶層２１．２１’の間に
絶縁物層２２を有する基板３１の素子間の所定領域に所
定の絶縁膜分離法（例えば溝を形成し絶縁膜で埋め込む
方法等）により絶縁膜を形成し素子間分離領域１３を形
成する。
絶縁物層２２を有する基板３１の素子間の所定領域に所
定の絶縁膜分離法（例えば溝を形成し絶縁膜で埋め込む
方法等）により絶縁膜を形成し素子間分離領域１３を形
成する。
次にＰチャンネルＭＯ８）ランジスタ部４の領域にＮ型
の不純物を導入してＮウェル２を形成する（第５図ａ）
。
の不純物を導入してＮウェル２を形成する（第５図ａ）
。
その後ＰチャンネルＭＯ８）ランジスタ部４およびＮチ
ャンネルＭＯ８）ランジスタ部５の所定領域にゲート酸
化膜６．ゲート電極７を形成する（第５図ｂ）。
ャンネルＭＯ８）ランジスタ部５の所定領域にゲート酸
化膜６．ゲート電極７を形成する（第５図ｂ）。
次に所定の方法によりＰチャンネルＭＯ３）ランジスタ
部４のチャンネル領域にＰ型の不純物。
部４のチャンネル領域にＰ型の不純物。
ＮチャンネルＭＯ８）ランジスタ部５のチャンネル領域
にＮ型の不純物を導入し、ＰチャンネルＭＯ８）ランジ
スタのソース・ドレイン８およびＮチャンネルＭＯ８）
ランジスタのソース・ドレイン９を形成する（第６図Ｃ
）。
にＮ型の不純物を導入し、ＰチャンネルＭＯ８）ランジ
スタのソース・ドレイン８およびＮチャンネルＭＯ８）
ランジスタのソース・ドレイン９を形成する（第６図Ｃ
）。
こののち図には示していないが、所定の方法により基板
３１に絶縁膜を形成し、コンタクト窓を開孔後金属配線
を行ないＣ−ＭＯＳ）ランジスタを形成する。
３１に絶縁膜を形成し、コンタクト窓を開孔後金属配線
を行ないＣ−ＭＯＳ）ランジスタを形成する。
このように本発明の方法により形成した基板を用いるこ
とにより各素子は完全に絶縁膜で囲まれているためラッ
チアップ現象は生じることがないとともに、素子を形成
する領域の結晶性は通常の基板と同様であるため絶縁膜
に単結晶を形成する場合に比べ非常に良いものが得られ
、各ＭＯ８）ランジスタの特性低下が生じない。
とにより各素子は完全に絶縁膜で囲まれているためラッ
チアップ現象は生じることがないとともに、素子を形成
する領域の結晶性は通常の基板と同様であるため絶縁膜
に単結晶を形成する場合に比べ非常に良いものが得られ
、各ＭＯ８）ランジスタの特性低下が生じない。
またこの実施例ではＣ−ＭＯＳ）ランジスタの場合につ
いてのべたが、単チャンネルＭＯ８）ランジスタ、バイ
ポーラトランジスタ等の他生導体素子へ用いることによ
シ容量の低下等を図ることができ、特にＣ−ＭＯＳ）ラ
ンジスタに限定するものではないことは言うまでもない
。
いてのべたが、単チャンネルＭＯ８）ランジスタ、バイ
ポーラトランジスタ等の他生導体素子へ用いることによ
シ容量の低下等を図ることができ、特にＣ−ＭＯＳ）ラ
ンジスタに限定するものではないことは言うまでもない
。
絶縁物層２２はＳｉｏ２．Ｓｉ３Ｎ４のように完全な絶
縁物とするのが望ましいが、半導体装置の実使用に問題
のないレベルまで高抵抗になれば完全な形でなくても良
いし、またインゴット形成後あるいは基板に加工後に高
温の熱処理、レーザービまた絶縁物層２２は全てが絶縁
物層でなくても、実際に素子を形成する単結晶層との界
面より必要な深さだけが使用可能な絶縁性を有する構成
でも良い。
縁物とするのが望ましいが、半導体装置の実使用に問題
のないレベルまで高抵抗になれば完全な形でなくても良
いし、またインゴット形成後あるいは基板に加工後に高
温の熱処理、レーザービまた絶縁物層２２は全てが絶縁
物層でなくても、実際に素子を形成する単結晶層との界
面より必要な深さだけが使用可能な絶縁性を有する構成
でも良い。
発明の効果
以上述べたように本発明の方法で形成した基板を用いる
ことにより、各素子間を特性の低下もなく完全に絶縁膜
でおおうことが可能でありその工業的価値は大である。
ことにより、各素子間を特性の低下もなく完全に絶縁膜
でおおうことが可能でありその工業的価値は大である。
第１図ａ７ｃは従来の方法で形成した半導体基板を用い
てＣ−ＭＯＳ）ランジスタを形成する方法の断面図、第
２図は絶縁膜基板上に形成した半。 導体層にＣ−ＭＯＳ）ランジスタを形成した場合の断面
図、第３図ａ、ｂは本発明の方法で形事した場合のイン
ゴット形成工程の１例を示す図、第・４図ａ、ｂは本発
明の方法で形成した場合のインゴットを加工して形成し
た半導体基板の断面図、法の工程断面図である。 ２１．２１’・・・・・・単結晶層、２２・・・・・・
絶縁物層、２３・・・・・・非晶質層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 葛３図 （Ｌ Ｊ第４図 第５図
てＣ−ＭＯＳ）ランジスタを形成する方法の断面図、第
２図は絶縁膜基板上に形成した半。 導体層にＣ−ＭＯＳ）ランジスタを形成した場合の断面
図、第３図ａ、ｂは本発明の方法で形事した場合のイン
ゴット形成工程の１例を示す図、第・４図ａ、ｂは本発
明の方法で形成した場合のインゴットを加工して形成し
た半導体基板の断面図、法の工程断面図である。 ２１．２１’・・・・・・単結晶層、２２・・・・・・
絶縁物層、２３・・・・・・非晶質層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 葛３図 （Ｌ Ｊ第４図 第５図
Claims (2)
- （１）素子間分離に使用可能な高抵抗層を有する絶絶物
層と素子を形成する単結晶層が１回あるいは複数回交互
に形成された結晶棒を、少なくとも半導体基板の主面に
は素子を形成する単結晶層が露出しており、かつ前記半
導体基板内に少なくとも１つ以上の絶縁物層が存在する
ごとく加工することを特徴とする半導体基板の製造方法
。 - （２）素子間分離に使用可能な高抵抗を有する絶縁物層
の次に素子を形成する単結晶層を形成する場合には、ま
ず所定厚さの非晶質層を形成後、この非晶質層を所定の
方法により単結晶化しそれを種として素子を形成する単
結晶を形成することにより、素子を形成する単結晶層と
絶縁物層とを１回あるいは複数回交互に形成し結晶棒を
形成する工程と、少なくとも半導体基板の主面には素子
を形成する単結晶層が露出しておりかつ前記半導体基板
内に少なくとも１つ以上の絶縁物層が存在するごとく加
工する工程とよりなることを特徴とする特許請求の範囲
第１項記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59148049A JPS6126236A (ja) | 1984-07-16 | 1984-07-16 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59148049A JPS6126236A (ja) | 1984-07-16 | 1984-07-16 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126236A true JPS6126236A (ja) | 1986-02-05 |
Family
ID=15443997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59148049A Pending JPS6126236A (ja) | 1984-07-16 | 1984-07-16 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110968A (ja) * | 1987-11-16 | 1990-04-24 | Crystallume | 半導体素子及びその製作方法並びに多層半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123437U (ja) * | 1981-01-26 | 1982-07-31 | ||
| JPS5942230U (ja) * | 1982-09-13 | 1984-03-19 | 永見 利夫 | 無変形大形焼成タイル |
-
1984
- 1984-07-16 JP JP59148049A patent/JPS6126236A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123437U (ja) * | 1981-01-26 | 1982-07-31 | ||
| JPS5942230U (ja) * | 1982-09-13 | 1984-03-19 | 永見 利夫 | 無変形大形焼成タイル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110968A (ja) * | 1987-11-16 | 1990-04-24 | Crystallume | 半導体素子及びその製作方法並びに多層半導体装置 |
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