KR20210141290A - 소스/드레인 컨택 형성 방법 및 디바이스 - Google Patents

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쳉-웨이 창
유-밍 후앙
에단 쳉
켄-유 창
이-잉 리우
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Abstract

방법은, 반도체 기판과, 상기 반도체 기판 위의 에피택셜 소스/드레인 피처와, 상기 에피택셜 소스/드레인 피처 위의 하나 이상의 유전체층을 포함하는 구조를 제공하는 단계와, 상기 에피택셜 소스/드레인 피처의 일부를 노출시키기 위해 상기 하나 이상의 유전체층에 홀을 에칭하는 단계와, 상기 에피택셜 소스/드레인 피처의 일부 위에 실리사이드층을 형성하는 단계와, 상기 실리사이드층 위에 전도성 배리어층을 형성하는 단계와, 적어도 상기 전도성 배리어층에 대해 플라즈마 세정 공정을 적용하는 단계를 포함하고, 상기 플라즈마 세정 공정은 N2 가스와 H2 가스를 포함한 가스 혼합물을 사용하고 적어도 300℃의 온도로 수행된다.

Description

소스/드레인 컨택 형성 방법 및 디바이스{SOURCE/DRAIN CONTACT FORMATION METHODS AND DEVICES}
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일 축소는 또한 IC 처리 및 제조의 복잡성을 증가시키고 있다.
예를 들어, 반도체 디바이스가 점진적으로 스케일 축소됨에 따라, 소스/드레인(S/D) 컨택 저항도 트랜지스터의 전도 경로에서 점점 더 중요해지고 있다. 연구에 따르면 컨택 저항이 총 전도 경로 저항의 51 % 이상을 차지할 수 있다. 소스/드레인 컨택 저항을 감소시키는 영역의 개선이 매우 요구된다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 다양한 양태에 따른 소스/드레인 컨택 저항이 감소한 반도체 디바이스를 형성하는 방법의 흐름도를 보여준다.
도 2는 도 1의 방법의 일 실시형태에 따른 제조에 있어서 중간 단계에서의 반도체 디바이스의 투시도를 도시한다.
도 3, 도 4, 도 5, 도 6, 및 도 7은 일부 실시형태에 따른, 도 1의 방법에 따라 형성되는 반도체 디바이스의 단면도를 도시한다.
도 8은 본 개시내용의 일부 실시형태에 따른, 소스/드레인과 그에 대한 컨택 사이의 계면의 부분도를 도시한다.
도 9는 본 개시내용에 따른 도 1의 방법의 단계에서 사용되는 세정 공정 챔버의 개략도를 도시한다.
도 10, 도 11 및 도 12는 본 개시내용의 일부 실시형태에 따른, 소스/드레인과 그에 대한 컨택 사이의 계면에서의 산소, 금속 질화물 및 탄소의 강도를 도시한다.
도 13은 본 개시내용의 다른 실시형태에 따른 소스/드레인 컨택 저항이 감소한 반도체 디바이스를 형성하는 방법의 흐름도를 보여준다.
도 14는 일부 실시형태에 따른, 도 13의 방법에 따라 형성되는 반도체 디바이스의 단면도를 도시한다.
도 15는 본 개시내용의 일부 실시형태에 따른, 소스/드레인과 그에 대한 컨택 사이의 계면의 부분도를 도시한다.
도 16은 본 개시내용의 일부 실시형태에 따른 소스/드레인 컨택 저항이 감소한 반도체 디바이스를 형성하는 방법의 흐름도를 보여준다.
도 17은 일부 실시형태에 따른, 도 16의 방법에 따라 형성되는 반도체 디바이스의 단면도를 도시한다.
도 18은 본 개시내용의 일부 실시형태에 따른, 소스/드레인과 그에 대한 컨택 사이의 계면의 부분도를 도시한다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, 수치 또는 수치의 범위가 "약", "대략" 등과 함께 기술될 때, 이 용어는 특정 편차(예컨대 +/- 10 %) 내에 있는 수치, 또는 달리 명시되지 않는 한, 본 명세서에 개시하는 특정 기술의 관점에서 당업자의 지식에 따라 기술되는 다른 수치를 포함한다. 예를 들어, "약 5 nm"의 기재는 4.5 nm 내지 5.5 nm, 4 nm 내지 5 nm 등의 치수 범위를 포함한다.
다양한 실시형태에 있어서의 본 개시내용은 개괄적으로 반도체 디바이스와 이것을 형성하는 방법에 관한 것이다. 구체적으로, 본 개시내용은 FinFET, 나노와이어 FET, 나노시트 FET, 또는 기타 진보형 FET를 포함한 전계효과트랜지스터(FET)에 소스/드레인(S/D) 컨택을 형성하는 것에 관한 것이다. S/D 컨택은 단일 에피택셜 피처, 하나의 연속 피스로 병합되는 다수의 에피택셜 피처, 또는 트랜지스터의 S/D 전극으로서 기능하는 기타 반도체 구조 위에 형성될 수 있다. S/D 컨택은 하부의 S/D 반도체 재료 위에 실리사이드층, 하나 이상의 전도성 배리어층(예컨대, 전도성 금속 질화물), 및 고도의 전도성 벌크 금속층(예컨대, 코발트)를 갖는 것과 같이 통상 복수의 층을 포함한다. 본 개시내용의 발명자들은 S/D 컨택 제조 동안에 S/D 반도체 재료와 고도의 전도성 벌크 금속층 사이에 산소를 함유한 화학 화합물(예컨대, 금속 산화물)이 의도치 않게 유입될 수 있음을 발견하였다. 예를 들어, 실리사이드층과 전도성 배리어층을 형성할 때에 그 환경에 매우 낮은 농도이지만 산소가 존재할 수 있다. 산소는 금속와 반응하여 금속 산화물을 형성한다. 이들 화학 화합물이 S/D 컨택 저항을 증가시키게 된다. 본 개시내용의 다양한 실시형태는 실리사이드층과 전도성 배리어층에 대한 손상은 무시할 수 있을 정도이면서 이들 화학 화합물을 효과적으로 제거할 수 있는 신규한 플라즈마 세정 공정을 적용한다. 첨부 도면을 참조하여 이하에서 본 개시내용의 실시형태에 대해 설명한다.
도 1은 본 개시내용의 다양한 양태에 따른 반도체 디바이스를 형성하는 방법(10)의 블록도를 보여준다. 방법(10)은 일례이며, 본 개시내용을, 청구범위에 명시적으로 기재하는 것을 넘어서 제한하려는 의도는 없다. 추가 단계들이 방법(10)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명하는 일부 단계들은 방법의 추가 실시형태를 위해 대체, 삭제, 또는 재배치할 수도 있다. 방법(10)에 대해서 도 2 내지 도 12와 함께 이하에 설명한다. 구체적으로, 방법(10)에 따른 다양한 제조 단계에 있어서 도 2는 반도체 디바이스(100)의 투시도를 도시하고, 도 3 내지 도 8은 반도체 디바이스(100)의 단면도를 도시한다. 도 9는 본 개시내용에 따른 플라즈마 세정 공정을 수행하기 위한 챔버의 개략도를 도시한다. 도 10, 도 11, 및 도 12는 일부 실시형태에 따른 반도체 디바이스(100)의 특정 층 내의 특정 화학 원소의 강도를 보여준다.
도 1을 참조하면, 단계 12에서, 방법(10)은 도 2에 도시하는 바와 같은 중간 제조 단계에서의 반도체 디바이스(100)인 구조를 제공하거나 구조가 제공된다.
반도체 디바이스(100)는 집적 회로(IC), 또는 그 일부의 처리 중에 제조되는 중간 디바이스일 수 있으며, SRAM(static random access memory) 및/또는 로직 회로와, 저항기, 커패시터, 및 인덕터 등의 수동 컴포넌트, p타입의 FET(PFET), n타입의 FET(NFET), FinFET, 나노와이어 FET, 나노시트 FET, MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 기타 메모리 셀, 및 이들의 조합 등의 능동 컴포넌트를 포함할 수 있다. 뿐만 아니라, 본 개시내용의 다양한 실시형태에 따른, 트랜지스터, 핀, 게이트 스택, 디바이스 영역, 및 다른 피처를 포함한 다양한 피처가 단순화 및 이해의 용이성을 위해 제공되며, 실시형태를 임의의 유형의 디바이스, 임의의 수의 디바이스, 임의의 수의 영역, 또는 임의의 구성의 구조 또는 영역으로 반드시 제한하는 것은 아니다. 다양한 실시형태에서 FinFET 디바이스로서 예시하더라도, 디바이스(100)는 대안적 실시형태에서 평면형 FET 디바이스 및 나노와이어 FET와 나노와이어 FET과 같은 기타 다중 게이트 디바이스일 수도 있다.
도 2를 참조하면, 본 실시형태에서, 디바이스(100)는 기판(102), 기판(102) 위의 격리 구조(104), 및 기판(102) 위의 2개 이상의 핀(106)(도 2에는 2개가 도시됨)을 포함한다. 핀(106)은 "y" 방향을 따라 길이 방향으로 연장된다. 도시하지는 않지만, 핀(106)(예컨대, 게이트 구조(112) 아래)의 일부 부분은 격리 구조(104) 위로 돌출할 수 있다. 또한 본 실시형태에서, 디바이스(100)는 하나 이상의 에피택셜 성장 반도체 피처(108)를 포함하며, 도 2에는 2개가 도시되어 있다. 에피택셜 피처(108)의 상단 부분들은 병합되어 연속층이 될 수 있다. 에피택셜 피처(108)는 반도체 디바이스(100)의 소스/드레인(S/D) 전극으로서 기능한다. 이에, 에피택셜 피처(108)는 본 개시내용에서 S/D(108)라고 칭해진다. 일부 실시형태에서는, 격리 구조(104)의 상단 표면과 에피택셜 피처(108)의 병합부 사이에 공극(107)이 존재할 수 있다. 대안적 실시형태(도시 생략)에서는, 에피택셜 피처(108)가 서로 분리될 수 있다. 반도체 디바이스(100)는 격리 구조(104) 위에 배치되고 핀(106)의 채녈 영역과 결합하는 게이트 구조(112)와, 격리 구조(104)와 에피택셜 피처(108) 위에 배치되는 컨택 에칭 정지층(110), 및 컨택 에칭 정지층(110) 위에 배치되는 층간 유전체(ILD)층(114)을 더 포함한다. 반도체 디바이스(100)의 다양한 엘리먼트에 대해서는 이하에서 더 설명한다.
기판(102)은 본 실시형태에서는 실리콘 기판(예컨대, 단결정 실리콘을 포함함)이다. 한편, 기판(102)은 게르마늄 등의 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 이들의 조합을 포함할 수 있다. 또 다른 대안으로, 기판(102)은 유전체층 상에 반도체층을 가진 것과 같은 SOI(semiconductor-on-insulator)이다. 실시형태에서, 기판(102)은 능동 디바이스를 형성하기 위한 p웰 및 n웰과 같은 활성 영역을 포함한다.
핀(106)은 기판(102)과 실질적으로 동일한 반도체 재료를 포함할 수 있다. 예를 들어, 이들 둘 다는 주로 실리콘을 포함한다. 한편, 핀(106)은 기판(102)과는 상이한 반도체 재료를 포함할 수 있다. 예를 들어, 기판(102)은 주로 실리콘을 포함할 수 있고, 핀(106)은 주로 실리콘 게르마늄을 포함할 수 있다. 도 2에는 도시하지 않지만, 핀(106) 각각은 채널 영역과, 채널 영역을 개재한 2개의 S/D 영역을 포함한다. 채널 영역은 게이트 구조(112) 아래에 있고, (에피택셜 피처(108) 아래에 있는)S/D 영역은 게이트 구조(112)의 양면 상에 있다. 핀(106)의 채널 영역은 FinFET에 대한 핀 채널의 형태, 각각 나노와이어 FET 또는 나노시트 FET에 대한 하나 이상의 나노와이어 또는 나노시트의 형태, 또는 다른 형태 또는 형상일 수 있다. 핀(106)은 싱글 패터닝 공정, 더블 패터닝 공정, 또는 다른 멀티패터닝 공정을 사용하여 형성될 수 있다.
핀(106)은 격리 구조(104)에 의해 분리된다. 격리 구조(104)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate glass), 로우-k(low-k) 유전체 재료, 및/또는 기타 적절한 절연 재료를 포함할 수 있다. 일부 실시형태에서는 격리 구조(104)가 STI(shallow trench isolation) 피처일 수도 있다.
일 실시형태에서, 에피택셜 피처(S/D)(108) 각각은 NFET 디바이스를 형성하기 위해 인(P) 또는 비소(As)와 같은 하나 이상의 n타입 도펀트가 도핑된 실리콘을 포함할 수 있다. 다른 실시형태에서, 에피택셜 피처(S/D)(108) 각각은 PFET 디바이스를 형성하기 위해 붕소(B) 또는 인듐(In)과 같은 하나 이상의 p타입 도펀트가 도핑된 실리콘 게르마늄을 포함할 수 있다. 에피택셜 피처(108) 각각은 상이한 도펀트 농도를 가진 하나 이상의 층을 포함할 수 있다. 예를 들어, 에피택셜 피처(108)의 상측부는 1e21 cm-3 내지 5e21 cm-3의 범위에 속하는 도펀트 농도를 가진 인으로 도핑된 실리콘을 포함할 수 있고, 에피택셜 피처(108)의 하측부는 1e20 cm-3 내지 1e21 cm-3의 범위에 속하는 도펀트 농도를 가진 인으로 도핑된 실리콘을 포함할 수 있다. 에피택셜 피처(108)의 상측부의 더 높은 농도는 반도체 재료의 전도율을 높인다.
유전체층(110)은 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄소 질화물과 같은 질화물을 포함할 수 있다. ILD층(114)은 유전체층(110)과는 상이한 재료를 포함할 수 있다. 예를 들어, ILD층(114)은 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되거나 미도핑된 실리케이트 유리, 예컨대 플루오라이드 도핑된 실리카 유리(FSG)를 포함할 수 있고, 유전체층(110)은 질화물을 포함한다.
게이트 구조(112)는 게이트 유전체층과 게이트 전극층을 포함한다. 게이트 유전체층은 실리콘 산화물(SiO2) 또는 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 티탄 산화물, 이트륨 산화물, 및 스트론튬 티타나이트와 같은 하이-k 유전체 재료를 포함할 수 있다. 게이트 유전체층은 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학적 기상 퇴적(CVD), 및/또는 기타 적절한 방법으로 형성될 수 있다. 일 실시형태에서, 게이트 전극층은 저압 화학적 기상 퇴적(LPCVD) 및 플라즈마 강화 CVD(PECVD)와 같은 적절한 퇴적 공정에 의해 형성될 수 있다. 일부 실시형태에서, 게이트 전극층은 n타입 또는 p타입 일함수층과 금속 충전층을 포함한다. 예를 들어, n타입 일함수층은 티탄, 알루미늄, 탄탈 탄화물, 탄탈 탄화물 질화물, 탄탈 실리콘 질화물, 또는 이들의 조합과 같은, 충분히 낮은 유효 일함수를 가진 금속을 포함할 수 있다. 예를 들어, p타입 일함수층은 티탄 질화물, 탄탄 질화물, 루테늄, 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같은, 충분히 큰 유효 일함수를 가진 금속을 포함할 수 있다. 예를 들어, 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리, 및/또는 기타 적절한 재료를 포함할 수 있다. 게이트 전극층은 CVD, PVD, 도금, 및/또는 기타 적절한 공정에 의해 형성될 수 있다. 일부 실시형태에 있어서, 게이트 구조(112)는 그것의 게이트 유전체층과 핀(106) 사이에 계면층을 포함한다. 계면층은 실리콘 산화물이나 실리콘 산질화물과 같은 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, ALD, CVD, 및/또는 기타 적절한 방법으로 형성될 수 있다. 게이트 구조(112)는 게이트 전극층 위에 하드 마스크층과 같은 다른 층을 포함할 수도 있다.
도 1을 참조하면, 단계 14에서, 방법(10)은 하나 이상의 컨택 홀(120)을 형성하기 위해 ILD층(114)과 에칭 정지층(110)을 비롯한 다양한 유전체층을 에칭하여, 도 2의 1-1 라인(x-z 평면 내)을 따라 자른 반도체 디바이스(100)의 단면도를 보여주는 도 3에 도시하는 바와 같이 에피택셜 피처(108)의 상단 부분을 노출시킨다. 단계 14는 퇴적, 포토리소그래피, 및 에칭을 포함한 다양한 공정을 수반할 수 있다. 예를 들어, 단계 14는 반도체 디바이스(100) 위에 에칭 마스크(도시 생략)을 형성할 수 있다. 에칭 마스크는 실리콘 질화물, 실리콘 산화물, 포토레지스트층, 또는 이들의 조합을 포함할 수 있다. 에칭 마스크는 디바이스(100)의 다양한 부분을 노출시키는 개구부를 제공하기 위해 포토리소그래피를 통해 패터닝된다. 그런 다음, 디바이스(100)는 예컨대 건식 에칭 공정, 습식 에칭 공정, 반응성 이온 에칭 공정, 또는 이들의 조합을 사용하여 유전체층(114 및 110)의 노출부를 제거하기 위해 개구부를 통해 에칭된다. 일부 실시형태에서, 단계 14는 에칭제 화학물 또는 에칭 시간을 조절함으로써 에피택셜 피처(108)의 부분을 추가로 에칭할 수 있다. 이것은 과에칭(over etching)이라고 칭해지는데, 이것은 컨택 랜딩을 위한 반도체 재료의 면적을 늘림으로써 S/D 컨택 저항을 감소시킬 수 있다.
도 3에 도시하는 바와 같이, 에피택셜 피처(108)는 본 실시형태에 있어서 병합된 연속층을 포함한다. 단계 14 이후에, 병합된 에피택셜 피처(108)의 상면(108-T) 및 측벽 표면(또는 측면)(108-S)이 컨택 홀(120)에서 노출된다. 일부 실시형태에서, 컨택 홀(120)은 모든 측 상에서 측벽 표면(108-S)의 부분만 노출시킨다. 일부 실시형태에서, 컨택 홀(120)은 병합된 에피택셜 피처(108)의 적어도 하나의 측 상에서 측벽 표면(108-S) 전체를 노출시킨다. 다양한 실시형태에서, 컨택 홀(120)은 병합된 에피택셜 피처(108)를 상부 표면(108-T) 주위에 대칭 또는 비대칭으로 노출시킬 수 있다. 일 실시형태에서, 상부 표면(108-T)은 입방 결정 {001} 평면(예컨대, SiGe {001} 평면 또는 Si {001} 평면) 내에 있고 측벽 표면(108-S)은 입방 결정 {111} 평면(예컨대, SiGe {111} 평면 또는 Si {111} 평면) 내에 있다. 본 개시내용의 발명자들은 측벽 표면(108-S)으로부터, 특히 측벽 표면(108-S)의 바닥부 근처에서 금속 산화물(또는 다른 산화물 잔류물)을 제거하기 어렵다는 것을 발견하였으며, 이것이 S/D 컨택 저항 증가의 주요 원인 중 하나이다.
도 1을 참조하면, 단계 16에서, 방법(10)은 에피택셜 피처(108)의 노출부 위에 실리사이드층(122)을 형성한다. 단계 16의 결과에 따른 반도체 디바이스(100)의 실시형태가 도 4에 도시된다. 도 4를 참조하면, 실리사이드층(122)은 에피택셜 피처(108)의 노출부의 상부 표면 및 측벽 표면 상에 형성된다. 일 실시형태에서, 단계 16은 금속 함유 화학물을 반도체 디바이스(100)에 도포하는 것을 포함하며, 여기서 금속 함유 화학물은 에피택셜 피처(108) 내의 반도체 재료와 반응하여 실리사이드층(122)을 형성한다. 예를 들어, 단계 16은 실리콘 게르마늄과 반응하도록 티탄 염화물(예컨대, TiCl4)을 도포하여 티탄 실리사이드 또는 티탄 게르마노-실리사이드를 형성할 수 있다. 다른 실시형태에서, 단계 16은 에피택셜 피처(108)의 노출부 위에 금속층을 퇴적하는 것과, 금속층이 에피택셜 피처(108) 내의 반도체 재료와 반응하여 실리사이드층(122)을 형성하도록 금속층을 어닐링하는 것과, 후속으로 미반응 금속층을 제거하는 것을 포함한다. 다양한 실시형태에서, 실리사이드층(122) 내의 금속 원소는 티탄, 코발트, 백금, 니켈, 몰리브덴, 탄탈, 텅스텐, 또는 이들의 조합을 포함할 수 있다. 실리사이드층(122)은 일반적으로 두 방식으로 S/D 컨택 저항을 감소시킨다. 첫번째로, 실리사이드층(122)의 낮은 시트 저항이 에피택셜 피처(108)의 고농도로 도핑된 확산 영역을 분로하여 그것의 면내 저항을 감소시키고, 두번째로, 실리사이드 반응이 친밀하고 보다 안정적인 금속-반도체 컨택을 야기하고 수직 방향의 전도반응(conduction)를 향상시킨다.
도 1을 참조하면, 단계 18에서, 방법(10)은 실리사이드층(122) 위에 전도성 배리어층(124)을 형성한다. 단계 18의 결과에 따른 반도체 디바이스(100)의 실시형태가 도 5에 도시된다. 도 5를 참조하면, 본 실시형태에서, 전도성 배리어층(124)은 컨택 홀(120)의 바닥 표면 상에 주로 형성되고, 컨택 홀(120)의 측벽 표면이 실질적으로 없다. 구체적으로, 전도성 배리어층(124)은 에피택셜 피처(108)의 상부 표면과 측벽 표면 상에 형성되며 실리사이드층(122)을 완전히 덮는다. 일 실시형태에서, 전도성 배리어층(124)은 플라즈마 강화 CVD 공정과 같은 화학적 기상 퇴적(CVD) 공정에 의해 형성된다. 예를 들어, 티탄 염화물(예컨대, TiCl4)과 질소(N2), 암모니아(NH3), 또는 질소(N2)와 암모니아(NH3)의 조합물로부터 생성된 플라즈마는 전도성 배리어층(124)로서 탄탈 질화물층을 퇴적하는데 사용될 수 있다. 다른 실시형태에서, 전도성 배리어층(124)은 티탄 질화물 또는 다른 전도성 질화물을 포함할 수 있다. 전도성 배리어층(124)은 후속으로 퇴적된 벌크 컨택 금속 내의 금속 원소가 실리사이드층(122) 및 에피택셜 피처(108)로 확산하는 것을 막는 기능을 한다.
본 개시내용의 발명자들은 금속 산화물과 같은 산화물이 실리사이드층(122) 및/또는 전도성 배리어층(124)의 형성 동안 의도하지 않게 컨택 홀(120)에 퇴적될 수 있음을 발견하였다. 예를 들어, Ti, Si, O, 및 N을 함유한 화합물이 배리어층(124) 위에 또는 내에 또는 층(122 및 124)을 통해 형성될 수 있다. 이들 산화물은 불리하게도 S/D 컨택 저항을 증가시킨다.
도 1을 참조하면, 단계 20에서, 방법(10)은 층(122 및 124)으로부터 산화물을 제거하기 위해, 반도체 디바이스(100)에, 특히 컨택 홀(120) 내의 구조에 플라즈마 세정 공정을 적용한다. 일 실시형태에서, 플라즈마 세정 공정은 실리사이드층(122)과 전도성 배리어층(1224)에 악영향이 미치지 않으면서 산화물을 효과적으로 제거하기 위하여 N2 가스 및 H2 가스를 소정의 비율로 포함한 가스 혼합물을 적용한다. 또한, 플라즈마 세정 공정은 반도체 디바이스(100)의 다양한 엘리먼트에는 악영향을 미치지 않으면서 플라즈마가 산화물과 효과적으로 반응할 수 있도록 그리고 반응 부산물이 공정 챔버로부터 효과적으로 배출될 수 있도록 충분히 높은 온도에서 수행될 수 있다. 타겟 산화물이 TiSiON을 포함하는 비제한적인 예에 있어서, 플라즈마 세정 공정 중에 다음과 같은 반응이 발생할 수 있다.
N2 + H2 + TiSiON → TiSixNy + H2O + NOz
일 실시형태에서, 플라즈마 세정 공정의 전체 또는 일부 동안 N2 가스의 유량 대 H2 가스의 유량의 비는 0.03 내지 0.28의 범위, 예컨대 0.22 내지 0.26의 범위로 제어된다. 이러한 유량비의 범위는 플라즈마 세정 공정의 제일 목적 - 효과적으로 산화물 화합물을 제거하고 S/D 컨택 저항을 감소시키는 것을 달성하는 것으로 밝혀졌다. 유량비가 0.03 미만이면, 타겟 산화물 화합물 내의 산소를 대체하기에 플라즈마 내의 질소가 충분하지 않을 수 있다. 그 결과, 플라즈마 세정 공정이 산화물 화합물을 제거하는 데 있어서 그다지 효과적이지 않을 수 있다. 한편, 유량비가 0.28보다 높다면, 실리사이드층(122) 및/또는 전도성 배리어층(124) 내의 금속 원소가 질소와 반응하여, 에피택셜 피처(108)와 추후 퇴적되는 벌크 금속 컨택 사이에 두꺼운 질소(또는 질화물) 화합물층이 형성될 수 있다. 이러한 두꺼운 질소 화합물이 있으면 불리하게도 S/D 컨택 저항이 증가하게 된다. 전술한 바와 유사한 이유로, 본 개시내용의 다양한 실시형태에 있어서 N2 가스의 유량은 플라즈마 세정 공정이 두꺼운 질소 화합물층을 생성하지 않도록 10 표준 입방 센티미터/분(sccm) 이하로 제어된다. 일 실시형태에서, 플라즈마 세정 공정 동안 N2 가스의 유량은 약 1 내지 9 표준 입방 센티미터/분(sccm)으로 제어되고, H2 가스의 유량은 약 30 sccm으로 제어된다.
또한, 다양한 실시형태에서, 플라즈마 세정 공정은 반도체 구조(112)가 적어도 300℃ 온도(공정 온도)로 유지되는 동안 수행된다. 예를 들어, 공정 온도는 300℃ 내지 500℃의 범위, 300℃ 내지 400℃의 범위, 380℃ 내지 400℃의 범위, 또는 약 400℃(예컨대 400℃의 +/-10 % 내)일 수 있다. 공정 온도가 이 범위보다 낮으면(예컨대, 300℃ 미만), 전술한 화학 반응이 너무 느려(또는 발생하지 않음) 산화물 화합물의 제거가 효과적이지 않을 수 있다. 특히, 에피택셜 피처(108)(도 3 참조)의 측벽 표면(108-S)의 하측부 근처의 산화물 화합물은 공정 온도가 낮으면 제거하기 어렵다. 개시한 범위 내의 고온을 갖는 또 다른 이점은 화학 반응의 부산물(예컨대, H2O 및 NOz)이 공정 챔버로부터 효과적으로 기화 및 배출될 수 있다는 것이다. 한편, 공정 온도가 이 범위보다 높으면(예컨대, 500℃ 초과), 반도체 디바이스(100) 내의 일부 금속 엘리먼트(예컨대, 게이트 구조(112)의 금속층)에 악영향이 미칠 수 있다. 다양한 실시형태에서, 단계 20은 층(122 및 124) 내의 산소 레벨이 검출될 수 없도록 층(122 및 124)으로부터 산화물 화합물을 제거한다.
일 실시형태에서, 단계 20은 도 9에 개략도가 도시되는 공정 챔버(200)에서 수행된다. 도 9를 참조하면, 공정 챔버(200)는 세라믹 벨자(bell jar)를 둘러싸는 석영 돔을 포함한다. 고온 정전 척(e-척)(202)이 세라믹 벨자 내부에 배치된다. 본 개시내용에서, e-척(202)은 바이폴라 정전 척으로서, 웨이퍼(예컨대, 반도체 디바이스(100)를 갖는 웨이퍼)의 고속 클램핑 및 클램핑해제를 제공한다. 또한, e-척(202)은 온도를 조절할 수 있는 가열 기능을 제공한다. 예를 들어, e-척(202)은 웨이퍼를 원하는 온도 또는 온도 범위로 가열 및 유지하도록 구성될 수 있다. 본 실시형태에서, e-척(202)은 단계 20 동안 웨이퍼를 300℃ 내지 500℃의 범위, 300℃ 내지 400℃의 범위, 380℃ 내지 400℃의 범위, 또는 약 400℃의 온도로 가열 및 유지하도록 구성된다. 일 실시형태에서, 전체 웨이퍼에 걸쳐 가열이 균일하게 이루어질 수 있도록 캐리어 가스가 e-척(202)의 바닥면에 공급된다(웨이퍼는 바닥면의 반대편인 상부면 상에 유지됨). 예컨대, 이 캐리어 가스는 2 sccm 내지 20 sccm의 유량으로 공급될 수 있다. 일 실시형태에서, e-척(202)에는 275 V 내지 350 V 범위의 조정 가능한 척킹 전압이 제공된다.
공정 챔버(200)는 2개의 고주파(RF) 전원, RF1(206) 및 RF2(208)를 더 포함한다. 일 실시형태에서, RF2(208)는 N2 가스 및 H2 가스를 갖는 가스 혼합물로부터 플라즈마를 생성하기 위해 1 MHz 내지 5 MHz 범위, 예컨대 2 MHz의 주파수를 전력에 공급하도록 구성된다. RF1(206)은 플라즈마를 e-척(202) 상에 유지된 웨이퍼의 표면 상으로 지향시키기 위해 10 MHz 내지 20 MHz 범위, 예컨대 3.56 MHz의 주파수를 전력에 공급하도록 구성된다. 또한, RF1(206)은 단계 20 동안 50 W 내지 85 W, 약 75 W의 전력을 공급할 수 있다. RF2(208)는 단계 20 동안 850 W 내지 950 W의 전력을 공급할 수 있다. 단계 20 동안, 공정 챔버(200)에는 전술한 바와 같이 각각의 유량비를 갖는 N2 가스 및 H2 가스를 갖는 가스 혼합물이 공급된다. 또한, 공정 챔버(200) 내부의 압력은 1 mTorr 내지 20 mTorr의 범위로 유지될 수 있다. RF1(206) 및 RF2(208)에 대한 고주파 범위 및 전력, 파라미터, 공정 온도, 공정 압력, 및 가스 유량과 같은 다양한 파라미터는 반도체 디바이스(100)의 층(122 및 124)에서 산화물 화합물을 효과적으로 제거하고 S/D 컨택 저항을 감소시키도록 설계된다. 공정 챔버(200)는 공정 챔버(200)의 다양한 컴포넌트(예컨대, e-척(202), RF1(206) 및 RF2(208))를 구성 및 제어하기 위한 제어 모듈(210)에 결합된다.
일 실시형태에서, 전술한 바와 같이 공정 챔버(200)가 구성되면(예컨대, 개시한 가스 유량비, RF 전력, e-척 온도 등을 가짐), 단계 20은 85초 내지 95초, 예컨대 90초의 지속 시간 동안 수행될 때에 층(122 및 124)으로부터 산화물 화합물을 효과적으로 제거한다. 지속 시간이 너무 짧으면(예컨대, 85초 미만), 구조의 일부 영역(예컨대, 측벽 표면(108-S)의 하부 에지)은 충분히 세정되지 않을 수도 있다. 95초보다 긴 지속 시간이 허용될 수는 있지만 필요하지 않을 수도 있다. 웨이퍼 대량 생산을 위해, 단계 20의 더 짧은 지속 시간이 일반적으로 바람직하다. 다양한 실시형태에서, 단계 20은 개시한 85초 내지 95초의 지속 시간 동안 수행될 때 층(122 및 124)의 산소 레벨을 검출할 수 없는 레벨로 줄인다.
도 1을 참조하면, 단계 22에서, 방법(10)은 컨택 홀(120)에 또 다른 전도성 배리어층(126)을 퇴적한다. 본 개시내용에서, 단계 22는 도 6에 도시하는 바와 같이 컨택 홀(120)의 측벽 및 바닥 표면을 따라 전도성 배리어층(126)이 실질적으로 균일한 두께로 형성되도록 원자층 퇴적(ALD) 기법(예컨대, 플라즈마 강화 ALD 기법)을 사용하여 전도성 배리어층(126)을 퇴적한다. 그 결과, 층(126)은 컨택 홀(120)의 바닥부뿐만 아니라 컨택 홀(120)의 유전체 측벽(즉, 컨택 홀(120)에서 노출된 유전체층(114)의 측벽)에서 전도성 배리어층(124)을 완전히 덮는다. 전도성 배리어층(126)은 후속으로 퇴적되는 금속 원소가 유전체층(114)으로 확산하는 것을 막는 기능을 한다. 일 실시형태에서, 전도성층(126)은 티탄 질화물 또는 탄탈 질화물과 같은 전도성 질화물을 포함한다. 일 실시형태에서, 전도성 배리어층(126)은 약 0.6 nm 내지 약 1.9 nm, 예컨대 약 1.2 nm의 두께를 갖는다. 전술한 바와 같이, 전도성 배리어층(126)은 너무 두꺼우면 불리하게도 S/D 컨택 저항을 증가시킬 수 있다. 한편, 전도성 배리어층(126)은 너무 얇으면, 금속 확산을 효과적으로 막을 수 없다.
도 1을 참조하면, 단계 24에서, 방법(10)은 도 7에 도시하는 바와 같이, 컨택 홀(120)에 하나 이상의 금속층(128)을 퇴적한다. 예를 들어, 금속층(128)은 물리적 기상 퇴적(PVD) 및/또는 화학적 기상 퇴적(CVD)을 사용하여 퇴적된 금속 시드층과, 후속으로 전기 도금을 사용해 퇴적된 벌크 금속층을 포함할 수 있다. 금속층(128)은 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 이들의 조합, 또는 기타 적절한 재료를 포함할 수 있다. 금속층(128)은 벌크 금속 컨택이라고도 칭해진다.
도 8은 반도체 디바이스(100)의 부분적 개략도를 도시하며, 구체적으로 벌크 금속 컨택(128)과 에피택셜 피처(108) 사이의 계면을 예시한다. 예시하는 바와 같이, 계면은 실리사이드층(122)과 전도성 배리어층(124 및 126)을 포함한다. 개시하는 플라즈마 세정 공정은 에피택셜 피처(108)의 상면뿐만 아니라 에피택셜 피처(108)의 측면으로부터, 계면 내의 산소 화합물을 실질적으로 제거할 수 있다. 추가적인 이점으로서, 전도성 배리어층(124 및 126)은 개시하는 플라즈마 세정 공정을 사용하지 않는 공정의 경우보다도 더 얇게 제조될 수 있다. 일 실시형태에서, 전도성 배리어층(124 및 126) 둘 다는 티탄 질화물을 포함하고, 이 두 층의 평균 두께는 약 3.0 nm 이하이다. 평균 두께는 에피택셜 피처(108)의 상면 및 측면을 따라 두 층의 두께(T)를 측정함으로써 산출된다. 일 실시형태에서, N2 가스 유량 대 H2 가스 유량의 비가 0.22 내지 0.26의 범위이고 RF1(206)가 약 70 W 내지 80 W의 전력을 공급하는 상태에서 플라즈마 세정 공정이 약 85초 내지 약 95초 동안 적용될 때에 평균 두께는 약 2.6 nm이다. 다른 실시형태에서, N2 가스 유량 대 H2 가스 유량의 비가 0.22 내지 0.26의 범위이고 RF1(206)가 약 45 W 내지 55 W의 전력을 공급하는 상태에서 플라즈마 세정 공정이 약 85초 내지 약 95초 동안 적용될 때에 평균 두께는 약 2.3 nm이다.
도 1을 참조하면, 단계 26에서, 방법(10)은 반도체 디바이스(100)에 대해 추가 공정을 수행한다. 예를 들어, 단계 26은 컨택 홀(120) 외부의 층(128 및 126)의 임의의 과량 부분을 제거하기 위해 화학적 기계 평탄화(CMP) 공정을 수행할 수 있다. 예를 들어, 단계 26은 층(114, 126, 및 128) 위에 유전체층을 퇴적하고, 다중 레벨 인터커넥트 구조를 형성하기 위해 그 유전체층 내에 금속 라인 및 금속 비아를 형성할 수 있다.
도 10, 도 11, 및 도 12는 SIMS(secondary ion mass spectrometry, 이차 이온 질량분석) 측정으로부터 얻어진 실험 샘플의 특정 층 내의 특정 화학 원소의 신호 강도(예컨대, 원자 수) 곡선을 도시한다. 각각의 실험 샘플은 실리콘 이산화물(SiO2)층, SiO2 층 위의 티탄 질화물(TiN)층, 및 TiN층 위의 코발트(Co)층을 포함한다. TiN층은 층(124)을 퇴적하는 방법과 유사하게 퇴적되고 본 개시내용의 플라즈마 세정 공정이 적용된다. 이들 샘플은 에피택셜 피처(108) 및 실리사이드층(122)을 SiO2층으로 대체하는 것을 제외하고는 반도체 디바이스(100)의 S/D 컨택 구조와 매우 유사하다. 따라서, 이들 샘플로부터의 측정치는 개시한 반도체 디바이스(100)를 제조하는 공정의 결과를 밀접하게 반영한다. 도 10을 참조하면, 층 내의 산소의 신호 강도 곡선이 도시되어 있다. 특히, 곡선(302)은 TiN층의 퇴적 시에 산소가 전혀 도입되지 않을 때의 산소 강도를 반영한다. 그러나 이것은 실제 생산 공정에서는 달성하기 어렵다. 곡선(304)은 플라즈마 세정 공정이 TiN층에 적용되지 않을 때의 산소 강도를 반영한다. 곡선(306)은 개시한 플라즈마 세정 공정이 적용될 때의 산소 강도를 반영한다. 구체적으로, 곡선(306)은 N2 가스 유량 대 H2 가스 유량의 비가 약 0.22 내지 0.26인 상태에서 개시한 플라즈마 세정 공정이 약 380℃ 내지 400℃로 적용될 때의 산소 강도를 반영한다. 도 10에 도시하는 바와 같이, 개시한 플라즈마 세정 공정을 사용하지 않는 공정과 비교하여, 개시한 플라즈마 세정 공정을 사용함으로써 산소 신호 강도가 현저하게 감소한다(예컨대, 38 % 내지 55 %만큼). 도 11을 참조하면, 도 10에서와 동일한 공정 조건 하에서, 층 내의 티탄 질화물의 신호 강도 곡선이 도시되어 있다. 곡선(308)은 TiN층의 퇴적 시에 산소가 전혀 도입되지 않을 때의 조건에 대응한다. 곡선(309)은 개시한 플라즈마 세정 공정이 적용될 때의 조건에 대응한다. 곡선(308)을 제외하면, 티탄 질화물 신호 강도는 상이한 샘플들 사이에서 거의 동일하다. 도 12를 참조하면, 도 10에서와 동일한 공정 조건 하에서, 층 내의 탄소의 신호 강도 곡선이 도시되어 있다. 곡선(310)은 TiN층의 퇴적 시에 산소가 전혀 도입되지 않을 때의 조건에 대응한다. 곡선(312)은 플라즈마 세정 공정이 TiN층에 적용되지 않을 때의 조건에 대응한다. 곡선(314)은 곡선(306)과 동일한 공정 조건에 대응한다. 도 12에 도시하는 바와 같이, 플라즈마 세정 공정을 사용하지 않는 공정과 비교하여, 개시한 플라즈마 세정 공정을 사용함으로써 탄소 신호 강도가 현저하게 감소한다(예컨대, 10 내지 1000 배만큼).
다양한 실시형태에 있어서, 개시한 플라즈마 세정 공정의 결과로서, 반도체 디바이스(100) 내의 층들(128 및 126) 사이의 계면(샘플 내의 Co층과 TiN층 사이의 경계에 대응)에서 산소 대 금속 질화물(예컨대, TiN)의 원자 비는 약 1.05 이하로, 예컨대 약 0.15 내지 약 1.0의 범위로 측정된다. 이것은 도 10 및 11의 곡선을 사용하여 계산될 수 있다. 개시한 플라즈마 세정 공정을 사용하지 않고서 제조된 샘플에서 측정된 동일한 비는 1.0을 초과하는 것으로 밝혀졌다. 그 비가 낮을수록 S/D 컨택 구조 내의 산소 함량이 더 낮아지고 S/D 컨택 저항이 더 낮아지는 것을 나타낸다.
도 13은 본 개시내용의 다른 실시형태에 따른 방법(10)의 흐름도를 보여준다. 이 실시형태는 도 1에 도시한 것과 동일하지만, 단계 22는 생략되었다. 다시 말해, 이 실시형태에서, 방법(10)은 전도성 배리어층(126)을 퇴적하지 않는다. 그 결과로 형성된 디바이스(100)의 구조는 도 14에 도시되고, 금속층(128)과 소스/드레인(108) 사이의 계면은 도 15에 도시된다. 도시하는 바와 같이, 금속층(128)은 전도성 배리어층(124) 바로 위에 퇴적된다. 본 실시형태의 다른 양태는 도 1을 참조하여 전술한 바와 동일하며, 간결성을 위해 생략된다.
도 16은 본 개시내용의 또 다른 실시형태에 따른 방법(10)의 흐름도를 보여준다. 이 실시형태는 도 1에 도시한 것과 동일하지만, 단계 18은 생략되었다. 다시 말해, 이 실시형태에서, 방법(10)은 전도성 배리어층(124)을 퇴적하지 않고, 단계 20은 실리사이드층(122)으로부터 산화물을 제거하기 위해 적용된다. 또한, 실리사이드층(122)은 도 1을 참조하여 설명한 단계 16을 사용해서 또는 물리적 기상 퇴적(PVD) 등의 다른 방법에 의해 형성될 수 있다. 그 결과로 형성된 디바이스(100)의 구조는 도 17에 도시되고, 금속층(128)과 소스/드레인(108) 사이의 계면은 도 18에 도시된다. 도시하는 바와 같이, 전도성 배리어층(126)은 실리사이드층(122) 바로 위에 퇴적된다. 본 실시형태의 다른 양태는 도 1을 참조하여 전술한 바와 동일하며, 간결성을 위해 생략된다.
제한적인 것으로 의도되지 않지만, 본 개시내용의 하나 이상의 실시형태는 반도체 디바이스 및 그 형성에 다양한 이점을 제공한다. 예를 들어, 본 개시내용의 일 실시형태는 S/D 컨택을 위한 전도성 배리어층을 세정하기 위해 플라즈마 세정 공정을 적용한다. 플라즈마 세정 공정은 전도성 배리어층으로부터 산화물을 효과적으로 제거함으로써 S/D 컨택 저항을 감소시킬 수 있다. 본 개시내용의 다양한 실시형태는 기존의 반도체 제조 공정에 쉽게 통합될 수 있다.
일 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스를 제조하기 위한 방법에 관한 것이다. 본 방법은, 반도체 기판과, 상기 반도체 기판 위의 에피택셜 소스/드레인 피처와, 상기 에피택셜 소스/드레인 피처 위의 하나 이상의 유전체층을 포함하는 구조를 제공하는 단계와, 상기 에피택셜 소스/드레인 피처의 일부를 노출시키기 위해 상기 하나 이상의 유전체층에 홀을 에칭하는 단계와, 상기 에피택셜 소스/드레인 피처의 일부 위에 실리사이드층을 형성하는 단계와, 상기 실리사이드층 위에 전도성 배리어층을 형성하는 단계와, 적어도 상기 전도성 배리어층에 대해 플라즈마 세정 공정을 적용하는 단계를 포함하고, 상기 플라즈마 세정 공정은 N2 가스와 H2 가스를 포함한 가스 혼합물을 사용하고 적어도 300℃의 온도로 수행된다.
본 방법의 일 실시형태에서, 상기 플라즈마 세정 공정의 적어도 일부분 동안 N2 가스의 유량 대 H2 가스의 유량의 비가 0.03 내지 0.28의 범위로 제어된다. 본 방법의 다른 실시형태에서, 상기 플라즈마 세정 공정 동안 N2 가스의 유량 대 H2 가스의 유량의 비가 약 0.22 내지 0.26으로 제어된다. 본 방법의 일 실시형태에서, 상기 플라즈마 세정 공정은 300℃ 내지 500℃의 범위의 온도로 수행된다.
일 실시형태에서, 본 방법은 상기 홀 내에 그리고 상기 전도성 배리어층 위에 금속을 퇴적하는 단계를 더 포함한다. 다른 실시형태에서, 본 방법은 상기 금속을 퇴적하기 전에 상기 전도성 배리어층 위에 제2 전도성 배리어층을 퇴적하는 단계를 포함한다.
본 방법의 일 실시형태에서, 상기 플라즈마 세정 공정은, 약 380℃ 내지 400℃로 가열되는 정전 척에 상기 구조가 유지되고 있는 공정 챔버에서 수행된다. 본 방법의 일 실시형태에서, 상기 플라즈마 세정 공정은 85초 내지 95초 동안 수행된다.
본 방법의 일 실시형태에서, 상기 플라즈마 세정 공정은 1 MHz 내지 5 MHz의 범위의 고주파수에서 생성되는 플라즈마를 사용한다. 다른 실시형태에서, 상기 플라즈마 세정 공정 동안 플라즈마는 10 MHz 내지 20 MHz의 범위의 또 다른 고주파수에서 상기 구조에 지향된다.
다른 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스를 제조하는 방법에 관한 것이다. 본 방법은, 기판과, 상기 기판으로부터 돌출한 2개의 반도체 핀과, 상기 2개의 반도체 핀 위에 배치되고 상기 2개의 반도체 핀에 접속되는 실리콘 게르마늄을 포함한 소스/드레인 피처와, 상기 반도체 핀 및 상기 소스/드레인 피처 위의 하나 이상의 유전체층을 포함하는 구조를 제공하는 단계와, 상기 소스/드레인 피처의 일부를 노출시키기 위해 상기 하나 이상의 유전체층에 홀을 에칭하는 단계와, 상기 소스/드레인 피처의 일부 위에 티탄을 포함한 하나 이상의 전도층을 형성하는 단계와, 상기 하나 이상의 전도층에 대해 플라즈마 세정 공정을 수행하는 단계로서, 상기 플라즈마 세정 공정은 N2 가스와 H2 가스를 갖는 혼합물으로부터 생성된 플라즈마를 사용하고 약 300℃ 내지 약 400℃의 범위의 온도로 수행되는 것인, 상기 플라즈마 세정 공정을 수행하는 단계와, 상기 플라즈마 세정 공정이 수행된 후에, 상기 홀에 금속층을 퇴적하는 단계를 포함한다.
본 방법의 일 실시형태에서, 상기 하나 이상의 전도층은 티탄 질화물층을 포함한다. 본 방법의 일 실시형태에서, 상기 N2 가스의 유량은 10 표준 입방 센티미터/분(sccm) 이하로 제어되면서 상기 플라즈마 세정 공정의 적어도 일부분 동안 N2 가스의 유량 대 H2 가스의 유량의 비가 0.03 내지 0.28의 범위로 제어된다. 다른 실시형태에서, 상기 비는 약 0.22 내지 0.26으로 제어된다. 또 다른 실시형태에서, 상기 N2 가스의 유량은 약 1 내지 9 sccm로 제어된다.
본 방법의 일 실시형태에서, 상기 플라즈마 세정 공정은 플라즈마에 고주파 전력을 인가하는 단계를 포함하고, 상기 고주파 전력은 50 W 내지 85 W의 범위이다.
다른 양태에 있어서, 본 개시내용은 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는, 기판과, 상기 기판으로부터 돌출한 2개의 반도체 핀과, 상기 2개의 반도체 핀 위에 배치되고 상기 2개의 반도체 핀에 접속되는 에피택셜 피처와, 상기 에피택셜 피처 위의 실리사이드층과, 상기 실리사이드층 위의, 금속 질화물을 갖는 배리어층과, 상기 배리어층 위의 금속층을 포함한다. 상기 배리어층과 상기 금속층 사이의 경계를 따라, 산소 대 금속 질화물의 원자 비가 약 0.15 내지 약 1.0이다.
상기 반도체 디바이스의 일 실시형태에서, 상기 비는 상기 에피택셜 피처의 상부 표면 위 그리고 상기 에피택셜 피처의 측벽 위에서와 대략 동일하다. 다른 실시형태에서, 상기 에피택셜 피처는 실리콘 게르마늄(SiGe)을 포함하고, 상기 에피택셜 피처의 상부 표면은 SiGe (001) 평면 내에 있고, 상기 에피택셜 피처의 측벽은 SiGe (111) 평면 내에 있다. 상기 반도체 디바이스의 다른 실시형태에서, 상기 경계를 따르는 상기 배리어층의 평균 두께가 3.0 nm 이하이다.
이상은 여러 실시형태의 특징을 개관한 것이므로 당업자라면 본 개시내용의 양태를 더 잘 이해할 수 있다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하지 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판과, 상기 반도체 기판 위의 에피택셜 소스/드레인 피처와, 상기 에피택셜 소스/드레인 피처 위의 하나 이상의 유전체층을 포함하는 구조를 제공하는 단계와,
상기 에피택셜 소스/드레인 피처의 일부를 노출시키기 위해 상기 하나 이상의 유전체층에 홀을 에칭하는 단계와,
상기 에피택셜 소스/드레인 피처의 일부 위에 실리사이드층을 형성하는 단계와,
상기 실리사이드층 위에 전도성 배리어층을 형성하는 단계와,
적어도 상기 전도성 배리어층에 대해 플라즈마 세정 공정을 적용하는 단계를 포함하고, 상기 플라즈마 세정 공정은 N2 가스와 H2 가스를 포함한 가스 혼합물을 사용하고 적어도 300℃의 온도로 수행되는, 반도체 디바이스 제조 방법.
2. 제1항에 있어서, 상기 플라즈마 세정 공정의 적어도 일부분 동안 상기 N2 가스의 유량 대 상기 H2 가스의 유량의 비가 0.03 내지 0.28의 범위로 제어되는, 반도체 디바이스 제조 방법.
3. 제1항에 있어서, 상기 플라즈마 세정 공정 동안 N2 가스의 유량 대 H2 가스의 유량의 비가 약 0.22 내지 0.26으로 제어되는, 반도체 디바이스 제조 방법.
4. 제1항에 있어서, 상기 플라즈마 세정 공정은 300℃ 내지 500℃의 범위의 온도로 수행되는, 반도체 디바이스 제조 방법.
5. 제1항에 있어서, 상기 홀 내에 그리고 상기 전도성 배리어층 위에 금속을 퇴적하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
6. 제5항에 있어서, 상기 금속을 퇴적하기 전에 상기 전도성 배리어층 위에 제2 전도성 배리어층을 퇴적하는 단계를 포함하는, 반도체 디바이스 제조 방법.
7. 제1항에 있어서, 상기 플라즈마 세정 공정은, 약 380℃ 내지 400℃로 가열되는 정전 척에 상기 구조가 유지되고 있는 공정 챔버에서 수행되는, 반도체 디바이스 제조 방법.
8. 제1항에 있어서, 상기 플라즈마 세정 공정은 85초 내지 95초 동안 수행되는, 반도체 디바이스 제조 방법.
9. 제1항에 있어서, 상기 플라즈마 세정 공정은 1 MHz 내지 5 MHz의 범위의 고주파수(radio frequency)에서 생성되는 플라즈마를 사용하는, 반도체 디바이스 제조 방법.
10. 제9항에 있어서, 상기 플라즈마 세정 공정 동안 플라즈마는 10 MHz 내지 20 MHz의 범위의 또 다른 고주파수에서 상기 구조에 지향되는, 반도체 디바이스 제조 방법.
11. 반도체 디바이스를 제조하는 방법에 있어서,
기판과, 상기 기판으로부터 돌출한 2개의 반도체 핀과, 상기 2개의 반도체 핀 위에 배치되고 상기 2개의 반도체 핀에 접속되는 실리콘 게르마늄을 포함한 소스/드레인 피처와, 상기 반도체 핀 및 상기 소스/드레인 피처 위의 하나 이상의 유전체층을 포함하는 구조를 제공하는 단계와,
상기 소스/드레인 피처의 일부를 노출시키기 위해 상기 하나 이상의 유전체층에 홀을 에칭하는 단계와,
상기 소스/드레인 피처의 일부 위에 티탄을 포함한 하나 이상의 전도층을 형성하는 단계와,
상기 하나 이상의 전도층에 대해 플라즈마 세정 공정을 수행하는 단계로서, 상기 플라즈마 세정 공정은 N2 가스와 H2 가스를 갖는 혼합물으로부터 생성된 플라즈마를 사용하고 약 300℃ 내지 약 400℃의 범위의 온도로 수행되는 것인, 상기 플라즈마 세정 공정을 수행하는 단계와,
상기 플라즈마 세정 공정이 수행된 후에, 상기 홀에 금속층을 퇴적하는 단계를 포함하는, 반도체 디바이스 제조 방법.
12. 제11항에 있어서, 상기 하나 이상의 전도층은 티탄 질화물층을 포함하는, 반도체 디바이스 제조 방법.
13. 제11항에 있어서, 상기 N2 가스의 유량은 10 표준 입방 센티미터/분(sccm) 이하로 제어되면서 상기 플라즈마 세정 공정의 적어도 일부분 동안 상기 N2 가스의 유량 대 상기 H2 가스의 유량의 비가 0.03 내지 0.28의 범위로 제어되는, 반도체 디바이스 제조 방법.
14. 제13항에 있어서, 상기 비는 약 0.22 내지 0.26으로 제어되는, 반도체 디바이스 제조 방법.
15. 제13항에 있어서, 상기 N2 가스의 유량은 1 내지 9 sccm로 제어되는, 반도체 디바이스 제조 방법.
16. 제11항에 있어서, 상기 플라즈마 세정 공정은 플라즈마에 고주파 전력을 인가하는 단계를 포함하고, 상기 고주파 전력은 50 W 내지 85 W의 범위인, 반도체 디바이스 제조 방법.
17. 반도체 디바이스에 있어서,
기판과,
상기 기판으로부터 돌출한 2개의 반도체 핀과,
상기 2개의 반도체 핀 위에 배치되고 상기 2개의 반도체 핀에 접속되는 에피택셜 피처와,
상기 에피택셜 피처 위의 실리사이드층과,
상기 실리사이드층 위의, 금속 질화물을 갖는 배리어층과,
상기 배리어층 위의 금속층을 포함하고,
상기 배리어층과 상기 금속층 사이의 경계를 따라, 산소 대 금속 질화물의 원자 비가 약 0.15 내지 약 1.0인, 반도체 디바이스.
18. 제17항에 있어서, 상기 비는 상기 에피택셜 피처의 상부 표면 위 그리고 상기 에피택셜 피처의 측벽 위에서와 대략 동일한, 반도체 디바이스.
19. 제18항에 있어서, 상기 에피택셜 피처는 실리콘 게르마늄(SiGe)을 포함하고, 상기 에피택셜 피처의 상부 표면은 SiGe (001) 평면 내에 있고, 상기 에피택셜 피처의 측벽은 SiGe (111) 평면 내에 있는, 반도체 디바이스.
20. 제17항에 있어서, 상기 경계를 따르는 상기 배리어층의 평균 두께가 3.0 nm 이하인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판과, 상기 반도체 기판 위의 에피택셜 소스/드레인 피처와, 상기 에피택셜 소스/드레인 피처 위의 하나 이상의 유전체층을 포함하는 구조를 제공하는 단계와,
    상기 에피택셜 소스/드레인 피처의 일부를 노출시키기 위해 상기 하나 이상의 유전체층에 홀을 에칭하는 단계와,
    상기 에피택셜 소스/드레인 피처의 일부 위에 실리사이드층을 형성하는 단계와,
    상기 실리사이드층 위에 전도성 배리어층을 형성하는 단계와,
    적어도 상기 전도성 배리어층에 대해 플라즈마 세정 공정을 적용하는 단계
    를 포함하고, 상기 플라즈마 세정 공정은 N2 가스와 H2 가스를 포함한 가스 혼합물을 사용하고 적어도 300℃의 온도로 수행되는, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 플라즈마 세정 공정의 적어도 일부분 동안 상기 N2 가스의 유량 대 상기 H2 가스의 유량의 비가 0.03 내지 0.28의 범위로 제어되는, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 홀 내에 그리고 상기 전도성 배리어층 위에 금속을 퇴적하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 플라즈마 세정 공정은, 380℃ 내지 400℃로 가열되는 정전 척에 상기 구조가 유지되고 있는 공정 챔버에서 수행되는, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 플라즈마 세정 공정은 1 MHz 내지 5 MHz의 범위의 고주파수(radio frequency)에서 생성되는 플라즈마를 사용하는, 반도체 디바이스 제조 방법.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    기판과, 상기 기판으로부터 돌출한 2개의 반도체 핀과, 상기 2개의 반도체 핀 위에 배치되고 상기 2개의 반도체 핀에 접속되는 실리콘 게르마늄을 포함한 소스/드레인 피처와, 상기 반도체 핀 및 상기 소스/드레인 피처 위의 하나 이상의 유전체층을 포함하는 구조를 제공하는 단계와,
    상기 소스/드레인 피처의 일부를 노출시키기 위해 상기 하나 이상의 유전체층에 홀을 에칭하는 단계와,
    상기 소스/드레인 피처의 일부 위에 티탄을 포함한 하나 이상의 전도층을 형성하는 단계와,
    상기 하나 이상의 전도층에 대해 플라즈마 세정 공정을 수행하는 단계로서, 상기 플라즈마 세정 공정은 N2 가스와 H2 가스를 갖는 혼합물으로부터 생성된 플라즈마를 사용하고 300℃ 내지 400℃의 범위의 온도로 수행되는 것인, 상기 플라즈마 세정 공정을 수행하는 단계와,
    상기 플라즈마 세정 공정이 수행된 후에, 상기 홀에 금속층을 퇴적하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  7. 반도체 디바이스에 있어서,
    기판과,
    상기 기판으로부터 돌출한 2개의 반도체 핀과,
    상기 2개의 반도체 핀 위에 배치되고 상기 2개의 반도체 핀에 접속되는 에피택셜 피처와,
    상기 에피택셜 피처 위의 실리사이드층과,
    상기 실리사이드층 위의, 금속 질화물을 갖는 배리어층과,
    상기 배리어층 위의 금속층
    을 포함하고,
    상기 배리어층과 상기 금속층 사이의 경계를 따라, 산소 대 금속 질화물의 원자 비가 0.15 내지 1.0인, 반도체 디바이스.
  8. 제7항에 있어서, 상기 비는 상기 에피택셜 피처의 상부 표면 위 그리고 상기 에피택셜 피처의 측벽 위에서 동일한, 반도체 디바이스.
  9. 제8항에 있어서, 상기 에피택셜 피처는 실리콘 게르마늄(SiGe)을 포함하고, 상기 에피택셜 피처의 상부 표면은 SiGe (001) 평면 내에 있고, 상기 에피택셜 피처의 측벽은 SiGe (111) 평면 내에 있는, 반도체 디바이스.
  10. 제7항에 있어서, 상기 경계를 따르는 상기 배리어층의 평균 두께가 3.0 nm 이하인, 반도체 디바이스.
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