KR102647993B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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수-하오 리우
리앙-인 첸
후이쳉 창
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

일부 실시형태에 따르면, 소스/드레인 콘택트는 제1 유전체 층과 제2 유전체 층을 관통해 소스/드레인 영역을 노출시킴으로써 형성된다. 제2 유전체 층은 제1 유전체 층 아래로 리세싱되고, 실리사이드 영역은 소스/드레인 영역 상에 형성되고, 실리사이드 영역은 확장된 폭을 갖는다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUTOR DEVICE AND METHOD OF MANUFACTURE}
[우선권 주장 및 상호 참조]
본 출원은 참조에 의해 여기에 포함된 미국 가출원 No.63/068,474(2020년 8월 21일 출원)에 대한 이익을 주장한다.
반도체 디바이스는 예컨대 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비 등의 다양한 전자 애플리케이션에서 사용된다. 통상적으로, 반도체 기판 상에 절연 또는 유전체층, 도전층, 및 반도체층의 물질을 순차적으로 성막함으로써, 그리고 회로 콤포넌트 및 엘리먼트를 그 위에 형성하기 위해 리소그래피를 사용하여 다양한 물질층을 패터닝함으로써 반도체 디바이스가 제조된다.
반도체 산업은 더 많은 콤포넌트들이 소정 면적에 집적될 수 있도록 하는 최소 피쳐 사이즈(feature size)에 있어서의 연속적인 감소에 의해 다양한 전자 콤포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도를 계속해서 향상시키고 있다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태에 따른 3차원 뷰에서의 FinFET의 실시예를 도시한다.
도 2, 3, 4, 5, 6, 7, 8a, 8b, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 14c, 15a, 15b, 16a, 16b, 17a, 17b, 17c, 18a, 18b, 18c, 18d, 19a, 19b, 20a, 및 20b는 일부 실시형태에 따른 FinFET의 제조에서의 중간 스테이지의 단면도이다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
실시형태는 이제 FinFET(fin field effect transistor)에 소스/드레인 콘택트가 형성된 특정 실시형태에 관하여 설명될 것이다. 그러나, 실시형태는 본 명세서에 제시된 아이디어가 다양한 실시형태에 적용될 수 있기 때문에 이러한 상세한 설명에 제한되지 않으며, 모두 실시형태의 범위 내에 완전히 포함되도록 의도된다.
도 1은 일부 실시형태에 따른 3차원 뷰에서의 FinFET의 실시예를 도시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 상에 핀(52)을 포함한다. 격리 영역(56)은 기판(50) 내에 배치되고, 핀(52)은 이웃하는 격리 영역(56) 사이로부터 그 위로 돌출된다. 격리 영역(56)이 기판(50)으로부터 분리되는 것으로 설명/도시되었지만, 용어 “기판”은 단지 반도체 기판 또는 분리 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 또한, 핀(52)이 기판(50)과 연속된 단일 물질로 도시되었지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 본 명세서에서, 핀(52)은 이웃한 격리 영역(56) 사이로 연장되는 부분을 지칭한다.
게이트 유전체 층(92)은 핀(52)의 측벽을 따르며 핀(60)의 상부 표면 위에 있고, 게이트 전극(94)은 게이트 유전체 층(92) 위에 있다. 소스/드레인 영역(82)은 게이트 유전체 층(92) 및 게이트 전극(94)에 관하여 핀(52)의 양 측(opposite sides) 내에 배치된다. 도 1은 또한 이후의 도면에 사용되는 참조 단면도를 도시한다. A-A 단면은, 예컨대 FinFET의 소스/드레인 영역(82) 사이의 전류의 방향에 수직인 방향에서의 단면이며 게이트 전극994)의 종축(longitudinal axis)을 따른 단면이다. B-B 단면은, A-A 단면에 수직이고, 예컨대 FinFET의 소스/드레인 영역(82) 사이의 전류의 방향에서의 단면이고, 핀(52)의 종축을 따른 단면이다. C-C 단면은 A-A 단면과 평행하고, FinFET의 소스/드레인 영역을 통해 연장된다. 이후 도면은 명확함을 위한 참조 단면을 나타낸다.
여기서 논의되는 일부 실시형태는 게이트-최종 프로세스를 사용하여 형성되는 FinFET의 컨텍스트(context)에서 논의된다. 다른 실시형태에서, 게이트-제1 프로세스가 사용될 수 있다. 또한, 일부 실시형태는 평면 FET, 나노 구조(예를 들어, 나노 시트, 나노 와이어, 게이트 올 어라운드 등) 전계 효과 트랜지스터(NSFET) 등과 같은 평면 디바이스에서 사용되는 양태를 고려한다.
도 2 내지 도 20b는 일부 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지에서의 단면도이다. 도 2 내지 도 7은 다수의 핀/FinFET을 제외하고, 도 1에 도시된 A-A 기준 단면을 도시한다. 도 8a, 9a, 10a, 11a, 12a, 13a, 14a, 및 15a는 도 1에 도시된 A-A 단면을 따라 도시되고, 도 8b, 9b, 10b, 11b, 12b, 13b, 14b, 14c, 15b, 16a, 16a, 17a, 17b, 17c, 18a, 18b, 19a, 19b, 20a, 및 20b는 다수의 핀/FinFET을 제외하고, 도 1에 도시된 유사한 B-B 단면을 따라 도시된다. 도 10c 및 10d는 다수의 핀/FinFET을 제외하고 도 1에 도시된 C-C 기준 단면을 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등의 반도체 기판이 될 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼가 될 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성되는 반도체 물질의 층이다. 절연층은 예컨대 BOX(buried oxide) 층, 실리콘 산화물 층 등이 될 수 있다. 절연층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다. 일부 실시형태에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비소, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터 예컨대 n 타입 FinFET과 같은 n 타입 디바이스를 형성하기 위한 것일 수 있다. p 타입 영역(50P)은 PMOS 트랜지스터 예컨대 p 타입 FinFET과 같은 p 타입 디바이스를 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고(디바이더(51)에 의해 도시됨), 임의의 수의 디바이스 피쳐들(예컨대, 다른 능동 디바이스, 도핑된 영역, 격리 구조체 등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에 배치될 수 있다.
도 3에서, 기판(50) 내에 핀(52)이 형성되어 있다. 핀(52)은 반도체 스트립이다. 일부 실시형태에서, 핀(52)은 기판(50) 내의 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 RIE(reactive ion etch), NBE(neutral beam etch), 또는 이들의 조합 등의 임의의 적용가능한 에칭 프로세스가 될 수 있다. 에칭은 이방성이 될 수 있다.
핀(52)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 이용하여 핀(52)이 패터닝될 수 있다. 일반적으로 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하고 이에 따라 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 가진 패턴이 생성될 수 있다. 예를 들어, 일 실시형태에서, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 스페이서(spacer)들이 형성된다. 이어서, 희생 층이 제거되고 나머지 스페이서들이 핀을 패터닝하기 위해 사용될 수 있다. 일부 실시형태에서, 마스크(또는 다른 층)이 핀(52) 상에 남을 수 있다.
도 4에서, 절연 물질(54)이 기판(50) 위에 그리고 인접한 핀(52)들 사이에 형성된다. 절연 물질(54)은 실리콘 산화물, 질화물 등 또는 이들의 조합과 같은 산화물이 될 수 있고, HDP-CVD(high density plasma chemical vapor deposition), FCVD(flowable CVD)[예컨대, 원격 플라즈마 시스템에서의 CVD 기반 물질 성막 및 산화물 등의 다른 물질로 전환하기 위한 포스트 커링(post curing)] 등 또는 이들의 조합이 될 수 있다. 임의의 적용 가능한 프로세스에 의해 형성되는 다른 절연 물질이 사용될 수 있다. 도시된 실시형태에서, 절연 물질(54)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 절연 물질이 형성되면 어닐(anneal) 프로세스가 수행될 수 있다. 실시형태에서, 초과된 절연 물질(excess insulation material)(54)이 핀(52)을 커버하도록, 절연 물질(54)이 형성된다. 절연 물질(54)이 하나로 도시되어 있지만, 일부 실시형태는 다수의 층을 사용할 수 있다. 예컨대, 일부 실시형태에서, 핀(52)과 기판(50)의 표면을 따라 라이너(liner)(미도시)가 먼저 형성될 수 있다. 그 후, 전술한 바와 같은 충전 물질이 라이너 위에 형성될 수 있다.
도 5에서, 핀(52) 위에 초과 절연 물질(54)을 제거하기 위해 절연 물질(54)에 제거 프로세스가 적용된다. 일부 실시형태에서, CMP(chemical mechanical polish), 에치 백 프로세스(etch-back process), 이들의 조합 등의 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스가 핀(52)을 노출시키고, 평탄화 프로세스가 완료된 후에, 핀(52)과 절연 물질(54)의 표면이 동일 높이가 된다. 핀(52) 상에 마스크가 남는(remain) 실시형태에서, 평탄화 프로세스가 마스크를 노출시키거나 마스크를 제거할 수 있고, 이에 따라 평탄화 프로세스가 완료된 후에 마스크 또는 핀(52)의 상부 표면 각각과 절연 물질(54)이 동일 높이가 될 수 있다.
도 6에서, STI(Shallow Trench Isolation) 영역(56)을 형성하기 위해 절연 물질(54)이 리세싱된다. n 타입 영역(50N) 내의 그리고 p 타입 영역(50P) 내의 핀(52)의 상부 부분이 이웃한 STI 영역(56) 사이로부터 돌출되도록, 절연 물질(54)이 리세싱된다. 또한, STI 영역(56)의 상부 표면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면[디싱(dishing) 등], 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역(56)은 절연 물질(54)의 물질에 선택적인 것(예를 들어, 핀(52)의 물질보다 빠른 속도로 절연 물질(54)의 물질을 에칭함)과 같은 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소(dilute hydrofluoric; dHF) 산을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명한 프로세스는 단지 핀(52)이 형성될 수 있는 방법의 일 실시예이다. 일부 실시형태에서, 핀은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예컨대, 기판의 상부 표면 위에 유전체 층이 형성될 수 있고, 아래에 놓인 기판(50)을 노출시키기 위해 유전체 층을 통해 트렌치가 에칭될 수 있다. 트렌치 내에 호모에피택셜 구조체(homoepitaxial structure)가 에피택셜 성장될 수 있고, 핀을 형성하기 위해 호모에피택셜 구조체가 유전체 층으로부터 돌출되도록 유전체 층이 리세싱될 수 있다. 또한, 일부 실시형태에서, 핀(52)을 위해 헤테로에피택셜 구조체(heteroepitaxial structure)가 사용될 수 있다. 예컨대, 도 5의 핀(52)이 리세싱될 수 있고, 핀(52)과 상이한 물질이 리세싱된 핀(52) 위에 에피택셜 성장될 수 있다. 이러한 실시형태에서, 핀(52)은 리세싱된 물질뿐만 아니라 리세싱된 물질 위에 배치된 에피택셜 성장된 물질을 포함한다. 추가 실시형태에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭될 수 있다. 기판(50)과 상이한 물질을 사용하여 트렌치 내에 헤테로에피택셜 구조체가 에피택셜 성장될 수 있고, 핀(52)을 형성하기 위해 유전체 층으로부터 헤테로에피택셜 구조체가 돌출되도록 유전체 층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜 성장되는 일부 실시형태에서, 인 시투(in situ) 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 성장된 물질은 성장 동안 인 시투 도핑될(in situ doped) 수 있으며, 이는 인 시투 및 주입 도핑이 함께 사용될 수 있지만 이전 및 후속 주입을 제거할 수 있다.
또한, p 타입 영역(50P)(예컨대, PMOS 영역)의 물질과 상이한 n 타입 영역(50N)(예컨대, NMOS 영역)의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시형태에서, 핀(52)의 상부 부분은 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 카바이드, 순수 또는 실질적으로 순수 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예컨대, III-V 화합물 반도체를 형성하기 위해 이용 가능한 물질은, 인듐 비소, 알루미늄 비소, 갈륨 비소, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비소, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이것에 한정되지 않는다.
또한 도 6에서, 적절한 웰(well)(미도시)이 핀(52) 및/또는 기판(50) 내에 형성될 수 있다. 일부 실시형태에서, n 타입 영역(50N) 내에 P 웰이 형성될 수 있고, p 타입 영역(50P) 내에 N 웰이 형성될 수 있다. 일부 실시형태에서, P 웰 또는 N 웰이 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 형성된다.
상이한 웰 타입을 가진 실시형태에서, 포토레지스트 및/또는 다른 마스크(미도시)를 사용하여 n 타입 영역(50N) 및 p 타입 영역(50P)을 위한 상이한 주입 단계가 달성될 수 있다. 예컨대, n 타입 영역(50N) 내의 STI 영역(56) 및 핀(52) 위에 포토레지스트가 형성될 수 있다. 기판(50)의 p 타입 영역(50P)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온(spin-on) 기술을 사용하여 형성될 수 있으며 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p 타입 영역(50P) 내에 n 타입 불순물 주입이 수행되고, n 타입 영역(50N)에 n 타입 불순물이 주입되는 것을 실질적으로 방지하기 위해 포토레지스트가 마스크로서 기능할 수 있다. n 타입 불순물은 약 1016 cm-3 내지 약 1018 cm-3과 같은 1018 cm-3 이하의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 적용 가능한 애싱 프로세스(ashing process) 등에 의해 포토레지스트가 제거된다.
p 타입 영역(50P)의 주입 후에, p 타입 영역(50P) 내의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성된다. 기판(50)의 n 타입 영역(50N)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온(spin-on) 기술을 사용하여 형성될 수 있으며 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n 타입 영역(50N) 내에 p 타입 불순물 주입이 수행되고, p 타입 영역(50P)에 p 타입 불순물이 주입되는 것을 실질적으로 방지하기 위해 포토레지스트가 마스크로서 기능할 수 있다. p 타입 불순물은 약 1016 cm-3 내지 약 1018 cm-3과 같은 1018 cm-3 이하의 농도로 영역에 주입된 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후에, 적용 가능한 애싱 프로세스(ashing process) 등에 의해 포토레지스트가 제거될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후에, 주입 손상을 보수하기 위해 그리고 주입된 n 타입 불순물 및/또는 p 타입 불순물을 활성화하기 위해, 어닐링이 수행될 수 있다. 일부 실시형태에서, 핀의 에피택셜 성장된 물질은 성장 동안 인 시투 도핑될 수 있고, 이는 인 시투 및 주입 도핑이 함께 사용될 수 있지만 주입을 방지할 수 있다.
도 7에서, 핀(52) 상에 더미 유전체 층(60)이 형성된다. 예를 들어, 더미 유전체 층(60)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등이 될 수 있고, 적용가능한 기술에 따라 성막 또는 열적 성장될(thermally grown) 수 있다. 더미 유전체 층(60) 위에 더미 게이트 층(62)이 형성되고, 더미 게이트 층(62) 위에 마스크 층(64)이 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 성막되고, 이어서 CMP 등에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 성막될 수 있다. 더미 게이트 층(62)은, 도전성 또는 비도전성 물질이 될 수 있고, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은, PVD(physical vapor deposition), CVD, 스퍼터 성막, 또는 선택된 물질을 성막하기 위한 다른 기술에 의해 성막될 수 있다. 더미 게이트 층(62)은, 더미 유전체 층(60) 및/또는 격리 영역 예컨대, STI 영역(56)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 물질로 만들어질 수 있다. 마스크 층(64)은 예컨대 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층을 포함할 수 있다. 본 실시예에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 형성된다. 더미 유전체 층(60)은 단지 예시를 위해 핀(52)만을 커버하는 것으로 도시되어 있음을 주목한다. 일부 실시형태에서, 더미 유전체 층(60)이 STI 영역(56)을 커버하고, 더미 게이트 층(62)과 STI 영역(56) 사이에서 그리고 STI 영역 위로 연장되도록, 더미 유전체 층(60)이 성막될 수 있다.
도 8a 내지 도 20b는 실시형태 디바이스의 제조에서의 다수의 추가 단계들을 도시한다. 도 8a 내지 도 20b는 n 타입 영역(50N) 및 p 타입 영역(50P) 중 하나의 피쳐들을 도시한다. 예컨대, 도 8a 내지 도 20b에 도시된 구조체는 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용 가능할 수 있다. n 타입 영역(50N) 및 p 타입 영역(50P)의 구조의 차이(있는 경우)는 각 도면에 첨부된 텍스트에 설명되어 있다.
도 8a 및 도 8b에서, 마스크 층(64)(도 7 참조)은, 마스크(74)를 형성하기 위한 에칭 기술 및 적용 가능한 포토리소그래피를 사용하여 패터닝될 수 있다. 이어서, 마스크(74)의 패턴이 더미 게이트 층(62)에 전사될 수 있다. 일부 실시형태(미도시)에서, 마스크(74)의 패턴은 또한, 더미 게이트(72)를 형성하기 위한 적용 가능한 에칭 기술에 의해 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트(72)는 핀(52)의 각각의 채널 영역(58)을 커버한다. 마스크(74)의 패턴은 인접한 더미 게이트로부터 더미 게이트(72) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 또한, 더미 게이트(72)는 각 에피택셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한 도 8a 및 도 8b에서, 더미 게이트(72), 마스크(74), 및/또는 핀(52)의 노출된 표면 상에 게이트 밀봉 스페이서(gate seal spacer)(80)가 형성될 수 있다. 이방성 에칭이 후속되는 열 산화 또는 성막은 게이트 밀봉 스페이서(80)를 형성할 수 있다. 게이트 밀봉 스페이서(80)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 밀봉 스페이서(80)의 형성 후에, LDD(lightly doped source/drain) 영역(명확하게 도시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 타입을 가진 실시형태에서, 도 6에서 전술한 주입과 마찬가지로, p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 포토레지스트 등의 마스크가 형성될 수 있고, p 타입 영역(50P) 내의 노출된 핀(52)에 적합한 타입(예컨대 p 타입)의 불순물이 주입될 수 있다. 이어서, 마스크가 제거될 수 있다. 이어서, n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 적합한 타입의 불순물 (예컨대, n 타입)이 n 타입 영역(50N) 내의 노출된 핀(52)에 주입될 수 있다. 이어서, 마스크가 제거될 수 있다. n 타입 불순물은 이전에 논의된 n 타입 불순물 중 임의의 것이 될 수 있고, p 타입 불순물은 이전에 논의된 p 타입 불순물 중 임의의 것이 될 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1015 cm-3로부터 약 1019 cm-3까지의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 그리고 주입 손상을 보수하기 위해 어닐링이 사용될 수 있다.
도 9a 및 도 9b에서, 더미 게이트(72) 및 마스크(74)의 측벽을 따라 게이트 밀봉 스페이서(80) 상에 게이트 스페이서(86)가 형성된다. 절연 물질을 등각으로 성막하고 이어서 절연 물질을 이방성으로 에칭함으로써 게이트 스페이서(86)가 형성될 수 있다. 게이트 스페이서(86)의 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 이들의 조합 등일 수 있다.
상기 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예컨대, 더 적거나 추가의 스페이서가 이용될 수 있고, 상이한 시퀀스의 단계가 이용될 수 있다(예컨대, 게이트 스페이서(86)를 형성하는 단계, “L-형” 게이트 밀봉 스페이서를 생성하는 단계 전에 게이트 밀봉 스페이서(80)가 에칭되지 않고, 스페이서가 형성되고 제거될 수 있는 등). 또한, 상이한 구조 및 단계를 사용하여 n 타입 및 p 타입 디바이스가 형성될 수 있다. 예컨대, n 타입 디바이스를 위한 LDD 영역은 게이트 밀봉 스페이서(80)를 형성하기 전에 형성될 수 있는 반면, p 타입 디바이스를 위한 LDD 영역은 게이트 밀봉 스페이서(80)를 형성한 후에 형성될 수 있다.
도 10a 및 도 10b에서, 핀(52) 내에 에피택셜 소스/드레인 영역(82)이 형성된다. 각각의 인접한 한쌍의 에피택셜 소스/드레인 영역(82) 사이에 각각의 더미 게이트(72)가 배치되도록, 핀(52) 내에 에피택셜 소스/드레인 영역(82)이 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)은 핀(52) 내로 연장되고 또한 핀(52)을 관통할 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)이 얻어진 FinFET의 순차적으로 형성된 게이트를 숏 아웃(short out)하지 않도록, 적절한 측 방향 거리만큼 에피택셜 소스/드레인 영역(82)을 더미 게이트 (72)로부터 분리하는데 게이트 스페이서(86)가 사용된다. 에피택셜 소스/드레인 영역(82)의 물질은 각각의 채널 영역(58) 내에 스트레스를 가하여(exert) 성능을 향상시키도록 선택될 수 있다.
핀(52) 내에 리세스를 형성하기 위해 p 타입 영역(50P)을 마스킹하고 n 타입 영역(50N) 내의 핀(52)의 소스/드레인 영역을 에칭함으로써 n 타입 영역(50N) 내의 에피택셜 소스/드레인 영역(82)이 형성될 수 있다. 이어서, n 타입 영역(50N) 내의 에피택셜 소스/드레인 영역(82)이 리세스 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 n 타입 FinFET을 위해 적합한 물질과 같은 임의의 적용 가능한 물질을 포함할 수 있다. 예컨대, 핀(52)이 실리콘인 경우, n 타입 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 실리콘, 실리콘 카바이드, 인 도핑된 실리콘 카바이드, 실리콘 인화물 등의 채널 영역(58)에 인장 변형을 가하는 물질을 포함할 수 있다. n 타입 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
핀(52) 내에 리세스를 형성하기 위해 n 타입 영역(50N)을 마스킹하고 p 타입 영역(50P) 내의 핀(52)의 소스/드레인 영역을 에칭함으로써 p 타입 영역(50P) 내의 에피택셜 소스/드레인 영역(82)이 형성될 수 있다. 이어서, p 타입 영역(50P) 내의 에피택셜 소스/드레인 영역(82)이 리세스 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 p 타입 FinFET을 위해 적합한 물질과 같은 임의의 적용 가능한 물질을 포함할 수 있다. 예컨대, 핀(52)이 실리콘인 경우, p 타입 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등의 채널 영역(58)에 압축 변형을 가하는 물질을 포함할 수 있다. p 타입 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
어닐링이 후속하는 약하게 도핑된 소스/드레인 영역을 형성하기 위해 이전에 논의된 프로세스와 마찬가지로, 소스/드레인 영역을 형성하기 위해 에피택셜 소스/드레인 영역(82) 및/또는 핀(52)은 도펀트가 주입될 수 있다. 소스/드레인 영역은 약 1019 cm-3와 약 1021 cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n 타입 및/또는 p 타입 불순물은 이전에 논의된 불순물 중 임의의 것이 될 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)은 성장 중에 인 시투 도핑될(in situ doped) 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P) 내에 에피택셜 소스/드레인 영역(82)을 형성하기 위해 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 핀(52)의 측벽을 넘어 측방향 외측으로 연장되는 패싯을 갖는다. 일부 실시형태에서, 이 패싯은 동일한 FinFET의 인접한 소스/드레인 영역(82)이, 도 10c에 의해 예시된 바와 같이, 병합되게(merge) 한다. 다른 실시형태에서, 도 10d에 의해 예시된 바와 같이, 에피택시 프로세스가 완료된 후에, 인접한 소스/드레인 영역(82)은 분리되어 있다. 도 10c 및 도 10d에 도시된 실시형태에서, 게이트 스페이서(86)가 형성되어 STI 영역(56) 위로 연장되는 핀(52)의 측벽의 일부를 커버하고 이에 따라 에피택셜 성장을 차단한다. 일부 다른 실시형태에서, 스페이서 물질을 제거하여 에피택셜 성장된 영역이 STI 영역(56)의 표면으로 연장되게 하기 위해 게이트 스페이서(86)를 형성하는 데 사용되는 스페이서 에칭이 조정될(adjusted) 수 있다.
도 11a 및 도 11b에서, 도 10a 및 도 10b에 도시된 구조체 위에 제1 층간 유전체(ILD: interlayer dielectric)(88)가 성막된다. 제1 ILD(88)는 유전체 물질로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 물질은, 실리콘 산화물, PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 적용 가능한 프로세스에 의해 형성되는 다른 절연 물질이 사용될 수 있다. 일부 실시형태에서, CESL(contact etch stop layer)(87)은 제1 ILD(88)와 에피택셜 소스/드레인 영역(82), 마스크(74), 및 게이트 스페이서(86)와의 사이에 성막된다. CESL(87)은, 위에 놓인 제1 ILD(88)의 물질보다 낮은 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등의 유전체 물질을 포함할 수 있다.
도 12a 및 도 12b에서, 제1 ILD(88)의 상부 표면이 더미 게이트(72)의 상부 표면과 평평하게 되도록, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따라 게이트 밀봉 스페이서(80) 및 게이트 스페이서(86)의 부분을 제거할 수도 있다. 평탄화 프로세스 후에, 더미 게이트(72), 게이트 밀봉 스페이서(80), 게이트 스페이서(86), 및 제1 ILD(88)의 상부 표면은 평평하게 된다. 따라서, 더미 게이트(72)의 상부 표면은 제1 ILD(88)를 통해 노출된다. 일부 실시형태에서, 마스크(74)가 남을 수 있으며, 이 경우 평탄화 프로세스는 마스크(74)의 상부 표면과 제1 ILD(88)의 상부 표면이 평평하게 한다.
도 13a 및 도 13b에서, 리세스(90)가 형성되도록, 에칭 단계에서 더미 게이트(72) 및 존재하는 경우의 마스크(74)가 제거된다. 리세스(90) 내의 더미 유전체 층(60)의 일부는 제거될 수도 있다. 일부 실시형태에서, 더미 게이트(72)만이 제거되고, 더미 유전체 층(60)이 남고 리세스(90)에 의해 노출된다. 일부 실시형태에서, 더미 유전체 층(60)은 다이(die)의 제1 영역(예컨대, 코어 로직 영역) 내의 리세스(90)로부터 제거되고 다이의 제2 영역(예컨대, 입력/출력 영역) 내의 리세스(90) 내에 남는다. 일부 실시형태에서, 더미 게이트(72)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예컨대, 에칭 프로세스는 제1 ILD(88) 또는 게이트 스페이서(86)의 에칭이 거의 또는 전혀없이, 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각 리세스(90)는 각각의 핀(52)의 채널 영역을 노출시키고 그리고/또는 채널 영역 위에 놓인다. 각 채널 영역(58)은 인접한 한쌍의 에피택셜 소스/드레인 영역(82) 사이에 배치된다. 제거 동안, 더미 유전체 층(60)은, 더미 게이트(72)가 에칭될 때, 에칭 스탑 층으로서 사용될 수 있다. 이어서, 더미 게이트(72)의 제거 후에, 더미 유전체 층(60)이 선택적으로 제거될 수 있다.
도 14a 및 도 14b에서, 게이트 유전체 층(92) 및 게이트 전극(94)이 교체 게이트(replacement gate)를 위해 형성된다. 도 14c는 도 14b의 영역(89)의 상세도를 도시한다. 게이트 유전체 층(92)은, 핀(52)의 상부 표면 및 측벽 위 그리고 게이트 밀봉 스페이서(80)/게이트 스페이서(86)의 측벽 위와 같은 위치에서, 리세스(90) 내에 성막된 하나 이상의 층이다. 게이트 유전체 층(92)은 또한, 제1 ILD(88)의 상부 표면 상에 형성될 수 있다. 일부 실시형태에서, 게이트 유전체 층(92)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이스 중의 하나 이상의 층과 같은 하나 이상의 유전체 층을 포함한다. 예컨대, 일부 실시형태에서, 게이트 유전체 층(92)은 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면 층 및 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납의 실리케이트, 및 이들의 조합과 같은 위에 놓인 하이 k 유전체 물질을 포함한다. 게이트 유전체 층(92)은 약 7.0보다 큰 k 값을 가진 유전체 층을 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 MBD(Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층(60)의 일부가 리세스(90) 내에 남는 실시형태에서, 게이트 유전체 층(92)은 더미 유전체 층(60)의 물질(예컨대, SiO2)을 포함한다.
게이트 전극(94)은 게이트 유전체 층(92) 위에 성막되고, 각각 리세스(90)의 나머지 부분을 충전시킨다. 게이트 전극(94)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 카바이드, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예컨대, 도 14b에 단일 층 게이트 전극(94)이 도시되어 있지만, 도 14c에 도시된 바와 같이, 게이트 전극(94)은 임의의 수의 라이너 층(94A), 임의의 수의 일함수 튜닝 층(94B), 및 충전 물질(94C)을 포함할 수 있다. 리세스(90)의 충전 후에, 게이트 유전체 층(92)의 초과 부분 - 이 초과 부분은 제1 ILD(88)의 상부 표면 위에 있음 - 및 게이트 전극(94)의 물질을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 따라서, 게이트 유전체 층(92) 및 게이트 전극(94)의 물질의 나머지 부분은 얻어지는 FinFET의 교체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체 층(92)은 집합적으로 “게이트 스택”으로서 지칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
N 타입 영역(50N) 및 p 타입 영역(50P) 내의 게이트 유전체 층들(92)의 형성은, 각 영역 내의 게이트 유전체 층들(92)이 동일 물질로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(94)의 형성은 각 영역 내의 게이트 전극들(94)이 동일 물질로 형성되도록 동시에 발생할 수 있다. 일부 실시형태에서, 게이트 유전체 층들(92)이 상이한 물질이 되도록, 각 영역 내의 게이트 유전체 층들(92)은 별개의 프로세스에 의해 형성될 수 있고, 그리고/또는 게이트 전극들(94)이 상이한 물질이 되도록, 각 영역 내의 게이트 전극들(94)은 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때, 적합한 영역을 마스킹하고 노출시키기 위해 다수의 마스킹 단계들이 사용될 수 있다.
도 15a 및 도 15b에서, 게이트 스택[게이트 유전체 층(92) 및 대응하는 게이트 전극(94)을 포함함] 위에 게이트 마스크(96)가 형성되고, 또한 게이트 스페이서(86)의 반대 편 부분(opposing portion)들 사이에 게이트 마스크가 배치될 수 있다. 일부 실시형태에서, 게이트 마스크(96)를 형성하는 것은, 게이트 스택 바로 위에 그리고 게이트 스페이서(86)의 반대 편 부분들 사이에 리세스가 형성되도록, 게이트 스택을 리세싱하는 것을 포함한다. 실리콘 질화물, 실리콘 산질화물 등의 유전체 물질의 하나 이상의 층을 포함하는 게이트 마스크(96)는, 리세스 내에 충전되고, 제1 ILD(88) 위로 연장되는 유전체 물질의 초과 부분을 제거하기 위한 평탄화 프로세스가 후속한다.
도 16a 및 16b에서, 그리고 도 15a의 구조를 더 자세히 살펴보면, 소스/드레인 콘택트(112)(아래의 도 19a-19b에서 완성된 형태로 볼 수 있음)는 일부 실시형태에 따라 제1 ILD(88) 및 CESL(87)을 통해 형성되고, 도 16b는 도 16a 내의 점선(111) 내의 영역의 확대도를 도시한 것이다. 일부 실시형태에서, 소스/드레인 콘택트(112)를 형성하는 프로세스는 소스/드레인 영역(82)을 노출시키기 위해 소스/드레인 콘택트(112)를 처음에 형성함으로써 개시될 수 있다. 일부 실시형태에서, 소스/드레인 콘택트 개구부(114)의 형성은 제1 ILD(88) 위에 하드 마스크(116)를 배치함으로써 개시될 수 있다. 하드 마스크(116)는, 실리콘 질화물, 실리콘 산화물, 이들의 조합 등의 하드 마스크 물질이 될 수 있고, 약 20 nm 내지 약 100 nm의 두께로 성막될 수 있다. 그러나, 임의의 적합한 물질, 임의의 적합한 두께가 사용될 수 있다.
하드 마스크(116)가 성막되면, 하드 마스크9116)는 패터닝될 수 있다. 실시형태에서, 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여 하드 마스크(116)가 패터닝될 수 있고, 이에 따라 감광성 물질이 배치, 노출, 및 현상되고, 이어서, 소스/드레인 콘택트 개구부(114)를 위한 원하는 패턴으로 하드 마스크(116)를 패터닝하기 위해, 이방성 에칭 프로세스 동안, 현상된 감광성 물질이 사용된다. 이어서, 예컨대 애싱 및/또는 스트리핑 프로세스를 사용하여 감광성 물질이 제거될 수 있다.
하드 마스크(116)가 패터닝된 후에, 제1 ILD(88)를 통해, 소스/드레인 콘택트 개구부(114)를 형성하기 위해 하드 마스크(116)가 사용될 수 있다. 실시형태에서, CESL(87)에 의해 에칭 프로세스가 중단될 때까지, 제1 ILD(88)의 물질을 에칭하기 위해, 제1 ILD(88)의 물질에 선택적인 에천트(etchant)에 의한 반응 이온 에칭 프로세스와 같은 이방성 에칭 프로세스를 사용하여 소스/드레인 콘택트 개구부(114)가 형성될 수 있다. 그러나, 임의의 적합한 프로세스가 사용될 수 있다.
CESL(87)이 노출되면, CESL(87)를 통해 펀칭하고(punch) 아래 놓인 소스/드레인 영역(82)을 노출시키기 위해 다른 에칭 프로세스가 수행될 수 있다. 실시형태에서, 소스/드레인 영역(82)이 노출될 때까지, CESL(87)의 물질을 에칭하기 위해 CESL(87)의 물질에 선택적인 에천트에 의한 반응 이온 에칭과 같은 다른 이방성 에칭 프로세스를 사용하여 펀치 스루(punch through)가 수행될 수 있다. 그러나, 임의의 적합한 프로세스가 사용될 수 있다.
CESL(87)를 통해 소스/드레인 콘택트 개구부(114)를 연장시키기 위한 펀치 스루 프로세스의 종료시에, 상이한 에칭 프로세스 및 상이한 에칭 프로세스 동안의 상이한 선택도로 인해, 소스/드레인 콘택트 개구부(114)는 다수의 폭을 가질 수 있다. 예컨대, 제1 ILD(88)를 통해 소스/드레인 콘택트 개구부(114)가 연장됨에 따라, 소스/드레인 콘택트 개구부(114)는 약 20 nm 내지 약 45 nm의 제1 폭(W1)을 가질 것이다. 또한, 소스/드레인 콘택트 개구부(114)는, 약 16 nm 내지 약 40 nm인 제2 폭(W2)과 같은, 제1 폭(W1)보다 작은, CESL(87)을 통한 제2 폭(W2)을 가질 수 있다. 그러나, 임의의 적합한 폭이 사용될 수 있다.
소스/드레인 콘택트 개구부(114)가 제1 ILD(88)를 통하는 것보다 CESL(87)을 통해 연장될 때 상이한(예를 들어, 더 작은) 폭을 갖는다는 점을 고려하면, CESL(87)은 제1 ILD(88)의 측벽을 넘어 연장되는 연장부(118)를 가질 수 있고, 이는 “돌출되고 남아있는 바닥 측벽 유전체 필름(protruding and remaining bottom side wall dielectric film)” 또는 “바닥 기초 유전체 필름(bottom footing dielectric film)”으로도 알려져 있을 수 있다. 일부 실시형태에서, CESL(87)의 연장부(118)는 약 4 nm 내지 약 8 nm의 제3 폭(W3)을 가질 수 있다. 그러나, 임의의 적합한 폭이 사용될 수 있다.
도 17a 내지 도 17c는, 후속 에칭 프로세스[예컨대, 도 18a 및 도 18b에 관하여 후술하는 후속 세정 프로세스(129)]가 연장부(118)를 제거하도록, CESL(87)의 에칭 선택도를 수정하는 것을 돕기 위해 사용될 수 있는 제1 주입 프로세스(122)를 도시한다. 일부 실시형태에서, NF3/NH3 (NSPE)와 HF/NH3 (HPP)의 혼합물을 적용하고 제거함으로써, 선택적 사전 세정(pre-clean)이 수행될 수 있다. 그러나, 임의의 적합한 세정 프로세스가 사용될 수 있다.
실시형태에서, 제1 주입 프로세스(122)는 CESL(87)의 연장부(118)로 제1 도펀트를 주입하기 위해 수행된다. 실시형태에서, 제1 도펀트는, 물질의 다른 특성을 현저히 수정하지 않고 CESL(87)의 연장부(118)의 물질을 손상시킬 도펀트가 될 수 있다. 따라서 실시형태에서, 제1 도펀트는 게르마늄, 붕소(B), 비소(As), 인(P), 이들의 조합 등이 될 수 있다. 그러나, 임의의 적합한 도펀트 또는 도펀트들의 조합이 사용될 수 있다.
실시형태에서, 제1 주입 프로세스(화살표(122)에 의해 도 17b에 표시됨)와 같은 프로세스를 사용하여 CESL(87)의 연장부(118)에 제1 도펀트가 주입될 수 있고, 이에 따라 원하는 제1 도펀트의 이온이 CESL(87)의 연장부(118)를 향해 가속 및 지향된다. 이온 주입 프로세스는 제1 투여 농도로 원하는 제1 도펀트의 이온을 가속하기 위해 가속기 시스템을 이용할 수 있다. 이와 같이, 사용되는 정확한 투여량 농도는 CESL(87)의 연장부(118) 및 사용된 제1 도펀트에 적어도 부분적으로 의존할 것이지만, 일 실시형태에서 가속기 시스템은 약 1 x 1013 atoms/cm2 내지 약 2 x 1014 atoms/cm2, 예컨대 약 8.5 x 1013 atoms/cm2의 투여 농도와 함께 약 500 eV 내지 약 10 keV(예컨대, 5.2 keV 또는 5.0 keV)의 에너지를 사용할 수 있다.
또한, 제1 도펀트는 소스/드레인 영역(201)에 수직으로 또는 예컨대CESL(87)의 연장부(118)에 수직으로부터 약 0° 내지 약 60°의 각도로 주입될 수 있고, 약 100 ℃ 내지 약 500 ℃의 온도로 주입될 수 있다. 또한, 실시형태에서, 제1 도펀트는 약 1E13 atom/cm2 내지 about 5E14 atom/cm2의 농도로 CESL(87)의 연장부(118) 내에 주입될 수 있다. 그러나, 임의의 적합한 파라미터가 사용될 수 있다.
제1 주입 프로세스(122)는 임의의 적합한 수의 주입에 의해 수행될 수 있다. 예컨대, 일 실시형태에서, 연장부들(118) 각각으로 제1 도펀트를 주입하기 위해 2개의 개별 주입이 수행되거나 2개 이상의 주입이 사용될 수 있다. 다른 실시형태에서, 단일 주입이 수행될 수 있으며, 예컨대 기판(50)이 단일 주입 동안 회전된다. 임의의 적합한 수의 주입이 사용될 수 있고, 이러한 모든 주입은 실시형태의 범위 내에 완전히 포함되는 것을 의도한다.
CESL(87)의 연장부(118)로 제1 도펀트를 주입함으로써, CESL(87)의 연장부(118)에 대해 발생한 손상은 후속 에칭 프로세스 동안의 에칭 속도를 증가시키는 것을 도울 것이다. 특히, 제1 주입 프로세스(122)에 의해 발생한 손상은 후속 에칭 용액이 CESL(87)의 표면에만 남아있는 대신 CESL(87) 내로 침투하게 한다. 이와 같이, 접촉 표면적이 더 크면, 에칭 용액은 제1 주입 프로세스(122)가 수행되지 않는 경우보다 더 빠른 속도로 CESL(87)의 물질을 제거할 것이다.
또한, 일부 실시형태에서 제1 주입 프로세스(122)는 비스듬히 수행되기 때문에, 제1 도펀트는 실제로 CESL(87)의 연장부(118)에 충돌하고 이어서 실제로 제1 ILD(88) 아래의 위치로 이동한다. 이와 같이, 제1 주입 프로세스(122)는 CESL(87)의 연장부(118) 내에 제1 주입 영역(124)을 생성할 것이며, 이는 약 4 nm 내지 약 8 nm의 제4 폭(W4)을 갖는 반면, 제1 주입 영역(124)은 약 1 nm 내지 약 3 nm의 제1 거리(D1)만큼 제1 ILD(88) 아래로 연장된다. 그러나, 임의의 적합한 폭과 거리가 사용될 수 있다.
그러나, CESL(87)의 연장부(118)로의 제1 도펀트의 간단한 주입에 더하여, 제1 주입 프로세스(122)는 제1 ILD(88)의 측벽으로 제1 도펀트를 추가적으로 주입할 것이다. 이와 같이, 제1 ILD(88)의 측벽을 따라 제2 주입 영역(127)이 형성될 수 있고, 제2 주입 영역(127)은 약 1 nm 내지 약 3 nm의 제5 폭(W5)을 가질 수 있으며, 약 1E20 atom/cm2 내지 약 1E21 atom/cm2의 제1 도펀트의 농도를 가질 수 있다. 그러나, 임의의 적합한 폭 및 임의의 적합한 농도가 사용될 수 있다.
제1 ILD(88)가 실리콘 산화물과 같은 산화물 물질인 실시형태에서, 제1 주입 프로세스(122)는 추가적으로 산화물 내의 일부 산소 원자가 제1 ILD(88)로부터 이탈되게(dislodged) 할 것이다. 일단 이탈되어 주변 대기에 존재하면, 산소 원자는 CESL(87)의 노출 된 부분과 반응하여 CESL(87)의 물질의 일부(예컨대, 실리콘 질화물)를 산화시킬 수 있다. 이러한 산화는 또한, 후속 프로세싱 동안 반응의 속도를 증가시킬 수 있다.
최종적으로, 제1 주입 프로세스(122) 동안, 제1 도펀트 중 일부는 소스/드레인 영역(82)에 간접적으로 주입될 수 있다. 예컨대, 제1 주입 프로세스(122)가 경사진 주입으로 수행되는 실시형태에서, 소스/드레인 영역(82)으로의 직접 주입이 없을 수 있지만, 주변 공기 내의 제1 도펀트의 일부가 예컨대 간접 주입 프로세스를 통해 소스/드레인 영역(82)으로 확산될 수 있다. 이와 같이, 소스/드레인 영역(82) 내에 위치된 제3 주입 영역(128)이 있을 수 있다. 그러나, 이것은 직접 주입이 아닌 간접 주입이므로, 제3 주입 영역(128)의 깊이 및 농도가 제1 주입 영역(124) 또는 제2 주입 영역(127) 중 하나의 깊이 및 농도보다 작다.
도 17c는 제2 주입 영역(126) 내의 게르마늄 농도를 예시하는 제2 차트뿐만 아니라 연장부(118) 내의 게르마늄 농도의 제1 차트와 함께, 제1 주입 프로세스(122)가 완료된 후에, CESL(87)의 연장부(118)를 도시하는 도 17b에서의 점선 박스(15)의 확대도를 도시한다. 도시된 바와 같이, CESL(87)의 연장부(118)의 상부 표면으로부터 게르마늄의 농도가 증가하는 게르마늄의 농도 그래디언트(concentration gradient)가 있도록, 제1 주입 프로세스(122)는 CESL(87)의 연장부(118)에 제1 도펀트를 주입한다. 그러나, 임의의 적합한 농도 그래디언트가 사용될 수 있다.
도 18a 및 도 18b는, 임의의 위에 남겨진 물질을 제거하고 충전을 위한 소스/드레인 콘택트 개구부(114)를 준비하기 위해, 제1 주입 프로세스(122) 후에 사용될 수 있는 세정 프로세스(도 18a 및 도 18b에서 129로 라벨링된 “X”로 표시됨)를 도시한다. 실시형태에서, 세정 프로세스(129)는 희석 불화수소산(dilute hydrofluoric acid), NH3, NF3, 이들의 조합 등의 습식 에칭 용액을 사용하는 습식 에칭 프로세스일 수 있다. 그러나, 임의의 적합한 에천트가 사용될 수 있다.
실시형태에서, 습식 에칭 용액은 제1 ILD(88) 및 CESL(87) 모두와 접촉하여 배치될 수 있다. 실시형태에서, 습식 에칭 용액은 딥 방법(dip method), 스프레이 온 방법(spray on method), 퍼들 방법(puddle method), 이들의 조합 등을 사용하여 배치될 수 있다. 에칭 프로세스 동안, 습식 에칭 용액은 약 0.5분 내지 약 5분의 시간 동안, 약 25 ℃ 내지 약 200 ℃의 온도에서 유지될 수 있다. 그러나, 임의의 적합한 조건이 사용될 수 있다.
세정 프로세스(129) 동안, 습식 에칭 용액은 우선적으로 제1 ILD(88)의 물질 위에 CESL(87)의 물질과 반응하여 에칭할 것이다. 또한, 제1 도펀트(예컨대, 게르마늄)의 주입으로 인한 손상으로 인해, 제1 주입 프로세스(122)가 수행되지 않은 경우에 존재하는 에칭 속도에 관한 3개의 속도보다 크게 증가되는 바와 같이, CESL(87)에 대한 세정 프로세스(129)의 에칭 속도도 증가할 것이다. 예컨대, CESL(87)이 실리콘 질화물이고 습식 에천트가 희석 불화수소산인 실시형태에서, 제1 주입 프로세스(122)의 사용은 (또한, 이방성 에칭 프로세스의 반응 속도에 현저한 영향을 주지않고) 이 반응 속도를 약 15.9 Å까지 증가시킬 수 있지만, 제1 주입 프로세스(122) 없는 에칭 속도는 약 5.5 Å가 될 수 있다.
이와 같이, 단순히 이전 에칭 프로세스로부터 남은 잔해(debris) 또는 임의의 물질을 제거하는 것 외에도, 세정 프로세스(129)는 CESL (87)의 물질을 제1 ILD(88) 아래로 추가적으로 리세싱할 것이다. 일부 실시형태에서, CESL(87)의 물질은 약 0.5 nm 내지 약 3 nm의 제2 거리(D2)로 리세싱될 수 있다. 따라서, 남아있는 CESL(87)의 전체 물질 양은 약 8.3 nm 내지 약 2.4 nm 또는 심지어 1.9 nm로 감소된다. 그러나, 임의의 적합한 거리가 사용될 수 있다.
추가적으로, 일부 실시형태에서 제1 주입 영역(124)이 완전히 제거될 수 있지만, 이것은 예시를 위한 것이며 제한하려는 의도가 아니다. 특히, 다른 실시형태들에서, 제1 주입 영역(124)의 일부는 세정 프로세스(129)가 완료된 후에 남아 있을 수 있다. 이러한 실시형태에서, CESL(87) 내의 제1 주입 영역(124)의 나머지 부분은 약 3 x 1020 ions/cm2 내지 약 5 x 1020 ions/cm2의 게르마늄 농도를 가질 수 있다. 그러나, 임의의 적합한 농도가 사용될 수 있다.
도 18c는 희석 불화수소산이 세정 프로세스(129) 동안 이용되고 CESL(87)의 물질이 실리콘 질화물인 경우, CESL(87)의 물질과 습식 에칭 용액 사이의 하나의 가능한 화학 반응 메카니즘을 도시한다. 본 실시형태에서, 불소 원자 및 수소 원자가 실리콘 질화물 내의 질소 원자 중 하나를 공격하고 제거하는 초기 양성자화 단계와 같은 제1 반응 단계(141)가 있다. 질소 원자 중 하나가 제거되면, 단분자, 치환, 구핵 반응(nucleophilic reaction)(예컨대, SN1 반응)과 같은 제2 반응(143)이 발생하여, 불소 원자가 이전에 제거된 질소 원자를 대체한다. 제3 반응 단계(145)에서 또 다른 양성자화 반응이 발생하고, 제4 반응 단계(147)에서 이분자, 치환, 구핵 반응(예컨대, SN2 반응)이 발생하여 실리콘 질화물이 제거된다.
도 18d는 제1 ILD(88)의 물질과 습식 에칭 용액(예컨대, 희석 불화수소산) 사이의 하나의 가능한 화학 반응 메카니즘을 도시한다. 본 실시형태에서, 프리 론 전자 쌍(free lone pair of electron)을 갖는 실리콘 산화물은 이합체 형태(dimer form)의 불화수소산(예컨대, FHF)과 반응하고, 반면, 프리 론 전자 쌍을 갖지 않는 양성자화 형태의 실리콘 질화물은 이합체 형태의 불화수소산과 반응하지 않을 것이다. 따라서, 제1 ILD(88)의 물질은 CESL(87)의 물질보다 느린 속도로 반응할 것이다.
세정 프로세스(129)의 습식 에칭 전에 제1 주입 프로세스(122)를 수행함으로써, 제1 주입 프로세스(122)에 의해 초래되는 손상은 세정 프로세스(129) 동안 에칭 효율을 증가시키는 것을 돕는다. 특히, 물질의 손상은 에칭 화학 물질이 에칭되는 물질에 침입하여 에천트와 접촉하는 표면적을 증가시키게 한다. 이와 같이, 세정 프로세스(129)는 여분의 잔해를 제거하는 데 사용될 수 있을뿐만 아니라 후속 단계의 준비에서 개구부를 확장하기 위해 사용될 수도 있다.
도 19a 및 도 19b는 실리사이드 영역(133)의 형성 및 도전성 물질로 개구부를 충전하는 것을 도시하고, 도 19b는 도 19a의 점선(111)의 확대도를 도시한다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)의 노출 부분 위에, 티타늄, 니켈, 코발트, 탄탈륨, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 그 합금과 같은 실리사이드 또는 게르마나이드(germanide) 영역을 형성하기 위해, 아래 놓인 에피택셜 소스/드레인 영역(82)(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄)의 반도체 물질과 반응할 수 있는 금속(미도시)을 우선 성막하고, 이어서 실리사이드 영역(133)을 형성하기 위한 열적 어닐링 프로세스를 수행함으로써, 실리사이드 영역(133)이 형성된다. 성막된 금속의 미반응 부분은 예컨대 에칭 프로세스에 의해 제거된다. 실리사이드 영역(133)은 실리사이드 영역으로 지칭되지만, 실리사이드 영역(133)은 또한 게르마나이드 영역 또는 실리콘 게르 마나이드 영역(예컨대, 실리사이드 및 게르마나이드를 포함하는 영역) 일 수 있다.
특정 실시형태에서, 실리사이드 영역(133)은 티타늄 실리사이드를 포함한다. 또한, 제1 주입 프로세스(122)가 5.2 keV의 전력에서 수행되고, 소스/드레인 콘택트 개구부(114)가 약 42.94 nm의 폭을 갖는 실시형태에서, 티타늄 실리사이드는 약 3.9 nm 내지 약 5.4 nm, 예컨대 약 4.8 nm의 두께를 갖도록 형성될 수 있다. 또한, 제1 주입 프로세스(122)가 5.0 keV의 전력에서 수행되고, 소스/드레인 콘택트 개구부(114)가 약 40.22 nm의 폭을 갖는 실시형태에서, 티타늄 실리사이드는 약 3.8 nm 내지 약 6.7 nm, 예컨대 약 5.3 nm의 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
그러나 추가적으로, 제1 ILD(88) 아래에 위치된 소스/드레인 영역(82)의 추가 부분을 노출시키기 위해 CESL(87)이 리세싱되기 때문에, 실리사이드 영역(133)이 소스/드레인 영역(82)과 제1 ILD(88) 사이에 추가적으로 형성되도록, 실리사이드 영역(133)이 약 43.2 nm(약 5.2 keV의 전력에서) 또는 43.1 nm(약 5.0 keV의 전력에서)와 같은 증가된 폭을 갖는다. 예컨대 일부 실시형태에서, 실리사이드 영역(133)은 제1 ILD(88) 아래로 제2 거리(D2)만큼 연장될 수 있고 제1 ILD(88)의 제2 주입 영역(126) 아래에 있을 수도 있고, CESL(87)과 실리사이드 영역(133) 사이의 계면은 제1 ILD(88)의 제2 주입 영역(126) 아래로부터 소스/드레인 영역(82)으로 수직으로 연장될 수 있다. 그러나, 임의의 적합한 거리 및 배치가 사용될 수 있다.
CESL(87)를 리세싱하고 제1 ILD(88) 아래에 실리사이드 영역(133)을 형성함으로써, 실리사이드 영역(133)은 CESL(87)이 리세싱되지 않은 경우보다 더 큰 폭을 가질 것이다. 또한, 실리사이드 영역(133)의 폭을 증가시킴으로써, 실리사이드 영역(133)과 아래 놓인 소스/드레인 영역(82) 사이의 계면도 증가된다. 따라서, 실리사이드 영역(133)과 소스/드레인 영역(82) 사이의 전체 접촉 면적은 세정 프로세스(129)를 통해 확장될 수 있고, 디바이스의 기생 저항(Rp) 성능을 향상시킬 수 있다.
실리사이드 영역(133)이 형성되면, 소스/드레인 콘택트 개구부(144)가 라이너(미도시) 및 도전성 물질로 충전된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등이 될 수 있다. 제1 ILD(88)의 표면으로부터 초과 물질을 제거하기 위해 CMP 등의 평탄화 프로세스가 수행될 수 있다. 소스/드레인 콘택트(112)가 실리사이드 영역(133)의 폭보다 작은 폭을 갖도록, 남은 라이너 및 도전성 물질은 제1 개구부(114)의 형상으로 개구부 내에 소스/드레인 콘택트(112)를 형성한다.
도 20a 및 도 20b는 제1 ILD(88) 위에 성막된 제2 ILD(108)의 형성을 도시한다. 일부 실시형태에서, 제2 ILD(108)는 유동가능 CVD 방법에 의해 형성되는 유동 가능 필름이다. 일부 실시형태에서, 제2 ILD(108)는, PSG, BSG, BPSG, USG 등의 유전체 물질로 형성되고, CVD 및 PECVD 등의 임의의 적합한 방법에 의해 성막될 수 있다.
도 20a 및 도 20b는 추가적으로 일부 실시형태에 따른 제2 ILD(108)를 통해 형성된 제2 소스/드레인 콘택트(113) 및 게이트 콘택트(110)의 형성을 도시한다. 소스/드레인 콘택트(113)를 위한 개구부가 제2 ILD(108)를 통해 형성되고, 게이트 콘택트(110)를 위한 개구부가 제2 ILD(108) 및 게이트 마스크(96)를 통해 형성된다. 적용 가능한 포토리소그래피 및 에칭 기술을 사용하여 개구부가 형성될 수 있다. 확산 장벽 층, 접착 층 등의 라이너(미도시) 및 도전성 물질이 개구부 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등이 될 수 있다. 제2 ILD(108)의 표면으로부터 초과 물질을 제거하기 위해 CMP 등의 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 도전성 물질은 개구부 내에 제2 소스/드레인 콘택트(113) 및 게이트 콘택트(110)를 형성한다. 제2 소스/드레인 콘택트(113) 및 게이트 콘택트(110)는 상이한 프로세스에서 형성될 수 있고, 또는 동일 프로세스에서 형성될 수 있다. 동일 단면에 형성되는 것으로 도시되었지만, 제2 소스/드레인 콘택트(113) 및 게이트 콘택트(110) 각각은 콘택트의 단락을 회피할 수 있는 상이한 단면에 형성될 수 있다.
세정 프로세스(129) 전에 CESL(87)의 물질을 손상시키기 위해 주입 프로세스를 사용함으로써, CESL(87)의 물질의 일부는 추가 마스킹 또는 에칭 프로세스 없이 세정 프로세스(129) 동안 제거될 수 있다. 이와 같이, CESL(87)의 물질은 제1 ILD(88)의 측벽 아래에서도 리세싱될 수 있어서, 실리사이드 영역(133)의 후속 형성이 달리 가능한 것보다 더 큰 폭으로 만들어 질 수 있다. 따라서, 계면이 증가되면 저항이 낮아져서 디바이스의 성능이 향상될 수 있다.
개시된 FinFET 실시형태는 또한 나노구조체(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)와 같은 나노구조체 디바이스에 적용될 수 있다. NSFET 실시형태에서, 핀은 희생 층 및 채널 층의 교번 층의 스택을 패터닝함으로써 형성된 나노구조체에 의해 교체된다. 더미 게이트 스택 및 소스/드레인 영역은 상기 실시형태와 마찬가지 방식으로 형성된다. 더미 게이트 스택이 제거된 후에, 희생 층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 교체 게이트 구조체는 상기 실시형태와 마찬가지 방식으로 형성되고, 교체 게이트 구조체는 희생 층을 제거함으로써 남은 개구부를 부분적으로 또는 완전히 충전시킬 수 있고, 교체 게이트 구조체는 NSFET 디바이스의 채널 영역 내의 채널 층을 부분적으로 또는 완전히 둘러쌀 수 있다. 소스/드레인 영역 및 교체 게이트 구조체에 대한 콘택트부 및 ILD는 상기 실시형태와 마찬가지 방식으로 형성될 수 있다. 나노구조체 디바이스는, 전체가 참조에 의해 여기에 포함된 미국 특허 출원 공개 No. 2016/0365414에 개시된 바와 같이 형성될 수 있다.
실시형태에서, 반도체 디바이스 제조 방법은, 반도체 핀 내에 적어도 부분적으로 위치되는 소스/드레인 영역을 제1 유전체 층 및 제2 유전체 층을 통해 노출시키는 단계; 상기 제2 유전체 층에 도펀트를 주입하는 단계; 상기 도펀트를 주입한 후에, 상기 제1 유전체 층 아래의 상기 제2 유전체 층을 리세싱하는 단계; 및 상기 소스/드레인 영역 상에 실리사이드 영역을 형성하는 단계 - 상기 실리사이드 영역을 형성한 후에, 상기 실리사이드 영역은 상기 반도체 핀에 수직인 방향으로 상기 소스/드레인 영역과 상기 제1 유전체 층 사이에 위치됨 - 를 포함한다. 실시형태에서, 상기 제2 유전체 층을 리세싱하는 단계는 습식 에칭 프로세스를 사용하여 수행된다. 실시형태에서, 상기 습식 에칭 프로세스는 불화수소산을 사용한다. 실시형태에서, 상기 제2 유전체 층에 도펀트를 주입하는 단계는 또한 상기 제1 유전체 층에 도펀트를 주입한다. 실시형태에서, 상기 도펀트를 주입하는 단계는 경사 주입으로서 수행된다. 실시형태에서, 상기 도펀트를 주입하는 단계는 게르마늄을 주입한다. 실시형태에서, 상기 제2 유전체 층에 도펀트를 주입하기 전에, 제2 유전체 층은 상기 제1 유전체 층으로부터 연장된다.
다른 실시형태에서, 반도체 디바이스 제조 방법은, 제1 개구부를 형성하기 위해 제1 유전체 물질을 에칭하는 단계; 제2 유전체 물질을 관통해 상기 제1 개구부를 연장시키기 위해 상기 제2 유전체 물질을 에칭하는 단계 - 상기 제1 개구부는 상기 제1 유전체 물질을 관통하는 제1 폭 및 상기 제2 유전체 물질을 관통하는 상기 제1 폭 보다 작은 제2 폭을 가짐 - ; 리세스를 형성하기 위해 상기 제1 유전체 물질의 측벽으로부터 상기 제2 유전체 물질을 리세싱하는 단계; 상기 리세스 내에 그리고 상기 제1 개구부 내에 실리사이드를 형성하는 단계; 및 상기 제1 개구부의 나머지를 도전성 물질로 충전하는 단계를 포함한다. 실시형태에서, 상기 제2 유전체 물질을 리세싱하는 단계는 상기 제2 유전체 물질에 제1 도펀트를 주입하는 단계를 포함한다. 실시형태에서, 상기 제1 도펀트는 게르마늄을 포함한다. 실시형태에서, 상기 제2 유전체 물질을 리세싱하는 단계는 상기 제1 도펀트를 주입한 후에, 상기 제2 유전체 물질에 습식 에천트를 적용하는 단계를 더 포함한다. 실시형태에서, 상기 습식 에천트는 불화수소산을 포함한다. 실시형태에서, 상기 제1 도펀트를 주입하는 단계는 또한 상기 제1 유전체 물질에 상기 제1 도펀트를 주입한다. 실시형태에서, 상기 제1 도펀트를 주입하는 단계를 경사 주입으로 수행된다.
또 다른 실시형태에서, 반도체 디바이스는, 반도체 핀 내에 위치된 소스/드레인 영역; 상기 반도체 핀 위의 제1 유전체 물질; 상기 제1 유전체 물질과 상기 반도체 핀 사이에 위치된 콘택트 에칭 스탑 층; 및 상기 소스/드레인 영역 위의 실리사이드 영역과 물리적으로 접촉하도록 상기 제1 유전체 물질을 관통하여 연장되는 도전성 콘택트를 포함하고, 상기 실리사이드 영역은 제1 폭을 갖고, 상기 도전성 콘택트는 상기 제1 폭보다 작은 상기 실리사이드 영역에 인접한 제2 폭을 갖는다. 실시형태에서, 상기 제1 유전체 물질은 상기 도전성 콘택트에 인접한 상기 제1 유전체 물질의 측벽을 따라 위치된 제1 주입 영역을 갖는다. 실시형태에서, 콘택트 에칭 스탑 층은 상기 콘택트 에칭 스탑 층의 측벽을 따라 위치된 제2 주입 영역을 갖는다. 실시형태에서, 상기 반도체 디바이스는, 상기 소스/드레인 영역 내에 위치된 제3 주입 영역을 더 포함하고, 상기 제3 주입 영역, 상기 제2 주입 영역, 및 상기 제1 주입 영역은 동일한 도펀트를 포함한다. 실시형태에서, 상기 실리사이드 영역은 약 0.5 nm 내지 약 3 nm의 거리만큼 상기 제1 유전체 물질 아래로 연장된다. 실시형태에서, 상기 제2 폭은 약 20 nm 내지 약 45 nm이다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
[실시예 1]
반도체 디바이스 제조 방법으로서,
반도체 핀 내에 적어도 부분적으로 위치되는 소스/드레인 영역을 제1 유전체 층 및 제2 유전체 층을 통해 노출시키는 단계;
상기 제2 유전체 층에 도펀트를 주입하는 단계;
상기 도펀트를 주입한 후에, 상기 제1 유전체 층 아래에 상기 제2 유전체 층을 리세싱하는 단계; 및
상기 소스/드레인 영역 상에 실리사이드 영역을 형성하는 단계 - 상기 실리사이드 영역을 형성한 후에, 상기 실리사이드 영역은 상기 반도체 핀에 수직인 방향으로 상기 소스/드레인 영역과 상기 제1 유전체 층 사이에 위치됨 -
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 제2 유전체 층을 리세싱하는 단계는 습식 에칭 프로세스를 사용하여 수행되는 것인, 방법.
[실시예 3]
실시예 2에 있어서,
상기 습식 에칭 프로세스는 불화수소산을 사용하는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 제2 유전체 층에 도펀트를 주입하는 단계는 또한 상기 제1 유전체 층에 도펀트를 주입하는 것인, 방법.
[실시예 5]
실시예 1에 있어서,
상기 도펀트를 주입하는 단계는 경사 주입으로서 수행되는 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 도펀트를 주입하는 단계는 게르마늄을 주입하는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 제2 유전체 층은 상기 제1 유전체 층의 측벽으로부터 돌출된 연장부를 갖는 것인, 방법.
[실시예 8]
반도체 디바이스 제조 방법으로서,
제1 개구부를 형성하기 위해 제1 유전체 물질을 에칭하는 단계;
제2 유전체 물질을 관통해 상기 제1 개구부를 연장시키기 위해 상기 제2 유전체 물질을 에칭하는 단계 - 상기 제1 개구부는 상기 제1 유전체 물질을 관통하는 제1 폭 및 상기 제2 유전체 물질을 관통하는 상기 제1 폭 보다 작은 제2 폭을 가짐 - ;
리세스를 형성하기 위해 상기 제1 유전체 물질의 측벽으로부터 상기 제2 유전체 물질을 리세싱하는 단계;
상기 리세스 내에 그리고 상기 제1 개구부 내에 실리사이드를 형성하는 단계; 및
상기 제1 개구부의 나머지를 도전성 물질로 충전하는 단계
를 포함하는, 방법.
[실시예 9]
실시예 8에 있어서,
상기 제2 유전체 물질을 리세싱하는 단계는 상기 제2 유전체 물질에 제1 도펀트를 주입하는 단계를 포함하는 것인, 방법.
[실시예 10]
실시예 9에 있어서,
상기 제1 도펀트는 게르마늄을 포함하는 것인, 방법.
[실시예 11]
실시예 10에 있어서,
상기 제2 유전체 물질을 리세싱하는 단계는 상기 제1 도펀트를 주입한 후에, 상기 제2 유전체 물질에 습식 에천트를 적용하는 단계를 더 포함하는 것인, 방법.
[실시예 12]
실시예 11에 있어서,
상기 습식 에천트는 불화수소산을 포함하는 것인, 방법.
[실시예 13]
실시예 9에 있어서,
상기 제1 도펀트를 주입하는 단계는 또한 상기 제1 유전체 물질에 상기 제1 도펀트를 주입하는 것인, 방법.
[실시예 14]
실시예 9에 있어서,
상기 제1 도펀트를 주입하는 단계를 경사 주입으로 수행되는 것인, 방법.
[실시예 15]
반도체 디바이스로서,
반도체 핀 내에 위치된 소스/드레인 영역;
상기 반도체 핀 위의 제1 유전체 물질;
상기 제1 유전체 물질과 상기 반도체 핀 사이에 위치된 콘택트 에칭 스탑 층; 및
상기 소스/드레인 영역 위의 실리사이드 영역과 물리적으로 접촉하도록 상기 제1 유전체 물질을 관통하여 연장되는 도전성 콘택트
를 포함하고,
상기 실리사이드 영역은 제1 폭을 갖고, 상기 도전성 콘택트는 상기 제1 폭보다 작은 상기 실리사이드 영역에 인접한 제2 폭을 갖는 것인, 반도체 디바이스.
[실시예 16]
실시예 15에 있어서,
상기 제1 유전체 물질은 상기 도전성 콘택트에 인접한 상기 제1 유전체 물질의 측벽을 따라 위치된 제1 주입 영역을 갖는 것인, 반도체 디바이스.
[실시예 17]
실시예 15에 있어서,
상기 콘택트 에칭 스탑 층은 상기 콘택트 에칭 스탑 층의 측벽을 따라 위치된 제2 주입 영역을 갖는 것인, 반도체 디바이스.
[실시예 18]
실시예 17에 있어서,
상기 소스/드레인 영역 내에 위치된 제3 주입 영역을 더 포함하고, 상기 제3 주입 영역, 상기 제2 주입 영역, 및 상기 제1 주입 영역은 동일한 도펀트를 포함하는 것인, 반도체 디바이스.
[실시예 19]
실시예 15에 있어서,
상기 실리사이드 영역은 약 0.5 nm 내지 약 3 nm의 거리만큼 상기 제1 유전체 물질 아래로 연장되는 것인, 반도체 디바이스.
[실시예 20]
실시예 15에 있어서,
상기 제2 폭은 약 20 nm 내지 약 45 nm인 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스 제조 방법으로서,
    반도체 핀 내에 적어도 부분적으로 위치되는 소스/드레인 영역을 제1 유전체 층 및 제2 유전체 층을 통해 노출시키는 단계;
    상기 제2 유전체 층에 도펀트를 주입하는 단계;
    상기 도펀트를 주입한 후에, 상기 제1 유전체 층 아래에 상기 제2 유전체 층을 리세싱하는 단계; 및
    상기 소스/드레인 영역 상에 실리사이드 영역을 형성하는 단계 - 상기 실리사이드 영역을 형성한 후에, 상기 실리사이드 영역은 상기 반도체 핀에 수직인 방향으로 상기 소스/드레인 영역과 상기 제1 유전체 층 사이에 위치됨 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제2 유전체 층을 리세싱하는 단계는 습식 에칭 프로세스를 사용하여 수행되는 것인, 방법.
  3. 제2항에 있어서,
    상기 습식 에칭 프로세스는 불화수소산을 사용하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제2 유전체 층에 도펀트를 주입하는 단계는 또한 상기 제1 유전체 층에 도펀트를 주입하는 것인, 방법.
  5. 제1항에 있어서,
    상기 도펀트를 주입하는 단계는 경사 주입(tilt implant)으로서 수행되는 것인, 방법.
  6. 제1항에 있어서,
    상기 도펀트를 주입하는 단계는 게르마늄을 주입하는 것인, 방법.
  7. 제1항에 있어서,
    상기 소스/드레인 영역을 상기 제1 유전체 층 및 상기 제2 유전체 층을 통해 노출시키는 단계는, 상기 제2 유전체 층이 상기 제1 유전체 층의 측벽으로부터 돌출된 연장부를 갖도록 상기 제1 유전체 층 및 상기 제2 유전체 층을 에칭하는 단계를 포함하는 것인, 방법.
  8. 반도체 디바이스 제조 방법으로서,
    제1 개구부를 형성하기 위해 제1 유전체 물질을 에칭하는 단계;
    제2 유전체 물질을 관통해 상기 제1 개구부를 연장시키기 위해 상기 제2 유전체 물질을 에칭하는 단계 - 상기 제1 개구부는 상기 제1 유전체 물질을 관통하는 제1 폭 및 상기 제2 유전체 물질을 관통하는 상기 제1 폭 보다 작은 제2 폭을 가짐 - ;
    리세스를 형성하기 위해 상기 제1 유전체 물질의 측벽으로부터 상기 제2 유전체 물질을 리세싱하는 단계;
    상기 리세스 내에 그리고 상기 제1 개구부 내에 실리사이드를 형성하는 단계; 및
    상기 제1 개구부의 나머지를 도전성 물질로 충전하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 제2 유전체 물질을 리세싱하는 단계는 상기 제2 유전체 물질에 제1 도펀트를 주입하는 단계를 포함하는 것인, 방법.
  10. 반도체 디바이스로서,
    반도체 핀 내에 위치된 소스/드레인 영역;
    상기 반도체 핀 위의 제1 유전체 물질;
    상기 제1 유전체 물질과 상기 반도체 핀 사이에 위치된 콘택트 에칭 스탑 층; 및
    상기 소스/드레인 영역 위의 실리사이드 영역과 물리적으로 접촉하도록 상기 제1 유전체 물질을 관통하여 연장되는 도전성 콘택트
    를 포함하고,
    상기 실리사이드 영역은 제1 폭을 갖고, 상기 도전성 콘택트는 상기 제1 폭보다 작은 상기 실리사이드 영역에 인접한 제2 폭을 갖고, 상기 제1 유전체 물질은 상기 도전성 콘택트에 인접한 상기 제1 유전체 물질의 측벽을 따라 위치된 제1 주입 영역을 갖는 것인, 반도체 디바이스.
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