CN115172441A - 一种空气内侧墙纳米片环栅晶体管及其制造方法 - Google Patents
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Abstract
本发明涉及一种具有空气内侧墙的GAAFET器件及其制备方法，本发明在环栅晶体管的制造中采用非晶硅(或多晶硅)临时侧墙与非晶硅(或多晶硅)临时侧墙去除工艺，并利用纳米片沟道释放和原子层淀积(ALD)/CVD/PVD工艺形成纳米片环栅晶体管的空气内侧墙结构。空气内侧墙可有效降低侧墙材料的介电常数，从而降低器件的源漏寄生电容。具有空气内侧墙结构，且兼容主流FinFET制备工艺的纳米片环栅晶体管及其制造方法有利于进一步提升晶体管应用优势。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种空气内侧墙纳米片环栅晶体管及其制造方法。
背景技术
随着晶体管特征尺寸的不断微缩，传统的MOSFET器件经历了由平面结构到三维结构的转变，在提升器件性能的同时降低短沟道效应带来的影响。目前主流的三维晶体管是FinFET。但是FinFET在5nm以下技术代面临着巨大的挑战，而在最新发布的InternationalRoadmap for Devices and Systems(IRDS)中，纳米片环栅晶体管(Nanosheet-GAAFET)是3nm节点之后可以有效替代FinFET的关键器件，并且可以显著抑制短沟效应，提升器件的电流驱动性能。
目前，堆叠纳米片GAAFET的研究受到了学术界和产业界的广泛关注。不断更新的制备流程和关键工艺，以及优化后的器件结构均是新型CMOS器件的热门领域。
堆叠纳米片GAAFET是在FinFET和Nanowire-FET的基础上发展而来的一种具有环栅结构和水平纳米片(NS)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比FinFET器件结构更好的栅控能力，可以有效抑制器件的短沟道效应；在电流驱动方面，堆叠纳米片GAAFET灵活的纳米片宽度设计和水平方向的垂直堆叠设计均可显著增强器件的电流驱动性能。
然而，纳米片环栅晶体管的制备过程中仍面临着复杂的内侧墙制备工艺，包括源漏刻蚀、SiGe牺牲层源漏端精确释放、侧墙介质填充与刻蚀工艺等。因此，传统内侧墙工艺对源漏端SiGe牺牲层释放、侧墙介质填充与刻蚀工艺要求高。而且，内侧墙材料的介电常数越低，器件源漏的寄生电容越小。所以，GAAFET内侧墙工艺要求更小介电常数的材料，例如空气材料，但传统内侧墙工艺难以形成空气内侧墙结构。
发明内容
针对上述技术问题，本发明提出了一种具有空气内侧墙的GAAFET器件及其制备方法。
本发明采用了如下技术方案：
一种具有空气内侧墙的GAAFET器件，包括：
衬底；
纳米片堆栈部，其设置在所述衬底上；其中，所述纳米片堆栈部包括：多个纳米片形成的叠层，所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；
环绕式栅极，其环绕于所述纳米片堆栈部周围；
源漏区，由上述纳米片的两端重掺杂后形成，源漏区与环绕式栅极之间设置有空气内侧墙。
本发明还公开了一种具有空气内侧墙的GAAFET器件的制备方法，包括如下步骤：
提供衬底；
在所述衬底上外延生长多个由第一半导体/第二半导体交替层叠的超晶格叠层；
刻蚀所述超晶格叠层，形成多个鳍片；
在所述鳍片上沉积假栅，在所述假栅上沉积ONO层；
刻蚀所述ONO层和假栅至衬底上表面，使得所述ONO层和假栅沿着鳍片方向形成多个周期性掩膜；
在周期性掩膜外侧沉积第一侧墙，并对鳍片两端进行轻掺杂；
在所述第一侧墙的外侧，再次沉积临时侧墙，并对鳍片两端进行重掺杂，形成源漏区；
去掉临时侧墙，在鳍片的每层的第一半导体片上形成两个空气内侧墙空腔；
在临时侧墙的空隙和空气内侧墙空腔中沉积隔离材料，空气内侧墙空腔的隔离材料形成空心状空气内侧墙；
刻蚀掉两个空气内侧墙之间的第一半导体片，实现第二半导体纳米片的沟道释放，其中所述纳米片形成的叠层构成为多个导电沟道；
形成环绕式栅极，环绕于纳米片堆栈部周围。
本发明的技术方案在环栅晶体管的制造中采用非晶硅(或多晶硅)临时侧墙与非晶硅(或多晶硅)临时侧墙去除工艺，并利用纳米片沟道释放和原子层淀积(ALD)/CVD/PVD工艺形成纳米片环栅晶体管的空气内侧墙结构。空气内侧墙可有效降低侧墙材料介电常数，从而降低器件的源漏寄生电容。具有空气内侧墙结构，且兼容主流FinFET制备工艺的纳米片环栅晶体管及其制造方法有利于进一步提升晶体管应用优势。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为本发明在衬底上生长超晶格叠层示意图。
图2为本发明在超晶格叠层上形成第一侧墙示意图。
图3为本发明刻蚀超晶格叠层形成鳍片示意图。
图4为本发明去除第一侧墙、形成浅槽隔离区沿垂直鳍线方向的纵向剖面示意图。
图5为本发明在鳍片上形成假栅沿垂直鳍线方向的纵向剖面示意图。
图6为本发明在器件中定义的X-X、Y-Y方向。
图7为本发明刻蚀假栅叠层的示意图。
图8为本发明形成第一侧墙、临时侧墙的示意图。
图9为本发明沉积隔离层沿着Y-Y、X-X线的剖面示意图。
图10为本发明去掉临时侧墙、形成空气内侧墙空腔的示意图。
图11为本发明形成空气内侧墙沿着Y-Y、X-X线的剖面示意图。
图12为本发明进行纳米片导电沟道释放沿着Y-Y、X-X线的剖面示意图。
图13为本发明沉积IL层、高K介质层沿着Y-Y、X-X线的剖面示意图。
图14为本发明沉积金属栅极沿着Y-Y、X-X线的剖面示意图。
图15为本发明形成介质CMP层的沿着Y-Y、X-X线的剖面示意图。
图16为本发明形成接触孔光刻与刻蚀并最终形成的具有空气内侧墙的GAAFET器件的剖面示意图。
具体实施方式
以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在本实施例中，提供一种具有空气内侧墙的GAAFET器件。结合图1-16为本发明的FET器件的制备工艺示意图，制备FET器件工艺包括：
如图1所述，提供衬底101，可为体硅(bulk silicon)。
衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分，当采用体硅衬底，在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对P型FET，上述高掺杂阱区为N阱，注入的杂质为n型杂质离子，比如磷(P)离子；其中对N型FET，上述高掺杂阱区为P阱，注入的杂质为p型杂质离子，比如硼(B)离子。超晶格叠层外延过程中分别调控SiGe厚度和Si厚度，并调控Ge含量形成多组分的SiGe导电沟道。
去除体硅衬底表面的二氧化硅(SiO2)，并在体硅衬底上外延生长出多个周期的第一半导体201’/第二半导体202’的超晶格结构的叠层；超晶格结构中的第一半导体201’厚度可以设置为3-100nm，第二半导体202’厚度可以设置为1-50nm，最终生产出的厚度会直接决定纳米片沟道的高度以及静电性能。其中，上述第一半导体201’/第二半导体202’超晶格可以为Si/SiGe叠层、SiGe/Si叠层、SiGe/Ge叠层、Ge/SiGe叠层、Si/Ge叠层或Ge/Si叠层。
如图2所述，采用自对准的侧墙转移(SIT)工艺形成纳米尺度第一侧墙301器件，第一侧墙301为氮化硅(SiNX),具体形成过程为：在超晶格叠层上覆盖一层牺牲层302，牺牲层具体可为多晶硅(PolySi，p-si)或非晶硅(a-si)，刻蚀掉部分牺牲层，积淀氮化硅(SiNx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层，使其仅保留在超晶格叠层上多道周期性氮化硅(SiNx)第一侧墙(spacers)301，所述氮化硅(SiNx)第一侧墙301在光刻中起到硬掩膜(Hard Mask)的作用。
通过刻蚀工艺把外延生长的超晶格叠层做成多个周期分布的鳍片。以第一侧墙301为掩膜进行刻蚀，形成带有超晶格叠层结构的鳍片。所述鳍片上部为超晶格叠层形成的导电沟道区，下部为衬底，形成如图3所示的鳍片。该鳍片不仅包括超晶格叠层结构，还包括深入到衬底的单晶硅结构。所述刻蚀工艺为干法刻蚀工艺，在一个实施例中可采用反应离子刻蚀(RIE)。鳍片将用以形成一或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。尽管图3示出了一个鳍片，应能理解可使用任何合适数量与形态的鳍片。鳍片的高度大约10nm-400nm，宽度大约为1-100nm。
如图4所示，在相邻的两个鳍片之间形成浅槽隔离(shallow trench isolation,STI)区103。首先进行介电绝缘材料沉积，然后进行平坦化，例如用CMP工艺，然后进行介电绝缘材料选择性回刻，露出三维的鳍片结构，由此邻近于鳍片以形成浅沟槽隔离区103。浅沟槽隔离区103其上表面一般和鳍片中超晶格叠层结构与衬底单晶硅的界面齐平，也可高于或低于该界面水平线。浅沟槽隔离区103可由合适的介电材料所形成，如二氧化硅(SiO2)、氮化硅(SiNx)等。浅沟槽隔离区103的作用是隔开相邻鳍片上的晶体管。浅沟槽隔离区103区使得超晶格叠层的最底层的第一半导体层201’露出。
如图5所示，在露出的鳍片上、与鳍线相垂直的方向(即Y-Y方向)上形成假栅叠层(dummy gate)。假栅叠层为多层结构，包括栅绝缘介质(未示出)、假栅层106和ONO层108。可采用热氧化、化学气相沉积、溅射(sputtering)等工艺形成假栅叠层结构。假栅叠层结构横跨鳍片上部的超晶格叠层，多个假栅沿着鳍线方向周期性分布的。假栅层106所使用的材料可以是多晶硅(PolySi，p-si)或非晶硅(a-si)。ONO层108包括三层，从下往上为第一氧化物层108-1、氮化硅层108-2、第二氧化物层108-3。
如图6中定义方向，图6中设置了X-X、Y-Y两条虚线，X-X线为沿鳍线方向、鳍片的中心线，Y-Y线为垂直鳍线方向、鳍片的中心线，后续的附图均是以X-X、Y-Y两条线的剖面示意图。
如图7，通过光刻和刻蚀工艺，沿着X-X线将假栅叠层刻蚀为多个周期性假栅结构，刻蚀至露出浅槽隔离区103。
如图8，在每个假栅结构两侧沉积侧墙隔离介质薄膜(氮化硅或掺杂氧化硅)并进行刻蚀，形成第一侧墙107-1；对鳍片沿着X-X线的两端进行轻掺杂，对于PMOS采用掺杂元素为B或者BF2，对于NMOS采用掺杂元素为P/As，形成轻掺杂源漏区110’。
在第一侧墙107-1外侧沉积非晶硅(或多晶硅)并进行刻蚀形成临时侧墙107-2。对上述源漏区进行重掺杂，对于PMOS采用掺杂元素为B或者BF2，对于NMOS采用掺杂元素为P/As，形成重掺杂源漏区110。对源漏区110采用低温快速热退火激活杂质。
如图9，接着在器件顶部沉积隔离介质(IL0)，然后从上往下进行化学机械抛光直至露出临时侧墙107-2，临时侧墙107-2外侧两侧形成介质隔离层111。
如图10，采用湿法刻蚀工艺去除临时侧墙107-2，因此介质隔离层111与第一侧墙107-1之间产生缝隙。通过上述缝隙，采用湿法刻蚀工艺，在鳍片中的每层第一半导体201’片在竖直方向上对应缝隙的位置刻蚀出空腔。
如图11，在通过ALD、CVD或PVD等工艺在上述缝隙的鳍片中淀积侧墙隔离材料，在空腔中形成管状空气内侧墙，同时隔离材料填满在缝隙中，与第一侧墙107-1共同形成侧墙107。空气内侧墙高度为3nm～100nm，宽度为3nm～100nm，膜厚为1nm～100nm。空气内侧墙形成材料可以选择SiNx、SiO2、a-C、掺杂SiNx、掺杂SiO2或者有机物。
一种实施例，在空气内侧墙形成之后，采用CMP平坦化，露出顶层隔离介质111，且假栅上方研磨至ONO结构的SiNx层。然后，采用自对准各向异性刻蚀方法选择性刻蚀介质隔离层111与源漏区的第一半导体201’/第二半导体202’的超晶格结构的叠层鳍片，刻蚀至衬底101，然后采用选择性外延生长的方法形成源漏结构,P型GAAFET源漏极材料为硼(B)掺杂SiGe(SiGe:B)，N型GAAFET源漏极材料为磷(P)掺杂硅(Si)(Si:P)，源漏极的高度略高于超晶格叠层的高度。然后，再次淀积隔离介质(IL0)，在源漏极与栅极区形成介质隔离层111。
接着，对在器件顶部的IL0介质从上往下进行第二次化学机械抛光直至露出假栅106，使其平坦化，然后通过选择性刻蚀或腐蚀工艺，将前述的多晶硅(PolySi，p-si)或非晶硅(a-si)形成的假栅层106刻蚀或腐蚀掉，即去掉假栅层106。
随后，如图12，选择性刻蚀超晶格叠层中的牺牲层，进行纳米片(nanosheet)沟道释放。对鳍片露出的导电沟道区进行刻蚀/腐蚀，去除每层第一半导体层201’，第一半导体层201’即为牺牲层，对第二半导体形成的纳米片202进行释放。纳米片202宽度范围为1-100nm，厚度范围为1-50nm，各纳米片202之间的间隔范围为3-100nm。
一种实施例，对于P型和N型FET，牺牲层均为SiGe层，选择性移除SiGe层，保留Si层，形成Si水平叠层纳米片堆栈器件。选择性移除工艺中可使用相对于Si以较快的速率选择性地刻蚀SiGe的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米片沟道释放，从而形成纳米片导电沟道。
另外一种实施例，对于P型和N型FET，分别进行沟道释放。
对于P型FET，牺牲层为Si层，选择性移除Si层，保留SiGe层，形成SiGe水平叠层纳米片堆栈器件。选择性移除工艺中可使用相对于SiGe以较快的速率选择性地刻蚀Si的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米片沟道释放，从而形成纳米片导电沟道。
对于N型FET，牺牲层为SiGe层，选择性移除SiGe层，保留Si层，形成Si水平叠层纳米片堆栈器件。选择性移除工艺中可使用相对于Si以较快的速率选择性地刻蚀SiGe的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米片沟道释放，从而形成纳米片导电沟道。第二半导体纳米层片202叠层，形成了纳米片堆栈部。
接着，如图13所示，沉积界面氧化层113-1、高K介质层113-2，使得界面氧化层113-1、高K介质层113-2环绕纳米片堆栈部102表面，且覆盖隔离层及氮化硅(SiNx)侧墙表面107。高K介质层可具有高于约6.0的介电常数，所述高k介质层材料可采用为HfO2、HfSiOx、HfON、HfSiON、HfAlOx、HfLaOx、Al2O3、ZrO2、ZrSiOx、Ta2O5或La2O3的一种或几种的组合。
接着，如图14，在假栅106所形成的空间、高K介质层113-2外沉积金属栅113-3，形成多层高K/金属栅结构。金属栅包含覆盖层、阻挡层、功函数层、填充层多层结构。可通过选择光刻和腐蚀形成不同有效功函数的膜层结构，以调控器件阈值。一般利用化学气相沉积、物理气相沉积等工艺形成金属栅。所述金属栅材料为TaC、TaN、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAl、TiAlC、TiAlN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、W、Co、Cr、Au、Cu、Ag、HfRu或RuOx的一种或几种的组合。如图14中所示出，金属栅113-3填充了假栅层106去除后的空间。其后进行对IL层、高K介质层、金属栅结构进行化学机械抛光，使其平坦化，并去除暴露于假栅空间之外介质层表面的多余IL层、高K介质层、金属栅材料。其中，界面氧化层113-1、高K介质层113-2和金属栅极113-3填充在原第一半导体层201’的空间形成环栅结构。
如图15所示，接着在顶部进行ILD介质沉积，形成介质CMP层112，在介质CMP层112进行接触孔光刻与刻蚀，沉积孔硅化物114，引出接触电极。
后继完成多层后道互连和钝化保护工艺。
上述即为制备完整的具有空气内侧墙的GAAFET器件的工艺流程，形成了如图16所示的FET器件。
至此，一种具有空气内侧墙的GAAFET器件，其特征在于：
衬底101；
纳米片堆栈部，其设置在所述衬底101上；其中，所述纳米片堆栈部包括：多个纳米片形成的叠层，所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；
环绕式栅极，其环绕于所述纳米片堆栈部周围；
源漏区，由上述纳米片的两端重掺杂后形成，源漏区与环绕式栅极之间设置有空气内侧墙。
所述半导体材料为Si、Ge或者SiGe。
所述环绕式栅极由外到内依次包括界面氧化层113-1、高K介质层113-2和金属栅113-3。
空气内侧墙高度为3nm～100nm，宽度为3nm～100nm。
所述纳米片宽度范围为1-100nm，厚度范围为1-50nm，多个纳米片之间的间隔范围为3-100nm。
空气内侧墙高度为3nm～100nm，宽度为3nm～100nm，膜厚为
1nm～100nm。
空气内侧墙形成材料为SiNx、SiO2、a-C、掺杂SiNx、掺杂SiO2或者有机物。
所述高k介质层材料为HfO2、HfSiOx、HfON、HfSiON、HfAlOx、HfLaOx、Al2O3、ZrO2、ZrSiOx、Ta2O5或La2O3的一种或几种的组合。
所述金属栅材料为TaC、TaN、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAl、TiAlC、TiAlN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、W、Co、Cr、Au、Cu、Ag、HfRu或RuOx的一种或几种的组合。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本发明的技术方案在环栅晶体管的制造中采用非晶硅(或多晶硅)临时侧墙与非晶硅(或多晶硅)临时侧墙去除工艺，并利用纳米片沟道释放和原子层淀积(ALD)/CVD/PVD工艺形成纳米片环栅晶体管的空气内侧墙结构。空气内侧墙可有效降低侧墙材料介电常数，从而降低器件的源漏寄生电容。具有空气内侧墙结构，且兼容主流FinFET制备工艺的纳米片环栅晶体管及其制造方法有利于进一步提升晶体管应用优势。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (17)
1.一种具有空气内侧墙的GAAFET器件，其特征在于：
衬底；
纳米片堆栈部，其设置在所述衬底上；其中，所述纳米片堆栈部包括：多个纳米片形成的叠层，所述纳米片由半导体材料形成；所述纳米片形成的叠层构成多个导电沟道；
环绕式栅极，其环绕于所述纳米片堆栈部周围；
源漏区，由上述纳米片的两端重掺杂后形成，源漏区与环绕式栅极之间设置有空气内侧墙。
2.根据权利要求1所述的GAAFET器件，其特征在于：所述半导体材料为Si、Ge或者SiGe。
3.根据权利要求1所述的GAAFET器件，其特征在于：所述环绕式栅极由外到内依次包括界面氧化层、高K介质层和金属栅。
4.根据权利要求3所述的GAAFET器件，其特征在于：空气内侧墙高度为3nm～100nm，宽度为3nm～100nm。
5.根据权利要求1所述的GAAFET器件，其特征在于：所述纳米片宽度范围为1-100nm，厚度范围为1-50nm，多个纳米片之间的间隔范围为3-100nm。
6.根据权利要求1所述的GAAFET器件，其特征在于：空气内侧墙高度为3nm～100nm，宽度为3nm～100nm，膜厚为1nm～100nm。
7.根据权利要求6所述的GAAFET器件，其特征在于：空气内侧墙形成材料为SiNx、SiO2、a-C、掺杂SiNx、掺杂SiO2或者有机物。
8.根据权利要求3所述的GAAFET器件，其特征在于：所述高k介质层材料为HfO2、HfSiOx、HfON、HfSiON、HfAlOx、HfLaOx、Al2O3、ZrO2、ZrSiOx、Ta2O5或La2O3的一种或几种的组合。
9.根据权利要求3所述的GAAFET器件，其特征在于：所述金属栅材料为TaC、TaN、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax、MoNx、TiSiN、TiCN、TaAlC、TiAl、TiAlC、TiAlN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、W、Co、Cr、Au、Cu、Ag、HfRu或RuOx的一种或几种的组合。
10.一种具有空气内侧墙的GAAFET器件的制备方法，其特征在于：包括如下步骤：
提供衬底；
在所述衬底上外延生长多个由第一半导体/第二半导体交替层叠的超晶格叠层；
刻蚀所述超晶格叠层，形成多个鳍片；
在所述鳍片上沉积假栅，在所述假栅上沉积ONO层；
刻蚀所述ONO层和假栅至衬底上表面，使得所述ONO层和假栅沿着鳍片方向形成多个周期性掩膜；
在周期性掩膜外侧沉积第一侧墙，并对鳍片两端进行轻掺杂；
在所述第一侧墙的外侧，再次沉积临时侧墙，并对鳍片两端进行重掺杂，形成源漏区；
去掉临时侧墙，在鳍片的每层的第一半导体片上形成两个空气内侧墙空腔；
在临时侧墙的空隙和空气内侧墙空腔中沉积隔离材料，空气内侧墙空腔的隔离材料形成空心状空气内侧墙；
刻蚀掉两个空气内侧墙之间的第一半导体片，实现第二半导体纳米片的沟道释放，其中所述纳米片形成的叠层构成为多个导电沟道；
形成环绕式栅极，环绕于纳米片堆栈部周围。
11.根据权利要求10所述的方法，其特征在于：所述形成多个鳍片步骤具体为：在所述超晶格叠层上设置第一侧墙；以所述第一侧墙为掩膜刻蚀所述超晶格叠层，形成所述多个鳍片。
12.根据权利要求11所述的方法，其特征在于：还包括形成浅沟槽隔离区，具体为：在形成多个鳍片后，在相邻鳍片之间生成浅沟隔离区，使得所述多个导电沟道位于浅沟隔离区之上。
13.根据权利要求12所述的方法，其特征在于：采用ALD、CVD或者PVD工艺沉积空气内侧墙。
14.根据权利要求13所述的方法，其特征在于：形成所述环绕式栅极步骤具体为：形成源漏区后，选择腐蚀去掉假栅，在实现纳米片沟道释放后，在原假栅位置积淀栅极。
15.根据权利要求10所述的方法，其特征在于：空气内侧墙高度为3nm～100nm，宽度为3nm～100nm，膜厚为1nm～100nm。
16.根据权利要求10所述的方法，其特征在于：空气内侧墙形成材料为SiNx、SiO2、a-C、掺杂SiNx、掺杂SiO2或者有机物。
17.根据权利要求10所述的方法，其特征在于：所述环绕式栅极由外到内依次包括界面氧化层、高K介质层和金属栅。
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