CN114649334A - 用于高密度存储器的具有背面沟道接触部的薄膜晶体管 - Google Patents

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CN114649334A CN202111269586.8A CN202111269586A CN114649334A CN 114649334 A CN114649334 A CN 114649334A CN 202111269586 A CN202111269586 A CN 202111269586A CN 114649334 A CN114649334 A CN 114649334A
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Abstract

描述了存储器装置中的集成电路(IC)结构。在示例中，IC结构包括存储器单元，该存储器单元包括沿着第一方向延伸的位线(BL)和在BL上方沿着与BL对角的第二方向延伸的沟道。在示例中，字线(WL)在与BL的第一方向垂直的第三方向延伸并且与沟道相交以沿着栅极控制的沟道长度控制沟道中的电流。在一些示例中，沟道在第一侧上经由存储节点接触部(SNC)电耦合到存储电容器并且在第二侧上经由位于所述沟道的下侧或背面上的位线接触部(BLC)电耦合到所述BL。

Description

用于高密度存储器的具有背面沟道接触部的薄膜晶体管
技术领域
本公开的实施例属于集成电路结构领域，并且特别是存储器单元中的具有背面沟道接触部的薄膜晶体管。
背景技术
在过去的几十年中，集成电路中特征的缩放一直是不断增长的半导体工业背后的驱动力。缩放到越来越小的特征能够在半导体芯片的有限芯片面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑装置，使得能够制造具有增大容量的产品。然而，对更大容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。例如，在动态随机存取存储器(DRAM)的常规制造中，可能出现与增加的密度相关的各种挑战，例如由于电容器可靠性和单元之间的干扰而导致的空间约束。
附图说明
图1示出了根据本公开的实施例的具有存储器单元架构的集成电路(IC)结构的截面图，该存储器单元架构具有位于薄膜晶体管的沟道的下侧或背面上的位线接触部(BLC)。
图2A和图2B示出了根据本公开的实施例的图1的IC结构的相应截面图和对应顶视图。
图3示出了根据本公开的示例的具有存储器单元架构的IC结构的截面图，该存储器单元架构具有用于与位于薄膜晶体管的沟道上方的位线(BL)耦合的位线接触部(BLC)。
图4是根据本公开的实施例的与图1和图2A和图2B的实施例相关联的流程图。
图5是根据本文公开的一个或多个实施例的集成电路(IC)装置组件的截面侧视图，该组件可以包括具有位于沟道的下侧或背面上的位线接触部(BLC)的一个或多个薄膜晶体管。
图6示出了根据本公开的实施例的一种实施方式的计算装置。
具体实施方式
描述了具有位于沟道的下侧或背面上的位线接触部(BLC)的集成电路(IC)结构。在实施例中，沟道位于存储器装置的1晶体管-1电容器(1T-1C)存储器单元中的位线(BL)附近或上方。在一些实施例中，BL形成在存储器装置的后端层间电介质(ILD)堆叠体中。在以下描述中，阐述了许多具体细节，例如具体材料和工具制度，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述诸如单或双镶嵌处理的公知特征，以免不必要地使本公开的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性表示并且不一定按比例绘制。在一些情况下，将以最有助于理解本公开的方式将各种操作依次描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必然依赖于顺序。特别是，不需要按照呈现的顺序来执行这些操作。
在以下描述中，某些术语也可以仅用于参考目的，并且因此不旨在进行限制。例如，诸如“之下”(例如，“下侧”或“背面”)、“上部”、“下部”、“上方”、“下方”、“底部”和“顶部”等术语指的是所参考的图中的方向。诸如“前”、“背”、“后”和“侧”等术语描述了部件的部分在一致但任意的参照系内的取向和/或位置，通过参考描述所讨论的部件的文本和相关联的图而使该参照系清楚。这种术语可以包括上述具体提及的词语、其派生词和类似含义的词语。本文描述的实施例可以针对前端工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化出个体装置(例如晶体管、电容器、电阻器等)。FEOL通常涵盖直到金属互连层沉积(但不包括金属互连层沉积)的所有工艺。在在FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何导线)的晶圆。
本文描述的实施例可以针对后端工艺(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中个体装置(例如晶体管、电容器、电阻器等)与晶圆上的布线(例如一个或多个金属化层)互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层和接合位点。在制造阶段的BEOL部分，形成接触部(焊盘)、互连导线、过孔和电介质结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
下面描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构，或者既适用于FEOL处理和结构又适用于BEOL处理和结构。特别地，虽然可以使用FEOL处理场景来示出示例性处理方案，但是这样的方法也可以适用于BEOL处理。同样地，虽然可以使用BEOL处理场景来示出示例性处理方案，但是这样的方法也可以适用于FEOL处理。
实施本文描述的实施例的优点可以包括在维持晶体管(例如，薄膜晶体管(TFT))性能的同时实现更大的存储器单元密度的能力。在实施例中，沟道的下侧或背面上的位线接触部(BLC)耦合到位于存储器阵列中的TFT的沟道下方的位线(BL)。在实施例中，存储器装置包括一个晶体管—一个电容器(1T-1C)存储器装置，例如DRAM。
在实施例中，BL在衬底中的沟道之下(或在存储器阵列的较高的后端层上)的位置允许BL和存储节点接触部(SNC)位于后端层的衬底或ILD中的不同层级或高度处，以允许BL和SNC周围的空间受到的约束较小。在实施例中，可以选择字线(WL)间距/位线(BL)间距比，其允许存储器单元中的薄膜晶体管的栅极控制的沟道长度(例如，如下面将讨论的L1)与具有相似存储器单元面积的结构相比更长。
现在参考图1，其示出了根据本公开的实施例的具有存储器单元架构的集成电路(IC)结构100的截面图，该存储器单元架构具有处于沟道的下侧或背面上的位线接触部(BLC)。注意，沟道的下侧或背面可以指相对于沟道的包括例如沟道的栅极氧化物的前侧的沟道的下侧。图1的截面图是沿着存储器装置的晶体管(关于图2A更详细地示出和讨论)的沟道(的“栅极长度”)截取的。在图1中，形成沿着第一方向延伸的位线(BL)103。在实施例中，沟道106在BL 103上方沿着第二(对角)方向延伸。在一些实施例中，沉积沟道层106作为诸如硅衬底的衬底中的沟道材料层。在其他实施例中，沟道层沉积或形成在存储器阵列的较高后端层(例如，金属4(M4)或金属5(M5))中。
在该实施例中，蚀刻停止(ES)层105位于沟道层106之下。字线(WL)108A和108B在与BL 103的第一方向垂直的第三方向(从页面出来)上延伸。在实施例中，WL 108A与沟道层106相交以沿着栅极控制的沟道长度控制沟道(关于图2更详细地示出)。注意，在145(和147)处示出栅极氧化物。此外，沟道层106改变方向以沿着部分106A垂直延展，以在第一侧或上侧经由存储节点接触部(SNC)109A电耦合到存储电容器111A。类似地，WL 108B也与沟道层106相交以沿着栅极控制的沟道长度控制沟道(关于图2更详细地示出)。如图所示，沟道层106改变方向以沿着部分106B垂直延展，以在第一侧或上侧经由存储节点接触部(SNC)109B电耦合到存储电容器111B。
如图1所示，沟道层106在第二侧或下侧电耦合到位线接触部(BLC)104，以耦合到位于沟道层106下方的BL 103。注意，沟道层106的第一侧或前侧可以被认为是面向存储电容器111A或111B(或包括栅极氧化物145和147)的一侧。在一些实施例中，沟道层106包括沉积在诸如硅衬底(例如，晶体硅)的衬底之上的沟道材料。在实施例中，沟道层106包括沉积在硅衬底之上的沟道材料。在各种实施例中，由于可以沉积在例如晶体硅或IC结构的其他基础部之上的沟道材料，使得本文描述的存储器架构成为可能。
在实施例中，沟道材料包括以下中的一种或多种：非晶硅、多晶硅(多晶Si)、多晶锗(多晶Ge)、多晶硅锗(多晶SiGe)、氮化镓(GaN)、铟镓砷(InGaAs)、诸如二硫化钨(WS2)的过渡金属二硫属化物、硒化铟(InSe)、二硫化钼(MoS2)、硒化钼(MoSe2)、黑磷(磷烯)、诸如IGZO(氧化铟镓锌)的氧化物半导体、氧化铟(In2O3)、氧化锌(ZnO)、氧化铜(Cu2O)、氧化锡(SnOx)和氧化铟钨(IWO)。
图2A和图2B分别示出了根据本公开的实施例的图1的IC结构的截面图和对应的顶视图。图2A示出了图1的IC结构100，其被更详细地示出。图2A的截面图是在沿着图2B中所示的虚线120以及沿着IC结构100的沟道长度的切口处截取的。
如图2A和图2B所示，BL 103沿着第一方向延伸。图2B中所示的顶视图还包括平行于BL 103的第二BL 123(在图2A中不可见)。在实施例中，BL 103是第一BL并且BL 123是包括在例如DRAM存储器阵列的存储器阵列中的多个BL中的第二BL。在图2A和图2B中，沟道层106的水平部分在BL 103上方沿着第二方向(对角)延伸。图2A和图2B都包括箭头135，其示出了WL 108A和108B之间的示例性WL间距。在图2B中，BL 103和123之间的BL间距由箭头218指示。
如前所述，WL 108A与沟道层106相交以控制第一晶体管115的栅极控制的沟道长度(例如，Ll)。类似地，在实施例中，WL 108B与沟道层106相交以控制第二晶体管116的栅极控制的沟道长度(例如，L2)。注意，第一和第二晶体管115和116仅在图2A的视角中被示出/标记。注意，晶体管115和116的某些元件(例如，栅电极、源极和漏极区等)没有被示出或描述，以免使图片难以理解。
在图2B中，示出了与BL 103和123对角地延展的多个沟道层(例如，沟道层106、126、136和146)。在实施例中，在图2B的顶视图中示出了多个电容器，仅标记出其中的几个电容器以免使图片(例如，电容器111A和111B)难以理解。
如图2B所示，WL 108A、108B和108C在第三方向上延伸，垂直于BL(例如BL 103和123)的第一方向。在实施例中，WL 108A、108B和108C与例如沟道层106、126、136和146的沟道的对应部分相交，以沿着栅极控制的沟道长度控制对应的沟道。例如，WL 108A与沟道层106相交以沿着栅极控制的沟道长度(例如，L1)控制晶体管115(在图2A的视图中可见)的电流。
沟道层106在第一侧或上侧经由相应的存储节点接触部(SNC)(例如，SNC 109A和109B)电耦合到存储电容器111A和111B。沟道层106经由位线接触部(BLC)104电耦合在第二侧上，以与位于沟道106的下侧或背面上的BL 103耦合。注意，虽然附加的SNC和BLC被示为耦合到包括沟道层(例如，126、136和146)的晶体管，它们没有被标记以免使图2B难以理解。
注意，BL和SNC必须彼此电隔离，这需要BL和SNC周围的附加的空间。例如，包括氧化物和绝缘体的层间电介质(ILD)形成为围绕BL和SNC中的每者的金属和/或金属接触部。因此，当BL和SNC位于IC结构中的相似层级时，可能难以实现高密度的存储器单元。如前所述，BL在沟道之下(相对于栅极/栅极氧化物)的位置允许BL和存储节点接触部(SNC)位于不同的层级或高度处，从而允许BL和SNC周围的空间受到的约束较小。在实施例中，可以选择字线(WL)间距/位线(BL)间距比，其允许存储器单元中的薄膜晶体管(TFT)的栅极控制的沟道长度(例如，L1和L2)与具有相似面积的存储器单元相比更长。在一些实施例中，WL/BL间距比包括0.87的比值或其他合适的比值，该比值允许比相同存储器单元面积的常规结构更长的栅极控制的沟道长度。
现在参考图3，其示出了根据本公开的示例的具有存储器单元架构的IC结构的截面图，该存储器单元架构具有处于沟道的第一侧或上侧上的位线接触部(BLC)。图1的截面图是沿着存储器装置的一部分300的实施例的沟道(的“栅极长度”)截取的。与图1(以及图2A和图2B)相比，在图3中，位线(BL)303形成在沟道层306上方。在示例中，沟道层306沿着第二(对角)方向延伸并且位于BL 303下方。
字线(WL)308A和308B在与BL 303的第一方向垂直的第三方向(从页面出来)上延伸。例如，在实施例中，WL 308A与沟道层306相交以沿着第一晶体管315的栅极控制的沟道长度(例如，L1)控制沟道或沟道层306。如图所示，沟道层306改变方向以沿着部分306A垂直延展，以在第一侧或上侧经由存储节点接触部(SNC)309A电耦合到存储电容器311A。类似地，WL 308B与沟道层306相交以沿着第二晶体管316的栅极控制的沟道长度(例如，L2)控制沟道或沟道层306。如图所示，沟道层306改变方向以沿着部分306B垂直延展，以在第一侧或上侧经由存储节点接触部(SNC)309B电耦合到存储电容器311B。
在实施例中，位线接触部(BLC)381和SNC 309A和309B位于沟道层306上方以耦合到BL 303。注意，在图3的实施例中，BL 303以及SNC309A和309B位于相同的高度或层级，因此需要比例如图1和图2的实施例中更多的空间，其中BL位于沟道或沟道层之下。
现在参考图4，其是示出根据本公开的实施例的与形成图1和图2的集成电路结构100相关联的方法的流程图。在开始块401，方法400包括形成沿着第一方向延伸的BL(例如，图1的BL 103)。在实施例中，BL可以由任何合适的导电材料或导电材料的组合(例如但不限于钨、钽、铜、钌、氮化钛(TiN)、氮化钽(TaN))形成，其被隔离材料或电介质覆盖。在实施例中，在下一个块403，方法400包括在BL上方形成或沉积沟道层。在实施例中，沟道层沿着与BL的第一方向对角的第二方向延伸。例如，在衬底之上的BL上方沉积沟道层可以包括在硅衬底之上沉积非晶硅或其他沟道材料，如上所述。在一些实施例中，方法400包括在沉积沟道层之前在衬底之上沉积ES层。
在块405，方法400包括形成WL，WL在与BL的第一方向垂直的第三方向上延伸并与沟道层相交以沿着栅极控制的沟道长度控制沟道层(沟道层中的电流)。在实施例中，沟道层在第一侧经由处于BL和WL上方的存储节点接触部(SNC)电耦合到存储电容器，并在第二侧经由位于沟道层的下侧或背面上的位线接触部(BLC)电耦合到BL。
注意，图1-4中描述的本发明的实施例的实施可以在诸如半导体衬底的衬底上形成或执行。在一种实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其他实施方式中，半导体衬底可以使用替代材料形成，该替代材料可以或可以不与硅结合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、铟镓砷、锑化镓、或III-V族或IV族材料的其他组合。尽管这里描述了可以形成衬底的材料的几个示例，但是可以用作可以在其上构建半导体装置的基础的任何材料都落入本发明的精神和范围内。
可以在衬底上制造多个晶体管，例如金属氧化物半导体场效应晶体管(MOSFET或简称MOS晶体管)。在本发明的各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅晶体管和三栅晶体管的FinFET晶体管、以及环绕栅或全环栅晶体管，例如纳米带和纳米线晶体管。尽管本文描述的实施方式可以仅示出平面晶体管，但应注意，本发明也可使用非平面晶体管来实施。
每个MOS晶体管包括由至少两层形成的栅极堆叠体，该至少两层是栅极电介质层和栅电极层。栅极电介质层可以包括一层或层堆叠体。一层或多层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质层中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当使用高k材料时，可以对栅极电介质层进行退火工艺以提高其质量。
栅电极层形成在栅极电介质层上并且可以由至少一种P型功函数金属或N型功函数金属组成，取决于晶体管将是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅电极层可以由两个或更多个金属层的堆叠体组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。
对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成具有介于约4.5eV和约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成具有介于约3.9eV和约4.5eV之间的功函数的NMOS栅电极。
在一些实施方式中，栅电极可以由“U”形结构组成，该“U”形结构包括基本上平行于衬底表面的底部部分和基本上垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本上平行于衬底顶表面的平面层，并且不包括基本上垂直于衬底顶表面的侧壁部分。在本发明的其他实施方式中，栅电极可以由U形结构和平面非U形结构的组合组成。例如，栅电极可以由形成在一个或多个平面非U形层顶上的一层或多层U形金属层组成。
在本发明的一些实施方式中，一对侧壁间隔体可以形成在栅极堆叠体的包住栅极堆叠体的相对侧上。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺在本领域中是公知的并且通常包括沉积和蚀刻工艺步骤。在替代的实施方式中，可以使用多个间隔体对，例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
如本领域公知的，源极区和漏极区形成在衬底内与每个MOS晶体管的栅极堆叠体相邻。源极区和漏极区通常使用注入/扩散工艺或蚀刻/沉积工艺形成。在前一工艺中，诸如硼、铝、锑、磷或砷的掺杂剂可以离子注入到衬底中以形成源极区和漏极区。激活掺杂剂并使它们进一步扩散到衬底中的退火工艺通常在离子注入工艺之后。在后一工艺中，可以首先蚀刻衬底以在源极区和漏极区的位置形成凹陷。然后可以执行外延沉积工艺以用用于制造源极区和漏极区的材料填充凹陷。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制造源极区和漏极区。在一些实施方式中，可以利用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在其他实施方式中，可以使用诸如锗或III-V族材料或合金的一种或多种替代的半导体材料来形成源极区和漏极区。并且在其他实施例中，可以使用一层或多层金属和/或金属合金来形成源极区和漏极区。
一种或多种层间电介质(ILD)沉积在MOS晶体管之上。ILD层可以使用以其在集成电路结构中的适用性而闻名的电介质材料(例如低k电介质材料)来形成。可以使用的电介质材料的示例包括但不限于二氧化硅(SiO2)、碳掺杂的氧化物(CDO)、氮化硅、诸如全氟环丁烷或聚四氟乙烯的有机聚合物、氟硅酸盐玻璃(FSG)和诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃的有机硅酸盐。ILD层可以包括孔或气隙以进一步降低它们的介电常数。
图5是根据本文公开的一个或多个实施例的集成电路(IC)装置组件的截面侧视图，该组件可以包括具有位于沟道的下侧或背面上的位线接触部(BLC)的一个或多个薄膜晶体管。
参考图5，IC装置组件500包括具有本文描述的一个或多个集成电路结构的部件。IC装置组件500包括是在在电路板502(其可以是例如母板)上的多个部件。IC装置组件500包括设置在电路板502的第一面540和电路板502的相对的第二面542上的部件。通常，部件可以设置在面540和542中的一个或两个上。特别地，IC装置组件500的部件中的任何合适的部件可以包括本文公开的多个TFT结构。
在一些实施例中，电路板502可以是包括多个金属层的印刷电路板(PCB)，所述多个金属层通过电介质材料层彼此分离并且通过导电过孔而互连。金属层中的任何一个或多个可以以期望的电路图案形成以在耦合到电路板502的部件之间路由电信号(可选地结合其他金属层)。在其他实施例中，电路板502可以是非PCB衬底。
图5中所示的IC装置组件500包括通过耦合部件516耦合到电路板502的第一面540的内插件上封装结构536。耦合部件516可以将内插件上封装结构536电和机械地耦合到电路板502，并且可以包括焊球(如图5所示)、插座的公和母部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。
内插件上封装结构536可以包括通过耦合部件518耦合到内插件504的IC封装520。耦合部件518可以采用用于应用的任何合适的形式，例如上面参考耦合部件516所讨论的形式。虽然图5中示出了单个IC封装520，但是多个IC封装可以耦合到内插件504。应当理解，附加的内插件可以耦合到内插件504。内插件504可以提供用于桥接电路板502和IC封装520的居间衬底。IC封装520可以是或包括例如包括IC结构(例如，图1和图2的IC结构100)的存储器管芯、或任何其他合适的部件。通常，内插件504可以将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，内插件504可以将IC封装520(例如，管芯)耦合到耦合部件516的球栅阵列(BGA)以耦合到电路板502。在图5所示的实施例中，IC封装520和电路板502附接到内插件504的相对侧。在其他实施例中，IC封装520和电路板502可以附接到内插件504的同一侧。在一些实施例中，三个或更多个部件可以通过内插件504互连。
内插件504可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施方式中，内插件504可以由交替的刚性或柔性材料形成，这些材料可以包括与上述用于半导体衬底的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。内插件504可以包括金属互连508和过孔510，包括但不限于穿硅过孔(TSV)506。内插件504还可以包括嵌入式装置，包括无源和有源装置。这样的装置可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)装置和存储器装置。还可以在内插件504上形成诸如射频(RF)装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统(MEMS)装置的更复杂的装置。内插件上封装结构536可以采用本领域已知的任何内插件上封装结构的形式。
IC装置组件500可以包括通过耦合部件522耦合到电路板502的第一面540的IC封装524。耦合部件522可以采用以上参考耦合部件516讨论的任何实施例的形式，并且IC封装524可以采用以上参考IC封装520讨论的任何实施例的形式。
图5中所示的IC装置组件500包括通过耦合部件528耦合到电路板502的第二面542的层叠封装结构534。层叠封装结构534可以包括IC封装526和IC封装532，IC封装526和IC封装532通过耦合部件530耦合在一起，使得IC封装526设置在电路板502和IC封装532之间。耦合部件528和530可以采用上文讨论的耦合部件516的任何实施例的形式，并且IC封装526和532可以采用上文讨论的IC封装520的任何实施例的形式。层叠封装结构534可以根据本领域已知的任何层叠封装结构来配置。
本文公开的实施例可以用于制造多种不同类型的集成电路和/或微电子装置。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子装置可以用于本领域已知的多种电子装置中。例如，在计算机系统(例如，台式机、膝上型电脑、服务器)、蜂窝电话、个人电子装置等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方案来制造。
图6示出了根据本公开的一种实施方式的计算装置600。计算装置600容纳板602。板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理和电耦合到板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合到板602。在其他实施方式中，通信芯片606是处理器604的一部分。
取决于其应用，计算装置600可以包括可以或可以不物理和电耦合到板602的其他部件。这些其他部件包括但不限于易失性存储器(例如，如图所示的DRAM，并且包括图1-3的IC结构100和300)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
通信芯片606实现用于向计算装置600传输数据和从计算装置600传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质通过使用经调制的电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何电线，尽管在一些实施例中它们可能不包含。通信芯片606可以实施多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及更高版本的任何其他无线协议。计算装置600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片606可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较长距离无线通信。
计算装置600的处理器604包括封装在处理器604内的集成电路管芯。处理器可以耦合到根据本公开的实施例的具有存储器单元架构的存储器装置，该存储器单元架构具有在沟道的下侧或背面上的位线接触部(BLC)。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片606还包括封装在通信芯片606内的集成电路管芯。
在各种实施方式中，计算装置600可以是膝上型电脑、上网本、笔记本、超级本、智能手机、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在其他实施方式中，计算装置600可以是处理数据的任何其他电子装置。
本公开的实施例的所示的实施方式的以上描述，包括摘要中所描述的内容，并非旨在穷举或将本公开限制于所公开的精确形式。虽然本文出于说明的目的描述了本公开的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内各种等效修改是可能的。
可以根据以上具体实施方式对本公开进行这些修改。以下权利要求中使用的术语不应被解释为将本公开限制于说明书和权利要求中公开的具体实施方式。相反，本公开的范围完全由所附权利要求确定，根据权利要求解释的既定原则来解释这些权利要求。
示例1包括一种存储器装置中的集成电路(IC)结构，包括：沿着第一方向延伸的位线(BL)；沿着相对于BL的第二对角方向延伸的沟道；在与BL的第一方向垂直的第三方向上延伸并与沟道相交以沿着栅极控制的沟道长度控制沟道的字线(WL)，其中沟道在第一侧上经由存储节点接触部(SNC)电耦合到存储电容器并在第二侧上经由位于沟道的下侧或背面上的位线接触部(BLC)电耦合到BL。
示例2包括示例1的IC结构，其中IC结构包括DRAM存储器阵列的1晶体管-1电容器(1T-1C)存储器单元。
示例3包括示例2的IC结构，其中存储节点接触部(SNC)在DRAM存储器阵列中的BL和WL上方。
示例4包括示例1的IC结构，其中BL被包括在DRAM存储器阵列的层间电介质层(ILD)的后端层中。
示例5包括示例1的IC结构，还包括在沟道层之下的蚀刻停止(ES)层。
示例6包括示例1-5中任一个的IC结构，其中沟道包括非晶硅、多晶硅(多晶Si)、多晶锗(多晶Ge)、多晶硅锗(多晶SiGe)、氮化镓(GaN)、铟镓砷(InGaAs)、过渡金属二硫属化物、或氧化物半导体中的至少一种。
示例7包括一种制造存储器阵列的方法，包括：形成位线(BL)，所述位线(BL)沿着第一方向延伸；在BL上方的区域中沉积沟道层，所述沟道层沿着与BL的第一方向对角的第二方向延伸；以及形成字线(WL)，所述字线(WL)在与BL的第一方向垂直的第三方向上延伸，并且与沟道层相交以沿着栅极控制的沟道长度控制流过沟道层的电流，其中沟道层在第一侧上经由BL和WL上方的存储节点接触部(SNC)电耦合到存储电容器，并且在第二侧上经由位于沟道层的下侧或背面上的位线接触部(BLC)电耦合到BL。
示例8包括示例7的方法，其中形成沟道层包括在BL上方的衬底之上沉积以下中的至少一种：非晶硅、多晶硅(多晶Si)、多晶锗(多晶Ge)、多晶硅锗(多晶SiGe)、氮化镓(GaN)、铟镓砷(InGaAs)、过渡金属二硫属化物、或氧化物半导体。
示例9包括示例8的方法，还包括在沉积沟道层之前在衬底之上沉积蚀刻停止(ES)层。
示例10包括示例7的方法，其中沟道层在沟道层的一端改变方向以在垂直方向上朝向存储电容器延伸。
示例11包括示例7的方法，其中ES层包括氮化硅(SiN)、硅(Si)、碳化硅(SiC)、氮氧化硅(SiON)、氧化镉(CDO)、氧化铝(Al2O3)、氧化铪(HfO2)和氧化锆(ZrO2)中的一种或多种。
示例12包括示例7-11中任一个的方法，其中形成BL包括形成用于DRAM存储器阵列的后端层的BL。
示例13包括一种计算装置，包括：板；耦合到所述板的部件，所述部件包括集成电路(IC)结构，包括：沿着第一方向延伸的位线(BL)；在BL上方沿着与BL对角的第二方向延伸的沟道；以及在与BL的第一方向垂直的第三方向上延伸并与沟道相交以沿着栅极控制的沟道长度控制沟道的字线(WL)，其中沟道在第一侧上经由BL上方的存储节点接触部(SNC)电耦合到存储电容器并在第二侧上经由位于沟道的下侧或背面上的位线接触部(BLC)电耦合到BL。
示例14包括示例13的计算装置，其中IC结构包括DRAM存储器阵列的1T-1C存储器单元。
示例15包括示例13的计算装置，还包括存储电容器，并且其中沟道在沟道的一端改变方向以在垂直方向上朝向存储电容器延伸。
示例16包括示例13的计算装置，还包括耦合到板的存储器。
示例17包括示例13的计算装置，还包括耦合到板的通信芯片。
示例18包括示例13的计算装置，其中部件是双列直插式存储器模块(DIMM)。
示例19包括示例13的计算装置，其中部件是封装的集成电路管芯。
示例20包括示例13-19中任一个的计算装置，其中部件包括动态随机存取存储器(DRAM)。

Claims (20)

1.一种存储器装置中的集成电路(IC)结构，包括：
在第一方向上延伸的位线(BL)；
在相对于所述BL的第二对角方向上延伸的沟道；
字线(WL)，在与所述BL的所述第一方向垂直的第三方向上延伸并且与所述沟道相交以沿着栅极控制的沟道长度控制所述沟道，其中，所述沟道在第一侧上经由存储节点接触部(SNC)电耦合到存储电容器并且在第二侧上经由位于所述沟道的下侧或背面上的位线接触部(BLC)电耦合到所述BL。
2.根据权利要求1所述的IC结构，其中，所述IC结构包括DRAM存储器阵列的1晶体管—1电容器(1T-1C)存储器单元。
3.根据权利要求2所述的IC结构，其中，所述BLC沿着所述栅极控制的沟道长度、相对于所述沟道的前侧上的晶体管的栅极氧化物位于所述沟道的下侧或背面上。
4.根据权利要求1所述的IC结构，其中，所述BL包括在DRAM存储器阵列的层间电介质层(ILD)的后端层中。
5.根据权利要求1所述的IC结构，还包括在所述沟道层之下的蚀刻停止(ES)层。
6.根据权利要求1、2、3、4或5所述的IC结构，其中，所述沟道包括以下中的至少一种：非晶硅、多晶硅(多晶Si)、多晶锗(多晶Ge)、多晶硅锗(多晶SiGe)、氮化镓(GaN)、铟镓砷(InGaAs)、过渡金属二硫属化物、或氧化物半导体。
7.一种用于制造存储器阵列的方法，包括：
形成位线(BL)，所述位线(BL)沿着第一方向延伸；
在所述BL上方的区域中沉积沟道层，所述沟道层沿着与所述BL的所述第一方向对角的第二方向延伸；以及
形成字线(WL)，所述字线(WL)沿着与所述BL的所述第一方向垂直的第三方向延伸并与所述沟道层相交以沿着栅极控制的沟道长度控制流过所述沟道层的电流，其中，所述沟道层在第一侧上经由所述BL和所述WL上方的存储节点接触部(SNC)电耦合到存储电容器，并且在第二侧上经由位于所述沟道层的下侧或背面上的位线接触部(BLC)电耦合到所述BL。
8.根据权利要求7所述的方法，其中，形成所述沟道层包括在所述BL上方的衬底之上沉积以下中的至少一种：非晶硅、多晶硅(多晶Si)、多晶锗(多晶Ge)、多晶硅锗(多晶SiGe)、氮化镓(GaN)、铟镓砷(InGaAs)、过渡金属二硫属化物、或氧化物半导体。
9.根据权利要求8所述的方法，还包括在沉积所述沟道层之前在所述衬底之上沉积蚀刻停止(ES)层。
10.根据权利要求7所述的方法，其中，所述沟道层在所述沟道层的一端改变方向以在垂直方向上朝向所述存储电容器延伸。
11.根据权利要求7所述的方法，其中，所述ES层包括氮化硅(SiN)、硅(Si)、碳化硅(SiC)、氮氧化硅(SiON)、氧化镉(CDO)、氧化铝(Al2O3)、氧化铪(HfO2)和氧化锆(ZrO2)中的一种或多种。
12.根据权利要求7、8、9、10或11所述的方法，其中，形成所述BL包括形成用于DRAM存储器阵列的后端层的BL。
13.一种计算装置，包括：
板；
耦合到所述板的部件，所述部件包括集成电路(IC)结构，所述集成电路(IC)结构包括：
沿着第一方向延伸的位线(BL)；
在所述BL上方沿着与所述BL对角的第二方向延伸的沟道；以及
字线(WL)，所述字线(WL)在与所述BL的所述第一方向垂直的第三方向上延伸并且与所述沟道相交以沿着栅极控制的沟道长度控制所述沟道，其中，所述沟道在第一侧上经由所述BL和所述WL上方的存储节点接触部(SNC)电耦合到存储电容器，并且所述沟道进一步在第二侧上经由位于所述沟道的下侧或背面上的位线接触部(BLC)耦合到所述BL。
14.根据权利要求13所述的计算装置，其中，所述IC结构包括DRAM存储器阵列的1T-1C存储器单元。
15.根据权利要求13所述的计算装置，还包括所述存储电容器，并且其中，所述沟道在所述沟道的一端改变方向以在垂直方向上朝向所述存储电容器延伸。
16.根据权利要求13所述的计算装置，还包括耦合到所述板的存储器。
17.根据权利要求13所述的计算装置，还包括耦合到所述板的通信芯片。
18.根据权利要求13所述的计算装置，其中，所述部件是双列直插式存储器模块(DIMM)
19.根据权利要求13所述的计算装置，其中，所述部件是封装的集成电路管芯。
20.根据权利要求13、14、15、16、17、18或19所述的计算装置，其中，所述部件包括动态随机存取存储器(DRAM)。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331479B1 (en) * 1999-09-20 2001-12-18 Chartered Semiconductor Manufacturing Ltd. Method to prevent degradation of low dielectric constant material in copper damascene interconnects
KR101607265B1 (ko) * 2009-11-12 2016-03-30 삼성전자주식회사 수직 채널 트랜지스터의 제조방법
KR101159985B1 (ko) * 2010-07-23 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8351243B2 (en) * 2010-11-16 2013-01-08 Sandisk 3D Llc Transistor driven 3D memory
US20140231914A1 (en) * 2013-02-19 2014-08-21 Applied Materials, Inc. Fin field effect transistor fabricated with hollow replacement channel
KR20150019069A (ko) * 2013-08-12 2015-02-25 에스케이하이닉스 주식회사 매립 비트라인을 갖는 반도체 장치 및 이를 이용한 전자 장치
KR102242989B1 (ko) * 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치

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