JP2005183611A - マルチチップ型半導体装置 - Google Patents
マルチチップ型半導体装置 Download PDFInfo
- Publication number
- JP2005183611A JP2005183611A JP2003421188A JP2003421188A JP2005183611A JP 2005183611 A JP2005183611 A JP 2005183611A JP 2003421188 A JP2003421188 A JP 2003421188A JP 2003421188 A JP2003421188 A JP 2003421188A JP 2005183611 A JP2005183611 A JP 2005183611A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor chip
- external connection
- internal circuit
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
【課題】耐圧の異なる複数チップのマルチチップ半導体装置で外部レギュレータを削除する。
【解決手段】 高耐圧の第1の半導体チップ1と低耐圧の第2の半導体チップ2とを同一パッケージ3内に納めるマルチチップ型半導体装置において、第1の半導体チップ1は、レギュレータ回路4と、第1内部回路6と、パッケージ3外に引き出される外部接続端子8−2と、外部端子に接続するための外部接続部7−2を有し、第2の半導体チップ2は、第2内部回路5と、パッケージ3外に引き出される外部接続端子8−3と、外部端子に接続するための外部接続部7−3を有し、レギュレータ回路4の出力が外部接続端子8−2,8−3、外部接続部7−2,7−3を介して第2内部回路5に接続し、減電圧された電圧が第2の半導体チップ2に供給される。
【選択図】図1
【解決手段】 高耐圧の第1の半導体チップ1と低耐圧の第2の半導体チップ2とを同一パッケージ3内に納めるマルチチップ型半導体装置において、第1の半導体チップ1は、レギュレータ回路4と、第1内部回路6と、パッケージ3外に引き出される外部接続端子8−2と、外部端子に接続するための外部接続部7−2を有し、第2の半導体チップ2は、第2内部回路5と、パッケージ3外に引き出される外部接続端子8−3と、外部端子に接続するための外部接続部7−3を有し、レギュレータ回路4の出力が外部接続端子8−2,8−3、外部接続部7−2,7−3を介して第2内部回路5に接続し、減電圧された電圧が第2の半導体チップ2に供給される。
【選択図】図1
Description
本発明は、複数の半導体チップを同一パッケージに収容したマルチチップ型半導体装置に関する。
複数の半導体チップを互いに接続して樹脂モールドしたマルチチップ型半導体装置においては、半導体チップ相互間の接続が種々の形態で行われている。例えば、ボンディングワイヤで半導体チップ間の接続が行われる場合もあり、また、半導体チップ同士を重ね合わせてチップ・オン・チップ構造とし、バンプを介して半導体チップ同士の電気接続が行われる場合もある。さらには、配線基板上に複数の半導体チップを接合することによって、複数の半導体チップ同士の電気接続が達成されている場合もある。
同一パッケージに複数のチップを収容する理由として、例えば高周波信号処理と低周波ベース処理が必要なLSIを集積化した場合、低周波用プロセスを用いて1チップで集積化すると周波数特性不足のため、高周波信号処理が不可能になる。また高周波用プロセスを用いて1チップで集積化するとコストアップになるなどがあげられ、同手法が採用される。
このような場合、それぞれの半導体チップの耐圧がそれぞれ異なる場合があり、いろいろな課題を生じる。異なる耐圧のチップを同一パッケージに収容したマルチチップ型半導体の動作テストによる、課題解決法では、例えば、特許文献1に記載された技術があげられる。
また電源電圧に関しての課題を解決するための手段の一例を、図3を用いて説明する。
図3は異なる耐圧のチップを同一パッケージに収容したマルチチップ型半導体の構成図であり、1は第1の半導体チップ、2は第2の半導体チップ、3は第1の半導体チップ1および第2の半導体チップ2を収容したパッケージ、5は第2の半導体チップ2内の第2内部回路、6は第1の半導体チップ1内の第1内部回路、7−1は第1の半導体チップ1の外部接続部、7−3は第2の半導体チップ2の外部接続部、8−1,8−3はパッケージ3の外部接続端子、9は容量、12は電源電圧、20は外部レギュレータ回路を示す。
第1の半導体チップ1と第2の半導体チップ2とをパッケージに収容したマルチチップ型半導体装置であって、電源電圧12の一方ではパッケージ外に引き出される外部接続端子8−1と、外部端子に接続するための外部接続部7−1を介して第1内部回路6に接続される。また他方は外部レギュレータ回路20を介して減電圧され、外部接続端子8−3と、外部端子に接続するための外部接続部7−3を介して、第2内部回路5に接続され、第2の半導体チップ2に電源が供給される。
ここで、第1の半導体チップ1は高耐圧チップで、第2の半導体チップ2は低耐圧チップであり、低耐圧チップの耐圧値は電源電圧値以下である。
特開2000−332193号公報
しかしながら、図3に示す従来のマルチチップ型半導体装置における電源供給法では、外部レギュレータ回路20が必要となり、コストの増大、実装面積増大に伴うセットの小型化困難という問題点がある。
本発明は、このような従来の問題点を鑑みてなされたものであり、外部のレギュレータ回路が不要な、マルチチップ型半導体装置を提供することを目的とする。
前記目的を達成するために、請求項1の発明は、第1の半導体チップ(1)と第2の半導体チップ(2)とを同一パッケージ(3)内に収容するマルチチップ型半導体装置であって、前記第1の半導体チップ(1)に、複数のレギュレータ回路(4)と、第1内部回路(6)と、前記パッケージ外に引き出される外部接続端子(8−2)に接続するための外部接続部(7−2)を備え、前記第2の半導体チップ(2)に、第2内部回路(5)と、前記パッケージ外に引き出される外部接続端子(8−3)に接続するための外部接続部(7−3)を備え、前記レギュレータ回路(4)の出力を、前記外部接続端子(8−2,8−3)および外部接続部(7−2,7−3)を介して前記第2内部回路(5)に接続し、減電圧された電圧が第2の半導体チップ(2)に供給される構成である。なお、括弧内の数字は、図1に示す図に記載した部材に付してある符号に対応する。
また請求項2の発明は、第1の半導体チップ(1)と第2の半導体チップ(2)とをパッケージ(3)内で相互接続して構成されるマルチチップ型半導体装置であって、前記第1の半導体チップ(1)に、複数のレギュレータ回路(4)と、前記第2の半導体チップ(2)と接続するための複数の第1チップ間接続部(10−1)と、第1内部回路(6)と、前記パッケージ外に引き出される外部接続端子(8−2)に接続するための外部接続部(7−2)とを備え、前記第2の半導体チップ(2)に、第2内部回路(5)と、前記第1の半導体チップ(1)と接続するための複数の第2チップ間接続部(10−2)とを備え、前記複数の第1チップ間接続部(10−1)と複数の第2チップ間接続部(10−2)間とを直接接続するボンディングワイヤ(11)を有し、前記レギュレータ回路の出力を、複数の第1チップ間接続部(10−1)と第2チップ間接続部(10−2)を介して前記第2内部回路(5)に接続し、減電圧された電圧が第2の半導体チップ(2)に供給される構成である。なお、括弧内の数字は、図2に示す図に記載した部材に付してある符号に対応する。
また請求項3の発明は、請求項1,2の発明において、前記第1の半導体チップ(1)を、高電圧の印加を前提として高耐圧プロセスで作製したものとし、前記第2の半導体チップ(2)を、前記第1の半導体チップ(1)よりも耐圧が低く、外部から印加される電源電圧(12)より耐圧が低いことを特徴とする。なお、括弧内の数字は、図1,2に示す図に記載した部材に付してある符号に対応する。
この構成により、低耐圧の第2の半導体チップ(2)に直接高電圧を印加することなく、電源を供給することができる。
以上のように本発明は、低耐圧チップに直接高電圧を印加することなく、電源電圧を供給することができ、且つ外部のレギュレータ回路が不要で、低価格、セットの小型化を可能にするマルチチップ型半導体装置を実現できるものである。
以下、本発明の実施形態について図面を参照しながら説明する。
図1は本発明の第1の実施形態におけるマルチチップ型半導体装置の構成図であり、1は第1の半導体チップ、2は第2の半導体チップ、3は第1の半導体チップ1および第2の半導体チップ2を収容したパッケージ、4は複数のレギュレータ回路、5は第2の半導体チップ2内の第2内部回路、6は第1の半導体チップ1内の第1内部回路、7−1,7−2は第1の半導体チップ1の外部接続部、7−3は第2の半導体チップ2の外部接続部、8−1,8−2,8−3はパッケージ3の外部接続端子、9は容量、12は電源電圧を示す。
高耐圧の第1の半導体チップ1と低耐圧の第2の半導体チップ2とを同一パッケージ3内に納めるマルチチップ型半導体装置において、第1の半導体チップ1は、複数のレギュレータ回路4と、第1内部回路6と、パッケージ3外に引き出される外部接続端子8−2に接続するための外部接続部7−2を有し、第2の半導体チップ2は、第2内部回路5と、パッケージ3外に引き出される外部接続端子8−3と、外部接続端子8−3に接続するための外部接続部7−3を有し、レギュレータ回路4の出力が外部接続端子8−2,8−3、外部接続部7−2,7−3を介して前記第2内部回路5に接続し、減電圧された電圧が第2の半導体チップ2に供給される構成である。
図2は本発明の第2の実施形態におけるマルチチップ型半導体装置の構成図であり、1は第1の半導体チップ、2は第2の半導体チップ、3は第1の半導体チップ1および第2の半導体チップ2を収容したパッケージ、4は複数のレギュレータ回路、5は第2の半導体チップ2内の第2内部回路、6は第1の半導体チップ1内の第1内部回路、7−1,7−2は第1の半導体チップ1の外部接続部、8−1,8−2はパッケージ3の外部接続端子、9は容量、10−1は第1の半導体チップ1が有する複数の第1チップ間接続部、10−2は第2の半導体チップ2が有する複数の第2チップ間接続部、11は複数のボンディングワイヤ、12は電源電圧を示す。
第1の半導体チップ1は、レギュレータ回路4と、第2の半導体チップ2と接続するための複数の第1チップ間接続部10−1と、第1内部回路6と、パッケージ3外に引き出される外部接続端子8−2に接続するための外部接続部7−2とを有しており、第2の半導体チップ2は、第2内部回路5と、第1の半導体チップ1の第1チップ間接続部10−1に接続するための複数の第2チップ間接続部10−2と、複数の第1チップ間接続部10−1と複数の第2チップ間接続部10−2間とを直接接続するボンディングワイヤ11を有し、レギュレータ回路4の出力が、複数の第1チップ間接続部10−1と第2チップ間接続部10−2を介して第2内部回路5に接続し、減電圧された電圧が第2の半導体チップ2に供給される構成である。
図1,2に示す実施形態において、レギュレータ出力の外部接続端子8−2には雑音低減用の容量9が接続されており、第1の半導体チップ1の第1内部回路6は、電源電圧12が接続されている。
図4はレギュレータ回路の構成の一例を示す回路図である。
電源電圧端子31とGND端子32とバンドギャップ回路33とレギュレータ出力端子34とNPN差動対トランジスタ35と電流ミラー回路36−1,36−2,36−3と定電流源37とレギュレータ出力用PchMOSトランジスタ38と抵抗39−1,39−2,39−3とを備え、電源電圧端子31は電源電圧12に、レギュレータ出力端子34は、図1に示す外部接続部7−2または図2に示す第1チップ間接続部10−1に接続されている。
バンドギャップ回路33および定電流源37が動作状態の時、PchMOSトランジスタ38のゲート電圧が下がり、PchMOSトランジスタ38がON状態となり、バンドギャップ出力端子が接続されるNPN差動対トランジスタ35のベース電圧が同じになるように回路に帰還がかかる。レギュレータ出力端子34に生じる電圧Voは、バンドギャップ出力電圧をVbgr、抵抗39−2,39−3の抵抗値をそれぞれR392,R393とすると(数1)の様に表される。
レギュレータ出力端子34に生じる雑音を低減させるためにレギュレータ出力端子34にはコンデンサが接続され、一般的に大容量のコンデンサ(容量9)を接続するほど出力雑音は低減する。
このように構成することにより、レギュレータ出力電圧は低耐圧用半導体チップの耐圧値以下に設定され、低耐圧チップ(第2内部回路5)に直接高電圧を印加することなく、電源を供給することができる。
本発明は、マルチチップパッケージLSIにレギュレータ回路を内蔵する技術に利用可能である。
1 第1の半導体チップ
2 第2の半導体チップ
3 パッケージ
4 レギュレータ回路
5 第2内部回路
6 第1内部回路
7−1,7−2,7−3 外部接続部
8−1,8−2,8−3 外部接続端子
9 容量
10−1 第1チップ間接続部
10−2 第2チップ間接続部
11 ボンディングワイヤ
12 電源電圧
31 電源電圧端子
32 GND端子
33 バンドギャップ回路
34 レギュレータ出力端子
35 NPN差動対トランジスタ
36−1,36−2,36−3 電流ミラー回路
37 定電流源
38 PchMOSトランジスタ
39−1,39−2,39−3 抵抗
2 第2の半導体チップ
3 パッケージ
4 レギュレータ回路
5 第2内部回路
6 第1内部回路
7−1,7−2,7−3 外部接続部
8−1,8−2,8−3 外部接続端子
9 容量
10−1 第1チップ間接続部
10−2 第2チップ間接続部
11 ボンディングワイヤ
12 電源電圧
31 電源電圧端子
32 GND端子
33 バンドギャップ回路
34 レギュレータ出力端子
35 NPN差動対トランジスタ
36−1,36−2,36−3 電流ミラー回路
37 定電流源
38 PchMOSトランジスタ
39−1,39−2,39−3 抵抗
Claims (3)
- 第1の半導体チップと第2の半導体チップとを同一パッケージ内に構成するマルチチップ型半導体装置であって、
前記第1の半導体チップに、複数のレギュレータ回路と、第1内部回路と、前記パッケージ外に引き出される外部接続端子に接続するための外部接続部とを備え、
前記第2の半導体チップに、第2内部回路と、前記パッケージ外に引き出される外部接続端子に接続するための外部接続部とを備え、
前記レギュレータ回路の出力を、前記外部接続端子および前記第1、第2の半導体チップの外部接続部を介して前記第2内部回路に接続したことを特徴とするマルチチップ型半導体装置。 - 第1の半導体チップと第2の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、
前記第1の半導体チップに、複数のレギュレータ回路と、前記第2の半導体チップと接続するための複数の第1チップ間接続部と、第1内部回路と、前記パッケージ外に引き出される外部接続端子に接続するための外部接続部とを備え、
前記第2の半導体チップに、第2内部回路と、前記第1の半導体チップと接続するための複数の第2チップ間接続部とを備え、
前記複数の第1チップ間接続部と複数の第2チップ間接続部間とを直接接続するボンディングワイヤを有し、
前記レギュレータ回路の出力を、前記複数の第1チップ間接続部と第2チップ間接続部を介して前記第2内部回路に接続したことを特徴とするマルチチップ型半導体装置。 - 前記第1の半導体チップを、高電圧の印加を前提として高耐圧プロセスで作製したものとし、前記第2の半導体チップを、前記第1の半導体チップよりも耐圧が低いものとしたことを特徴とする請求項1または2記載のマルチチップ型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003421188A JP2005183611A (ja) | 2003-12-18 | 2003-12-18 | マルチチップ型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003421188A JP2005183611A (ja) | 2003-12-18 | 2003-12-18 | マルチチップ型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005183611A true JP2005183611A (ja) | 2005-07-07 |
Family
ID=34782484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003421188A Pending JP2005183611A (ja) | 2003-12-18 | 2003-12-18 | マルチチップ型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005183611A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010073951A (ja) * | 2008-09-19 | 2010-04-02 | Renesas Technology Corp | 半導体装置 |
JP2013074230A (ja) * | 2011-09-29 | 2013-04-22 | Renesas Electronics Corp | 半導体装置及びそれを用いたSiPデバイス |
-
2003
- 2003-12-18 JP JP2003421188A patent/JP2005183611A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010073951A (ja) * | 2008-09-19 | 2010-04-02 | Renesas Technology Corp | 半導体装置 |
US8134228B2 (en) | 2008-09-19 | 2012-03-13 | Renesas Electronics Corporation | Semiconductor device for battery power voltage control |
CN101677096B (zh) * | 2008-09-19 | 2013-09-11 | 瑞萨电子株式会社 | 半导体器件 |
JP2014060417A (ja) * | 2008-09-19 | 2014-04-03 | Renesas Electronics Corp | 半導体装置 |
TWI462260B (zh) * | 2008-09-19 | 2014-11-21 | Renesas Electronics Corp | Semiconductor device |
US9000574B2 (en) | 2008-09-19 | 2015-04-07 | Renesas Electronics Corporation | Semiconductor device for battery power voltage control |
US9209113B2 (en) | 2008-09-19 | 2015-12-08 | Renesas Electronics Corporation | Semiconductor device for battery power voltage control |
JP2013074230A (ja) * | 2011-09-29 | 2013-04-22 | Renesas Electronics Corp | 半導体装置及びそれを用いたSiPデバイス |
US9035360B2 (en) | 2011-09-29 | 2015-05-19 | Renesas Electronics Corporation | Semiconductor device and SiP device using the same |
US9337187B2 (en) | 2011-09-29 | 2016-05-10 | Renesas Electronics Corporation | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8294256B2 (en) | Chip package structure and method of making the same | |
US6351040B1 (en) | Method and apparatus for implementing selected functionality on an integrated circuit device | |
USRE41869E1 (en) | Semiconductor device | |
US20140367846A1 (en) | Power semiconductor device | |
JP4885635B2 (ja) | 半導体装置 | |
JPS61117858A (ja) | 半導体装置 | |
JP2003086754A (ja) | 半導体集積回路モジュールとその製造方法及び使用方法 | |
JP2005183611A (ja) | マルチチップ型半導体装置 | |
US6838830B2 (en) | Half-bridge | |
JP2005159111A (ja) | マルチチップ型半導体装置 | |
JP2008028282A (ja) | 半導体装置 | |
JP2004221260A (ja) | 半導体装置 | |
KR20000017465A (ko) | 반도체장치 | |
US20240006273A1 (en) | Integrated circuit package with star-connected lead | |
JPH05283656A (ja) | 半導体装置 | |
CN114068504A (zh) | 半导体模块 | |
JP2001077230A (ja) | リードフレーム及びそれを用いた半導体装置実装体 | |
JP2006128331A (ja) | 半導体装置 | |
JP2003152091A (ja) | 半導体集積回路 | |
JP2007115953A (ja) | 回路装置 | |
JPH03129758A (ja) | 混成集積回路装置 | |
JPH0982885A (ja) | 半導体装置 | |
JP2011210954A (ja) | 半導体装置 | |
JP2001085588A (ja) | リードフレーム及び半導体装置 | |
JPH05283592A (ja) | 半導体リードフレーム |