JP2525257B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2525257B2 JP2525257B2 JP1300289A JP30028989A JP2525257B2 JP 2525257 B2 JP2525257 B2 JP 2525257B2 JP 1300289 A JP1300289 A JP 1300289A JP 30028989 A JP30028989 A JP 30028989A JP 2525257 B2 JP2525257 B2 JP 2525257B2
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- Japan
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- mos transistor
- forming
- conductivity type
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置のソース及びドレイン領
域及びベース領域の形成方法に関する。
域及びベース領域の形成方法に関する。
本発明は半導体集積回路装置のソース及びドレイン領
域及びベース領域の形成方法において、ベース領域形成
後、ゲート電極側壁に絶縁物を形成し、その後一方のMO
Sトランジスタにおいてベース領域と同導電型の不純物
領域を形成し、他方のMOSトランジスタにおいてはベー
ス領域と反対導電型の不純物領域を形成することで同一
半導体基板上に高耐圧タイプの横型MOSトランジスタと
高電流ドライブ能力を有する横型DMOSトランジスタの形
成を大幅な工程増なく可能としたものである。
域及びベース領域の形成方法において、ベース領域形成
後、ゲート電極側壁に絶縁物を形成し、その後一方のMO
Sトランジスタにおいてベース領域と同導電型の不純物
領域を形成し、他方のMOSトランジスタにおいてはベー
ス領域と反対導電型の不純物領域を形成することで同一
半導体基板上に高耐圧タイプの横型MOSトランジスタと
高電流ドライブ能力を有する横型DMOSトランジスタの形
成を大幅な工程増なく可能としたものである。
第２図に２重ドレインタイプの高耐圧構造の横型MOS
トランジスタの断面図を示す。第３図には高電流ドライ
ブ能力を有する横型DMOSトランジスタの断面図を示す。
両者はそれぞれの特徴に応じて半導体集積回路装置の要
素として使われているが同一基板内に組み込まれて使わ
れることはなかった。
トランジスタの断面図を示す。第３図には高電流ドライ
ブ能力を有する横型DMOSトランジスタの断面図を示す。
両者はそれぞれの特徴に応じて半導体集積回路装置の要
素として使われているが同一基板内に組み込まれて使わ
れることはなかった。
高耐圧で尚かつ高電流ドライブ能力を有する電源用レ
ギュレータ半導体集積回路装置などを作製しようとした
場合、前述第２図のような高耐圧トランジスタのみでは
電流をドライブする回路の面積が大きくなりコストアッ
プにつながるという問題がある。かといって第３図の高
電流ドライブ能力を有するDMOS構造を同一基板内に組み
込もうとすると電流をドライブする回路の面積は大きく
ならないが製造工程が大幅に増加し、やはりコストアッ
プにつながるという問題がある。
ギュレータ半導体集積回路装置などを作製しようとした
場合、前述第２図のような高耐圧トランジスタのみでは
電流をドライブする回路の面積が大きくなりコストアッ
プにつながるという問題がある。かといって第３図の高
電流ドライブ能力を有するDMOS構造を同一基板内に組み
込もうとすると電流をドライブする回路の面積は大きく
ならないが製造工程が大幅に増加し、やはりコストアッ
プにつながるという問題がある。
前記課題を解決するため本発明では、横型高耐圧MOS
トランジスタと高電流ドライブDMOSトランジスタを同一
基板内に組み込むため、まず横型高耐圧MOSトランジス
タの低濃度ドレイン領域と高電流ドライブDMOSのベース
領域とを同一の工程で形成するという手段と次にゲート
電極の側壁に絶縁物を形成した後、高濃度ドレイン領域
を形成するという手段をとった。
トランジスタと高電流ドライブDMOSトランジスタを同一
基板内に組み込むため、まず横型高耐圧MOSトランジス
タの低濃度ドレイン領域と高電流ドライブDMOSのベース
領域とを同一の工程で形成するという手段と次にゲート
電極の側壁に絶縁物を形成した後、高濃度ドレイン領域
を形成するという手段をとった。
前記手段をとることで、まず横型高耐圧MOSトランジ
スタの低濃度ドレイン領域と高電流ドライブDMOSのベー
ス領域とを同一工程で形成することで工程増を避けるこ
とが可能となった。
スタの低濃度ドレイン領域と高電流ドライブDMOSのベー
ス領域とを同一工程で形成することで工程増を避けるこ
とが可能となった。
次にゲート電極の側壁に絶縁物を形成し、その後高濃
度ドレイン領域を形成することで低濃度ドレイン領域と
高電流ドライブDMOSのベース領域形成の工程を別々にす
ることなくDMOSのチャネル部の実行長を適正なものとす
ることが可能となった。
度ドレイン領域を形成することで低濃度ドレイン領域と
高電流ドライブDMOSのベース領域形成の工程を別々にす
ることなくDMOSのチャネル部の実行長を適正なものとす
ることが可能となった。
以下、本発明を図面に基づいて詳細に説明する。第１
図（ａ）〜（ｈ）は本発明の実施例の工程順の断面図で
ある。
図（ａ）〜（ｈ）は本発明の実施例の工程順の断面図で
ある。
Ｐ型導電型の半導体基板２は基板より高濃度のＰ型導
電型の不純物領域３を埋込層として埋置されており、そ
の上方にＮ型導電型の半導体基板１がエピタキシャル成
長で形成されている〔第１図（ａ）〕。かかる半導体基
板１の表面部に第１の反対導電型不純物領域であるＰウ
エル４を形成する〔第１図（ｂ）〕。次に素子分離領域
５を形成し、次にゲート絶縁膜を下部に有するゲート電
極７を形成し、かかるゲート電極に整合してＰウエル４
と反対導電型の第２の反対導電型不純物領域を形成する
ためのリンインプラ８を行う〔第１図（ｃ）〕。
電型の不純物領域３を埋込層として埋置されており、そ
の上方にＮ型導電型の半導体基板１がエピタキシャル成
長で形成されている〔第１図（ａ）〕。かかる半導体基
板１の表面部に第１の反対導電型不純物領域であるＰウ
エル４を形成する〔第１図（ｂ）〕。次に素子分離領域
５を形成し、次にゲート絶縁膜を下部に有するゲート電
極７を形成し、かかるゲート電極に整合してＰウエル４
と反対導電型の第２の反対導電型不純物領域を形成する
ためのリンインプラ８を行う〔第１図（ｃ）〕。
しかる後、熱処理等を経て形成された第２の反対導電
型不純物領域がN-領域10となる。次にCVD法などにより
表面部一様にSi02などを推積させ、異方性エッチングな
どを行うとゲート電極側壁に絶縁物としてゲートスペー
サ11が形成される〔第１図（ｄ）〕。しかる後、一方の
側のゲート電極に整合してN-領域10より高濃度で同導電
型の第３の不純物領域としてのN+層20を形成するための
リンインプラ15を行う〔第１図（ｅ）〕しかる後、他方
のゲート電極に整合してN-領域10より高濃度で反対導電
型の第４の不純物領域としてのP+層22を形成するための
ボロンインプラ18を行う〔第１図（ｆ）〕。以上のよう
な工程を経て、N-領域10が横型DMOSトランジスタである
ＰチャネルDMOSトランジスタ26のベース領域31を形成す
ると同時に２重ドレインタイプの高耐圧横型MOSトラン
ジスタであるＮチャネルMOSトランジスタの低濃度ドレ
イン領域29を形成する。また、P+層22はＰチャネルDMOS
トランジスタ26の高濃度ドレイン領域34を形成すると同
時にCMOS構成の回路であれば必要不可欠である横型のＰ
チャネルMOSトランジスタ27のソース及びドレイン領域2
8を形成する。
型不純物領域がN-領域10となる。次にCVD法などにより
表面部一様にSi02などを推積させ、異方性エッチングな
どを行うとゲート電極側壁に絶縁物としてゲートスペー
サ11が形成される〔第１図（ｄ）〕。しかる後、一方の
側のゲート電極に整合してN-領域10より高濃度で同導電
型の第３の不純物領域としてのN+層20を形成するための
リンインプラ15を行う〔第１図（ｅ）〕しかる後、他方
のゲート電極に整合してN-領域10より高濃度で反対導電
型の第４の不純物領域としてのP+層22を形成するための
ボロンインプラ18を行う〔第１図（ｆ）〕。以上のよう
な工程を経て、N-領域10が横型DMOSトランジスタである
ＰチャネルDMOSトランジスタ26のベース領域31を形成す
ると同時に２重ドレインタイプの高耐圧横型MOSトラン
ジスタであるＮチャネルMOSトランジスタの低濃度ドレ
イン領域29を形成する。また、P+層22はＰチャネルDMOS
トランジスタ26の高濃度ドレイン領域34を形成すると同
時にCMOS構成の回路であれば必要不可欠である横型のＰ
チャネルMOSトランジスタ27のソース及びドレイン領域2
8を形成する。
以上説明してきたように、本発明を用いることで以下
の効果が期待できる。
の効果が期待できる。
（１）２重ドレインタイプのMOSトランジスタと、ソー
スあるいはドレイン近傍のチャネルの不純物濃度を濃く
したシングルドレインタイプのMOSトランジスタを同一
基板に工程数を減少させて形成することができ、また同
時に、耐圧やリーク電流等の面で性能の高い半導体装置
の製造が可能となった。
スあるいはドレイン近傍のチャネルの不純物濃度を濃く
したシングルドレインタイプのMOSトランジスタを同一
基板に工程数を減少させて形成することができ、また同
時に、耐圧やリーク電流等の面で性能の高い半導体装置
の製造が可能となった。
（２）２重ドレインタイプの高耐圧横型MOSトランジス
タを製造する工程にしないし数工程付加するだけで横型
DMOSトランジスタを同一半導体基板内に組み込むことが
可能となった。
タを製造する工程にしないし数工程付加するだけで横型
DMOSトランジスタを同一半導体基板内に組み込むことが
可能となった。
（３）不純物導電型の組み合わせを変えることでＮチャ
ネルDMOSトランジスタも組み込める。もちろんＰチャネ
ル,Nチャネル両方組み込むことも可能である。
ネルDMOSトランジスタも組み込める。もちろんＰチャネ
ル,Nチャネル両方組み込むことも可能である。
（４）半導体のチップ面積を増大させることなく、ま
た、大幅な工程増もなしに高耐圧，高電流ドライブ能力
を有した半導体集積回路装置の製造が可能となった。
た、大幅な工程増もなしに高耐圧，高電流ドライブ能力
を有した半導体集積回路装置の製造が可能となった。
【図面の簡単な説明】 第１図は本発明の実施例の工程順の断面図、第２図は２
重ドレインタイプの高耐圧横型MOSトランジスタの断面
図、第３図は横型DMOSトランジスタの断面図である。 １……Ｎ型半導体基板 ２……Ｐ型半導体基板 ３……Ｐ型埋込層 ４……Ｐウエル ５……素子分離領域 ６……レジスト ７……ゲート電極 ８……リンインプラ 10……N-領域 11……ゲートスペーサ 14……レジスト 15……リンインプラ 18……ボロンインプラ 19……レジスト 20……N+層 22……P+層 25……ＮチャネルMOSトランジスタ 26……ＰチャネルMOSトランジスタ 27……ＰチャネルMOSトランジスタ 28……ソース，ドレイン領域 29……低濃度ソース，ドレイン領域 30……高濃度ソース，ドレイン領域 31……ベース領域 32……ソース領域 33……低濃度ドレイン領域 34……高濃度ドレイン領域 36……高濃度ドレイン領域 37……低濃度ドレイン領域 41……高濃度ソース領域 42……ベース領域 43……高濃度ドレイン領域 44……低濃度ドレイン領域 45……DMOSチャネル領域
重ドレインタイプの高耐圧横型MOSトランジスタの断面
図、第３図は横型DMOSトランジスタの断面図である。 １……Ｎ型半導体基板 ２……Ｐ型半導体基板 ３……Ｐ型埋込層 ４……Ｐウエル ５……素子分離領域 ６……レジスト ７……ゲート電極 ８……リンインプラ 10……N-領域 11……ゲートスペーサ 14……レジスト 15……リンインプラ 18……ボロンインプラ 19……レジスト 20……N+層 22……P+層 25……ＮチャネルMOSトランジスタ 26……ＰチャネルMOSトランジスタ 27……ＰチャネルMOSトランジスタ 28……ソース，ドレイン領域 29……低濃度ソース，ドレイン領域 30……高濃度ソース，ドレイン領域 31……ベース領域 32……ソース領域 33……低濃度ドレイン領域 34……高濃度ドレイン領域 36……高濃度ドレイン領域 37……低濃度ドレイン領域 41……高濃度ソース領域 42……ベース領域 43……高濃度ドレイン領域 44……低濃度ドレイン領域 45……DMOSチャネル領域
Claims (8)
- 【請求項１】同一の半導体基板の表面に第1MOSトランジ
スタおよび第2MOSトランジスタを構成する半導体集積回
路装置の製造方法において、 第１導電型の半導体層の表面にゲート絶縁膜を介して第
１および第2MOSトランジスタのゲート電極を形成する工
程と、 前記半導体基板に第２導電型不純物を前記ゲート電極を
マスクとして自己整合的に導入し、低濃度の第２導電型
不純物領域からなる第1MOSトランジスタのソース領域お
よびドレイン領域と第2MOSトランジスタのチャネル領域
とを同時に形成する工程と、 前記第1MOSトランジスタのドレイン領域にさらに第２導
電型不純物を選択的に導入して高濃度の第２導電型不純
物領域を形成し、不純物濃度の異なる複数の第２導電型
不純物領域からなるドレイン領域を形成する工程と、 前記第2MOSトランジスタの低濃度の第２導電型不純物領
域に第１導電型不純物を選択的に導入し、第2MOSトラン
ジスタのソース領域ないしドレイン領域を形成する工程
とを含むを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】前記ゲート電極を形成する工程において、
第２導電型の半導体層に、互いに離間して複数の第１導
電型の半導体層を形成し、一方の第１導電型半導体層に
前記第1MOSトランジスタのゲート電極を、他方の第２導
電型の半導体層に前記第2MOSトランジスタのゲート電極
を形成する工程を含むことを特徴とする請求項１記載の
半導体集積回路装置の製造方法。 - 【請求項３】前記第1MOSトランジスタの濃度の異なる第
２導電型不純物領域からなるドレイン領域を形成する工
程は、前記低濃度の第２導電型不純物領域を形成後に、
前記第1MOSトランジスタのゲート電極の側壁に絶縁物か
らなるゲートスペーサを形成する工程を含むことを特徴
とする請求項１乃至２記載の半導体集積回路装置の製造
方法。 - 【請求項４】前記第1MOSトランジスタの高濃度の第２導
電型不純物領域を形成する工程は、前記第２導電型不純
物を前記ゲートスペーサおよび前記ゲート電極をマスク
として自己整合的に導入して、不純物濃度の異なる複数
の第２導電型不純物領域からなるドレイン領域を形成す
る工程を含むことを特徴とする請求項３記載の半導体集
積回路装置の製造方法。 - 【請求項５】前記ゲート電極を形成する工程は、第２導
電型の半導体層の表面にゲート絶縁膜を介して第3MOSト
ランジスタのゲート電極を形成する工程を有し、前記第
2MOSトランジスタのソース領域ないしドレイン領域を形
成すると同時に、前記第２導電型の半導体層に前記第１
導電型不純物を前記ゲート電極をマスクとして自己整合
的に導入し、第3MOSトランジスタのソース領域およびド
レイン領域を形成する工程を有することを特徴とする請
求項１から４いずれか記載の半導体集積回路装置の製造
方法。 - 【請求項６】前記ゲート電極を形成する工程において、
第１導電型の半導体基板の上に第２導電型の半導体単結
晶層をエピタキシャル成長させ、前記第２導電型の半導
体単結晶層に前記第１導電型の半導体層を形成すること
を特徴とする請求項１記載の半導体集積回路装置の製造
方法。 - 【請求項７】前記第2MOSトランジスタは横型DMOSトラン
ジスタであることを特徴とする請求項１から６いずれか
記載の半導体集積回路装置の製造方法。 - 【請求項８】前記第１および第3MOSトランジスタにより
CMOSトランジスタを構成することを特徴とする請求項５
記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300289A JP2525257B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300289A JP2525257B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159173A JPH03159173A (ja) | 1991-07-09 |
| JP2525257B2 true JP2525257B2 (ja) | 1996-08-14 |
Family
ID=17882998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300289A Expired - Lifetime JP2525257B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525257B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07176640A (ja) * | 1993-10-26 | 1995-07-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US20020123180A1 (en) * | 2001-03-01 | 2002-09-05 | Peter Rabkin | Transistor and memory cell with ultra-short gate feature and method of fabricating the same |
-
1989
- 1989-11-16 JP JP1300289A patent/JP2525257B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03159173A (ja) | 1991-07-09 |
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Legal Events
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|---|---|---|---|
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