JPH03205869A

JPH03205869A - 半導体集積回路装置

Info

Publication number: JPH03205869A
Application number: JP2000690A
Authority: JP
Inventors: Nobuo Tanba; 丹場　展雄
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-01-08
Filing date: 1990-01-08
Publication date: 1991-09-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特にＳＲＡＭを
有する半導体集積回路装置に適用して有効な技術に関す
るものである。

〔従来の技術〕

ＳＲＡＭは、相補性データ線とワード線との交差部にメ
モリセルを配置して構威されている。このメモリセルは
、フリップフロップ回路及び２個の転送用ＭＩＳＦＥＴ
から構成されている。

前記フリップフロップ回路は、２個の馳動用ＭＩＳＦＥ
Ｔ及び２個の高抵抗負荷素子から構威されている。この
フリップフロップ回路は、情報としての電荷を蓄積する
。前記趣動用ＭＩＳＦＥＴは、ｎチャネル型で構成され
ている。この廓動用ＭＩＳＦＥＴは、Ｐ型半導体基板の
素子形成面（以下主面という）に設けられたＰ型ウエル
領域、または、前記ｐ型半導体基板の主面に設けられて
いる。この廓動用ＭＩＳＦＥＴのドレイン領域は、前記
高抵抗負荷素子を介して電源電圧例えば５［Ｖ］に接続
されている。前記フリップフロップ回路は、このドレイ
ン領域を情報蓄積ノードとして、情報としての電荷を蓄
積する。この鮭動用ＭＩＳＦＥＴのソース領域は、接地
電圧例えばＯ　［Ｖ］に接続されている。この一対の駆
動用ＭＩＳＦＥＴのゲート電極は、夫々他方のドレイン
領域に接続されている。

前記転送用ＭＩＳＦＥＴのゲート電極は、ワード線に接
続されている。この転送用ＭＩＳＦＥＴのソース領域及
びドレイン領域を構成する半導体領域の一方は、前記相
補性データ線に接続されている。この転送用ＭＩＳＦＥ
Ｔのソース領域及びドレイン領域を構成する半導体領域
の他方は、前記駆動用ＭＩＳＦＥＴのドレイン領域に接
続されている。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。

前記ＳＲＡＭにおいては、恥動用ＭＩＳＦＥＴのドレイ
ン領域とα線が入射して前記Ｐ型ウェル領域またはｐ型
半導体基板で発生した電子が、前記翻動用ＭＩＳＦＥＴ
の情報蓄積ノードに侵入して、情報としての電荷量を変
動させるため、ソフトエラーが発生するという問題があ
った。

また、このソフトエラーの発生を低減するためには、前
記情報蓄積ノードに蓄積される電荷量を増加することが
考えられる。そこで，前記転送用ＭＩＳＦＥＴの情報蓄
積ノードを構戊する半導体領域を大きくすることが考え
られるが，半導体領域を大きくすれば、半導体集積回路
装置の高集積化を図ることができないという問題があっ
た。

また、前記情報蓄積ノードに蓄積される電荷量を増大す
るために、この情報蓄積ノードにキャパシタを接続する
ことが考えられる。しかし、半導体集積回路装置の高集
積化を図ると、前記キャパシタの面積が減少して蓄積電
荷量が減少するため、α線によるソフトエラーが発生す
るという問題があった。

また、メモリセルの動作安定性を確保すると共にに、情
報の読み出し速度を高速化するには、駐動用ＭＩＳＦＥ
Ｔの電流翻動能力を高めることが必要である。しかし、
半導体集積回路装置の高速化に伴い、素子のレイアウト
面積は減少する傾向にあるため，Ｍ！動用ＭＩ　ＳＦＥ
Ｔのゲート幅が減少し、駆動用ＭＩＳＦＥＴの電流廓動
能力を向上することができないという問題があった。

本発明の目的は，ＳＲＡＭを有する半導体集積回路装置
において、ソフトエラーの発生を低減することが可能な
技術を提供することにある。

本発明の他の目的は、前記半導体集積回路装置において
、高集積化を図ることが可能な技術を提供することにあ
る。

本発明の他の目的は、前記半導体集積回路装置において
，動作速度を高速化することが可能な技術を提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）駆動用ＭＩＳＦＥＴで形成されたフリップフロッ
プ回路の入出力端子に転送用ＭＩＳＦＥＴを接続してメ
モリセルを構威したＳＲＡＭを有する半導体集積回路装
置において、半導体基板の素子形威面に設けた凸状島領
域の上部に前記転送用ＭＩＳＦＥＴを設け、該転送用Ｍ
ＩＳＦＥＴの情報蓄積ノードとなる半導体領域下にその
ソース領域が配置された前記翻動用ｔＩＳＦＥＴを，前
記凸状島領域の側壁に設ける。

（２）前記馳動用ＭＩＳＦＥＴ＝のソース領域を、前記
転送用ＭＩＳＦＥＴのソース領域下及びドレイン領域下
の両方に設ける。

〔作　　用〕

前述した手段（１）によれば、前記転送用ＭＩＳＦＥＴ
の情報蓄積ノード下にあるＰ型ウェル領域の深さは、前
記輛動用ＭＩＳＦＥＴのチャネル長と概略等しくなるの
で、前記Ｐ型ウェル領域の深さは小さくなる。従って、
α線が通過した際に電子一正孔対が発生する領域が小さ
くなるので，α線によるソフトエラーの発生を低減する
ことができる。

また，半導体基板中でα線によって発生した少数キャリ
ャは、前記駆動用ＭＩＳＦＥＴのソース領域を構成する
半導体領域でシールド（遮ｉｉ）されるので、前記少数
キャリャによるソフトエラーの発生を低減することがで
きる。

ソフトエラーの発生を低減することができるので、前記
転送用ＭＩＳＦＥＴの情報蓄積ノードを構成する半導体
領域を大きくしたり、前記情報蓄積ノードにキャパシタ
を接続したりする必要がなくなるので、半導体集積回路
装置の高集積化を図ることができる。

また、前記馳動用ＭＩＳＦＥＴの平面の面積は小さくな
るので，半導体集積回路装置の高集積化を図ることがで
きる。

また、前記駆動用ＭＩＳＦＥＴのゲート幅は、メモリセ
ルのレイアウト面積に対して大きくなるので、翻動用Ｍ
ＩＳＦＥＴの電流馳動能力を大きくすることができる。

従って、半導体集積回路装置の動作速度を高速化するこ
とができる。

また、前記駆動用ＭＩＳＦＥＴのチャネル長は、例えば
イオン打ち込みによって制御されるので、フォトリソグ
ラフィ技術の最小加工寸法に基づいて制御されるチャネ
ル長と比べて小さくなる。従って、前記駆動用ＭＩＳＦ
ＥＴの電流軛動能力を向上することができるので、半導
体集積回路装置の動作速度を高速化することができる。

前述した手段（２）によれば、前記転送用ＭＩＳＦＥＴ
の他方の半導体領域下にあるｐ型ウェル領域の深さは、
前記馳動用ＭＩＳＦＥＴのチャネル長と概略等しくなる
ので、前記Ｐ型ウェル領域の深さは小さくなる。従って
、α線が通過した際に電子一正孔対が発生する領域は更
に小さくなるので、α線によるソフトエラーの発生を更
に低減することができる。

また、半導体基板中でα線によって発生した少数キャリ
ャは、前記卵動用ＭＩＳＦＥＴのソース領域を構或する
埋込み型の半導体領域でシールド（遮蔽）されるので、
前記少数キャリャによるソフトエラーの発生を更に低減
することができる。

？発明の実施例〕以下，本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

本発明の一実施例であるＳＲＡＭのメモリセルの等価回
路図を、第２図に示す。

第２図に示すように、メモリセルは、相補性データ線Ｄ
Ｌ，ＤＬ　とワード線ＷＬとの交差部に配置されている
。　このメモリセルは、　フリップフロップ回路及び２
個の転送用ＭＩＳＦＥＴＱ丁．、Ｑ　Ｔ２から構成され
ている。

前記フリップフロップ回路は、２個の翻動用ＭＩ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　ｏ■．Ｑｏｚ及び２個の高抵抗負荷素
子Ｒ１、Ｒ２から構成されている。このフリップフロッ
プ回路は、情報としての電荷を蓄積する。前記輛動用Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ、、Ｑ　０２のドレイン
領域は、前記高抵抗負荷素子Ｒ１、Ｒ２を介して、Ｖｃ
ｃ例えばＯ［Ｖ］に接続されている。前記フリップフロ
ッ？回路は，このドレイン領域を情報蓄積ノードとして
、情報としての電荷を蓄積する。この鮭動用Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｏ■，Ｑ　０２のソース領域は、Ｖ
ｗｘ例えば−５［Ｖ］に接続されている。この駆動用Ｍ
ＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ■、Ｑ　０２のゲート電極は
、夫々他方の趣動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏｘ
、Ｑ０２のドレイン領域に接続されている。

前記転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｒ■、ＱＴ■
のゲート電極は、ワード線ＷＬに接続されている。この
転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｒ■、Ｑア２のソ
ース領域及びドレイン領域の一方は、前記相補性データ
線ＤＬ、ＤＬに接続されている。この転送用ＭＩＳＦＥ
ＴＱｔ■、Ｑア２のソース領域及びドレイン領域の他方
は、前記駐動用ＭＩＳＦＥＴＱ．．、Ｑ　０２のドレイ
ン領域（フリップフロップの入出力端子）に接続されて
いる。

次に、前記ＳＲＡＭのメモリセルの具体的な構成を、第
ｌ図（本実施例のＳＲＡＭのメモリセルの概略構成を示
す要部平面図）及び第３図（前記第ｌ図の■一■線で切
った要部断面図）を用いて説明する。なお、前記第１図
では眉間絶縁膜等は図示していない。

第１図及び第３図に示すように、メモリセルは主に、ｐ
”型半導体基板１の主面部に設けられた凸状島領域４に
設けられている。この凸状島領域４の周囲には、素子間
分ａ絶縁膜６ａが設けられ、各メモリセル間は、この素
子間分Ｗ１絶縁膜６ａで分離されている。この素子間分
離絶縁膜６ａは、例えば熱酸化法で形成した酸化珪素膜
で構威されている。また、この素子間分離絶縁膜６ａの
下には、埋込み型のｐ゜型半導体領域３が設けられてい
る．前記転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｒｘ．　Ｑｒｚ
は、ｎチャネル型で構成されている。このＭＩＳＦＥＴ
Ｑ〒１、ＱＴ２は、前記凸状島領域４の主面に設けられ
たｐ型ウェル領域５内に設けられ、前記凸状島領域４の
主面に設けられた素子間分離絶縁膜６ｂでその周囲を規
定されている。前記転送用ＭＩＳＦＥＴＱア，とＱア２
の間は、前記素子間分離絶縁膜６ｂで分離されている６？記転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ１．　Ｑ　
？−は，主に、ゲート絶縁膜７、ゲート電極８、ソース
領域とドレイン領域を構威する一対のｎ一型半導体領域
９と一対のｎ゛型半導体領域１１から構威されている。

前記ゲート絶縁膜７は、前記凸状島領域４の主面に設け
られている．このゲート絶縁膜７は、例えば熱酸化法で
形威した酸化珪素膜で構成されている。

前記ゲート電極８は、前記ゲート絶縁膜７の上に設けら
れている。このゲート電極８は、例えば多結晶珪素膜で
構成されている。このゲート電極８は、第４図（第ｌ図
を導電膜及び配線の層毎に示す要部平面図）に示すよう
に、前記２個の転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｒ
■、Ｑｙ２の夫々に共通に設けられている。このゲート
電極８の側部には、サイドウォールスペーサｌＯが設け
られている。このサイドウオールスペーサ１０は、例え
ば堆積した酸化珪素膜で構威されている。

前記ソース領域とドレイン領域を構成する一対のｎ一型
半導体領域９は、前記白状島領域４の主面？おいて、前
記ゲート電極８に対して自己整合的に設けられている。

前記ソース領域とドレイン領域を構或する一対のｎ゜型
半導体領域１１は、前記凸状島領域４の主面において、
前記サイドウオールスペーサ１０に対して自己整合的に
設けられている。

この一対のｎ゛型半導体領域９と一対のｎ・型半導体領
域ｌ１とでソース領領とドレイン領域を構威したことに
より、前記転送用ＭＩＳＦＥＴＱ？．、Ｑ丁２は、ＬＤ
Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構
造になっている。また、前記ｎ゛型半導体領域１１の一
方には、第５図（第１図を導電膜及び配線の層毎に示す
要部平面図）に示すように、接続孔１８を通して配線ｌ
９が接続されている。この配線ｌ９は、接続孔２１を通
して配Ｍｃ２２（データ線ＤＬ，ＤＬ）と接続されてい
る。前記配線工９及び２２は、例えばアルミニウム膜で
構成されている。

前記ｐ型ウェル領域５は、前記凸状島領域４の中央部で
接続孔１８を通して配線ｌ９と接続されている。この配
線１９は、接続孔２１を通して配線２２と接続されてい
る。この配線２２は、■■例えば−５［Ｖ］に接続され
ている。前記ｐ型ウェル領域５が配線２２と接続される
部分には、ｐ゜型半導体領域１２が設けられている。

前記駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ１、Ｑｏｚ
は、ｎチャネル型で構成され、前記凸状島領域４の側壁
に設けられている．　この騨動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｏ、、Ｑ　Ｄ２は、主に、ゲート絶縁膜７，ゲ
ート電極８，ソース領域を構成する埋込み型のｎ゛型半
導体領域２、ドレイン領域を構威するｎ゜型半導体領域
１１の夫々から構成されている。

前記ゲート絶縁膜７は、前記凸状島領域４の側壁に設け
られている。

前記ゲート電極８は、前記凸状島領域４の側壁に前記ゲ
ート絶縁膜７を介在させて設けられている。このゲート
電極８には、接続孔１８を通して、配Ｉａ１９の一端が
接続されている。この配線１９の他端は、接続孔１８を
介して、他方の駆動用ＭＩ　ＳＦＥＴＱ０、、ＱＤｚの
ドレイン領域を構戊するｎ゛型半導体領域１１に接続さ
れている。この配線ｌ９の上層には、図示しない眉間ａ
ｍ膜が設けられている。

？の層間絶縁膜は、例えば堆積した酸化珪素膜で構成さ
れている。また、前記凸状島領域４の周囲において、こ
のゲート電極８の周囲には、層間絶縁膜１０が設けられ
ている。この層間絶縁膜１０は、各凸状島領域４間を埋
込んでいる。この絶縁膜１０の表面と前記凸状島領域４
の主面とは、大体同一平面上にある。

前記ソース領域を構成するｎ゛型半導体領域２は、前記
転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ■、ＱＴ２のソ
ース領域領域及びドレイン領域を構成する一対のｎ一型
半導体領域９及び一対のｎ゜型半導体領域ｌ１凸状島領
域４の下に設けられている。また、このｎ゛型半導体領
域２の二部は、前記凸状島領域４の主面の中央部まで引
き出され、前記ｐ型ウェル領域５が接続されている配線
ｌ９と接続されている。このｎ゛型半導体領域２は、前
記２個の趣動用ＭＩＳＦＥＴＱ　ｏｚ、Ｑ　Ｃ＋２に共
通に構成されている。

前記ドレイン領域を構成するｎ゜型半導体領域１ｌは、
前記転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｔ１、Ｑ７■
のドレイン領域を構成するｎ゛型半導体領域１１と一体
に構成されている。このｎ・型半導体領域１ｌには、接
続孔ｌ４を通して高抵抗負荷素子ｌ５の一端が接続され
ている。この高抵抗負荷素子１５の他端は、配線１６に
接続されている。この配線１６は、Ｖ０。例えばＯ［Ｖ
］に接続されている。この高抵抗負荷素子ｌ５及び配線
１６の夫々は、例えば多結晶珪素膜で構成されている。

以上の説明から分かるように、本実施例によれば、ｐ一
型半導体基板１の素子形成面に設けた凸状島領域４の上
部に転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｔｘ、Ｑ　Ｔ
２を設け、この転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｔ
エ、Ｑ？２の情報蓄積ノードとなるｎ゜型半導体領域ｌ
ｌ下にそのソース領域が配置された駆動用ＭＩＳＦＥＴ
Ｑ．，、Ｑ　ｏ．を，前記凸状島領域４の側壁に設ける
。この構成によれば、前記転送用ＭＩＳＦＥＴＱＴ．、
Ｑア２の情報蓄積ノード（ｎ’型半導体領域１１）下に
あるｐ型ウェル領域５の深さは，前記駆動用ＭＩＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｏｘ、Ｑ　ｏ２のチャネル長と概略等し
くなるので，前記Ｐ型ウェル領域５の深さは小さくなる
。従って、α線が通過した際に電子一正孔対？発生する
領域が小さくなるので、α線によるソフトエラーの発生
を低減することができる。

また、ｐ一型半導体基板ｌ中でα線によって発生した少
数キャリャは、　前記翻動用ＭＩＳＦＥＴＱ　Ｄｌ、Ｑ
　０２のソース領域を構或するｎ゛型半導体領域２でシ
ールド（遮蔽）されるので、前記少数キャリャによるソ
フトエラーの発生を低減することができる。

ソフトエラーの発生を低減することができるので，前記
転送用ＭＩＳＦＥＴＱア，、Ｑ■の情報蓄積ノードを構
成するｎ゜型半導体領域１ｌを大きくしたり、前記情報
蓄積ノードにキャパシタを接続したりする必要がなくな
るので、半導体集積回路装置の高集積化を図ることがで
きる。

また、前記輛動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ■、
Ｑ　Ｄｚの平面の面積は小さくなるので，半導体集積回
路装置の高集積化を図ることができる。

また、前記肝動用Ｍ工ＳＦＥＴＱ０１、Ｑ　ｏ２のゲー
ト幅は、メモリセルのレイアウト面積に対して大きくな
るので、趣動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏｘ、Ｑ
　０２？電流鄭動能力を大きくすることができる。従っ
て、半導体集積回路装置の動作速度を高速化することが
できる。

また、前記駐動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ■、
Ｑ　ｏ２のチャネル長は、例えばイオン打ち込みによっ
て制御されるので、フォトリソグラフィ技術の最小加工
寸法に基づいて制御されるチャネル長と比べて小さくな
る。従って、前記騨動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ｏ、、Ｑ０２の電流輛動能力を向上することができるの
で、半導体集積回路装置の動作速度を高速化することが
できる。

また、前記翻動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ■、
Ｑｏ２のソース領域（２）を、前記転送用Ｍ　Ｉ’　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　Ｔｌ、ＱＴＺのソース領域１１下及
びドレイン領域ｌｌ下の両方に設ける。この構或によれ
ば、前記転送用ＭＩＳＦＥＴＱア■、Ｑ７■の他方の半
導体領域１１下にあるｐ型ウェル領域５の深さは、前記
駒動用ＭＩＳＦ　Ｅ　Ｔ　Ｑ　ｏ、、Ｑ　０２のチャネ
ル長と概略等しくなるので、前記Ｐ型ウェル領域５の深
さは小さくなる。

従って、α線が通過した際に電子一正孔対が発生する領
域は更に小さくなるので、α線によるソフトエラーの発
生を更に低減することができる。

また、ｐ一型半導体基板ｌ中でα線によって発生した少
数キャリャは、前記郵動用ＭＩＳＦＥＴＱ　Ｊ、Ｑ　ｏ
ｘのソース領域を構或する埋込み型のｎ゜型半導体領域
２でシールド（遮蔽）されるので，前記少数キャリャに
よるソフトエラーの発生を更に低減することができる。

次に、前記メモリセルの形戊方法を簡単に説明する。

まず、ｐ一型半導体基板１の主面にｎ型不純物及びｐ型
不純物を夫々導入する。この後、前記ｐ一型半導体基板
１の主面上にエビタキシャル層を戒長させ、埋込み型の
ｎ゜型半導体領域２及び埋込み型のｐ゛型半導体領域３
の夫々を形威する。

次に、前記エビタキシャル層、前記ｎ型半導体領域２の
一部及び前記ｐ型半導体領域３の一部を、メサエッチン
グ技術によって除去し、凸状島領域４を形威する。この
後、例えばイオン打ち込みによって、前記凸状島領域４
の主面部にｐ型不純物を導入し、Ｐ型ウェル領域５を形
成する。

次に、前記凸状島領域４の主面及び側壁を窒化珪素膜で
覆う．なお、前記突状島領域４の主面の一部は露出させ
る。この後、前記窒化珪素膜を耐酸化マスクとして熱酸
化を行ない、素子間分離絶縁膜６（６ａ，６ｂ）を形成
する。この後，前記窒化珪素膜を除去する。この後、前
記ｎ゜型半導体領域２の一部と配線ｌ９を接続する部分
に、例えばイオン打ち込みによって選択的にｎ型不純物
を導入する。

次に、熱酸化法によって、前記突状島領域４の主面及び
側壁にゲート絶縁膜７を形成する。

次に、導電膜例えば多結晶珪素膜を全面に堆積した後、
例えばイオン打ち込みによって、この導電膜にｎ型不純
物を導入する．この後、フォトリソグラフィ技術によっ
て、前記導電膜をパターンニングし、ゲート電極８を形
成する。

次に、主に、前記ゲート電極８をマスクとするイオン打
込みによって、前記白状島領域４の主面にｎ型不純物を
導入し、『型半導体領域９を形戊する。

次に、全面に絶縁膜例えば酸化珪素膜を堆積する。この
後、異方性エッチングを行ない、前記ゲート電極８の側
部にサイドウォールスペーサｌＯを形威すると共に、前
記凸状島領域４間の領域にこの酸化珪素膜１０を残存さ
せて、前記突状島領域４の側壁部分の平坦化を行なう。

次に、主に，前記ゲート電極８及びサイドウオールスペ
ーサ１０をマスクとするイオン打込みによって、前記凸
状島領域４の主面にｎ型不純物を導入し、ｎ゛型半導体
領域１１を形成する。この後、所定領域を例えばフォト
レジストを覆う。この後、主に、このフォトレジスト膜
をマスクとするイオーン打込みによって、前記ｐ型ウェ
ル領域５の主面部にｐ型不純物を導入し、ｐ・型半導体
領域１２を形或する。この後、前記フォトレジスト膜を
除去する。このｐ゜型半導体領域ｌ２は、例えば周辺回
路を構成するｐチャネル型ＭＩＳＦＥＴのソース領域及
びドレイン領域を形或する工程と同一工程で行なう。

次に、基板全面に絶縁膜ｌ３例えば酸化珪素膜を堆積す
る。この後、この絶縁膜１３に接続孔１４を形或する。

この接続孔ｌ４は、前記絶縁膜ｌ３の上層に形成される
高抵抗負荷素子（ｌ５）と、前記ｎ゛型半導体領域１１
（ドレイン領域）との間を接続するためのものである。

次に、前記絶縁膜ｌ３の上層に、導電膜例えば多結晶珪
素膜を堆積する。この後、この多結晶珪素膜の高抵抗負
荷素子（１５）として使用する部分を、例えばフォトレ
ジストで覆う。この後、このフオトレジトをマスクとす
るイオン打ち込みによって、ｎ型不純物を前記導電膜に
導入する。この後、前記フォトレジストを除去する。こ
の後、前記導電膜を、フォトリソグラフィ技術によって
パターンニングし、高抵抗負荷素子１５及び配線１６の
夫々を形或する。

次に、基板全面に絶縁膜１７例えば酸化珪素膜を堆積す
る。この後、この絶縁膜ｌ７に接続孔１８を形或する。

この接続孔１８は、この絶総膜ｌ７の上層に形威される
配線（ｌ９）と前記ゲート電極８との間、この配線（１
９）と前記ｎ゜型半導領域１１　（ドレイン領域）との
間、及びこの配線（ｌ９）と前記ｎ゜型半導領域２とｐ
゜型半導体領域１２との間を接続するためのものである
。

次に、前記Ｍｌｌ膜１７の上層に、導電膜例えばアルミ
ウム膜を堆積する。この後、このアルミニウム膜をフォ
トリソグラフィ技術によってパターンニングし、配１！
１９を形成する。

次に、前記配１ｉＡ１９の上層に，絶縁膜例えば酸化珪
素膜を堆積する。この後、この絶縁膜に続孔２１を形成
する。この接続孔２ｌは、この絶縁膜２０の上層に形成
される配線（２２）と前記配線１９との間を接続するた
めのものである。

次に、前記絶縁膜の上層に、導電膜例えばアルミニウム
膜を堆積する。この後、この導電膜をフォトリソグラフ
ィ技術によってパターンニングし、配ＩＩＡ２２を形成
する。

この後、前記配線２２の上層に表面保護膜を形成するこ
とにより、本実施例のＳＲＡＭは完成する。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
るＳＲＡＭを有する半導体集積回路装置において、ソフト
エラーの発生を低減することができる。

また、前記半導体集積回路装置において、高集積化を図
ることができる。

また，前記半導体集積回路装置において、動作速度を高
速化することができる。

【図面の簡単な説明】

第１図は、本実施例のＳＲＡＭのメモリセルの概略構成
を示す要部平面図、第２図は、前記ＳＲＡＭのメモリセルの等価回路図、第３図は、前記第１図の■一■線で切った要部断面図、第４図及び第５図は、前記第１図を導電膜及び配線の層
毎に示す要部平面図である。図中、４・・・凸状島領域、６ｂ・・・素子間分ｍ絶縁
膜、８・・・ワード線，ゲート電極、１４，１８，２１
・・・接続孔、ｌ５・・・高抵抗負荷素子、１６．１９
・・・配線、２２・・・データ線，ソース線である。

Claims

【特許請求の範囲】１、駆動用ＭＩＳＦＥＴで形成されたフリップフロップ
回路の入出力端子に転送用ＭＩＳＦＥＴを接続してメモ
リセルを構成したＳＲＡＭを有する半導体集積回路装置
において、半導体基板の素子形成面に設けた凸状島領域
の上部に前記転送用ＭＩＳＦＥＴを設け、該転送用ＭＩ
ＳＦＥＴの情報蓄積ノードとなる半導体領域下にそのソ
ース領域が配置された前記駆動用ＭＩＳＦＥＴを、前記
凸状島領域の側壁に設けたことを特徴とする半導体集積
回路装置。２、前記駆動用ＭＩＳＦＥＴのソース領域を、前記転送
用ＭＩＳＦＥＴのソース領域下及びドレイン領域下の両
方に設けたことを特徴とする前記請求項１に記載の半導
体集積回路装置。