JP2005136169A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 本発明の目的は、均一な膜厚を有するゲート絶縁層を有し、微細化および信頼性の向上を図ることができる高耐圧トランジスタを有する半導体装置およびその製造方法を提供することにある。
【解決手段】 本発明の半導体装置は、半導体層10と、
前記半導体層10に設けられた電界緩和のためのオフセット絶縁層20bと、
前記半導体層10の上方に設けられた堆積半導体層を熱酸化することにより形成された熱酸化膜を含むゲート絶縁層60と、
前記ゲート絶縁層60の上方に設けられたゲート電極70と、
前記半導体層10に設けられたソースまたはドレイン領域となる不純物層42,52と、を含み、
前記オフセット絶縁層20bは、トレンチ絶縁層である。
【選択図】 図1
【解決手段】 本発明の半導体装置は、半導体層10と、
前記半導体層10に設けられた電界緩和のためのオフセット絶縁層20bと、
前記半導体層10の上方に設けられた堆積半導体層を熱酸化することにより形成された熱酸化膜を含むゲート絶縁層60と、
前記ゲート絶縁層60の上方に設けられたゲート電極70と、
前記半導体層10に設けられたソースまたはドレイン領域となる不純物層42,52と、を含み、
前記オフセット絶縁層20bは、トレンチ絶縁層である。
【選択図】 図1
Description
本発明は、ゲート耐圧、ドレイン耐圧の異なるMOSトランジスタ(Metal Oxide Semiconductor)を、同一半導体層上に備える半導体装置およびその製造方法に関する。
現在、高耐圧化が図られた電界効果トランジスタとして、LOCOS(Local Oxidation Of Silicon)オフセット構造を有する電界効果トランジスタがある。LOCOSオフセット構造を有する電界効果トランジスタは、ゲート絶縁層と、ドレイン領域との間に、LOCOS層が設けられ、そのLOCOS層の下にオフセット不純物層が形成されたトランジスタである。このような電界効果トランジスタの製造方法では、素子分離のためのLOCOS層と、オフセット構造のためのLOCOS層とが同一の工程で形成されている。
一方、近年の各種電子機器の軽量化・小型化に伴ない、該電子機器に搭載されるICの縮小化の要請がある。特に、液晶表示装置を搭載した電子機器では、その駆動用ICに対し、低電圧動作用のトランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板(同一チップ)に混載し、ICのチップ面積を縮小化する技術が強く望まれている。
しかし、近年の微細化の要請により、素子分離領域の形成方法は、LOCOS法からSTI(Shallow Trench Isolation)法に移行しつつあり、高耐圧トランジスタの電界緩和のためのLOCOS層をもトレンチ絶縁層で代用する方法が提案されている。このようにオフセットLOCOS層をトレンチ絶縁層で代用して高耐圧トランジスタのための厚い膜厚のゲート絶縁層の形成を行なう場合、トレンチ絶縁層の上端部でゲート絶縁層が所望の膜厚よりも薄く形成されてしまい、(以下、この現象をシニングという)、均一な膜厚を有するゲート絶縁層を形成できないことがある。
本発明の目的は、均一な膜厚を有するゲート絶縁層を有し、微細化および信頼性の向上を図ることができる高耐圧トランジスタを有する半導体装置およびその製造方法を提供することにある。また、本発明の他の目的は、高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に形成された半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
[第1の半導体装置]
本発明の半導体装置は、
半導体層と、
前記半導体層に設けられた電界緩和のためのオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含み、
前記オフセット絶縁層は、トレンチ絶縁層である。
本発明の半導体装置は、
半導体層と、
前記半導体層に設けられた電界緩和のためのオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含み、
前記オフセット絶縁層は、トレンチ絶縁層である。
本発明の半導体装置では、ゲート絶縁層は、半導体層の上方に設けられた堆積半導体層を熱酸化することにより形成された熱酸化膜を含む層である。そのため、均一な膜厚を有するゲート絶縁層を含む半導体装置を提供することができる。本発明の半導体装置は、高電圧で駆動する高耐圧トランジスタに適した構造であるオフセットゲート型の電界効果トランジスタを有する。このような高耐圧トランジスタでは、ゲート絶縁層の膜厚が100nmを超えることがある。背景技術の欄において述べたように、トレンチ絶縁層からなるオフセット絶縁層の上方に膜厚が厚く、かつ均一な膜厚を有するゲート絶縁層を設けることは困難なことがあるが、本発明の半導体装置によれば、半導体層の上方に設けられた堆積半導体層を熱酸化しているため、均一な膜厚のゲート絶縁層を有する半導体装置を提供することができる。
なお、本発明の半導体装置において、特定の層(以下、「A層」という)の上方に他の特定の層(以下、「B層」という)が設けられているとは、A層上に直接、B層が設けられる場合と、A層上の他の層を介して、B層が設けられる場合とを含む。また、「LOCOS層」とは、LOCOS法もしくはセミリセスLOCOS法により形成された絶縁層をいい、「トレンチ絶縁層」とは、STI法により形成された絶縁層のことを示すものとする。
[第2の半導体装置]
本発明の半導体装置は、半導体層と、前記半導体層の高耐圧トランジスタ形成領域を画定するための第1の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域と、
前記高耐圧トランジスタ形成領域に設けられた高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に設けられた低電圧駆動トランジスタと、を含み、
前記高耐圧トランジスタは、
前記半導体層に電界緩和のために設けられたトレンチ絶縁層からなるオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含む。
本発明の半導体装置は、半導体層と、前記半導体層の高耐圧トランジスタ形成領域を画定するための第1の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域と、
前記高耐圧トランジスタ形成領域に設けられた高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に設けられた低電圧駆動トランジスタと、を含み、
前記高耐圧トランジスタは、
前記半導体層に電界緩和のために設けられたトレンチ絶縁層からなるオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含む。
本発明の半導体装置において、高耐圧トランジスタのゲート絶縁層は、半導体層の上方に設けられた堆積半導体層を熱酸化することにより形成された熱酸化膜を含む層である。そのため、均一な膜厚のゲート絶縁層を有する半導体装置を提供することができる。高耐圧トランジスタでは、ゲート絶縁層の膜厚が100nmを超えることがある。背景技術の欄において述べたように、トレンチ絶縁層からなるオフセット絶縁層の上方に膜厚が厚く、かつ均一な膜厚を有するゲート絶縁層を設けることは困難なことがあるが、本発明の半導体装置によれば、半導体層の上方に設けられた堆積半導体層を熱酸化しているため、均一な膜厚のゲート絶縁層を有する半導体装置を提供することができる。
本発明の半導体装置は、さらに下記の態様をとることができる。
(A)本発明の半導体装置において、前記第1の素子分離領域としてトレンチ絶縁層が設けられていることができる。
(B)本発明の半導体装置において、前記第2の素子分離領域として、トレンチ絶縁層が設けられていることができる。
[第1の半導体装置の製造方法]
本発明の半導体装置の製造方法は、半導体層の上方に電界緩和のためにトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む。
本発明の半導体装置の製造方法は、半導体層の上方に電界緩和のためにトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む。
本発明の半導体装置の製造方法によれば、ゲート絶縁層は、半導体層の上方に堆積半導体層を形成した後、この堆積半導体層を熱酸化することにより形成される。オフセットゲート型のトランジスタにおいて、オフセット絶縁層をトレンチ絶縁層で形成した場合に、膜厚の厚いゲート絶縁層を熱酸化法により形成すると、背景技術の欄で述べたように均一な膜厚を有するゲート絶縁層を形成できないことがある。これは、トレンチ絶縁層の上端部では、熱酸化の際の酸素の入りこみが良好にできないため、上端部では薄い膜になってしまうことがあるためである。このように、均一な膜厚のゲート絶縁層を形成できない場合、半導体装置の信頼性に影響を及ぼすこととなる。しかし、本発明の半導体装置の製造方法によれば、半導体層の上方に形成された堆積半導体層を熱酸化しているため、そのような問題が起きることを回避することができる。
なお、本発明にかかる半導体装置の製造方法において、特定の層(以下、「A層」という)の上方に他の特定の層(以下、「B層」という)を形成するとは、A層上に直接、B層を形成する場合と、A層上の他の層を介して、B層を形成する場合と、を含む。
[第2の半導体装置の製造方法]
本発明の半導体装置の製造方法は、半導体層に高耐圧トランジスタ形成領域を画定するための第1の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域を形成する工程と、
前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタの形成では、
前記半導体層の上方に電界緩和のためにトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む。
本発明の半導体装置の製造方法は、半導体層に高耐圧トランジスタ形成領域を画定するための第1の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域を形成する工程と、
前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタの形成では、
前記半導体層の上方に電界緩和のためにトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む。
本発明の半導体装置の製造方法によれば、ゲート絶縁層は、半導体層の上方に堆積半導体層を形成した後、この堆積半導体層を熱酸化することにより形成される。オフセットゲート型のトランジスタにおいて、オフセット絶縁層をトレンチ絶縁層で形成した場合に、膜厚の厚いゲート絶縁層を熱酸化法により形成すると、背景技術の欄で述べたように均一な膜厚を有するゲート絶縁層を形成できないことがある。これは、トレンチ絶縁層の上端部では、熱酸化の際の酸素の入りこみが良好にできないため、上端部では薄い膜になってしまうことがあるためである。このように、均一な膜厚のゲート絶縁層を形成できない場合、半導体装置の信頼性に影響を及ぼすこととなる。しかし、本発明の半導体装置の製造方法によれば、半導体層の上方に形成された堆積半導体層を熱酸化しているため、そのような問題が起きることを回避することができる。
本発明の半導体装置の製造方法は、さらに下記の態様を取ることができる。
(A)本発明の半導体装置の製造方法において、前記第1の素子分離領域の形成は、トレンチ素子分離法により行なわれることができる。
(B)本発明の半導体装置の製造方法において、前記第2の素子分離領域の形成は、トレンチ素子分離法により行なわれることができる。
(C)本発明の半導体装置の製造方法において、前記第1の素子分離領域または前記第2の素子分離領域の少なくともいずれか一方の形成とオフセット絶縁層の形成とは、同一の工程で行なわれることができる。
(D)本発明の半導体装置の製造方法において、前記ゲート絶縁層を形成する工程は、
(a)前記半導体層の全面に堆積半導体層を形成する工程と、
(b)前記堆積半導体層を熱酸化し、熱酸化膜を形成する工程と、
(c)前記熱酸化膜をパターニングする工程と、を含むことができる。
(a)前記半導体層の全面に堆積半導体層を形成する工程と、
(b)前記堆積半導体層を熱酸化し、熱酸化膜を形成する工程と、
(c)前記熱酸化膜をパターニングする工程と、を含むことができる。
1.半導体装置
図1は、本実施の形態の半導体装置を模式的に示す断面図である。
図1は、本実施の形態の半導体装置を模式的に示す断面図である。
本実施の形態の半導体装置は、半導体層である半導体基板10上に、高耐圧トランジス タ100P,Nと低電圧駆動トランジスタ200P,Nとが混載されている。半導体基板10内には、高耐圧トランジスタ領域10HVと、低電圧駆動トランジスタ領域10LVとが設けられている。高耐圧トランジスタ領域10HVは、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとを有する。低電圧駆動トランジスタ領域10LVは、Pチャネル低電圧駆動トランジスタ領域10LVpと、Nチャネル低電圧駆動トランジスタ領域10LVnとを有する。Pチャネル高耐圧トランジスタ領域10HVpには、Pチャネル高耐圧トランジスタ100Pが形成され、Nチャネル高耐圧トランジスタ領域10HVnには、Nチャネル高耐圧トランジスタ100Nが形成されている。同様に、Pチャネル低電圧駆動トランジスタ領域10LVpには、Pチャネル低電圧駆動トランジスタ200Pが形成され、Nチャネル低電圧駆動トランジスタ領域10LVnには、Nチャネル低電圧駆動トランジスタ200Nが形成されている。
すなわち、同一基板(同一チップ)上に、Pチャネル高耐圧トランジスタ100PとNチャネル高耐圧トランジスタ100NとPチャネル低電圧駆動トランジスタ200PとNチャネル低電圧駆動トランジスタ200Nとが混載されている。尚、図1には4つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。
1.1 高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域10HVについて説明する。高耐圧トランジスタ領域10HVには、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第1の素子分離領域110が設けられている。すなわち、隣り合うPチャネル高耐圧トランジスタ100Pと、Nチャネル高耐圧トランジスタ100Nとの間には、第1の素子分離領域110が設けられている。本実施の形態の半導体装置では、第1の素子分離領域110は、トレンチ絶縁層20aからなる。
まず、高耐圧トランジスタ領域10HVについて説明する。高耐圧トランジスタ領域10HVには、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第1の素子分離領域110が設けられている。すなわち、隣り合うPチャネル高耐圧トランジスタ100Pと、Nチャネル高耐圧トランジスタ100Nとの間には、第1の素子分離領域110が設けられている。本実施の形態の半導体装置では、第1の素子分離領域110は、トレンチ絶縁層20aからなる。
次に、Pチャネル高耐圧トランジスタ100PおよびNチャネル高耐圧トランジスタ100Nの構成について説明する。
Pチャネル高耐圧トランジスタ100Pは、ゲート絶縁層60と、トレンチ絶縁層からなるオフセット絶縁層20bと、ゲート電極70と、P型の低濃度不純物層50と、サイドウォール絶縁層72と、P型の高濃度不純物層52とを有する。
ゲート絶縁層60は、半導体基板10の上に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を少なくとも含む層である。すなわち、ゲート絶縁層60は、半導体基板10の上に設けられた堆積半導体層を熱酸化して得られた膜のみにより構成されていてもよく、また、堆積半導体層を熱酸化して得られた膜と、半導体基板10を熱酸化して得られた膜との積層膜から構成されていてもよい。ゲート絶縁層60は、チャネル領域となるN型のウェル30の上方と、オフセット絶縁層20bの上方とを覆うように形成されている。ゲート電極70は、ゲート絶縁層60上に形成されている。P型の低濃度不純物層50は、オフセット領域となる。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。P型の高濃度不純物層52は、サイドウォール絶縁層72の外側に設けられている。P型の高濃度不純物層52は、ソース領域またはドレイン領域(以下「ソース/ドレイン領域」という)となる。
Nチャネル高耐圧トランジスタ100Nは、ゲート絶縁層60と、トレンチ絶縁層からなるオフセット絶縁層20bと、ゲート電極70と、N型の低濃度不純物層40と、サイドウォール絶縁層72と、N型の高濃度不純物層42とを有する。
ゲート絶縁層60は、Pチャネル高耐圧トランジスタ100Pの場合と同様に、少なくとも、半導体基板10の上に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含む層である。ゲート絶縁層60は、チャネル領域となるP型のウェル32の上方と、オフセット絶縁層20bの上方とを覆うように設けられている。ゲート電極70は、ゲート絶縁層60上に形成されている。N型の低濃度不純物層40は、オフセット領域となる。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。N型の高濃度不純物層42は、サイドウォール絶縁層72の外側に設けられている。N型の高濃度不純物層42は、ソース/ドレイン領域となる。
1.2 低電圧駆動トランジスタ領域
次に、低電圧駆動トランジスタ領域10LVについて説明する。低電圧駆動トランジスタ領域10LVには、Pチャネル低電圧駆動トランジスタ領域10LVpと、Nチャネル低電圧駆動トランジスタ領域10LVnとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第2の素子分離領域210が設けられている。すなわち、隣り合うPチャネル低電圧駆動トランジスタ200Pと、Nチャネル低電圧駆動トランジスタ200Nとの間には、第2の素子分離領域210が設けられている。本実施の形態の半導体装置では、第2の素子分離領域210は、第1の素子分離領域110と同様に、トレンチ絶縁層20aからなる。
次に、低電圧駆動トランジスタ領域10LVについて説明する。低電圧駆動トランジスタ領域10LVには、Pチャネル低電圧駆動トランジスタ領域10LVpと、Nチャネル低電圧駆動トランジスタ領域10LVnとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第2の素子分離領域210が設けられている。すなわち、隣り合うPチャネル低電圧駆動トランジスタ200Pと、Nチャネル低電圧駆動トランジスタ200Nとの間には、第2の素子分離領域210が設けられている。本実施の形態の半導体装置では、第2の素子分離領域210は、第1の素子分離領域110と同様に、トレンチ絶縁層20aからなる。
次に、各トランジスタの構成について説明する。
Nチャネル低電圧駆動トランジスタ200Nは、ゲート絶縁層62と、ゲート電極70と、サイドウォール絶縁層72と、N型の低濃度不純物層41と、N型の高濃度不純物層42とを有する。
ゲート絶縁層62は、チャネル領域となるP型のウェル36上に設けられている。ゲート電極70は、ゲート絶縁層62上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。N型の低濃度不純物層41と、N型の高濃度不純物層42とで,LDD構造を有するソース/ドレイン領域を構成する。
Pチャネル低電圧駆動トランジスタ200Pは、ゲート絶縁層62と、ゲート電極70と、サイドウォ−ル絶縁層72と、P型の低濃度不純物層51と、P型の高濃度不純物層52とを有する。
ゲート絶縁層62は、チャネル領域となるN型のウェル34上に設けられている。ゲート電極70は、ゲート絶縁層62上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。P型の低濃度不純物層51と、P型の高濃度不純物層52とで、LDD構造を有するソース/ドレイン領域を構成する。
本実施の形態の半導体装置の利点は以下の通りである。
(A)本実施の形態の半導体装置によれば、ゲート絶縁層60は、半導体基板10の上方に堆積半導体層を形成した後、この堆積半導体層を熱酸化することにより形成される。オフセットゲート型のトランジスタにおいて、オフセット絶縁層20bをトレンチ絶縁層で形成した場合に、膜厚の厚いゲート絶縁層を熱酸化法により形成すると、背景技術の欄で述べたように均一な膜厚を有するゲート絶縁層を形成できないことがある。これは、トレンチ絶縁層20bの上端部では、熱酸化の際の酸素の入りこみが良好にできないため、上端部では薄い膜になってしまうことがあるためである。このように、均一な膜厚のゲート絶縁層を形成できないことは、半導体装置の信頼性に影響を及ぼすこととなる。しかし、本実施の形態の半導体装置によれば、ゲート絶縁層60は、半導体基板10の上方に形成された堆積半導体層が熱酸化された膜であるため、そのような問題が起きることを回避することができる。
また、トレンチ絶縁層からなるオフセット絶縁層20bを形成した後に、熱酸化を行なうことなくゲート絶縁層60を形成する方法として、たとえば、プラズマCVD法もしくはHDP−CVD法によりゲート絶縁層を形成することもできる。しかし、本実施の形態の半導体装置のように熱酸化により得られる膜は、HDP−CVD法等により形成された膜と比して緻密な膜である。そのため、より耐圧が良好なゲート絶縁層60を形成することができる。その結果、本実施の形態の半導体装置によれば、信頼性の高い半導体装置を提供することができる。
(B)本実施の形態の半導体装置によれば、第1の素子分離領域110、第2の素子分離領域210および高耐圧トランジスタ100P,Nのオフセット絶縁層20bは、STI法により形成されたトレンチ絶縁層20a,bからなる。そのため、微細化が図られた半導体装置を提供することができる。
2.半導体装置の製造方法
次に、半導体装置の製造方法について、図2〜20を参照しながら説明する。図2〜20は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
次に、半導体装置の製造方法について、図2〜20を参照しながら説明する。図2〜20は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
(1)まず、高耐圧トランジスタ形成領域10HVを画定するための第1の素子分離領域110と、低電圧駆動トランジスタ形成領域10LVを画定するための第2の素子分離領域210と、高耐圧トランジスタのためのオフセット絶縁層との形成を行なう。
図2に示すように、半導体基板10上に、公知のリソグラフィおよびエッチング技術を用いて所定のパターンを有するパッド酸化膜12、ストッパ層14およびレジスト層R1を形成する。ストッパ層14としては、窒化シリコン膜を用いることができる。レジスト層R1は、第1の素子分離領域110、第2の素子分離領域210および高耐圧トランジスタの電界緩和のためのオフセット絶縁層が形成される領域の上方に開口を有している。ついで、レジスト層R1、ストッパ層14およびパッド酸化膜12をマスクとして、半導体基板10をエッチングする。これにより、トレンチ16,18が形成される。
(2)次に、トレンチ16,18の表面にトレンチ酸化膜(図示せず)を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜の膜厚は、たとえば、30〜50nmである。ついで、図3に示すように、トレンチ16,18を埋め込むように、絶縁層22を全面に堆積する。絶縁層22の堆積は、一般的な絶縁層の形成方法により行なうことができる。
(3)次に、図4に示すように、ストッパ層14が露出するまで絶縁層22を除去する。絶縁層22の除去は、たとえば、CMP法などにより行なうことができる。これにより、トレンチ16には、トレンチ絶縁層20aが埋め込まれる。同様に、トレンチ18にも絶縁層が埋め込まれ、オフセット絶縁層20bが形成されることとなる。ついで、ストッパ層14を熱燐酸により除去し、パッド酸化膜12をフッ酸により除去する。このパッド酸化膜の除去において、トレンチ絶縁層20a,bの上面も共にエッチングされる。以上の工程(1)〜(3)により、第1の素子分離領域110、第2の素子分離領域210およびオフセット絶縁層20bが形成される。
(4)次に、図5に示すように、高耐圧トランジスタ領域10HVにおいて、N型のウェル30の形成を行なう。まず、半導体基板10の全面に犠牲酸化膜24を形成する。犠牲酸化膜24としては、たとえば、酸化シリコン膜を形成する。ついで、高耐圧トランジスタ領域10HVと、低電圧駆動トランジスタ領域10LVの全面に窒化シリコン膜26を形成する。ついで、所定のパターンを有するレジスト層R2を形成し、レジスト層R2をマスクとして、リン、砒素などのN型不純物を1回もしくは複数回にわたって半導体基板10に注入する。その後、レジスト層R2をたとえばアッシングにより除去し、半導体基板10を熱処理することにより不純物を拡散させ、半導体基板10内にN型のウェル30を形成する。
(5)次に、図6に示すように、高耐圧トランジスタ領域10HVにおいて、P型のウェル32の形成を行なう。まず、所定のパターンを有するレジスト層R3を形成する。レジスト層R3をマスクとして、P型の不純物イオンを1回もしくは複数回にわたって半導体基板10に注入する。その後、レジスト層R3をアッシングにより除去し、半導体基板10を熱処理することにより不純物を拡散させ、P型のウェル32が形成される。
(6)次に、図7に示すように、高耐圧トランジスタ領域10HVにおいて、ソース/ドレイン領域のオフセット領域のための不純物層を形成する。
まず、所定の領域を覆うレジスト層R4を形成する。レジスト層R4をマスクとして、半導体基板10にP型不純物を導入することにより、不純物層40aを形成する。その後、レジスト層R4を除去する。
(7)次に、図8に示すように、所定の領域を覆うレジスト層R5を形成する。レジスト層R5をマスクとして、P型の不純物を半導体基板10に導入する。これにより、Pチャネル高耐圧トランジスタ領域10HVpにソース/ドレイン領域のオフセット領域のための不純物層50aが形成される。その後、レジスト層R5を除去する。
(8)次に、図9に示すように、公知の技術により熱処理を施すことにより不純物層40a,50aを拡散させる。以上の(6)〜(8)の工程により、高耐圧トランジスタ100P,Nのオフセット領域となる低濃度不純物層40,50が形成される。
(9)次に、図10に示すように、必要に応じて高耐圧トランジスタ100P,Nのゲート絶縁層60を形成する領域以外を覆うパターンを有する保護膜28を形成する。保護膜28の形成は、窒化シリコン膜26の上に、後の工程でゲート絶縁層60が形成される領域に開口を有するレジスト層(図示せず)を形成し、このレジスト層をマスクとして、窒化シリコン膜26をパターニングすることにより行なわれる。
(10)次に、高耐圧トランジスタ形成領域10HVにおいて、必要に応じて、チャネルドーピングを行なう。図11に示すように、Pチャネル高耐圧トランジスタ領域10HVp以外を覆うように、レジスト層R6を形成する。このレジスト層R6をマスクとして、たとえば、ボロンなどのP型の不純物を注入することにより、高耐圧トランジスタ100Pのためのチャネルドーピングが行なわれる。その後、レジスト層R6をアッシングにより除去する。
(11)次に、Nチャネル高耐圧トランジスタ100Pのチャネルドープを行なう。図12に示すように、Nチャネル高耐圧トランジスタ領域10HVn以外を覆うように、レジスト層R7を形成する。このレジスト層R7をマスクとして、たとえば、リンなどのN型の不純物を注入することにより、高耐圧トランジスタ100Nのためのチャネルドーピングが行なわれる。その後、レジスト層R7をアッシングにより除去する。
(12)次に、上記(9)の工程で形成した保護膜28に覆われていない、すなわち、露出している犠牲酸化膜24をフッ酸により除去する。
ついで、図13に示すように、半導体基板10の全面に堆積半導体層61を形成する。堆積半導体層61としては、たとえば、多結晶シリコン層を形成することができる。堆積半導体層61の形成方法としては、たとえば、CVD法により行なうことができる。堆積半導体層61の膜厚としては、少なくとも堆積半導体層61を形成することなく、熱酸化を行なってゲート絶縁層60を形成する場合に、トレンチ絶縁層20bの上端部で薄くなってしまう分を補うことができるだけの膜厚を有すればよい。また、ゲート絶縁層60が堆積半導体層61を熱酸化して得られる膜のみにより構成される場合には、堆積半導体層61は、熱酸化した後に所望の膜厚の熱酸化膜が得られるような膜厚を有するように形成する。
(13)次に、図14に示すように、堆積半導体層61に熱酸化を行なうことにより、高耐圧トランジスタのゲート絶縁層となる熱酸化膜60aを形成する。この熱酸化では、堆積半導体層61を酸化するのみならず半導体基板10をも熱酸化してもよい。この場合には、堆積半導体層61の熱酸化膜と半導体基板10の熱酸化膜とがゲート絶縁層となる。
(14)次に、図15に示すように、熱酸化膜60aをパターニングすることにより、ゲート絶縁層60を形成する。熱酸化膜60aのパターニングでは、まず、ゲート絶縁層60のパターンを有するレジスト層R8を形成する。このレジスト層R8をマスクとして、熱酸化膜60aを除去することにより、ゲート絶縁層60が形成される。熱酸化膜60aを除去する際に、レジスト層R8は、オフセット絶縁層20bを覆うようなパターンを有する。これは、オフセット絶縁層20bの一部が露出している状態で、熱酸化膜60aの除去を行なうことにより、熱酸化膜60aのエッチングと共に、オフセット絶縁層20bが一部エッチングされてしまうことを防ぐためである。
(15)次に、図16に示すように、残存している犠牲酸化膜24および保護膜28を除去する。そして、レジスト層R8をたとえば、アッシングにより除去する。
(16)次に、図17に示すように、低電圧駆動トランジスタ領域10LVにおいて、ウェルの形成を行なう。まず、Pチャネル低電圧駆動トランジスタ形成領域10LVp以外を覆うようにレジスト層R9を形成する。ついで、このレジスト層R9をマスクとして、リン、砒素などのN型不純物を1回もしくは複数回にわたって注入することによより、N型のウェル34が形成される。ついで、レジスト層R9を除去する。
(17)次に、図18に示すように、Nチャネル低電圧駆動トランジスタ形成領域10LVn以外を覆うようにレジスト層R10を形成する。ついで、このレジスト層R10をマスクとして、ボロンなどのP型不純物を1回もしくは複数回にわたって注入することにより、P型のウェル36が形成される。ついで、レジスト層R10を除去する。この後、必要に応じて、チャネルドープを行なってもよい。
(18)次に、図19に示すように、低電圧駆動トランジスタ200P,Nのためのゲート絶縁層62を形成する。ゲート絶縁層62は、たとえば、熱酸化法により形成される。ゲート絶縁層62の膜厚は、たとえば、35Åとすることができる。ゲート絶縁層62は、高耐圧トランジスタ領域10HVにおいても形成される。
ついで、図18に示すように、高耐圧トランジスタ領域10HVと、低電圧駆動トランジスタ領域10LVとの全面に、導電層70aを形成する。導電層70aとしては、たとえば、ポリシリコン層を形成する。導電層70aの材質として、ポリシリコン層を形成する場合は、導電層70aにおいてNチャネル高耐圧トランジスタ100Nと、Nチャネル低電圧駆動トランジスタ200Nのゲート電極となる領域にn型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
(19)次に、所定のパターンを有するレジスト層(図示せず)を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図20に示すように、ゲート電極70が形成される。
(20)次に、低電圧駆動トランジスタ領域10LVにおいて、各トランジスタ200P,Nのための低濃度不純物層41,51(図1参照)を形成する。低濃度不純物層41,51は、公知のリソグラフィおよびエッチング技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
ついで、全面に絶縁層(図示せず)を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極70の側面にサイドウォール絶縁層72(図1参照)が形成される。ついで、Pチャネル高耐圧トランジスタ領域10HVpおよびPチャネル低電圧駆動トランジスタ領域10LVpの所定の領域に、P型の不純物を導入することにより、図1に示すように、サイドウォール絶縁層72の外側にソース/ドレイン領域となるP型の高濃度不純物層52が形成される。
ついで、Nチャネル高耐圧トランジスタ領域10HVnおよびNチャネル低電圧駆動トランジスタ領域10LVnの所定の領域に、N型の不純物を導入することにより、ソース/ドレイン領域となるN型の高濃度不純物層42が形成される。
本実施の形態の半導体装置の利点は、以下の通りである。
(A)本実施の形態の半導体装置の製造方法によれば、ゲート絶縁層60は、半導体基板10の上方に堆積半導体層61を形成した後、この堆積半導体層61を熱酸化することにより形成される。オフセットゲート型のトランジスタにおいて、オフセット絶縁層をトレンチ絶縁層20bで形成した場合に、膜厚の厚いゲート絶縁層60を熱酸化法により形成すると、背景技術の欄で述べたように均一な膜厚を有するゲート絶縁層を形成できないことがある。これは、トレンチ絶縁層20bの上端部では、熱酸化の際の酸素の入りこみが良好にできないため、トレンチ絶縁層20bの上端部では薄い膜になってしまうことがあるためである。このように、均一な膜厚のゲート絶縁層を形成できないことは、半導体装置の信頼性に影響を及ぼすことがある。しかし、本実施の形態の半導体装置の製造方法によれば、半導体基板10の上方に形成された堆積半導体層61を熱酸化することによりゲート絶縁層60を形成しているため、そのような問題が起きることを回避することができる。
(B)本実施の形態の半導体装置の製造方法では、第1の素子分離領域110、第2の素子分離領域210および高耐圧トランジスタ100P,Nのオフセット絶縁層20bの形成が同一の工程で行なわれている。そのため、工程数の削減を図ることができ、その結果、コストや製造に費やす時間が短縮された半導体装置の製造方法を提供することができる。
なお、本発明は上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。本実施の形態では、バルク状の半導体基板を用いた例について説明したが、SOI基板を用いてもよい。
また、本実施の形態では、高耐圧トランジスタと低電圧駆動トランジスタと同一半導体層(同一基板)上に形成した場合の例について説明したが、上述の実施の形態に限定されず、オフセットゲート型の電界効果トランジスタであって、オフセット絶縁層の上にゲート絶縁層を形成した場合であれば本発明を適用することができる。
また、第1の素子分離領域110,第2の素子分離領域210およびオフセット絶縁層をSTI法により形成した場合について説明したが、第1の素子分離領域110および第2の素子分離領域210の一方もしくは双方を、LOCOS法もしくはセミリセスLOCOS法により形成してもよい。
10…半導体基板、 10HV…高耐圧トランジスタ形成領域、 10LV…低電圧駆動トランジスタ形成領域 16,18…トレンチ、 20a…トレンチ絶縁層、 20b…オフセット絶縁層、 22…トレンチ絶縁層、 24…保護膜、 30,34…N型のウェル、 32,36…P型のウェル、 40,41…N型の低濃度不純物層、 42…N型の高濃度不純物層、 50,51…P型の低濃度不純物層、 52…P型の高濃度不純物層、 60,62…ゲート絶縁層、 70…ゲート電極、 72…サイドウォール絶縁層、 100P…Pチャネル高耐圧トランジスタ、 100N…Nチャネル高耐圧トランジスタ、 200P…Pチャネル低電圧駆動トランジスタ、 200N…Nチャネル低電圧駆動トランジスタ、 110…第1の素子分離領域、 210…第2の素子分離領域
Claims (10)
- 半導体層と、
前記半導体層に設けられた電界緩和のためのオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含み、
前記オフセット絶縁層は、トレンチ絶縁層である、半導体装置。 - 半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第1の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域と、
前記高耐圧トランジスタ形成領域に設けられた高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に設けられた低電圧駆動トランジスタと、を含み、
前記高耐圧トランジスタは、
前記半導体層に電界緩和のために設けられたトレンチ絶縁層からなるオフセット絶縁層と、
前記半導体層の上方に設けられた堆積半導体層を熱酸化することにより得られた熱酸化膜を含むゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソースまたはドレイン領域となる不純物層と、を含む、半導体装置。 - 請求項2において、
前記第1の素子分離領域としてトレンチ絶縁層が設けられている、半導体装置。 - 請求項2または3において、
前記第2の素子分離領域として、トレンチ絶縁層が設けられている、半導体装置。 - 半導体層に電界緩和のためのトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む、半導体装置の製造方法。 - 半導体層に高耐圧トランジスタ形成領域を画定するための第1の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第2の素子分離領域を形成する工程と、
前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタの形成では、
前記半導体層の上方に電界緩和のためにトレンチ絶縁層からなるオフセット絶縁層を形成する工程と、
少なくとも前記オフセット絶縁層が形成された領域の上方に堆積半導体層を形成した後、少なくとも前記堆積半導体層を熱酸化することによりゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域となる不純物層を形成する工程と、を含む、半導体装置の製造方法。 - 請求項6において、
前記第1の素子分離領域の形成は、トレンチ素子分離法により行なわれる、半導体装置の製造方法。 - 請求項6または7において、
前記第2の素子分離領域の形成は、トレンチ素子分離法により行なわれる、半導体装置の製造方法。 - 請求項6〜8のいずれかにおいて、
前記第1の素子分離領域または前記第2の素子分離領域の少なくともいずれか一方の形成とオフセット絶縁層の形成とは、同一の工程で行なわれる、半導体装置の製造方法。 - 請求項5〜9のいずれかにおいて、
前記ゲート絶縁層を形成する工程は、
(a)前記半導体層の全面に堆積半導体層を形成する工程と、
(b)前記堆積半導体層を熱酸化し、熱酸化膜を形成する工程と、
(c)前記熱酸化膜をパターニングする工程と、を含む、半導体装置の製造方法。
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-
2003
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