KR100362125B1 - 불휘발성반도체메모리및그제조방법 - Google Patents

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KR100362125B1 KR10-1998-0035169A KR19980035169A KR100362125B1 KR 100362125 B1 KR100362125 B1 KR 100362125B1 KR 19980035169 A KR19980035169 A KR 19980035169A KR 100362125 B1 KR100362125 B1 KR 100362125B1
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Abstract

불휘발성 반도체 메모리 장치는 수직 메모리 셀을 포함한다. 메모리 셀은 적어도 채널부, 드레인 및 소스, 제1 및 제2 플로팅 게이트와 제어 게이트로 구성된다. 채널부는 반도체 기판 상에 수직 방향으로 형성된다. 드레인 및 소스는 채널부의 상부 및 하부 위치에 형성되어 채널부내에 채널을 형성한다. 제1 플로팅 게이트는 게이트 절연막을 통해 채널부의 측면부의 일부에 형성된다. 제2 플로팅 게이트는 제1 플로팅 게이트가 없는 영역내의 채널부의 측면부에 형성된다. 제어 게이트는 절연 분리막을 통해 제1 및 제2 플로팅 게이트 외부에 형성된다. 불휘발성 반도체 메모리 장치를 제조하는 방법이 또한 개시된다.

Description

불휘발성 반도체 메모리 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전기적 데이타 기록 및 소거가 가능한 메모리 셀을 갖는 불휘발성 반도체 메모리 장치에 대한 것이다.
종래에, 블럭 단위로 소거될 수 있는 플레시 메모리는 불휘발성 반도체 메모리의 일종으로 분류되는 EEPROM(electrically programmable and erasable read only memories)의 일종으로서 많은 각광을 받아왔다. 플레시 메모리 셀은 주변 영역으로부터 분리된 플로팅 게이트가 제어 게이트와 채널을 갖는 기판 사이에 형성되는 MOS 트랜지스터 구조를 갖는다. 레벨 "1" 데이타와 레벨 "0" 데이타 사이의 판별은 플로팅 게이트에서의 전하의 존재 유무에 따른다.
도 8a 및 도 8b는 채널 영역이 수직 실리콘 원주의 측벽 주위에 형성되는 트랜지스터 구조를 갖는 플레시 메모리 셀을 도시한다.
이러한 플레시 메모리 셀에 있어서, 원주형 부분(필라(pillar): 1102)은 p-형 반도체 기판(1101) 상에 형성된다. 드레인(1103)은 필라(1102)의 상부에 형성되며, 소스(1104)는 필라(1102) 아래의 반도체 기판(1101) 내에 형성된다.
플로팅 게이트(1106)는 게이트 절연막(1105)을 통해 필라(1102)의 측벽에 형성된다. 제어 게이트(1108)는 절연막(1107)을 통해 플로팅 게이트(1106) 주위에 형성된다. 비트 라인으로서의 상호 결선(1110)은 층간 절연막(1109)을 통해 드레인(1103)으로 접속된다.
소스 및 드레인이 원주형 부분의 하부 및 상부에 각각 형성되고 플로팅 게이트 및 제어 게이트가 원주형 부분의 측벽부에 형성되는 경우, 셀의 2차원적 크기가 줄어들고 판독 전류를 증가시켜서, 메모리 셀의 집적도가 개선될 수 있다.
그러나, 상술한 수직형 플레시 메모리 셀에서, "0" 또는 "1" 만이 한 메모리 트랜지스터내에 저장될 수 있다. 저장될 정보의 양을 증가시키기 위해서는, 메모리 셀의 수가 증가되어 집적도가 증가될 수 없다.
일반적으로, 회로 동작에 의해 멀티 레벨 데이타를 구현시키는 기술이 이용된다. 그러한 기술은 예를 들면 플로팅 게이트에 저장된 전하량을 변화시킴에 의한 4진 데이타를 구현한다.
그러나, 이러한 경우 멀티레벨 데이타를 구현하기 위해 필요한 전원의 수는 증가하면 예를 들면 전하 펌프 회로 상에 과도한 부하를 주게된다.
또한, 회로 동작에 의해 멀티레벨 데이타를 구현하기 위해서는 레벨 당 임계값 범위는 상당히 좁아야 한다. 이러한 이유로, 플로팅 게이트로 주입될 전하의 양은 엄격히 제어되어야 하며 그 결과로 제어기 상의 부하 또는 기록 시간이 증가하게 된다. 이러한 좁은 임계값 범위는 또한 데이타 유지 특성에 있어서 시간의 흐름의 변화에 따른 여유를 제한하여 신뢰도를 낮춘다. 특히, 보유 전하량이 시간의 경과에 따라 변하는 경우, 판독 전류는 이에 따라 변하고, 그 저장된 것과는 다른 데이타 값이 판독된다.
본 발명의 목적은 불휘발성 반도체 메모리 장치의 높은 집적도를 구현하면서 데이타 유지 신뢰도를 낮추지 않고 안정하게 동작하도록 하는 것이다.
상술한 목적을 이루기 위해서, 본 발명에 따르면, 반도체 기판 상에 수직으로 형성된 적어도 하나의 채널부에 의해 구성된 수직형 메모리 셀, 채널부의 상부 및 하부 위치에 형성되어 채널부내에 한 채널을 형성하는 드레인 및 소스, 게이트 절연막을 통해 채널부의 측면부의 일부에 형성된 제1 플로팅 게이트, 제1 플로팅 게이트가 없는 영역내의 채널 부분의 측면 부분에 형성된 제2 플로팅 게이트, 및 절연 분리막을 통해 제1 및 제2 플로팅 게이트 외부에 형성된 제어 게이트를 포함하는 불휘발성 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리 장치의 구조를 도시하는 개략적인 횡단면도.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리 장치를 제조하는 방법을 도시하는 예시도.
도 3a 및 도 3b는 본 발명의 메모리 셀로부터 데이타를 판독하고 메모리 셀내에 데이타를 기록하는 것을 설명하기 위한 예시도.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리 장치의 구조를 개략적으로 각각 도시하는 단면도 및 평면도.
도 5는 본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리 장치의 구조를 개략적으로 도시하는 단면도.
도 6은 본 발명의 제4 실시예에 따른 불휘발성 반도체 메모리 장치의 구조들 개략적으로 도시하는 단면도.
도 7a 내지 도 7h는 본 발명의 제5 실시예에 따른 불휘발성 반도체 메모리 장치를 제조하는 방법을 도시하는 예시도.
도 8a 및 도 8b는 종래의 불휘발성 반도체 메모리 장치의 개략적 구조를 각각 도시하는 단면도 및 평면도.
<도면의 주요 부분에 대한 부호의 설명>
101a: 필라
103: 게이트 절연막
104a: 플로팅 게이트
105: 절연 분리막
106a, 106b: 제어 게이트
107: 층간 절연막
<제1 실시예>
도 1은 위에서 볼 때 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리 장치의 구조를 개략적으로 도시한다. 도 1은 불휘발성 반도체 메모리 장치의 하나의 메모리 셀을 도시한다.
도 1에 도시된 것처럼, 제1 실시예에서, 게이트 절연막(103)은 원주형 부분(필라: 채널부)(101a) 주위에 형성되며, 플로팅 게이트(104a 및 104b)는 게이트 절연막(103)의 측면 표면에 형성된다. 제1 실시예에서, 플로팅 게이트(104a)는 플로팅 게이트(104b)보다 더 넓은 영역을 갖는다.
워드 라인의 역할을 하는 제어 게이트(106a 및 106b)는 절연 분리막(105)을 통해 각각 플로팅 게이트(104a 및 104b) 주위에 형성된다. 제어 게이트(106a 및 106b)는 층간 절연막(107)으로 덮힌다.
메모리 셀의 제조 방법이 아래에 설명된다.
도 2a에 도시된 것처럼, p-형 반도체 기판(101)이 예를 들면 건식 에칭되어 기판 상에 필라(101a)를 형성하고, 다음으로 예를 들면 As가 70keV 및 5×1015㎝-2로 이온 주입되어 소스(102a) 및 드레인(102b)를 형성한다. 이온 주입 이후에, 그 결과 생성된 구조는 수증기 분위기에서 950℃로 가열되어 약 40nm 두께를 갖는 산화막을 형성한다. 이러한 공정으로, 각각이 약 1020cm-3의 불순물 농도를 갖는 소스(102a) 및 드레인(102b)이 형성된다.
산화막이 제거된 이후에, 구조물은 수증기 분위기에서 850℃로 가열되어 약 10nm 두께를 갖는 게이트 절연막(103)을 형성한다.
다음으로, 도 2b에 도시된 것처럼, 폴리실리콘이 CVD에 의해 약 150nm 두께로 게이트 절연막(103) 상에 피착된다. 이 결과 생성된 구조물은 POCl3분위기에서약 850℃로 가열되어 P를 확산시켜서 불순물로서 P로 도핑된 폴리실리콘막(104)을 형성한다.
레지스트 마스크는 공지된 포토리쏘그라피에 의해 형성된다. 폴리실리콘막(104)은 RIE와 같은 이방성 에칭에 의해 선택적으로 제거되어 도 2c에 도시된 것처럼 게이트 절연막(103)을 통해 필라(101a)의 측면 표면에 플로팅 게이트(104a 및 104b)를 형성한다. 위에서 볼 때, 플로팅 게이트(104a)는 도 2cc에 도시된 것처럼 플로팅 게이트(104b)보다 더 큰 면적을 갖는다.
도 2d에 도시된 것처럼, 절연 분리막(105)이 형성된 이후에, 폴리실리콘은 CVD에 의해 약 150nm 두께로 피착된다. 이러한 구조는 POCl3분위기에서 약 850℃로 가열되어 P를 확산시킨다. 순차적으로, WSi 막은 스퍼터링에 의해 약 150nm로 피착되어 폴리사이드막(106)을 형성한다.
절연 분리막(105)은 예를 들면 SiO2, SiN, 및 SiO2의 3층 구조를 갖는다. 폴리사이드막(106)은 상술한 것처럼 폴리실리콘 및 WSi의 2층 구조를 갖는다.
레지스트 마스크는 공지된 포토리쏘그라피에 의해 형성된다. 폴리사이드막(106)은 RIE와 같은 이방성 에칭에 의해 선택적으로 제거되어, 도 2e에 도시된 것처럼 제어 게이트(106a 및 106b)를 형성한다.
위에서 볼 때, 제어 게이트(106a 및 106b)는 도 2ee에 도시된 것처럼 형성된다. 더욱 상세하게는, 플로팅 게이트(104a)는 필라(101a) 및 제어 게이트(106a)의 중간에 끼인다. 플로팅 게이트(104b)는 필라(101a) 및 제어 게이트(106b)의 중간에 끼인다. 플로팅 게이트(104b)는 제어 게이트(106a)와 필라(101a) 사이에 존재하지 않는다.
도 2f에 도시된 것처럼, 층간 절연막(107)이 형성된다. 콘택 홀은 필라(101a) 상에 형성되고, 다음으로 티타늄 질화물로 구성된 장벽 금속이 필라(101a) 상에 형성되어 콘택 홀의 하부로 노출된다. 그 이후에, 텅스텐으로 구성된 플러그(108)가 매입되고, 알루미늄인 상호 결선층(109)이 형성된다. 상호 결선층(109)은 비트 라인이 된다.
상술한 공정으로, 하나의 메모리 셀이 약 2:1의 면적 비를 갖는 플로팅 게이트(104a 및 104b) 및 제어 게이트(106a 및 106b)를 각각 갖는 플레시 메모리가 얻어진다.
상술한 것처럼, 제1 실시예에서, 서로 다른 면적을 갖는 2개의 플로팅 게이트는 하나의 메모리 셀내에 형성된다. 이러한 구조로, 멀티레벨 동작이 아래에 설명하는 것처럼 수행될 수 있다.
소거 동작이 먼저 설명된다. +16V의 전위가 도 1 및 도3a에 도시된 제어 게이트(106a)에 접속된 단자(CG1)에 인가되고, +16V의 전위가 제어 게이트(106b)가 접속된 단자(CG2) 및 소스(102a), 드레인(102b)에 인가되고, 반도체 기판(101)이 0V로 설정되어, 소거 동작을 수행한다. 약 +16V의 전압이 제어 게이트(106a 및 106b)에 인가되는 경우, 전자는 플로팅 게이트(104a 및 104b) 모두에 주입되고, 도 3b에 도시된 것처럼 소거 상태 "11"가 얻어진다. 제1 실시예에서, 전자가 모든 플로팅 게이트로부터 제거된 상태 "00"가 소거 상태로서 설정될 수도 있다.
소거 상태가 "11"인 경우의 터널 전류를 이용한 기록이 다음에 설명된다.
예를 들면, "0" 레벨의 데이타를 도 1 및 도 3a에 도시된 플로팅 게이트(104b)에만 기록하기 위해, +4V의 전위가 제어 게이트(106a)에 접속된 단자(CG1)에 인가되고, -9V의 전위가 제어 게이트(106b)에 접속된 단자(CG2)에 인가되며, +4V의 전위가 드레인(102b)에 인가된다. 반도체 기판 및 소스(102a)가 0V로 설정된다. 즉, 전위를 드레인(102b) 및 제어 게이트(106a)에 인가함에 의해, 이러한 메모리 셀이 선택되고, 제어 게이트(106b)와 드레인(102b) 사이의 전위차가 최대가 되는 동시에 제어 게이트(106a)와 드레인(102b) 사이의 전위차는 작게 된다. 결과적으로, 전자는 플로팅 게이트(104b)로부터 반도체 기판측으로만 소거되며, 도 3b에 도시된 것처럼 기록 상태 "10"가 얻어진다.
"0" 레벨의 데이타를 플로팅 게이트(104a)에만 기록하기 위해서, -9V의 전위가 단자(CG1)에 인가되고, +4V 전위가 단자(CG2)에 인가되며, +4V 전위가 드레인(102b)에 인가된다. 반도체 기판 및 소스(102a)은 0V로 설정된다. 결과적으로, 전자는 플로팅 게이트(104a)로부터 반도체 기판(101)측으로만 소거되고, 도 3b에 도시된 것처럼 기록 상태 "01"이 얻어진다.
플로팅 게이트(104a 및 104b) 모두에 "0" 레벨의 데이타를 기록하기 위해서, -9V 전위가 단자(CG1)에 인가되고, -9V 전위가 단자(CG2)에 인가되며, +4V 전위가 드레인(102b)에 인가된다. 반도체 기판(101) 및 소스(102a)는 0V로 설정된다. 결과적으로, 전자는 플로팅 게이트(104a 및 104b)로부터 반도체 기판측으로 소거되고, 도 3b에 도시된 것처럼, 기록 상태 "00"이 얻어진다.
소거 상태가 "00"인 경우라도, 터널 전류를 이용한 기록이 허용된다.
판독시에, 3.3V의 전위가 제어 게이트(106a 및 106b)에 인가되며, 드레인 전압을 1V로 설정한다. 도 3b에 도시된 것처럼, "00"이 메모리 셀에 기록되는 경우, 드레인 전류(Id0)가 얻어진다. "11"이 메모리 셀에 기록되는 경우, 드레인 전류는 흐르지 않는다.
플로팅 게이트(104a)가 플로팅 게이트(104b)보다 더 큰 면적이므로, 드레인 전류는 상태 "01"과 상태 "10" 사이에서 변한다. "01"이 메모리 셀에 기록되는 경우, 드레인 전류(Id1)이 얻어진다. "10"이 메모리 셀에 기록되는 경우, 드레인 전류(Id2)가 얻어진다.
소거 상태가 "00"인 경우의 핫 전자(hot electrons)를 이용한 기록이 아래에 설명된다. 예를 들면, 플로팅 게이트(104b)내에만 "1" 레벨의 데이타를 기록하기 위해서, 0V 전위가 제어 게이트(106a)에 접속된 단자(CG1)에 인가되며, 12V의 전위가 제어 게이트(106b)에 접속된 단자(CG2)에 인가되며, 6V의 전위가 드레인(102b)에 인가된다. 반도체 기판(101) 및 소스(102a)가 0V로 설정된다(도 3a). 즉, 전위를 드레인(102b) 및 제어 게이트(106b)에 인가함에 의해, 이러한 메모리 셀이 선택되고, 제어 게이트(106b)와 필라(101a)(기판) 사이의 전위차는 최대가 됨과 동시에 제어 게이트(106a)와 드레인(102b) 사이의 전위차는 작아진다. 결과적으로, 전자는 플로팅 게이트(104b)에만 주입되고, 도 3b에 도시된 것처럼, 기록 상태 "01" 이 얻어진다.
플로팅 게이트(104a)에만 "1" 레벨의 데이타를 기록하기 위해서, 12V의 전위가 단자(CG1)에 인가되고, 0V 전위가 단자(CG2)에 인가되며, 6V 전위가 드레인(102b)에 인가된다. 반도체 기판(101) 및 소스(102a)가 0V로 설정된다. 결과적으로, 전자는 플로팅 게이트(104a)에만 주입되고, 도 3b에 도시된 것처럼 기록 상태 "10"이 얻어진다.
플로팅 게이트(104a 및 104b) 모두에 "1" 레벨의 데이타를 기록하기 위해서, 12V 전위가 단자(CG1)에 기록되고, 12V 전위가 단자(CG2)에 기록되며, 6V 전위가 드레인(102b)에 기록된다. 반도체 기판(101) 및 소스(102a)은 0V로 설정된다. 결과적으로, 전자는 플로팅 게이트(104a 및 104b)로 주입되고, 도 3b에 도시된 것처럼 기록 상태 "11"가 얻어진다.
상술한 것처럼, 제1 실시예에 따르면, 4진 데이타가 메모리 셀내에 저장될 수 있다. 그러므로, 저장될 정보의 량은 메모리 셀의 수를 증가시키지 않고 증가될 수 있다.
멀티레벨 데이타가 메모리 셀 자체의 구조에 의해 구현되므로, 멀티레벨 데이타는 회로 동작에 의해 구현될 필요가 없으며, 그러므로 주위 회로 상의 부하는 감소된다.
제1 실시예에 따른 불휘발성 반도체 메모리 장치에 있어서, 2 셋의 플로팅 게이트 및 제어 게이트는 소스 및 드레인 방향으로 정렬되지 않는다. 소스 및 드레인 방향의 2개의 플로팅 게이트 사이에는 갭이 형성되지 않으므로, 채널 저항이 증가되는 것을 방지할 수 있다.
제1 실시예에서, 기록 제어는 드레인 및 제어 게이트에서 수행된다. 이러한이유로, 기록 제어는 작은 전류로 수행될 수 있다. 또한, 소스가 인접 메모리 셀에 의해 공유될 수 있으므로, 서로로부터 분리될 필요는 없다.
제1 실시예에서, 한 메모리 셀내에 준비된 2개의 플로팅 게이트의 내용은 한번에 판독될 수 있어서, 판독 속도는 증가될 수 있다.
제1 실시예에서, 한 메모리 셀내에 준비된 2개의 플로팅 게이트는 다른 면적을 가진다. 그러나, 본 발명은 이에 제한되는 것은 아니다. 동일한 면적을 갖는 2개의 플로팅 게이트는 메모리 셀내에 형성될 수 있다. 이러한 경우, 판독 시에 데이타 "01" 및 "10"에 응답하여 동일한 드레인 전류가 흘러서, 3진 데이타가 한 메모리 셀내에 저장될 수 있다.
제1 실시예에서, 2개의 플로팅 게이트의 면적비가 1:2로 설정되는 경우, 더 안정된 판독이 수행될 수 있다. 이는 2개의 플로팅 게이트의 면적이 1:2의 비를 가질 경우에, "00", "01", "10", 및 "11"에 대한 판독 드레인 전류차가 동일한 간격으로 설정될 수 있기 때문이다.
<제2 실시예>
본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리 장치가 아래에 설명된다.
제2 실시예에서, 도 4a 및 4b에 도시된 것처럼, p-형 반도체 기판(501) 상에 형성된 게이트 절연막(503)이 원주부(필라: 채널부)(501a) 주위에 형성되며, 플로팅 게이트(504a 및 504b)가 게이트 절연막(503)의 측면 표면에 형성된다.
제2 실시예에서, 소스(502a)는 필라(501a)의 형성부 주위의 반도체기판(501)내에 형성된다. 필라(501a)의 상부에, 드레인(502b)이 플로팅 게이트(504a)측에 형성되고, 드레인(502b')이 플로팅 게이트(504b)측 상에 형성된다. 즉, 제2 실시예에서, 드레인은 필라(501a)의 상단부에서 분할된다.
또한, 제2 실시예에서, 워드 라인으로서의 제어 게이트(506)가 절연 분리막(505)을 통해 플로팅 게이트(504a 및 504b) 주위에 형성되며, 제어 게이트(506)의 상부 주변부는 층간 절연막(507)으로 덮힌다. 즉, 제2 실시예에서, 제어 게이트는 분할없이 필라(501a) 주위에 형성된다.
도 4b의 평면도에 도시된 것처럼, 층간 절연막(507) 상에, 비트 라인(509a 및 509b)은 콘택 플러그(508a 및 508b)를 통해 드레인(502b 및 502b')에 접속된다. 제2 실시예에서, 플로팅 게이트(504a)는 플로팅 게이트(504b)보다 더 큰 면적을 갖는다. 도 4a는 도 4b의 선 A-A'를 따라 절단한 단면도를 도시한다.
상술한 것처럼, 제2 실시예에서, 하나의 메모리 셀이 약 2:1의 면적비를 갖는 플로팅 게이트(504a 및 504b) 및 드레인(502b 및 502b')를 갖는 플레시 메모리가 얻어진다.
제2 실시예에서, 한 메모리 셀은 제1 실시예와 같이 상이한 면적을 갖는 2개의 플로팅 게이트를 가져서, 멀티레벨 동작이 아래와 같이 수행될 수 있다.
소거 동작이 먼저 설명된다. 예를 들면, 16V의 전압이 도 4b에 도시된 제어 게이트(506)에 인가되며, 소스(502a), 2개의 드레인(502b 및 502b'), 및 반도체 기판(501)이 0V로 설정되어, 소거 동작을 수행하게 된다.
약 16V 전압이 제어 게이트에 인가되는 경우, 전자는 드레인(502b 및 502b')모두에 주입되고, 도 3b에 도시된 것처럼 소거 상태 "11"이 얻어진다. 제2 실시예에서, 전자가 모든 플로팅 게이트로부터 소거되는 상태 "00"이 제1 실시예에서와 같이 소거 상태로서 설정될 수 있다.
소거 상태가 "11"인 경우의 터널 전류를 이용한 기록이 후술된다.
예를 들면, 플로팅 게이트(504b)에서만의 레벨 "0"의 데이타를 기록하기 위해서, -9V의 전위가 제어 게이트(506)에 인가되고, +4V의 전위가 드레인(502b') 즉 비트 라인(509b)에 인가된다. 반도체 기판(501), 소스(502a), 및 드레인(502b)가 0V로 설정된다. 즉, 전위를 드레인(502b') 및 제어 게이트(506)에 인가함에 의해, 이러한 메모리 셀이 선택되고, 제어 게이트(506)와 드레인(502b') 사이의 전위차가 최대가 된다. 결과적으로, 전자는 플로팅 게이트(504b)로부터 반도체 기판(501)측으로만 제거되고, 도 3b에 도시된 것처럼 기록 상태 "10"가 얻어진다.
플로팅 게이트(504a)에만 "0" 레벨의 데이타를 기록하기 위해서, -9V 전위가 제어 게이트(506)에 인가되며, +4V 전위가 드레인(502b)에 인가된다. 반도체 기판(501), 소스(502a), 및 드레인(502b')이 0V로 설정된다. 결과적으로, 전자들은 플로팅 게이트(504a)에서 반도체 기판(501)측으로만 제어되고, 도 3b에 도시된 것처럼 기록 상태 "01"이 얻어진다.
플로팅 게이트(504a 및 504b) 모두에 "0" 레벨의 데이타를 기록하기 위해서, -9V 전위가 제어 게이트(506)에 인가되고, -4V 전위가 드레인(502b 및 502b')에 인가된다. 반도체 기판(501) 및 소스(502a)는 0V로 설정된다. 결과적으로, 전자는 플로팅 게이트(504a 및 504b)로부터 반도체 기판(501) 측으로 제거되고, 도 3b에도시된 것처럼 기록 상태 "00"가 얻어진다.
소거 상태가 "00"인 경우라도, 터널 전류를 이용한 기록이 허용된다.
판독의 경우, 3.3V의 전위가 제어 게이트(506)에 인가되면서 드레인 전압을 1V로 소스 전압을 0V로 설정한다. 도 3b에 도시된 것처럼, "00"이 메모리 셀에 기록된 경우, 드레인 전류(Id0)가 얻어진다. "11"이 메모리 셀에 기록된 경우, 드레인 전류가 흐르지 않는다.
플로팅 게이트(504a)의 면적이 플로팅 게이트(504b)보다 넓은 경우, 드레인 전류는 "01" 상태에서 "10" 상태로 변한다. "01"이 메모리 셀에 기록되는 경우, 드레인 전류(Id1)가 얻어진다. "10"이 메모리 셀에 기록되는 경우, 드레인 전류(Id2)가 얻어진다.
상술한 것처럼, 제2 실시예에 따르면, 4진 데이타가 한 메모리 셀내에 저장될 수 있다. 그러므로, 저장될 정보량은 메모리 셀 수의 증가없이 증가될 수 있다.
제2 실시예에서, 멀티레벨 데이타가 메모리 셀 자체의 구조에 의해 구현되므로, 멀티레벨 데이타는 회로 동작에 의해 구현될 필요가 없으므로, 주변 회로 상의 부하는 감소될 수 있다.
제2 실시예에 따른 불휘발성 반도체 메모리 장치에 있어서, 플로팅 게이트 및 제어 게이트의 2 셋은 소스 및 드레인의 방향으로 정렬되어 있지 않다. 소스 및 드레인 방향의 2개의 플로팅 게이트 사이에 갭이 형성되지 않으므로, 채널 저항이 증가하는 것을 방지할 수 있다.
인접 메모리 셀에 의해 소스가 공유될 수 있으므로, 서로로부터 분리될 필요가 없다.
제2 실시예에서, 한 메모리 셀내에 준비된 2개의 플로팅 게이트의 내용은 판독 감지 증폭기(도시 없음)를 소스측에 정렬함에 의해 한번에 판독될 수 있어서, 판독 속도는 증가할 수 있다.
제2 실시예에서, 2개의 플로팅 게이트는 상이한 면적을 갖는 한 메모리 셀내에 준비될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. 동일한 면적을 갖는 2개의 플로팅 게이트가 한 메모리 셀내에 형성될 수 있다.
이러한 경우, 판독시에 데이타 "01" 및 "10"에 대응하는 동일한 드레인 전류가 흘러서, 3진 데이타가 한 메모리 셀내에 저장될 수 있다. 그러나, 2개의 판독 감지 증폭기가 드레인측에 정렬되는 경우, 한 메모리 셀내에 준비된 2개의 플로팅 게이트의 내용은 독립적으로 판독될 수 있다. 그러므로, 플로팅 게이트가 동일한 면적을 가지더라도, 4진 데이타(2진 데이타 ×2FG)가 결정될 수 있다.
제2 실시예에서, 2개의 플로팅 게이트의 면적비는 1:2로 설정될 수 있고, 더 안정된 판독이 수행될 수 있다. 이는 2개의 플로팅 게이트의 면적이 1:2인 경우, "00", "01", "10", 및 "11"에 대해 판독된 드레인 전류 편차는 동일한 간격으로 설정될 수 있다.
<제3 실시예>
본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리 장치가 아래에 설명된다.
제3 실시예에서, 도 5에 도시된 것처럼, 게이트 절연막(603)은 p-형 반도체 기판(601) 상에 형성된 원주부(필라: 채널부)(601a) 주위에 형성되며, 플로팅 게이트(604a 및 604b)는 게이트 절연막(603)의 측면 표면 상에 형성된다. 이는 제1 및 제2 실시예와 동일하다.
제3 실시예에서, 필라(601a)의 형성부 주위의 반도체 기판(601)에서, 소스(602a)는 플로팅 게이트(604a)측 상에 형성되며, 소스(602a')는 플로팅 게이트(604b)측 상에 형성된다. 즉, 제3 실시예에서, 소스는 분할된다.
드레인(602b)은 필라(601a)의 상단부에 형성된다.
또한, 제3 실시예에서, 워드 라인으로서의 제어 게이트(606)는 절연 분리막(605)을 통해 플로팅 게이트(604a 및 604b) 주위에 형성되며, 제어 게이트(606)의 상부 주변부는 층간 절연막(607)로 덮힌다. 즉, 제3 실시예에서, 하나의 제어 게이트는 분할됨 없이 필라(601a) 주위에 형성된다.
층간 절연막(607) 상에, 비트 라인(609)은 콘택 플러그(608)을 통해 소스(602a)에 접속된다. 제3 실시예에서, 플로팅 게이트(604a)는 플로팅 게이트(604b)보다 더 큰 면적을 갖는다.
상술한 것처럼, 제3 실시예에서, 한 메모리 셀이 약 2:1의 면적비를 갖는 플로팅 게이트(604a 및 604b) 및 소스(602a 및 602b)를 각각 가지는 플레시 메모리가 얻어진다.
제3 실시예에서, 한 메모리 셀이 제1 및 제2 실시예와 같은 상이한 면적을 갖는 2개의 플로팅 게이트를 가져서, 멀티레벨 동작이 수행될 수 있는데, 이는 아래에 설명된다.
소거 동작이 먼저 설명된다. 예를 들면, 16V 전압이 도 5에 도시된 제어 게이트(606)에 인가되며, 2개의 소스(602a 및 602a'), 드레인(602b) 및 반도체 기판(601)은 0V로 설정되어, 소거 동작을 수행하게 된다. 약 16V의 전압이 제어 게이트(606)에 인가되는 경우, 전자는 플로팅 게이트(604a 및 604b) 모두에 주입되고, 소거 상태 "11"가 도 3b에 도시된 것처럼 얻어진다. 또한 제3 실시예에서, 전자가 모든 플로팅 게이트로부터 소거되는 상태 "00"가 제1 및 제2 실시예에서와 같은 소거 상태로 설정될 수 있다.
소거 상태가 "11"인 경우의 터널 전류를 이용한 기록이 아래에 설명될 것이다.
예를 들면, 플로팅 게이트(604b)에만 "0" 레벨의 데이타를 기록하기 위해서, -9V 전위가 제어 게이트(606)에 인가되며, +4V 전위가 소스(602a')에 인가된다. 드레인(602b) 즉, 비트 라인(609), 반도체 기판(601), 및 소스(602a)는 0V로 설정된다. 즉, 전위를 소스(602a') 및 제어 게이트(606)에 인가함에 의해, 이 메모리 셀은 선택되고, 제어 게이트(606)과 소스(602a') 사이의 전위차는 최대가 된다. 결과적으로, 전자는 플로팅 게이트(604b)로부터 반도체 기판(601) 측으로만 제거되고, 기록 상태 "10"은 도 3b에 도시된 것처럼 얻어진다.
플로팅 게이트(604a)에만 레벨 "0"의 데이타를 기록하기 위해, -9V 전위는 제어 게이트(606)에 인가되며, +4V 전위가 소스(602a)에 인가된다. 드레인(602b), 반도체 기판(601), 및 소스(602a')가 0V로 설정된다. 결과적으로, 전자는 플로팅게이트(604a)로부터 반도체 기판(601) 측으로만 제거되며, 기록 상태 "01"이 도 3b에 도시된 것처럼 얻어진다.
플로팅 게이트(604a 및 604b) 모두에 레벨 "0"의 데이타를 기록하기 위해서, -9V 전위가 제어 게이트(606)에 인가되고, +4V 전위가 소스(602a 및 602a')가 인가된다. 드레인(602b) 및 반도체 기판(601)은 0V로 설정된다. 결과적으로, 전자는 플로팅 게이트(604a 및 604b)로부터 반도체 기판(601)측으로 제거되며, 기록 상태 "00"이 도 3b에 도시된 것처럼 얻어진다.
소거 상태가 "00"인 경우라도, 터널 전류를 이용한 기록이 허용된다.
판독의 경우, 3.3V의 전위가 제어 게이트(606)에 인가되고, 드레인 전류를 1V로 설정한다. 도 3b에 도시된 것처럼, "00"이 메모리 셀내에 기록되는 경우, 드레인 전류(Id0)가 얻어진다. "11"가 메모리 셀내에 기록되는 경우, 드레인 전류가 흐르지 않는다.
플로팅 게이트(604a)가 플로팅 게이트(604b)보다 더 큰 면적이므로, 드레인 전류는 상태 "01" 과 상태 "10" 사이에서 변한다. "01"이 메모리 셀에 기록되는 경우, 드레인 전류(Id1)이 얻어진다. "10"이 메모리 셀내에 기록되는 경우, 드레인 전류(Id2)가 얻어진다.
상술한 것처럼, 제3 실시예에 따르면, 4진 데이타가 한 메모리 셀내에 저장될 수 있다. 그러므로, 저장될 정보의 량은 메모리 셀의 수를 증가시키지 않고도 증가될 수 있다.
또한, 멀티레벨 데이타가 메모리 셀 자체의 구조에 의해 구현될 수 있으므로, 멀티레벨 데이타는 회로 동작에 의해 구현될 필요가 없으며, 그러므로 주변 회로 상의 부하는 감소한다.
제3 실시예에 따른 불휘발성 반도체 메모리 장치에 있어서, 플로팅 게이트 및 제어 게이트 2개 셋은 소스 및 드레인 방향으로 정렬되지 않는다. 소스 및 드레인 방향의 2개의 플로팅 게이트 사이에는 갭이 형성되지 않으므로, 채널 저항이 감소하는 것이 방지된다.
제3 실시예에서, 한 메모리 셀내에 준비된 2개의 플로팅 게이트의 내용은 드레인 측에 판독 감지 증폭기(도시 없음)을 정렬함에 의해 한번에 판독될 수 있으므로, 판독 속도는 증가될 수 있다.
제3 실시예에서, 한 메모리 셀내에 준비된 2개의 플로팅 게이트는 상이한 면적을 갖는다. 그러나, 본 발명은 이에 제한되지 않는다. 동일한 면적을 갖는 2개의 플로팅 게이트가 한 메모리 셀내에 형성될 수 있다.
이러한 경우, 판독시에 데이타 "01" 및 "10"에 대응하는 동일한 드레인 전류가 흘러서, 3진 데이타가 한 메모리 셀내에 저장될 수 있다. 그러나, 2개의 판독 감지 증폭기가 소스측에 정렬되는 경우, 한 메모리 셀내에 준비된 2개의 플로팅 게이트의 내용은 독립적으로 판독될 수 있다. 그러므로, 플로팅 게이트가 동일한 면적을 가지더라도, 4진 데이타(2진 데이타 ×2FG)가 결정될 수 있다.
제3 실시예에서와 같이, 2개의 플로팅 게이트의 면적비는 1:2로 설정되는 경우, 더 안정된 판독이 수행될 수 있다. 이는 2개의 플로팅 게이트의 면적이 1:2인 경우, "00", "01", "10", 및 "11"에 대해 판독된 드레인 전류 편차는 동일한 간격으로 설정될 수 있다.
<제4 실시예>
본 발명의 제4 실시예에 따른 불휘발성 반도체 메모리 장치가 아래에 설명된다.
제4 실시예에서, 도 6에 도시된 것처럼, 게이트 절연막(703)은 p-형 반도체 기판(701) 상에 형성된 원주부(필라: 채널부)(701a) 주위에 형성된다. 플로팅 게이트(704a)는 게이트 절연막(703) 주위의 상단부에 형성되며, 플로팅 게이트(704b)는 게이트 절연막(703) 주위의 하단부에 형성된다.
즉, 제4 실시예에서, 플로팅 게이트(704b)는 필라(701a)를 둘러싸도록 필라(701a)의 하단부에 형성된다. 플로팅 게이트(704a)는 필라(701a)를 둘러싸도록 필라(701a)의 상단부에 형성된다. 플로팅 게이트(704a 및 704b)는 서로로부터 절연 분리된다.
소스(702a)는 필라(701a) 주위의 반도체 기판(701) 내에 형성된다. 드레인(702b)은 필라(701a)의 상단부에 형성된다. 워드 라인으로서의 제어 게이트(706)가 절연 분리막(705)을 통해 플로팅 게이트(704a 및 704b) 주위에 형성된다. 제어 게이트(706)의 상단 주변부는 층간 절연막(707)로 덮힌다.
즉, 제4 실시예에서, 하나의 제어 게이트는 분할됨 없이 필라(701a) 주위에 형성된다.
층간 절연막(707) 상에, 비트 라인(709)가 콘택 플러그(708)을 통해 드레인(702b)에 접속된다. 제4 실시예에서, 플로팅 게이트(704a)는 플로팅게이트(704b)보다 더 큰 면적을 갖는다.
상술한 것처럼, 한 메모리 셀이 반도체 기판(701)의 평면에 수직 방향으로 분할되고, 약 2:1의 면적비를 갖는 플로팅 게이트(704a 및 704b)를 가지는 플레시 메모리가 얻어진다.
제4 실시예에서, 한 메모리 셀은 제1 실시예처럼 서로 다른 면적을 갖는 2개의 플로팅 게이트를 가져서, 멀티레벨 동작이 수행될 수 있는데, 이는 아래에 설명된다.
소거 동작이 먼저 설명될 것이다. 16V의 전압이 도 6에 도시된 제어 게이트(706)에 인가되며, 소스(702a), 드레인(702b) 및 반도체 기판(701)이 0V로 설정되어, 소거 동작을 수행한다. 약 16V 전압이 제어 게이트(706)에 인가되는 경우, 전자는 플로팅 게이트(704a 및 704b) 모두에 주입되고, 소거 상태 "11"는 도 3b에 도시된 것처럼 얻어진다. 제4 실시예에서, 전자가 모든 플로팅 게이트로부터 소거되는 "00" 상태가 제1 실시예에서와 같이 소거 상태로 설정될 수 있다.
소거 상태가 "11" 인 경우의 터널 전류를 이용한 기록이 아래에 설명된다.
예를 들면, 플로팅 게이트(704b)에만 "0" 레벨 데이타를 기록하기 위해서, -9V 전위가 제어 게이트(706)에 인가되며, -4V 전위가 드레인(702b) 즉, 비트 라인(709)에 인가되며, +4V 전위가 소스(702a)에 인가된다. 반도체 기판(701)은 0V로 설정된다. 즉, 드레인(702b) 및 제어 게이트(706)에 전위를 인가함에 의해, 이러한 메모리 셀이 선택되며, 제어 게이트(606)와 소스(702a) 사이에 전위차는 최대가 된다. 결과적으로, 전자는 플로팅 게이트(704b)에서 반도체 기판(701) 측으로만 제거되며, 기록 상태 "10"이 도 3b에 도시된 것처럼 얻어진다.
플로팅 게이트(704a)에만 레벨 "0"의 데이타를 기록하기 위해서, -9V 전위가 제어 게이트(706)에 인가되며, +4V 전위가 드레인(702b)에 인가되며, -4V 전위가 소스(702a)에 인가된다. 반도체 기판(701)은 0V로 설정된다. 결과적으로, 전자는 플로팅 게이트(704a)에서 반도체 기판(701) 측으로만 제거되며, 기록 상태 "01"이 도 3b에 도시된 것처럼 얻어진다.
플로팅 게이트(704a 및 704b) 모두에 레벨 "0"의 데이타를 기록하기 위해서, -9V 전위가 제어 게이트(706)에 인가되며, +4V 전위가 소스(702a) 및 드레인(702b)에 인가된다. 결과적으로, 전자는 플로팅 게이트(704a 및 704b)로부터 반도체 기판(701)측으로 제거되며, 기록 상태 "00"이 도 3b에 도시된 것처럼 얻어진다.
소거 상태가 "00" 인 경우라도, 터널 전류를 이용한 기록이 가능하다.
판독의 경우, 3.3V의 전위가 제어 게이트(706)에 인가되며, 드레인 전압을 1V로 설정한다. 도 3b에 도시된 것처럼, "00"이 메모리 셀에 기록되는 경우, 드레인 전류(Id0)가 얻어진다. "11"이 메모리 셀내에 기록되는 경우, 드레인 전류는 흐르지 않는다.
플로팅 게이트(704a)가 플로팅 게이트(704b)보다 면적이 더 크므로, 드레인 전류는 상태 "01"과 상태 "10" 사이에서 변한다. "01"이 메모리 셀에 기록되는 경우, 드레인 전류(Id1)가 얻어진다. "10"이 메모리 셀에 기록되는 경우, 드레인 전류(Id2)가 얻어진다.
상술한 것처럼, 제4 실시예에 따르면, 4진 데이타가 한 메모리 셀내에 저장될 수 있다. 그러므로, 저장될 정보의 량은 메모리 셀의 수의 증가 없이 증가될 수 있다.
또한, 멀티레벨 데이타가 메모리 셀 자체의 구조에 의해 구현되므로, 멀티레벨 데이타는 회로 동작에 의해 구현될 필요가 없으며, 주변 회로상의 부하는 감소한다.
제4 실시예에서, 한 메모리 셀내에 준비된 2개의 플로팅 게이트의 내용은 한번에 판독될 수 있어서, 판독 속도는 증가될 수 있다.
제4 실시예에서, 한 메모리 셀 내에 준비된 2개의 플로팅 게이트는 상이한 면적을 갖는다. 그러나, 본 발명은 이에 제한되지 않는다. 동일한 면적을 갖는 2개의 플로팅 게이트가 한 메모리 셀내에 형성될 수 있다.
이러한 경우, 2개의 플로팅 게이트의 채널이 동일한 불순물 농도를 가진다면, 동일한 드레인 전류는 판독시에 데이타 "01" 및 "10"에 대응하여 동일한 드레인 전류가 흘러서, 3진 데이타가 한 메모리 셀내에 저장될 수 있다. 플로팅 게이트가 동일한 면적을 가지더라도, 4진 데이타가 2 채널의 불순물 농도를 변경시킴에 의해 저장될 수 있다.
제4 실시예에서, 2개의 플로팅 게이트의 면적비는 1:2로 설정되며, 판독은 더욱 안정하게 수행된다. 이는 2개의 플로팅 게이트의 면적이 1:2인 경우, "00", "01", "10", 및 "11"에 대해 판독된 드레인 전류 편차는 동일한 간격으로 설정될 수 있다.
<제5 실시예>
본 발명의 제5 실시예에 따른 불휘발성 반도체 메모리 장치가 아래에 설명된다.
메모리 셀 제조 방법이 먼저 설명된다.
도 7a에 도시된 것처럼, B는 반도체 기판(801)으로 이온 주입되어 p-형 반도체 기판을 형성한다. 도 7b에 도시된 것처럼, 반도체 기판(801)은 선정된 위치에서 건식 에칭되어 홀(801a)을 형성한다. 예를 들면, As는 70keV 및 5×1015cm-2에서 이온 주입되어 소스(802a) 및 드레인(802b)을 형성한다(도 7c). 이온 주입 이후에, 최종 구조는 수증기 분위기에서 950℃로 가열되어 약 40nm 두께를 갖는 산화막을 형성한다. 이러한 공정으로, 각각이 약 1020cm-3의 불순물 농도를 갖는 소스(802a) 및 드레인(802b)이 형성된다.
산화막이 제거된 이후에, 구조물은 수증기 분위기에서 850℃로 가열되어, 도 7d에 도시된 것처럼 80nm이 두께를 갖는 게이트 절연막(803)을 형성한다. 폴리실리콘이 CVD 법에 의해 게이트 절연막(803) 상에 약 150nm 두께로 피착된다. 최종 구조는 POCl3에서 약 850℃로 가열되어 P를 확산 시켜서, 불순물로서 P로 도핑된 폴리실리콘 막(804)을 형성한다.
레지스트 마스크가 공지된 포토리쏘그라피에 의해 형성된다. 폴리실리콘 막(804)이 RIE와 같은 이방성 에칭에 의해 선택적으로 제어되어 도 7e에 도시된 것처럼 게이트 절연막(803)을 통해 각각의 홀(801a)의 내벽에 플로팅 게이트(804a 및 804b)를 형성한다. 플로팅 게이트(804a)는 플로팅 게이트(804b)보다 큰 면적을 가진다는 점에 유의해야 한다.
도 7f에 도시된 것처럼, 절연 분리막(805)이 형성된 이후에, 폴리실리콘이 CVD에 의해 약 150nm 두께로 피착된다. 이러한 구조물은 POCl3분위기에서 약 850℃로 가열되어 P를 확산시킨다. 순차적으로, WSi 막은 스퍼터링에 의해 약 150nm 로 피착되어 폴리사이드막(806)을 형성한다.
절연 분리막(805)은 예를 들면 SiO2, SiN, 및 SiO2의 3층 구조를 갖는다. 폴리사이드막(806)은 상술한 것처럼 폴리실리콘 및 WSi의 2층 구조를 갖는다.
레지스트 마스크는 공지된 포토리쏘그라피에 의해 형성된다. 폴리사이드막(806)은 RIE와 같은 이방성 에칭에 의해 선택적으로 제거되어, 도 7g에 도시된 것처럼 제어 게이트(806a 및 806b)를 형성한다.
플로팅 게이트(804a 및 804b) 및 제어 게이트(806a 및 806b)는 도 7h에 도시된 것처럼 2차원 형태를 갖는다. 플로팅 게이트(804a)는 홀(801a)과 제어 게이트(806b) 사이에 끼이고, 플로팅 게이트(804b)는 홀(801a)의 내벽과 제어 게이트(806b) 사이에 끼인다. 플로팅 게이트(804b)는 제어 게이트(8006a)와 홀(801a)의 내벽 사이에는 존재하지 않는다.
상술한 것처럼, 제어 게이트(806a 및 806b)가 형성되고 평탄한 층간 절연층이 한 구조상에 형성된 이후에, 비트 라인은 드레인(802b)에 접속되고, 워드 라인은 제어 게이트(806a 및 806b)에 각각 접속된다.
상술한 공정으로, 한 메모리 셀이 약 2:1의 면적비를 갖는 플로팅게이트(804a 및 804b) 및 제어 게이트(806a 및 806b)를 각각 갖는 플레시 메모리가 제1 내지 제5 실시예처럼 얻어진다.
제5 실시예에서, 한 메모리 셀은 서로 다른 면적을 갖는 2개의 플로팅 게이트를 가져서, 멀티레벨 동작이 제1 실시예와 같이 수행된다. 제5 실시예에서, 한 메모리 셀에서 준비된 2개의 플로팅 게이트는 서로 다른 면적을 갖는다. 그러나, 본 발명은 이에 제한되지 않는다. 동일한 면적을 갖는 2개의 플로팅 게이트가 한 메모리 셀내에 형성될 수 있다. 이러한 경우, 판독시에 데이타 "01" 및 "10"에 대응하여 동일한 드레인 전류가 흘러서, 3진 데이타가 한 메모리 셀내에 저장될 수 있다.
제5 실시예에서, 2개의 플로팅 게이트의 면적비가 1:2인 경우, 더 안정적인 판독이 수행될 수 있다. 이는 2개의 플로팅 게이트의 면적이 1:2의 비를 가지는 경우, "00", "01", "10", 및 "11"에 대한 판독된 드레인 전류 편차가 동일 간격으로 설정될 수 있기 때문이다.
상술한 것처럼, 본 발명에 따르면, 불휘발성 반도체 메모리 장치는 반도체 기판 상에 수직 방향으로 형성된 적어도 하나의 채널부, 채널부에 채널을 형성하기 위해 채널부의 상부 및 하부 위치에 형성된 드레인 및 소스, 게이트 절연막을 통해 채널부의 측면부의 일부에 형성된 제1 플로팅 게이트, 제1 플로팅 게이트가 없는 영역에서 채널부의 측면부에 형성된 제2 플로팅 게이트, 및 절연 분리막을 통해 제1 및 제2 플로팅 게이트의 외부에 형성된 제어 게이트로 구성된 수직 메모리 셀을 포함한다.
이러한 구조로, 2 또는 그 이상의 상태가 제1 및 제2 플로팅 게이트내의 전자의 존재 유무에 따라 채널부에 형성된 채널내에 형성될 수 있다.
그러므로, 본 발명에 따르면, 3진 또는 그 이상의 데이타가 한 메모리 셀내에 저장될 수 있어서, 저장될 정보의 양이 메모리 셀의 수를 증가시키지 않고 증가될 수 있다. 또한, 멀티레벨 데이타는 회로 동작에 의해 구현되지 않고, 하나의 플로팅 게이트내에 저장될 전하의 양은 엄격히 제어될 필요가 없어서, 메모리 셀의 주변 회로 상의 부하는 증가하지 않는다.

Claims (17)

  1. 반도체 기판에 수직 방향으로 사각주(四角柱) 형태로 형성된 채널부,
    상기 채널부에 채널이 형성되도록 상기 채널부의 상부 위치에 형성된 드레인 및 하부 위치에 형성된 소스,
    상기 채널부의 측면부의 일부에 게이트 절연막을 통해 형성된 제1 플로팅 게이트,
    상기 채널부의 측면부의 상기 제1 플로팅 게이트가 형성되어 있지 않은 영역에 형성된 제2 플로팅 게이트,
    상기 제1 플로팅 게이트의 외측에 절연 분리막을 통해 형성된 제1 제어 게이트, 및
    상기 제2 플로팅 게이트의 외측에 절연 분리막을 통해 형성된 제2 제어 게이트
    를 포함하는 수직형 메모리 셀을 포함하며,
    상기 제1 플로팅 게이트는 상기 제2 플로팅 게이트 보다도 면적이 넓게 형성되고,
    상기 제1 플로팅 게이트 및 제1 제어 게이트는 상기 채널부의 인접하는 2개의 측면에 걸쳐 형성된 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 채널부는
    상기 제1 플로팅 게이트에 의해 형성되는 채널부와 상기 제2 플로팅 게이트에 의해 형성되는 채널부에서 불순물 농도가 서로 다른 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 플로팅 게이트는 상기 제2 플로팅 게이트의 대략 2배 면적을 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 플로팅 게이트(104a, 504a, 604a, 704a, 804a)와 제2 플로팅 게이트(104b, 504b, 604b, 704b, 804b)는 상기 절연막을 통해 상기 채널부의 상기 측면부 상의 상기 드레인 영역과 부분적으로 겹치는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 플로팅 게이트(104a, 504a, 604a, 704a, 804a)와 제2 플로팅 게이트(104b, 504b, 604b, 704b, 804b)는 상기 절연막을 통해 상기 채널부의 상기 측면부 상의 상기 드레인 영역과 부분적으로 겹치는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 드레인은 상기 제1 플로팅 게이트의 한 측면 상에 형성된 제1 드레인(502b)과 상기 제2 플로팅 게이트의 한 측면에 형성된 제2 드레인(502b')을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제3항에 있어서,
    상기 드레인은 상기 제1 플로팅 게이트의 한 측면 상에 형성된 제1 드레인(502b)과 상기 제2 플로팅 게이트의 한 측면에 형성된 제2 드레인(502b')을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 드레인은 상기 제1 플로팅 게이트의 한 측면 상에 형성된 제1 드레인(502b)과 상기 제2 플로팅 게이트의 한 측면에 형성된 제2 드레인(502b')을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제5항에 있어서,
    상기 드레인은 상기 제1 플로팅 게이트의 한 측면 상에 형성된 제1 드레인(502b)과 상기 제2 플로팅 게이트의 한 측면에 형성된 제2 드레인(502b')을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 소스는 상기 제1 플로팅 게이트의 한 측면 상에 형성된 제1 소스(602a)와 상기 제2 플로팅 게이트의 한 측면 상에 형성된 제2 소스(602a')을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  11. 제3항에 있어서,
    상기 소스는 상기 제1 플로팅 게이트의 한 측면 상에 형성된 제1 소스(602a)와 상기 제2 플로팅 게이트의 한 측면 상에 형성된 제2 소스(602a')을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 제2 플로팅 게이트(704b)는 상기 제1 플로팅 게이트(704a)와 상기 반도체 기판 사이에 끼워져 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  13. 제3항에 있어서, 상기 제2 플로팅 게이트(704b)는 상기 제1 플로팅 게이트(704a)와 상기 반도체 기판 사이에 끼워져 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  14. 반도체 기판(101, 501, 601, 701, 801)에 수직 방향으로 사각주 형태로 채널부(101a, 501a, 601a, 701a, 801a)를 형성하는 제1 단계;
    상기 채널부의 상부 위치에 드레인(102b, 502b, 502b', 602b, 702b, 802b)을 형성하고, 하부 위치에 소스(102a, 502a, 602a, 602a', 702a, 802a)를 형성하여, 상기 채널부내에 채널을 형성하는 제2 단계;
    상기 채널부의 측면부의 일부에 게이트 절연막(103, 503, 603, 703, 803)을 형성하는 제3 단계;
    상기 게이트 절연막을 통해 상기 채널부의 상기 측면부의 일부 상에 면적이 서로 다른 제1 및 제2 플로팅 게이트(104a, 504a, 604a, 704a, 804a, 104b, 504b, 604b, 704b, 804b)- 상기 제1 및 제2 플로팅 게이트 중 보다 큰 면적을 갖는 플로팅 게이트는 상기 채널부의 인접하는 2개의 측면에 걸치도록 형성됨 -를 형성하는 제4 단계;
    상기 제1 및 제2 플로팅 게이트 외부에 절연 분리막을 형성하는 제5 단계; 및
    상기 절연 분리막을 통해 상기 제1 및 제2 플로팅 게이트 외부에 제어 게이트(106a, 106b, 506, 606, 706, 806, 806a)를 형성하는 제6 단계
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제1 단계는 상기 반도체 기판내에 매트릭스형 그루브(groove)를 형성하여 상기 그루브로 둘러싸인 상기 채널부를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  16. 제14항에 있어서, 상기 제1 단계는 상기 반도체 기판내에 적어도 2개의 리세스부(recessed portion)를 형성하여 상기 리세스부들 사이에 끼워져 있는 상기 채널부를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조 방법.
  17. 수직 메모리 셀을 갖는 불휘발성 반도체 메모리 장치에 있어서,
    상기 수직 메모리 셀은
    반도체 기판 상에 수직으로 형성된 채널부;
    상기 채널부에 채널을 형성하도록 상기 채널부의 상부 위치에 형성된 드레인 및 하부 위치에 형성된 소스;
    상기 채널부의 측면부의 일부 상에 게이트 절연막을 통해 형성되며, 상기 채널부를 에워싸는 제1 플로팅 게이트;
    상기 채널부의 측면부 상에서 상기 제1 플로팅 게이트가 없는 영역에 형성되며, 상기 제1 플로팅 게이트가 없는 상기 영역내의 상기 채널부를 에워싸는 제2 플로팅 게이트; 및
    상기 제1, 제2 플로팅 게이트 외측에 절연 분리막을 통해 형성된 제어 게이트를 포함하며,
    상기 제2 플로팅 게이트는 상기 제1 플로팅 게이트와 상기 반도체 기판 사이에 개재되고,
    상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트 중 하나는 상기 제1 플로팅 게이트와 상기 제2 플로팅 게이트 중 다른 하나보다 상기 게이트 절연막과 접하는 더 큰 면적을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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