KR102558751B1 - 메모리 장치 - Google Patents

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Abstract

메모리 장치는 소스 요소, 드레인 요소, 채널층들, 컨트롤 전극층들 및 메모리층을 포함한다. 상기 채널층들은 상기 소스 요소 및 상기 드레인 요소 사이에 개별적으로 전기적으로 연결된다. 메모리 셀들은 상기 컨트롤 전극층들 및 상기 채널층들 사이의 상기 메모리층 내로 정의된다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
반도체 기술의 발전과 함께, 반도체 장치들은 크기가 보다 소형으로 되고 있다. 상기 반도체 기술에서, 피처 크기들을 축소시키고, 동작 속도, 효율, 밀도, 집적 회로 당 비용을 향상시키는 것은 중요한 과제들이다. 고객의 요구와 시장의 요구를 충족시키기 위해서는, 장치들의 크기를 축소시키며, 또한 장치들의 전력을 유지하는 것이 중요하다.
본 발명은 메모리 장치에 관한 것이다. 상기 메모리 장치는 우수한 동작 효율을 가질 수 있다.
일 실시예에 따르면, 메모리 장치가 제공된다. 상기 메모리 장치는 소스 요소, 드레인 요소, 채널층들, 컨트롤 전극층들 및 메모리층을 포함한다. 상기 채널층들은 상기 소스 요소 및 상기 드레인 요소 사이에 개별적으로 전기적으로 연결된다. 메모리 셀들은 상기 컨트롤 전극층들 및 상기 채널층들 사이의 상기 메모리층 내로 정의된다.
다른 실시예에 따르면, 메모리 장치가 제공된다. 상기 메모리 장치는 채널 요소, 컨트롤 전극층들 및 메모리층을 포함한다. 상기 채널 요소는 서로 전기적으로 연결되는 보다 두꺼운 채널 부분들 및 보다 얇은 채널 부분들을 포함한다. 메모리 셀들은 상기 보다 두꺼운 채널 부분들 및 상기 컨트롤 전극층들 사이의 상기 메모리층 내로 정의된다.
또 다른 실시예에 따르면, 메모리 장치가 제공된다. 상기 메모리 장치는 컨트롤 전극층들, 채널층들 및 메모리층을 포함한다. 상기 채널층들 및 상기 컨트롤 전극층들은 제1 방향으로 교대로 배열되고, 서로 중첩된다. 메모리 셀들은 상기 컨트롤 전극층들 및 상기 채널층들 사이의 상기 메모리층 내로 정의된다.
본 발명의 전술한 실시예들 및 다른 실시예들은 다음의 제한적이지 않은 실시예(들)의 상세한 설명과 관련하여 보다 잘 이해될 것이다. 다음의 설명은 첨부된 도면들을 참조하여 이루어진다.
본 발명의 실시예들에 있어서, 상기 채널층은 상기 제1 방향 및 상기 제1 방향에 실질적으로 직교하는 상기 제2 방향으로 상기 컨트롤 전극층과 중첩되고, 이에 따라 메모리 셀에 대응되는 상기 채널층이 보다 큰 유효 채널 폭을 가질 수 있으며, 이에 의해 상기 메모리 장치가 보다 빠른 프로그래밍 속도와 같은 보다 우수한 동작 효율을 가질 수 있다. 또한, 상기 메모리 장치가 보다 큰 ISPP 슬로프 및 보다 큰 프로그램 윈도우를 가질 수 있다. 또한, 상기 채널층들은 상기 소스 요소 및 상기 드레인 요소 사이에 개별적으로 전기적으로 연결되며, 이에 따라 동작 동안에 인접하는 메모리 셀들 사이의 간섭이 방지될 수 있다.
도 1a는 일 실시예에서의 메모리 장치의 단면도이다.
도 1b는 일 실시예에서의 메모리 장치의 사시도이다.
도 1c는 일 실시예에서의 메모리 장치의 단면도이다.
도 1d는 일 실시예에서의 메모리 장치의 소스 요소, 드레인 요소 및 채널층을 나타낸다.
도 2a는 다른 실시예에서의 메모리 장치의 단면도이다.
도 2b는 다른 실시예에서의 메모리 장치의 사시도이다.
도 2c는 다른 실시예에서의 메모리 장치의 단면도이다.
도 2d는 다른 실시예에서의 메모리 장치의 소스 요소, 드레인 요소 및 채널 요소를 나타낸다.
도 3a 내지 도 9c는 일 실시예에서의 메모리 장치를 위한 제조 방법을 나타낸다.
도 10a 내지 도 13은 다른 실시예에서의 메모리 장치를 위한 제조 방법을 나타낸다.
도 14는 비교예의 메모리 장치를 나타낸다.
본 발명의 일 측면에 따르면, 메모리 장치에서, 채널층은 컨트롤 전극층과 다른 방향들로 중첩될 수 있으며, 이에 따라 메모리 셀에 대응되는 액티브 채널 부분이 상기 메모리 장치에 대한 동작 효율을 향상시키기 위해 보다 큰 유효 채널 폭을 가질 수 있다. 본 발명의 다른 측면에 따르면, 채널층들은 소스 요소 및 드레인 요소 사이에 개별적으로 전기적으로 연결될 수 있으며, 이에 의해 동작 동안에 인접하는 메모리 셀들 사이의 간섭들이 방지될 수 있다. 본 발명의 또 다른 측면에 따르면, 메모리 장치에서, 채널 요소는 보다 두꺼운 채널 부분 및 보다 얇은 채널 부분을 포함하고, 여기서 상기 보다 두꺼운 채널 부분은 메모리 셀에 대응되는 액티브 채널 부분이며, 이에 따라 상기 장치가 보다 높은 셀 전류를 가질 수 있다. 본 발명이 실시예들에서 3D AND 메모리 장치로 예시되지만, 이에 한정되는 것은 아니다.
도면들은 반드시 일정한 비율로 도시되지는 않으며, 구체적으로 도시되지 않은 본 발명의 다른 실시예들도 구현될 수 있다. 따라서, 본 명세서와 도면들은 제한적인 의미보다는 예시적인 의미로 간주되어야 할 것이다. 또한, 세부적인 구성들, 제조 단계들 및 물질 선택과 같이 본 발명의 실시예들에 개시되는 설명은 예시만을 위한 것이며, 본 발명의 보호 범위를 제한하기 위한 것은 아니다. 실시예들의 세부 사항들에서의 단계들 및 요소들은 실질적인 응용에서의 실제 요구에 따라 변경되거나 변화될 수 있다. 본 발명이 실시예들에서의 설명에 제한되는 것은 아니다. 도면들에서 동일한/유사한 부호들이 동일한/유사한 요소들을 나타내도록 사용된다.
일 실시예의 메모리 장치가 도 1a 내지 도 1d를 참조하여 설명된다.
도 1a 내지 도 1c가 참조된다. 도 1a 및 도 1c는 각기 도 1b의 사시도에서의 A-A 라인 및 C-C 라인을 따라 자른 단면도들이다.
컨트롤 전극층들(100)과 절연층들(200)은 제1 방향(D1)(예를 들면, 수직 방향, 또는 Z 방향, 혹은 상기 기판(300)의 상부 표면에 대해 법선 방향)으로 기판(300) 상에 교대로 배열된다. 상기 컨트롤 전극층들(100)은 상기 절연층들(200)에 의해 서로 분리된다. 채널층들(400)과 상기 절연층들(200)은 상기 제1 방향(D1)으로 교대로 배열된다.
상기 컨트롤 전극층(100)은 몸체 전극(trunk electrode)(110), 제1 가지 전극(branch electrode)(120) 및 제2 가지 전극(130)을 포함한다. 상기 몸체 전극(110)은 상기 제1 가지 전극(120) 및 상기 제2 가지 전극(130) 사이에 전기적으로 연결될 수 있다. 상기 컨트롤 전극층(100)은 상기 몸체 전극(110)의 제1 전극 표면(111), 상기 제1 가지 전극(120)의 제2 전극 표면(122) 및 상기 제2 가지 전극(130)의 제3 전극 표면(133)을 포함한다. 상기 제1 전극 표면(111)은 상기 제2 전극 표면(122) 및 상기 제3 전극 표면(133) 사이에 있다. 상기 제1 전극 표면(111)은 종방향의 전극 표면, 또는 측벽 전극 표면이다. 상기 제2 전극 표면(122) 및 상기 제3 전극 표면(133)은 서로를 향해 마주하는 측면 전극 표면들이다. 상기 제2 전극 표면(122)은 상기 기판(300) 전방을 마주하는 전극 표면이다. 상기 제3 전극 표면(133)은 상기 기판(300) 후방의 전극 표면이다. 상기 컨트롤 전극층(100)은 상기 제1 가지 전극(120)의 제4 전극 표면(124) 및 상기 제2 가지 전극(130)의 제5 전극 표면(135)을 더 포함한다. 상기 제1 가지 전극(120)의 제2 전극 표면(122)은 상기 몸체 전극(110)의 제1 전극 표면(111) 및 상기 제1 가지 전극(120)의 제4 전극 표면(124) 사이에 있다. 상기 제2 가지 전극(130)의 제3 전극 표면(133)은 상기 몸체 전극(110)의 제1 전극 표면(111) 및 상기 제2 가지 전극(130)의 제5 전극 표면(135) 사이에 있다. 실시예들에서, 상기 컨트롤 전극층들(100)은 워드 라인들(WL)로 기능할 수 있다.
상기 컨트롤 전극층들(100)의 가지 전극들(상기 제1 가지 전극들(120) 및 상기 제2 가지 전극들(130)을 포함) 및 상기 채널층들(400)은 상기 제1 방향(D1)으로 교대로 배열된다. 상기 채널층(400)은 상기 컨트롤 전극층(100)의 상기 제1 가지 전극(120) 및 상기 제2 가지 전극(130) 사이에 중첩된다. 상기 컨트롤 전극층들(100)의 몸체 전극들(110)은 제2 방향(D2)으로 상기 채널층들(400)과 중첩될 수 있다. 상기 채널층(400)은 상기 몸체 전극(110)의 제1 전극 표면(111), 상기 제1 가지 전극(120)의 제2 전극 표면(122) 및 상기 제2 가지 전극(130)의 제3 전극 표면(133) 사이에 있다. 상기 제2 방향(D2)은 수평 방향, X 방향, Y 방향, 또는 X-Y 평면 내의 임의의 측면 방향과 같이 상기 제1 방향(D1)에 실질적으로 직교하는 측면 방향이 될 수 있다.
상기 채널층(400)은 제1 채널 표면(401), 제2 채널 표면(402) 및 제3 채널 표면(403)을 포함한다. 상기 제1 채널 표면(401)은 상기 제2 채널 표면(402) 및 상기 제3 채널 표면(403) 사이에 있다. 상기 제1 채널 표면(401)은 종방향의 채널 표면 또는 측벽 채널 표면이 될 수 있다. 상기 제2 채널 표면(402) 및 상기 제3 채널 표면(403)은 서로 후방인 측면 채널 표면들이 될 수 있다. 상기 제2 채널 표면(402)은 상기 기판(300) 후방인 채널 표면이 될 수 있다. 상기 제3 채널 표면(403)은 상기 기판(300)을 전방을 마주하는 채널 표면이 될 수 있다.
상기 제1 채널 표면(401) 및 상기 제1 전극 표면(111) 서로 마주하며, 상기 제2 방향(D2)으로 중첩된다. 상기 제2 채널 표면(402) 및 상기 제2 전극 표면(122)은 서로 마주하며, 상기 제1 방향(D1)으로 중첩된다. 상기 제3 채널 표면(403) 및 상기 제3 전극 표면(133)은 서로 마주하며, 상기 제1 방향(D1)으로 중첩된다.
이러한 실시예에서, 상기 제1 방향(D1)으로의 상기 채널층(400)의 크기(CS)는 상기 제1 방향(D1)으로의 상기 컨트롤 전극층(100)의 몸체 전극(110)의 크기(ES1) 보다 작고, 상기 제1 방향(D1)으로의 상기 몸체 전극(110)의 제1 전극 표면(111)의 크기(ES2) 보다 작다.
메모리층(500)은 제1 메모리층 부분(510), 제2 메모리층 부분(520) 및 제3 메모리층 부분(530)을 포함할 수 있다. 상기 제1 메모리층 부분(510)은 상기 제2 메모리층 부분(520) 및 상기 제3 메모리층 부분(530) 사이에 있다. 상기 제1 메모리층 부분(510)은 상기 채널층(400)의 제1 채널 표면(401) 및 상기 컨트롤 전극층(100)의 제1 전극 표면(111) 사이에 있을 수 있다. 상기 제2 메모리층 부분(520)은 상기 채널층(400)의 제2 채널 표면(402) 및 상기 컨트롤 전극층(100)의 제2 전극 표면(122) 사이에 있을 수 있다. 상기 제3 메모리층 부분(530)은 상기 채널층(400)의 제3 채널 표면(403) 및 상기 컨트롤 전극층(100)의 제3 전극 표면(133) 사이에 있을 수 있다. 상기 메모리층(500)은 제4 메모리층 부분(540)을 더 포함할 수 있다. 상기 제4 메모리층 부분(540)은 상기 제2 메모리층 부분(520) 및 상기 제3 메모리층 부분(530) 사이에 연결된다. 상기 제4 메모리층 부분(540)은 상기 제1 가지 전극(120)의 제4 전극 표면(124) 상에 있고, 상기 제2 가지 전극(130)의 제5 전극 표면(135) 상에 있다. 상기 채널층들(400)은 상기 메모리층(500)의 상기 제2 메모리층 부분(520), 상기 제3 메모리층 부분(530) 및 상기 제4 메모리층 부분(540)에 의해 상기 제1 방향으로 서로 이격된다.
상기 채널층(400)과 상기 메모리층(500)은 그 사이에 제1 계면(interface)을 가진다. 이러한 실시예에서, 상기 제1 계면은 상기 제1 채널 표면(401), 상기 제2 채널 표면(402) 및 상기 제3 채널 표면(403)을 포함한다. 상기 제1 계면은 그 사이에 끼인각(90도, 예각 또는 둔각과 같은)을 가지는 상기 제1 채널 표면(401), 상기 제2 채널 표면(402) 및 상기 제3 채널 표면(403)을 포함하는 굴곡진 표면을 포함할 수 있다. 상기 컨트롤 전극층(100)과 상기 메모리층(500)은 그 사이에 제2 계면을 가진다. 이러한 실시예에서, 상기 제2 계면은 상기 제1 전극 표면(111), 상기 제2 전극 표면(122), 상기 제3 전극 표면(133), 상기 제4 전극 표면(124) 및 상기 제5 전극 표면(135)을 포함한다. 상기 제2 계면은 그 사이에 끼인각(90도, 예각 또는 둔각과 같은)을 가지는 상기 제1 전극 표면(111), 상기 제2 전극 표면(122), 상기 제3 전극 표면(133), 상기 제4 전극 표면(124) 및 상기 제5 전극 표면(135)을 포함하는 굴곡진 표면을 포함할 수 있다. 이러한 실시예에서, 상기 제1 계면 및 상기 제2 계면은 유사하거나 동일한 굴곡진 프로파일을 가지는 굴곡진 표면들을 포함한다. 메모리 셀들은 상기 제1 계면 및 상기 제2 계면 사이의 상기 메모리층(500)의 상기 제1 메모리층 부분(510), 상기 제2 메모리층 부분(520) 및 상기 제3 메모리층 부분(530) 내로 정의될 수 있다.
도 1b 내지 도 1d가 참조된다. 도 1d는 소스 요소(610), 드레인 요소(620) 및 상기 채널층(400)만을 예시한다. 상기 소스 요소(610) 및 상기 드레인 요소(620)는 절연 요소(700)(도 1a 내지 도 1c)에 의해 서로 분리될 수 있다. 상기 소스 요소(610) 및 상기 드레인 요소(620)는 상기 제1 방향(D1)을 따라 연장되는 전극 필라(pillar)들이 될 수 있다. 상기 채널층(400)은 상기 소스 요소(610), 상기 드레인 요소(620) 및 상기 절연 요소(700)의 외측에 배치될 수 있다. 상기 채널층(400)은 상기 소스 요소(610) 및 상기 드레인 요소(620) 사이에 전기적으로 연결된다. 구체적으로는, 이러한 실시예에서, 서로 분리되는 상기 채널층(400)은 상기 소스 요소(610) 및 상기 드레인 요소(620) 사이에 개별적으로 전기적으로 연결된다.
도 14는 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 방향(D2)으로 상기 컨트롤 전극층(100)에만 중첩되는 채널 필름(470C)을 가지는 비교예의 메모리 장치를 예시한다. 상기 비교예의 메모리 장치와 비교할 경우, 도 1a 내지 도 1d를 참조하여 설시한 메모리 장치는 적어도 다음의 이점들을 가진다. 실시예들에서, 상기 채널층(400)은 상기 제1 방향(D1) 및 상기 제1 방향(D1)에 실질적으로 직교하는 상기 제2 방향(D2)으로 상기 컨트롤 전극층(100)과 중첩되고, 이에 따라 메모리 셀에 대응되는 상기 채널층(400)은 보다 큰 유효 채널 폭을 가질 수 있으며, 이에 의해 상기 메모리 장치가 보다 빠른 프로그래밍 속도와 같은 보다 우수한 동작 효율을 가질 수 있다. 실시예들에서, 상기 메모리 장치는 보다 큰 ISPP 슬로프(slope) 및 보다 큰 프로그램 윈도우를 가질 수 있다. 실시예들에서, 상기 채널층들(400)은 상기 소스 요소(610) 및 상기 드레인 요소(620) 사이에 개별적으로 전기적으로 연결되며, 이에 따라 동작 동안에 인접하는 메모리 셀들 사이의 간섭이 방지될 수 있다. 이에 비하여, 도 14에서의 비교예의 메모리 장치에서, 상기 컨트롤 전극층들(100) 사이의 상기 채널 필름(470C)의 부분들은 메모리 셀들을 동작시키는 동안에 간섭을 야기하는 누설 전류 경로들을 형성할 수 있다.
다른 실시예의 메모리 장치가 도 2a 내지 도 2d를 참조하여 설명된다.
도 2a 내지 도 2c가 참조된다. 도 2a 및 도 2c는 각기 도 2b의 사시도에서의 A-A 라인 및 C-C 라인을 따라 자른 단면도들이다. 상기 컨트롤 전극층(100)은 상기 제1 전극 표면(111), 상기 제2 전극 표면(122) 및 상기 제3 전극 표면(133)을 포함한다. 상기 제1 전극 표면(111)은 상기 제2 전극 표면(122) 및 상기 제2 전극 표면(122)에 대향하는 상기 제3 전극 표면(133) 사이에 있다. 상기 제1 전극 표면(111)은 종방향의 전극 표면 또는 측벽 전극 표면이 될 수 있다. 상기 제1 전극 표면(111)은 곡선의 표면이 될 수 있다. 상기 제2 전극 표면(122) 및 상기 제3 전극 표면(133)은 서로 후방인 측부 전극 표면들이다. 상기 제2 전극 표면(122)은 상기 기판(300) 후방의 전극 표면이다. 상기 제3 전극 표면(133)은 상기 기판(300) 전면을 마주하는 전극 표면이다.
상기 컨트롤 전극층(100)은 상기 몸체 전극(110), 상기 제1 가지 전극(120) 및 상기 제2 가지 전극(130)을 포함한다. 상기 몸체 전극(110)은 상기 제1 가지 전극(120) 및 상기 제2 가지 전극(130) 사이에 전기적으로 연결될 수 있다. 상기 컨트롤 전극층(100)의 제1 전극 표면(111)은 상기 몸체 전극(110), 상기 제1 가지 전극(120) 및 상기 제2 가지 전극(130)의 전극 표면들을 포함한다.
채널 요소(460)는 채널 필름(470) 및 상기 채널층(400)을 포함한다.
상기 채널 필름(470)은 제1 채널 필름 부분(471) 및 제2 채널 필름 부분(472)을 포함할 수 있다. 상기 제1 채널 필름 부분(471)은 제1 채널 표면(4711)을 가진다. 상기 제2 채널 필름 부분(472)은 제2 채널 표면(4722)을 가진다. 상기 채널층(400)은 상기 제1 채널 필름 부분(471)의 제1 채널 표면(4711) 상에 있을 수 있다. 상기 절연층(200)은 상기 제2 채널 필름 부분(472)의 제2 채널 표면(4722) 상에 있을 수 있다. 상기 채널층들(400)은 상기 제1 방향(D1)으로 서로 분리될 수 있으며, 상기 채널층들(400) 및 상기 제1 채널 필름 부분들(471) 사이에 연결되는 상기 제2 채널 필름 부분(472)에 인접하는 상기 제1 채널 필름 부분들(471)을 통해 서로 전기적으로 연결될 수 있다.
상기 채널층(400)은 증착 방법에 의해 형성될 수 있다. 일 실시예에서, 상기 채널층(400)은 에피택시얼 방법(epitaxial method)으로 상기 제1 채널 필름 부분(471)의 제1 채널 표면(4711)으로부터 성장되어 형성될 수 있다. 일 실시예에서, 상기 채널층(400)은 렌즈와 같은 구조를 가질 수 있다. 상기 채널층(400)은 상기 컨트롤 전극층(100)을 향하여 상기 제2 방향(D2)을 따라 점차로 작아지는 상기 제1 방향(D1)으로의 다양한 크기를 가진다. 예를 들면, 상기 제1 채널 필름 부분(471)에 인접하는 상기 채널층(400)의 일부는 상기 제1 방향(D1)의 최대 크기를 가질 수 있다. 상기 제1 채널 필름 부분(471)으로부터 멀리 떨어진 상기 채널층(400)의 일부는 상기 제1 방향(D1)의 최소 크기를 가질 수 있다. 상기 채널층(400)의 채널 표면(404)(측벽 채널 표면)은 상기 컨트롤 전극층(100)을 향해 돌출되는 곡선의 표면이 될 수 있다. 실시예들에서, 상기 채널층(400)이 도면들에 도시된 프로파일들에 한정되는 것은 아니다. 상기 채널층(400)은 증착 방법에 의해 상기 제1 채널 필름 부분(471) 상에 형성되는 경우, 또는 에피택시얼 방법에 의해 상기 제1 채널 필름 부분(471)의 제1 채널 표면(4711)으로부터 성장되어 형성되는 경우로부터 유래되는 임의의 가능한 프로파일을 가질 수 있다.
상기 컨트롤 전극층들(100)의 가지 전극들(상기 제1 가지 전극들(120) 및 상기 제2 가지 전극들(130)을 포함) 및 상기 채널층들(400)은 상기 제1 방향(D1)으로 교대로 배열될 수 있다. 상기 채널층(400)은 상기 제1 방향(D1)으로 상기 컨트롤 전극층(100)의 상기 제1 가지 전극(120) 및 상기 제2 가지 전극(130) 사이에 중첩될 수 있다. 상기 컨트롤 전극층(100)의 몸체 전극(110)은 상기 제2 방향(D2)으로 상기 채널층(400)과 중첩될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
상기 채널 요소(460)는 보다 두꺼운 채널 부분들(461) 및 보다 얇은 채널 부분들(462)을 포함한다. 상기 보다 두꺼운 채널 부분(461)은 상기 채널층(400) 및 상기 채널 필름(470)의 제1 채널 필름 부분(471)을 포함한다. 상기 보다 얇은 채널 부분(462)은 상기 채널 필름(470)의 제2 채널 필름 부분(472)을 포함하거나, 상기 제2 채널 필름 부분(472)으로 구성된다. 상기 제2 방향(D2)으로의 상기 보다 두꺼운 채널 부분(461)의 크기(CS1)는 상기 제2 방향(D2)으로의 상기 보다 얇은 채널 부분(462)의 크기(CS2) 보다 크다.
상기 메모리층(500)은 상기 제1 메모리층 부분(510), 상기 제2 메모리층 부분(520) 및 상기 제3 메모리층 부분(530)을 포함할 수 있다. 상기 제1 메모리층 부분(510)은 상기 제2 메모리층 부분(520) 및 상기 제3 메모리층 부분(530) 사이에 있다. 상기 제1 메모리층 부분(510)은 상기 채널층(400)의 채널 표면(404) 및 상기 컨트롤 전극층(100)의 제1 전극 표면(111) 사이에 있을 수 있다. 상기 제2 메모리층 부분(520)은 상기 컨트롤 전극층(100)의 제2 전극 표면(122) 및 상기 절연층(200)의 하부 절연 표면 사이에 있을 수 있다. 상기 제3 메모리층 부분(530)은 상기 컨트롤 전극층(100)의 제3 전극 표면(133) 및 상기 절연층(200)의 상부 절연 표면 사이에 있을 수 있다. 상기 컨트롤 전극층(100)은 상기 보다 두꺼운 채널 부분(461)의 측벽 채널 표면(또는 상기 채널층(400)의 채널 표면(404)) 상에 있다. 상기 절연층(200)은 상기 보다 얇은 채널 부분(462)의 측벽 채널 표면(또는 상기 제2 채널 필름 부분(472)) 상에 있다.
상기 채널층(400)의 채널 표면(404)은 상기 메모리층(500)에 인접할 수 있다. 이에 따라, 상기 채널층(400) 및 상기 메모리층(500) 사이의 상기 제1 계면은 곡선의 표면이 될 수 있다. 상기 컨트롤 전극층(100)의 제1 전극 표면(111)은 상기 채널 표면(404)을 보상하는 프로파일을 가지는 곡선의 표면이 될 수 있다. 상기 컨트롤 전극층(100)의 제1 전극 표면(111)은 상기 메모리층(500)의 제1 메모리층 부분(510)에 인접할 수 있다. 이에 따라, 상기 컨트롤 전극층(100) 및 상기 제1 메모리층 부분(510) 사이의 상기 제2 계면은 곡선의 표면이 될 수 있다. 상기 제1 계면 및 상기 제2 계면은 유사하거나 동일한 곡선의 방향을 가질 수 있다. 상기 메모리 셀들은 상기 메모리층(500)의 제1 메모리층 부분(510) 내로 정의될 수 있다.
도 2a 내지 도 2d가 참조된다. 도 2d는 상기 소스 요소(610), 상기 드레인 요소(620) 및 상기 채널 요소(460)만을 예시한다. 상기 채널 요소(460)는 상기 소스 요소(610) 및 상기 드레인 요소(620)의 외측에 있으며, 상기 소스 요소(610) 및 상기 드레인 요소(620) 사이에 전기적으로 연결된다.
도 14는 상기 제1 방향(D1)을 따라 연장되는 상기 채널 필름(470C)만을 가지며, 상기 채널 필름(470C)이 상기 제2 방향(D2)으로 균일한 크기(즉, 균일한 두께)를 가지는 상기 비교예의 메모리 장치를 예시한다. 상기 비교예의 메모리 장치와 비교할 경우, 도 2a 내지 도 2d를 참조하여 설시한 메모리 장치는 적어도 다음의 이점들을 가진다. 실시예들에서, 상기 보다 두꺼운 채널 부분(461)은 상기 제1 방향(D1) 및 상기 제1 방향(D1)과 실질적으로 직교하는 상기 제2 방향(D2)으로 상기 컨트롤 전극층(100)과 중첩되고, 이에 따라 메모리 셀에 대응되는 상기 보다 두꺼운 채널 부분(461)이 보다 큰 유효 채널 폭을 가질 수 있으며, 이에 의해 상기 메모리 장치가 보다 빠른 프로그래밍 속도와 같이 보다 우수한 동작 효율을 가질 수 있다. 실시예들에서, 메모리 셀에 대응되는 액티브 채널 부분은 상기 컨트롤 전극층들(100) 사이의 상기 보다 얇은 채널 부분(462)(또는 상기 채널 필름(470/470C))의 두께 보다 큰 두께(또는 상기 제2 방향(D2)으로의 크기)를 가지는 상기 보다 두꺼운 채널 부분(461)이며, 이에 따라 상기 메모리 장치가 보다 높은 셀 전류를 가질 수 있다.
도 3a 내지 도 9c는 실시예에서의 메모리 장치를 위한 제조 방법을 예시한다.
도 3a 및 도 3b가 참조된다. 상기 절연층들(200) 및 상기 제1 물질층들(810)은 적층된 구조를 형성하도록 증착 방법에 의해 상기 기판(300) 상에 교대로 적층될 수 있다. 상기 기판(300)은, 예를 들면, 실리콘 또는 다른 반도체 물질들을 포함할 수 있다. 상기 절연층(200)은 상기 제1 물질층(810)과 다른 물질을 가질 수 있다. 일 실시예에서, 상기 절연층(200)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 물질층(810)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 개구(opening)(820)가 상기 적층된 구조 내에 형성된다.
도 4가 참조된다. 상기 개구(820)에 의해 노출되는 상기 제1 물질층들(810)의 부분들은 상기 절연층들(200) 사이에 리세스(recess)들(830)을 형성하도록 식각 방법으로 제거된다.
도 5가 참조된다. 제2 물질층(840)이 상기 기판(300) 및 상기 적층된 구조상에 증착 방법으로 형성될 수 있다. 상기 제2 물질층(840)은 상기 리세스들(830)에 의해 노출되는 상기 제1 물질층들(810)의 측벽 표면들과 상기 절연층들(200)의 하부 절연 표면들 및 상부 절연 표면들 상에 형성될 수 있다. 상기 제2 물질층(840)은 상기 개구(820)에 의해 노출되는 상기 절연층들(200)의 측벽 절연 표면들 및 상기 기판(300)의 상부 표면상에 형성될 수 있다. 또한, 상기 제2 물질층(840)은 상기 절연층들(200) 중에서 상단의 것의 상부 표면상에 형성될 수 있다. 상기 제2 물질층(840)은 상기 제1 물질층(810)의 물질과 동일한 물질을 포함할 수 있다. 일 실시예에서, 상기 제2 물질층(840)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
도 6이 참조된다. 상기 개구(820) 내의 제2 물질층(840)의 일부 및 상기 절연층들(200) 중의 상기 상단의 것의 상부 표면상의 일부가 식각 방법으로 제거될 수 있으며, 상기 리세스들(830) 내의 상기 제2 물질층(840)의 다른 부분은 잔류한다.
도 7a 내지 도 7c가 참조된다. 도 7a 및 도 7c는 각기 도 7b의 사시도에서 A-A 라인 및 C-C 라인을 따라 자른 단면도들이다. 상기 메모리층(500)이 상기 개구(820)에 의해 노출되는 상기 기판(300) 및 상기 절연층들(200)의 측벽 절연 표면들과 상기 리세스들(830)에 의해 노출되는 상기 제2 물질층(840) 상에 증착 방법으로 형성될 수 있다. 일 실시예에서, 상기 메모리층(500)은, 예를 들면, 산화물층(571), 질화물층(572) 및 산화물층(573)을 구비하는 산화물-질화물-산화물(ONO) 구조를 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 상기 메모리층(500)은 ONONO 구조, ONONONO 구조, 또는 BE-SONOS 구조 등과 같은 임의의 종류의 전하 트래핑(charge trapping) 구조를 포함할 수 있다. 예를 들면, 전하 트래핑층은 실리콘 질화물과 같은 질화물, 또는 Al2O3, HfO2 등과 같은 금속 산화물을 포함하는 다른 고유전율(high-K)의 물질들을 이용할 수 있다. 상기 채널층들(400)은 증착 방법으로 상기 리세스들(830)에 의해 노출되는 상기 메모리층(500) 상에 형성될 수 있다. 상기 채널층(400)은 폴리실리콘 또는 단결정 실리콘과 같은 실리콘, 혹은 다른 반도체 물질들을 포함할 수 있다. 상기 절연 요소(700)는 증착 방법으로 상기 개구(820) 내에 형성될 수 있다. 상기 절연 요소(700)는 실리콘 산화물과 같은 산화물을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 상기 소스 요소(610) 및 상기 드레인 요소(620)는 증착 방법에 의해 상기 절연 요소(700) 내에 형성될 수 있다. 상기 소스 요소(610) 및 상기 드레인 요소(620)는 폴리실리콘 또는 단결정 실리콘과 같은 실리콘, 혹은 다른 반도체 물질들을 포함할 수 있다.
도 8a 내지 도 8c가 참조된다. 도 8a 및 도 8c는 각기 도 8b의 사시도에서 A-A 라인 및 C-C 라인을 따라 자른 단면도들이다. 상기 제1 물질층들(810) 및 상기 제2 물질층(840)이 상기 절연층들(200) 사이에 슬릿(slit)들(850)을 형성하도록 식각 방법으로 제거될 수 있다.
도 9a 내지 도 9c가 참조된다. 도 9a 및 도 9c는 각기 도 9b의 사시도에서 A-A 라인 및 C-C 라인을 따라 자른 단면도들이다. 상기 컨트롤 전극층들(100)은 상기 슬릿들(850) 내부를 채우도록 증착 방법으로 형성될 수 있다. 상기 컨트롤 전극층(100)은 텅스텐과 같은 금속, 또는 다른 도전성 물질들을 포함할 수 있다.
도 10a 내지 도 13은 다른 실시예에서의 메모리 장치를 위한 제조 방법을 예시한다. 일 실시예에서, 도 10a 및 도 10b를 참조하여 설시되는 제조 단계가 도 3a 및 도 3b를 참조하여 설시된 제조 단계 후에 수행될 수 있다.
도 10a 내지 도 10c가 참조된다. 도 10a 및 도 10c는 각기 도 10b의 사시도에서 A-A 라인 및 C-C 라인을 따라 자른 단면도들이다. 상기 채널 필름(470)은 상기 개구(820)에 의해 노출되는 상기 제1 물질층들(810)의 측벽 표면들 및 상기 절연층들(200)의 측벽 절연 표면들 상에 형성될 수 있다. 상기 채널 필름(470)의 제1 채널 필름 부분들(471)은 상기 제1 물질층(810) 상에 있을 수 있다. 상기 채널 필름(470)의 제2 채널 필름 부분들(472)은 상기 절연층들(200) 상에 있을 수 있다. 상기 채널 필름(470)은 폴리실리콘 또는 단결정 실리콘 등과 같은 실리콘을 포함할 수 있다. 상기 절연 요소(700)는 상기 개구(820) 내에 형성될 수 있다. 상기 소스 요소(610) 및 상기 드레인 요소(620)는 상기 절연 요소(700) 내에 및 상기 채널 필름(470)의 측벽 채널 표면상에 형성될 수 있다.
도 11a 및 도 11b가 참조된다. 도 11a는 도 11b의 사시도에서 A-A 라인을 따라 자른 단면도이다. 상기 제1 물질층들(810)이 상기 절연층들(200) 사이에 슬릿들(850)을 형성하고, 상기 제1 채널 필름 부분들(471)의 제1 채널 표면들(4711)을 노출시키도록 제거될 수 있다.
도 12a 및 도 12b가 참조된다. 도 12a는 도 12b의 사시도에서 A-A 라인을 따라 자른 단면도이다. 상기 채널층들(400)은 상기 제1 채널 필름 부분들(471) 상에 형성될 수 있다. 상기 채널층(400)은 폴리실리콘 또는 단결정 실리콘 등과 같은 실리콘을 포함할 수 있다. 상기 채널층(400)은 증착 방법에 의해 형성될 수 있다. 일 실시예에서, 상기 채널층들(400)은 선택적 에피택시얼 방법으로 상기 슬릿들(850)에 의해 노출되는 상기 제1 채널 필름 부분들(471)의 제1 채널 표면들(4711)로부터 성장되어 형성될 수 있다. 이에 따라, 상기 채널층(400)은 상기 제1 채널 필름 부분(471)의 제1 채널 표면(4711)에 인접한다. 일 실시예에서, 상기 에피택시얼 방법으로 형성되는 채널층(400)은 상기 채널층(400)의 중간 부분 보다 얇은 대향하는 단부들로부터 상기 중간 부분을 향하는 방향들로 보다 두꺼워지는 프로파일을 가질 수 있다. 실시예들에서, 상기 채널층(400)이 도면들에 도시된 바와 같은 프로파일에 한정되지는 않는다. 상기 채널층(400)은 증착 방법으로 상기 제1 채널 필름 부분(471) 상에 형성되는 경우, 또는 에피택시얼 방법으로 상기 제1 채널 필름 부분(471)의 제1 채널 표면(4711)으로부터 성장되어 형성되는 경우로부터 유래되는 임의의 프로파일을 가질 수 있다. 예를 들면, 상기 채널층(400)의 채널 표면(404)은 곡선의 표면, 평면의 표면 또는 불규칙한 표면이 될 수 있다.
도 13이 참조된다. 상기 메모리층들(500)은 상기 슬릿들(850)에 의해 노출되는 상기 채널층들(400)의 채널 표면들(404)과 상기 절연층들(200)의 상부 및 하부 절연 표면들 상에 형성될 수 있다. 일 실시예에서, 상기 메모리층(500)은, 예를 들면, 상기 산화물층(571), 상기 질화물층(572) 및 상기 산화물층(573)을 구비하는 산화물-질화물-산화물(ONO) 구조를 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 상기 컨트롤 전극층들(100)은 상기 슬릿들(850)에 의해 노출되는 상기 메모리층들(500) 상에 형성될 수 있다.
본 발명을 예시적으로 및 예시적인 실시예(들)의 측면들에서 설명하였지만, 본 발명이 이에 한정되지 않는 점이 이해될 것이다. 오히려, 이들은 다양한 변경들과 유사한 배치들 및 과정들을 포함하도록 의도되며, 다음의 특허청구범위의 범주는 이에 따라 모든 이러한 변경들과 유사한 배치들 및 과정들을 포괄하는 가장 넓은 의미로 해석되어야 할 것이다.
100：컨트롤 전극층 110：몸체 전극
111：제1 전극 표면 120：제1 가지 전극
122：제2 전극 표면 124：제4 전극 표면
130：제2 가지 전극 133：제3 전극 표면
135：제5 전극 표면 200：절연층
300：기판 400：채널층
401：제1 채널 표면 402：제2 채널 표면
403：제3 채널 표면 404：채널 표면
460：채널 요소 461：보다 두꺼운 채널 부분
462：보다 얇은 채널 부분 470C：채널 필름
471：제1 채널 필름 부분 4711：제1 채널 표면
472：제2 채널 필름 부분 4722：제2 채널 표면
500：메모리층 510：제1 메모리층 부분
520：제2 메모리층 부분 530：제3 메모리층 부분
540：제4 메모리층 부분 571：산화물층
572：질화물층 573：산화물층
610：소스 요소 620：드레인 요소
700：절연 요소 810：제1 물질층
820：개구 830：리세스
840：제2 물질층 850：슬릿

Claims (20)

  1. 메모리 장치에 있어서,
    소스 요소;
    드레인 요소;
    상기 소스 요소 및 상기 드레인 요소 사이에 개별적으로 전기적으로 연결되는 채널층들;
    컨트롤 전극층들; 및
    메모리층을 포함하며, 메모리 셀들은 상기 컨트롤 전극층들 및 상기 채널층들 사이의 상기 메모리층 내로 정의되고,
    각 채널층은 제1 채널 표면, 제2 채널 표면 및 제3 채널 표면을 포함하며, 상기 제1 채널 표면은 상기 제2 채널 표면 및 상기 제3 채널 표면 사이에 있고, 각 컨트롤 전극층은 대응되는 상기 채널층의 상기 제1 채널 표면, 상기 제2 채널 표면 및 상기 제3 채널 표면을 둘러싸는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서, 상기 채널층들은 상기 메모리층에 의해 수직 방향으로 서로 분리되는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서, 각각의 상기 채널층들은 상기 메모리층과 함께 제1 계면을 가지며, 상기 제1 계면들은 굴곡진 표면들을 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제 3 항에 있어서, 각각의 상기 컨트롤 전극층들은 상기 메모리층과 함께 제2 계면을 가지며, 상기 제2 계면들은 굴곡진 표면들을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서, 상기 제1 계면들의 굴곡진 표면들은 상기 제2 계면들의 굴곡진 표면들과 유사한 프로파일들을 가지는 것을 특징으로 하는 메모리 장치.
  6. 제 4 항에 있어서, 상기 메모리 셀들은 상기 제1 계면들 및 상기 제2 계면들 사이의 상기 메모리층 내로 정의되는 것을 특징으로 하는 메모리 장치.
  7. 메모리 장치에 있어서,
    서로 전기적으로 연결되는 보다 두꺼운 채널 부분들 및 보다 얇은 채널 부분들을 포함하는 채널 요소;
    컨트롤 전극층들; 및
    메모리층을 포함하며, 메모리 셀들은 상기 보다 두꺼운 채널 부분들 및 상기 컨트롤 전극층들 사이의 상기 메모리층 내로 정의되는 것을 특징으로 하는 메모리 장치.
  8. 제 7 항에 있어서, 상기 보다 두꺼운 채널 부분들 및 상기 보다 얇은 채널 부분들은 교대로 배열되는 것을 특징으로 하는 메모리 장치.
  9. 제 7 항에 있어서,
    소스 요소; 및
    드레인 요소를 더 포함하며, 상기 채널 요소는 상기 소스 요소 및 상기 드레인 요소 사이에 전기적으로 연결되는 것을 특징으로 하는 메모리 장치.
  10. 제 7 항에 있어서, 절연층들을 더 포함하며, 상기 컨트롤 전극층들 및 상기 절연층들은 교대로 배열되고, 상기 컨트롤 전극층들은 상기 보다 두꺼운 채널 부분들의 측벽 채널 표면들 상에 있으며, 상기 절연층들은 상기 보다 얇은 채널 부분들의 측벽 채널 표면들 상에 있는 것을 특징으로 하는 메모리 장치.
  11. 제 7 항에 있어서, 상기 채널 요소는 채널 필름 및 채널층들을 포함하고, 상기 채널 필름은 제1 채널 필름 부분들 및 제2 채널 필름 부분들을 포함하며, 각각의 상기 보다 두꺼운 채널 부분들은 상기 채널층들 중의 하나 및 상기 제1 채널 필름 부분들 중의 하나를 포함하고, 각각의 상기 보다 얇은 채널 부분들은 상기 제2 채널 필름 부분들 중의 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제 7 항에 있어서, 각각의 상기 보다 두꺼운 채널 부분들은 상기 메모리층과 함께 제1 계면을 가지며, 상기 제1 계면들은 곡선의 표면들인 것을 특징으로 하는 메모리 장치.
  13. 제 12 항에 있어서, 각각의 상기 컨트롤 전극층들은 상기 메모리층과 함께 제2 계면을 가지며, 상기 제2 계면들은 곡선의 표면들인 것을 특징으로 하는 메모리 장치.
  14. 제 13 항에 있어서, 상기 제1 계면들의 곡선 방향들은 상기 제2 계면들의 곡선 방향들과 유사한 것을 특징으로 하는 메모리 장치.
  15. 제 13 항에 있어서, 상기 메모리 셀들은 상기 제1 계면들 및 상기 제2 계면들 사이의 상기 메모리층 내로 정의되는 것을 특징으로 하는 메모리 장치.
  16. 메모리 장치에 있어서,
    컨트롤 전극층들을 포함하고;
    채널층들을 포함하며, 상기 채널층들 및 상기 컨트롤 전극층들은 제1 방향으로 교대로 배열되고, 서로 중첩되며;
    메모리층을 포함하고, 메모리 셀들은 상기 컨트롤 전극층들 및 상기 채널층들 사이의 상기 메모리층 내로 정의되는 것을 특징으로 하는 메모리 장치.
  17. 제 16 항에 있어서, 각각의 상기 컨트롤 전극층들은 가지 전극을 포함하며, 상기 가지 전극들 및 상기 채널층들은 상기 제1 방향으로 교대로 배열되는 것을 특징으로 하는 메모리 장치.
  18. 제 16 항에 있어서,
    소스 요소; 및
    드레인 요소를 더 포함하며, 상기 채널층들은 상기 소스 요소 및 상기 드레인 요소 사이에 전기적으로 연결되는 것을 특징으로 하는 메모리 장치.
  19. 제 16 항에 있어서, 상기 컨트롤 전극층들 중의 하나의 컨트롤 전극층은,
    제1 가지 전극;
    제2 가지 전극; 및
    상기 제1 가지 전극 및 상기 제2 가지 전극 사이에 전기적으로 연결되는 몸체 전극을 포함하는 을 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제 16 항에 있어서, 상기 채널층들은 상기 제1 방향으로의 상기 컨트롤 전극층들의 크기보다 작은 상기 제1 방향으로의 크기를 가지는 것을 특징으로 하는 메모리 장치.
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