TW580758B - A semiconductor memory and its production process - Google Patents

Description

B7 五、發明説明（1 ) 發明背景 發明領域 本發明與半導體記憶體及其製造方法有關，尤其是，本 發明與内有記憶電晶體（該電晶體具有一電荷儲存層以及一 控制閘極）的半導體記憶體及其製造方法有關。 相關技藝說明 就以EEPROM的記憶體單元來說（這是一種已知的m〇s電 晶體結構裝置，其具有電荷儲存層以及位於閘極部份内= 控制閘極），其中藉由使用穿隧電流（tunneLcurrent)將電荷 從電荷儲存層釋放出來以及注射進去。在此記憶體單元内 ，所儲存的資料"0"與”丨"會因為電荷儲存層内的電荷狀態 ’隨著臨界電壓而改變。 〜 例如，在使用懸浮閘當成電荷儲存層的n_通道記憶體單 元的例子中’當源極/汲極擴散層以及基板都接地，並且 在控制閘上施加高正電壓時，穿透電流會從基板將電子注 入懸浮閘，在注入電子之後會將記憶體單元的臨界電壓轉 為正。當控制閘接地並且在源極/汲極擴散層或基板上施 加高正電壓時，穿透電流會從懸浮閘將電子釋放出來，在 釋放電子之後會將記憶體單元的臨界電壓轉為負。 在上述說明的操作中，懸浮閘與控制閘之間電容耦合和 懸浮閘與基板之間電容摘合的關係在電子的有效注入與釋 放（即是有效的寫入與抹除）中扮演著關鍵角色。也就是， 懸浮閘與控制閘之間的容量越大，則控制閘的電位就更能 夠有效率的傳輸至懸浮閘，並且更加容易寫入與抹除。 -5 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 580758

AT B7 五、發明説明（2 ) 就近來半導體科技内的發展而言，尤其在微縮圖樣製作 技術方面，EEPROM正迅速朝向尺寸降低並且容量增加的 趨勢發展中，因此確定懸浮閘與控制閘之間有多大容量是 重要的。 為了增加懸浮閘與控制閘之間的容量，就必須讓其間的 閘絕緣膜變薄，以增加閘絕緣膜的介電常數或放大懸浮閘 相對於控制閘的區域。 不過，閘絕緣膜的輕薄化受限於記憶體單元的可靠性。 為了增加閘絕緣膜的介電常數，則用氮化秒薄膜取代氧化 石夕薄膜當成閘絕緣膜，不過這在可靠性方面也是有問題的 ’並且不貫際。因此，為了確保懸浮閘與控制閘之間有足 夠的容量，所以在其間就要有足夠的重疊區域，不過這與 降低記憶體單元尺寸並且增加EEPROM的容量是互相衝突 的。 在第2877462號曰本專利所公佈的EEPROM中，藉由使用 在半導體基板上以矩陣方式配置複數個柱狀半導體層的側 壁’來形成記憶電晶體，其中柱狀半導體層由方格狀的溝 渠所分隔。记憶電晶體由柱狀半導體層頂端上形成的沒極 擴散層、溝渠底部上形成的共用源極擴散層以及圍繞柱狀 半導體層側壁周圍的電荷儲存層和控制閘所構成。控制閘 牙疋供排成一列的複數個柱狀半導體層之連續性，如此可形 成一控制閘線，並且位元線會橫跨控制閘線，連接到排成 一列的複數個έ己憶電晶體之源極擴散層。在柱狀半導體層 的下半部内將形成電荷儲存層與控制閘。此構造可避免一 -6 - 本紙張尺度適用中國国家標準(CNS) Α4規格(210X 297公货） 個f晶體/—個單元結構内的_，也就是若記憶體單元 過度抹^讀取電位為GV並且臨界料負），即使未選擇該 圮憶體單元，其内也會有單元電流流入。 有了此構造之後，就能確定在佔用小面積的電荷儲存戶 與控制閘之間有足夠大的容^在柱狀半導體層頂端上开; 成連接到位元線的記憶體單元汲極區，或，並且彼此之間由 溝渠完全隔離開來。裝置絕緣區域可進一步減小，所以記 憶體單元的體積就可縮小◊因此，就可獲得大儲存空間的 EEPROM (具有優異寫入與抹除效率的記憶體單元）。 先前技藝EEPROM的說明且參考圖式，圖562為先前技藝 EEPROM的截面圖，而圖563⑷和563⑻則為分別取自圖犯 内Α-Α’線與Β-Β’線的截面圖。在圖562的截面圖内，為了避 免圖式看起來很複雜，所以並未顯示出由選擇閘電晶體的 連續閘極所形成之選擇問線。 在先前使用Ρ-型矽基板1的技藝内，其上將以矩陣方式配 置複數個柱狀Ρ-型矽層2，方格狀並當成記憶體單元區域的 溝渠3將柱狀Ρ-型矽層2隔開。在矽層2的頂端上會形成汲極 擴散層10，在溝渠3底部上形成共用源極擴散層9，以及在 溝渠3底部下埋藏氧化物薄膜4。在插入隧道氧化物薄膜5 的矽層2下半邵内形成懸浮閘6，如此可將矽層2圍繞起來 。在懸浮閘6之外’將形成插入中間層絕緣膜7的控制閘$ ，如此就形成了記憶電晶體。 在此如圖562以及563(b)内所示，控制閘8會連續提供給 同一方向内的複數個記憶體單元，如此可形成控制間線 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇x 297公釐） A7 B7 五、發明説明（4 ) (CG1’ CG2，…）。在插入閘氧化物薄膜η的矽層2上半部内 提供閘電極32:以形成選擇閘電晶體，就像是記憶電晶體 在此將以和記憶體單元控制閘8相同的方向連續提供選 擇閘電晶體的閘電極32 (像是記憶體單元的控制閘8)，如 此可形成選擇閘線，即是字元線wl(wl1，WL2, ...）。

如此，記憶電晶體以及選擇閘電晶體會以堆疊狀態埋在 溝渠内。控制閘線切層表面上露出末端部份，當成接觸 4饧14 ,而選擇閘線則在矽層上（與控制閘的接觸部份14相 反的一面上）露出接觸部份15。分別當成控制閘線以及 字元線線路13和16會分別連接到接觸部份^與^ 。在溝渠3的底部i，會形成記憶體單元的共用源極擴散 層9，以及在矽層2的頂端上將為每個記憶體單元形成汲極 擴散層10。結果其上形成記憶體單元的基板會覆蓋CVD氧 化物薄膜11，但未密封其接觸孔。所提供的A1線路12用來 當成位7L線BL ,該位元線會連接橫越字線WL並排型一列 的記憶體單元之汲極擴散層丨〇。

在為控制閘線執行圖樣繪製時，會在單元陣列末端的柱 狀矽層上由PEP形成記號，以在矽層表面上留下與控制閘 線接觸的多晶矽薄膜接觸部份14。對於接觸部份14來說， &成控制閘線用的A1線路13會與和位元線BL同時形成的 A1薄膜接觸。 在此將參考圖564(a)至567(g)說明可獲得圖563 (a)内所示 結構的生產過程。 具有低參雜物濃度的P型矽層2會在具有高參雜物濃度的 -8 - 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐） 580758 發明説明 P-型矽基板1上磊晶成長，以形成一個晶圓。晶圓上會沉積 遮罩層21並且由已知的PEP處理形成光阻圖樣22，然後 使用孩光阻圖樣22蝕刻該遮罩層21 (請參閱圖564(a))。 石夕層2會使用剩餘的遮罩層21利用活性離子蝕刻法進行 蝕刻’，以形成方格狀並深及基板的溝渠3，如此矽層2丨就 會分成複數個柱狀島。氧化矽薄膜23利用CVD法沉積形成 ，並經歷非等向性蝕刻之後就只剩下柱狀矽層2側壁上有 氧化石夕薄膜。藉由插入N-型摻雜物離子，在柱型碎層2的 頂端上形成汲極擴散層10，並且在溝渠底部上形成共用源 極擴散層9(請參閱圖564(b))。 在柱狀矽層2四周的氧化物薄膜23會使用等向性蝕刻去 除掉。在需要時，利用歪斜離子植入法在柱狀矽層2的側 壁上進行通道離子植入。若要取代通道離子植入法，則可 利用CVD法沉積内含硼的氧化物薄膜，以便利用從氧化物 薄膜擴散出來的硼。氧化矽薄膜4利用CVD法沉積形成， 並經歷等向性蝕刻之後埋藏在溝渠3的底部上。利用熱氧 化作用在矽層2周圍形成厚度大約10 nm的隧道氧化物薄膜 5 ,第一多晶矽薄膜5會經過沉積以及非定向性蝕刻，以殘 留在柱狀矽層2下方側壁上當成圍繞矽層2的懸浮閘6 (請參 閱圖 565(c))。 在懸浮閘5 (形成於柱狀矽層2周圍）的表面上會形成中間 層絕緣膜7，例如中間層絕緣膜7可由〇N〇薄膜形成。利用 f懸^問6的表面氧化至預定厚度，之後用電漿Cvd法沉 和一氮化矽薄膜，然後將氮化矽薄膜的表面氧化，如此就 本纸張尺錢财SA4規格(210 X 29·^7

t

580758 A7 B7 五、發明説明（6 可形成ΟΝΟ薄膜。第二層多晶矽薄膜會經過沉積以及非定 向性蝕刻，以在柱狀矽層2的下半部上形成控制閘8 (請參 閱圖565(d))。此時，不需要預先在預定值或小於此值的縱 向柱狀矽層2之間設定間隔來執行遮罩處理，控制閘8就可 形成在圖562内縱向連貫的控制閘線。中間層絕緣膜7以及 下層隧道氧化物薄膜2的不需要部份都會蝕刻去掉。氧化 矽層111利用CVD法沉積並向下蝕刻到溝渠3的一半，也就 疋蝕刻到圮憶體單元的懸浮閘6與控制閘8埋層並隱藏的程 度（睛參閱圖566(e))。 利用熱氧化作用在柱狀矽層2露出的上半部上形成厚度 大1 20 nm的閘氧化物薄膜31，第三層多晶矽薄膜會經二 沉積以及非等向性蝕刻，以形成M〇s電晶體的閘電極32 (請 參閱圖566(f))。閘電極32經過圖樣製作後會在與控制閘^ 相同的方向上連續，並形成選擇閘線。選擇閘線會以自我 較準方式連續形成，但是比起記憶體單元的控制閘8要難 的多。由於選擇閘電晶體為單層閘而記憶電晶體為雙層閘 ,因此相鄰選擇閘之間的間隔要比控制閘之間的間隔還寬 。因此，為了確定閘電極32連續，所以可在雙層多晶矽結 構内形成閘電極，第一多晶矽薄膜可利用遮罩處理製作^ 只留下與閘電極接觸的圖樣，而第二多晶矽薄膜則可位於 側壁上。 ' 如此形成用於蝕刻多晶矽薄膜的遮罩會在柱狀矽層表面 的不同邊上形成控制閘線與選擇閘線的接觸部份丨4 ^丨5 ^ 利用CVD法沉積氧化矽薄膜112 ,並在需要時將其平整化 -10 -

580758 A7 B7 五、發明説明（7 ) ’此時接觸孔將會開啟，一 A1薄膜經過沉積以及圖樣製作 ’以同時形成當成位元線BL的A1線路12、當成控制閘線 CG的A1線路13以及當成字線wl的A1線路16 (請參閱圖 567(g)” 圖568(a)圖解顯示先前技藝EEPROM的記憶體單元主要部 分之截面結構’以及圖568(b)顯杀記憶體單元的等效電路 。請參閲圖568(a)至568(b)，其中簡要說明先前技藝 EEPROM的運作。 對於運用注入熱載子來寫入而言，會將充足的高正電位 供應給選取的字元線WL，並將正電位供應給選取的控制閘 線CG和選取的位元線BL，藉此將正電位傳送給記憶電晶 體Qc的沒極，讓通道電流流入記憶電晶體Qc並注入熱載子 。如此記憶體單元的臨界點會朝正向移動。 對於抹除而言，會將〇 V供應給控制閘CG並將高正電位 供應給字元線WL和位元線BL，以便將電子從懸浮閘釋放 到汲極。對於要抹除所有記憶體單元而言，將高正電位供 應到共用的源極，以便將電子釋放到源極。如此記憶體單 元的臨界點會朝負向移動。 對於讀取而言，字元線WL會使選擇閘電晶體處於 態’並將讀取電位供應給控制閘線Cg。而判斷是否為，·〇·· 或π 1"則由電流是否存在而定。 在運用FN隧道化來注入電子的案例中，會將高電位供應 至選取的控制閘線CG以及選取的字元線WL，並將〇 ν供應 至選取的位元線BL，以便將電子從基板注入懸浮閘。 -11 - 本紙張尺度適用中國國家標準(CMS) Α4規格(210 X 297公釐) 580758 A7 B7 五、發明説明（8 ) 此先前技藝提供一種EEPROM，其由於有選擇閘電晶體 的存在，所以即使在過度抹除的狀態下也不會發生運作失 誤的情況。

先前技藝EEPROM在選擇閘電晶體Qs與記憶電晶體如之 間並未有擴散層，如圖568(a)内所示。爾為難以在柱狀石夕 層的側壁上選擇性形成擴散層，因此在圖563(4和563(13)所 示的結構内，記憶電晶體閘極與選擇閘電晶體閘極之間的 分離氧化物薄膜就會盡可能的薄。在運用注入熱電子的案 例中，分離氧化物薄膜的厚度必須大約是3〇至4〇 nm，如 此才能將充足的"H”等級電位傳輸至記憶電晶體汲極。 這麼細微的間距是無法只由上述製程中運用CVD法埋藏 氧化物薄膜所製成，因此最好是，以將懸浮閘6與控制閘8 露出的方法來埋藏氧化物薄膜，並用為選擇閘電晶體所形 成的閘氧化物薄膜來同時在懸浮閘6與控制閘8的露出部份 上形成薄氧化物薄膜。

進一步，根據先前技藝，因為柱狀矽層配置有形成絕緣 區用的方格狀溝渠底部，並且將記憶體單元建構成具有將 柱狀矽層圍繞起來的懸浮閘，因此就可獲得其中記憶體單 兀所佔用的面積很小之高整合度EEPr〇m。更進一步，雖 然記憶體佔用的面積很小，不過懸浮閘與控制閘之間容量 卻足夠大。 β依知、先則技藝，在不使用遮罩的情況下所形成之記憶體 單元控制閘會在一方向上連續。不過，這只有在柱狀矽層 配置在縱向與橫向之間不同的間隔上時才有可能發生。也

580758 A7 B7 五、發明説明（9 ) 就是說，藉由將在字元線方向内的相鄰柱狀矽層間之間隔 設定成與在位元線方向内的新林柱狀矽層間之間隔一樣， 如此可獲得不用遮罩就可在位元線方向上分隔並且自動在 字7C線方向上連續的控制閘。相較之下，當柱狀矽層配置 在縱向與彳灵向都相同的間隔上時，就需要進行pEp處理。

尤其是’第二層多晶矽薄膜的沉積厚度較厚，並透過 PEP處理形成遮罩，該第二層多晶矽薄膜會選擇性蝕刻成 剩下如同控制閘線般連續的位置。第三層多晶矽薄膜經過 沉積以及蝕刻之後而遺留在側壁上，如有關先前技藝的製 程所述。即使在柱狀珍層配置在縱向與橫向之間不同巧隔 的情況中，還是無法根據柱狀矽層的間隔自動形成連續控 制閘線。在此情況下，可運用上述PEp處理來進行遮罩處 理，以形成同向的控制閘線。 雖然上述先前技藝的記憶體單元為懸浮閘結構，不過電 荷儲存層並不需要有懸浮閘結構並且具有利用積層絕緣膜 來儲存電荷的結構，例如MNOS結構。

圖569為具有MNOS結構的記憶體單元之先前技藝記憶體 截面圖，對應於圖563(a)。當成電荷儲存層的積層絕緣= 2 4是由隧道氧化物薄膜以及氮化矽薄膜的積層結構所組成 ，或是由隧道氧化物薄膜、氮化矽薄膜以及形成於氮化矽 薄膜上的氧化物薄膜所組成。 圖5 7 0為先則技藝己憶體的截面圖，其中上述先前技获 的記憶電晶體以及選擇閘電晶體已經交換過，即是在柱^ 矽層2的下半部内形成選擇閘電晶體，並且在柱狀矽層^的 -13 -

580758 A7

上半邵内形成記憶電晶體。圖57〇對應至圖％ 極：上提供的選擇閘電晶體可套用於使用熱； 子/王入來執行窝入作業的情況。 十】m二在柱狀矽層上形成複數個記憶體單元的先 二'广。與上述先前技藝記憶體相同的編號表示相 同的組件，所以不在此贅述。

在此記憶體内，於柱狀矽層2的最底部内形成選擇閘電 晶體Qs卜而此選擇閘電晶體Qsl上則疊放三個記憶電晶體 Qcl、Qc2和QC3，然後在這之上形成另_個選擇閘電晶體 Qs2 ,基本上重複前述的製程就可獲得此結構。 如同上©的描豸，該先前技藝技術藉^吏用具#電荷儲 存層以及控制閘（運用由方格狀溝渠分隔的柱狀半導體層之 側壁）的記憶電晶體來建構記憶體單元，如此可提供^合 度的EEPROM，其控制閘與電荷儲存層之間有足夠的容量 並且其記憶體單元佔用較小的面積。

先前技藝EEPROM在選擇閘電晶體Qs與記憶電晶體以之 間並未有擴散層，如圖568(a)内所示。這是因為，難以在 柱狀矽層的側壁上選擇性形成擴散層。 因此在圖563(a)和563(b)所示的結構内，記憶電晶體閘極 與選擇閘電晶體閘極之間的分離氧化物薄膜就會盡可能的 薄。在運用注入熱電子的案例中，分離氧化物薄膜的厚度 必須大約是30至40 nm，如此才能將充足的"η"等級電位傳 輸至記憶電晶體汲極。這麼細微的間距是無法只由上述製 程中運用CVD法埋藏氧化物薄膜所製成。 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 580758

-15 - 進一步’若電晶體以階層方式形成垂直於積層的方向， 會發生生產步驟加而增加成本並增加生產時間，並且會因 為隨道氧化物薄膜特性的差異以及擴散層外觀的差異，導 致記憶體單元的特質產生變化，這類差異由每一階層的熱 記憶差異所產生。 更進一步，若在一柱狀半導體層上串聯複數個記憶體單 元，並假定這些記憶體單元的臨界點都一樣，會由於讀取 作業中基板的背偏壓效果導致串聯的記憶體單元兩端上的 记隐f豆單元之臨界點產生重大改變。在讀取作業中，讀取 電位會供應至控制閘線CG，並且根據電流是否存在而列定 狀怨為0或” 1 ”。為此，會因記憶體的效能而限制串聯的 記憶體單元數量。因此難以實現大量量產儲存記憶體。 發明概要 本發明將針對上述問題而製作。本發明目的在於提供_ 種半導體，該半導體具有一種複數個記憶體單元串聯沉1 在垂直於半導體基板表面上之結構，以及—種因此可輕^ 在記憶體電晶體之間以及在記憶體電晶體與選 之間形成控制良好的雜質擴散層之生產處理。依照該：: 二程：生產步驟數量並不會增加島形半導體層内的步驟4 1’並且該半導體記憶體可用較少量的生產步驟以較短$ L間成本來生產。更進一步，藉由降低半導體記憶體… :電荷错存層以及-控制閘）背偏壓效果的影響可改善完; 程度。 ° 本發明提供一種半導體記憶體，包含： 本紙張尺^祕跖聊297公楚〉

% 580758

—弟一導電型半導體基板，以及 所半導體層、一電荷錯存層以及-控制開 個或部八圍己：姐：兀’所形成的電荷儲存層與控制閘會整 方口刀圍，兀住该島形半導體層的侧壁， 中Θ屺隐單兀串聯沉積，並且其上沉積記憶體單元 的島形半導體層在水平方向内具有逐漸變化的截面積。 本發明也提供-種用於生產半導體封裝的處理， 驟： 在一半導體基板上形成至少一島形半導體層； 在該島形半導體層的一側壁上形成第一絕緣膜的側壁； 進一步使用側壁當成光罩蝕刻該半導體層，形成方向水 平於半導體基板的截面積逐漸變化之島形半導體層； 在該島形半導體層上形成單層或多層絕緣膜以及第一導 電薄膜；以及 在插入絕緣膜的該島形半導體層側壁上形成之側壁上形 成該第一導電薄膜，藉此分離該第一導電薄膜， 藉以生產一半導體記憶體，該記憶體具有至少一個由島 形半導體層、電荷儲存層以及控制閘所構成的記憶體單元 ’其中所形成的電荷儲存層與控制閘會整個或部分圍繞住 該島形半導體層的側壁。 藉由以下的詳細說明將可迅速了解本發明的這些與其他 目的。不過吾人可了解到，在說到本發明的較佳具體實施 例時，這些詳細說明以及特定範例僅供說明之用，而精通 此技藝的人士可從這些詳細說明中’在不悖離本發明精神 -16 - 本紙張尺度適财S @家標準(CNS) Α4規格_χ 297公货)

裝 Μ

A7 B7 五、發明説明（15 ) 或部分圍繞起來，電荷儲存層與控制閘可形成於島形半導 體層較小層的側壁上、島形半導體層較大層的側壁上或是 形成連接該階梯狀。在此並未特別限制於島形半導體層上 形成電荷儲存層以及控制閘，不過從便於生產處理的觀點 來看’取好形成於具有較小層的部分内。

夕在一個島形半導體層上只會形成一個記憶體單元或兩或 夕個圮憶體單元。若形成三個（含）以上的記憶體單元，則 在記憶體單元之下及/或之上最好形成一選擇閘，以便形 成與島形半導體層一起的選擇電晶體。 該，，至少該一或多個記憶體單元之一會與半導體基板電 性絕緣”意味著，該島形半導體層與該半導體基板電性絕 緣。若在一個島形半導體層内形成兩或多個記憶體單元， 並且圮憶體單元都絕緣，則在絕緣底座上的記憶體單元就 會與半導體基板電性絕緣。若在記憶體單元之下形成選擇 閘（記憶閘），則由選擇閘構成的選擇電晶體會與半導體基 板電性絕緣，或者選擇電晶體會與記憶體單元絕緣，並且

使得在絕緣底座上的記憶體單元與半導體基板電性絕緣。 而最好疋该選擇電晶體形成於半導體基板與島形半導體層 之間或是記憶體單元之下，並且選擇電晶體與半導體基板 電性絕緣。 例如，藉由在要絕緣的區域上形成第二導電型雜質擴散 層 '藉由在要絕緣的部份區域上形成第二導電型雜質擴散 層並利用該第二導電型雜質擴散層接合處上之消耗層，或 者利用提供一個不會導電並達成電子絕緣的距離來製作電 -19 -

A7

580758 子絕緣。料導體基板會藉由叫或這類㈣製成的 膜來與記憶體單元或選擇電晶體電性絕緣。在於一個島形 半導體層上形成複數個記憶體單元並且在記憶體單元之丄 和/或（下選擇性地形成選擇電晶體的案例中，將會在記 憶體單元和/或選擇電晶體與記憶體單元之間形成；子絕 ϋ圖内所示具體實施例 在此將參考圖1至圖8内所示的截面圖，來說明本發明半 導體記憶體的記憶體單元陣列。這些圖式也說明當成問電 極（此後稱為"選擇閘”，用於選擇記憶體單元）的第二或第 五線路、當成控制閘的第三線路、當成位元線的第四線路 以及當成源極線的第一線路之設計。 圖1至圖7顯示具有當成電荷儲存層的懸浮閘之EEpR〇M 記憶體單元陣列截面圖。圖8為具有當成電荷儲存層的積 層絕緣膜之MONOS結構記憶體單元陣列截面圖。圖丨至圖8 的截面圖顯示上述記憶體單元陣列内下方記憶體單元的水 平截面。 在圖1内，圓柱狀狀用於構成記憶體單元的島形半導體癟齡 層會配置在一組平行線與另一組平行線正向交叉的地方。 而用於選擇並控制記憶體單元的第一、第二、第三與第四 線路層則沉積於平行基板表面之處。 藉由改變A-A’方向（橫跨第四線路層84〇)與B_B，方向（平行 於第四線路層840)之間島形半導體層之間的間隔，則用來 當成C憶體單元控制閘的第二導電薄膜會連續形成於同一 -20 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 580758 A7 B7 五、發明説明（17 ) 万向上（在圖1的A-A，方向内），成為第三線路層。同樣地， 當成選擇閘電晶體閘極的第二導電薄膜會連續形成於同一 方向上，而成為第二線路層。 =如，在圖1 A-A·方向内連接的記憶體單元行列末端八側 上提供用於連接沉積在島形半導體層基板側上的第一線路 層之响子，並且在圖i Α-Α·方向内連接的記憶體單元行列 =端Α’側上提供用於連接沉積在島形半導體層基板側上的 第二和第三線路層之端子。沉積在基板反向的島形半導體 層側上之第四線路層840會以柱狀連接到島形半導體層， 以構成記憶體單元。在圖丨内，將以橫越第二和第三^路 層的方向形成第四線路層84〇。 μ與第一線路層相連的端子由島形半導體層所形成，而與 第二線路層相連的端子則由分別由覆蓋島形半導體層的第 二導電薄膜所形成。 印 與第一、第二與第三線路層相連的端子會分別連接到第 一接點910、第二接點921和924以及第三接點932、μ]。在 圖1内，第一線路層810透過第一接點從半導體記憶體的頂 端上冒出來β 该用來構成記憶體單元的圓柱狀式島形半導體層不僅可 以是圓柱狀式，也可以是菱形、多邊菱形等等。在其為圓 枉狀式的案例中，可避免發生電場聚集在活性區域表面上 的現象，並且可具有較易控制的電子特性。 一圓柱狀式島形半導體層的配置並不特別受限於圖1内所 不’可以是具有上述位置關係並且可實現線路之間電路連 21 - 580758 A7 B7 五、發明説明（18 接的任何配置。 該連接到第一接點910的島形半導體層位於在圖i Α·Α，方 向内連接的記憶體單元Α’側端上，不過該層可位於整個或 部份A側端上，或位於任一構成在圖1A_A，方向内連接的記 憶體單元之島形半導體層上。

該由連接到第二接點921和924以及第三接點932、933的 第二導電薄膜所覆蓋之島形半導體層可位於未沉積第一接 點910的這一端上、可位於沉積有第一接點91〇這一端上並 相鄰於連接至第一接點910的島形半導體層之處，以及可 位於任一構成在A-A’方向内連接的記憶體單元之島形半導 體層上。第二接點921和924以及第三接點932、933可位於 不同的地方。 第一線路層810與第四線路層840的寬度與形狀並沒有特 別限制，如此就可獲得所要的線路。 在所形成的第一線路層（沉積在島形半導體層基板側上） 會自動與由第二導電薄膜形成的第二與第三線路層對準之 案例中，該用來當成端子（會與第一線路層相連）的島形半 導體層會與第二與第三線路層絕緣，但與插入絕緣膜的第 二與第三線路層接觸。 例如在圖1内，在島形半導體層（連接到具有插入絕緣膜 的第一接點9 10)的部份側壁上會形成第一導電薄膜。第一 導電薄膜會位於面向島形半導體層之處，用來形成記憶體 單元。而第二導電薄膜則位於插入有絕緣膜的第一導電薄 膜上，第二導電薄膜會連接到在Α_Α·方向内連續形成的第 _____- 22 - 本紙張尺度通用中國國家標準(CNS) Α4規格(210 X 297公釐） ----------—___ B7 五、發明説明（19 ) =與第三線路層。在此時，第一與第二導電薄膜的形狀並 未特別有所限制。 藉由將從該島形半導體層到在構成記憶體單元的島形半 導體層上d導電薄膜的5巨離設定成大於第二導電薄膜 厚j的兩倍（含）以下，就可移除在島形半導體層（用來當成 與第一線路層相連的端子）側壁上的第一導電薄膜。 在圖1内，在第二線路層821與824以及第三線路層832 (形 成用來覆盍島形半導體層的頂端）上形成第二與第三接點， 不過第二與第三線路層的形狀並未特別有所限制，只要可 實現連接即可。在圖丨内，為了避免增加複雜度，所以並 未顯示選擇閘電晶體。圖丨也顯示用於解釋製程範例的截 面圖截線，即是Α·Α，線、B-B，線、C-C·線、D-D·線、E-E，線 以及F-F·線。 在圖2内，圓柱狀狀用於構成記憶體單元的島形半導體 層會位於一組平行線與另一組平行線歪斜交叉的地方。而 用於選擇並控制記憶體單元的第一、第二、第三與第四線 路層則沉積於平行基板表面之處。 藉由改變Α-Α’方向（橫跨第四線路層840)與Β-Β，方向之間 島形半導體層之間的間隔，則用來當成記憶體單元控制閘 的第二導電薄膜會連續形成於同一方向上（在圖2的Α-Α，方 向内），以形成第三線路層。同樣地，當成選擇閘電晶體閘 極的第二導電薄膜會連續形成於同一方向上，而成為第二 線路層。 進一步，在圖2Α-Α'方向内連接的記憶體單元行列末端Α 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公爱) 580758 A7 B7 五、發明説明 側上提供用於連接沉積在島形半導體層基板側上的第一線 路層之端子，並且在圖2 A-A’方向内連接的記憶體單元行列 末端A·側上提供用於連接沉積在島形半導體層基板側上的 第二和第三線路層之端子。沉積在基板反向的島形半導體 層側上之第四線路層840會以柱狀連接到島形半導體層， 以構成記憶體單元。在圖2内，將以橫越第二和第三線路 層的方向形成第四線路層840。

與第一線路層相連的端子由島形半導體層所形成，而與 第二線路層相連的端子則由覆蓋島形半導體層的第二導電 薄膜所形成。與第一、第二與第三線路層相連的瑋子會分 別連接到第一接點9 10、第二接點921和924以及第三接點 932、933。在圖2内，第一線路層810透過第一接點從半導 體記憶體的頂端上冒出來。

圓柱狀式島形半導體層的配置並不特別受限於圖2内所 示，可以是具有上述位置關係並且可實現線路之間電路連 接的任何配置。該連接到第一接點91 〇的島形半導體層位 於在圖2A-A·方向内連接的記憶體單元行的a側端上，不過 該層可位於整個或部份A1側端上，或位於任一構成在Α_Α· 方向内連接的記憶體單元之島形半導體層上。 該由連接到第二接點921和924以及第三接點932、933的 第二導電薄膜所覆蓋之島形半導體層可位於未沉積第一接 點9 10的這一端上、可連續位於沉積有第一接點91〇這一端 上，以及可位於任一構成在Α-Α’方向内連接的記憶體單元 之島形半導體層上。第二接點921和924以及第三接點932、 -24 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 五、發明説明（21 ) =3可位於不同的地万。第_線路層_與第四線路層840的 見二與形狀並沒有特別限制’如此就可獲得所要的：路。 在=成：第一線路層會自動與由第二導電薄膜形成的 n二㈣層對準之案例中，該用來當成端子（合盘第 一:泉：層相連)的島形半導體層會與第二與第三線路層絕緣 ，但人插入絕緣膜的第二與第三線路層接觸。

2如在圖2内，在島形半導體層(連接到具有插入絕緣膜 的罘：接點910)的部份側壁上會形成第一導電薄膜。第一 T電薄膜：位於面向島形半導體層之處，用來形成記憶體 單兀。而第二導電薄膜則形成於插入有絕緣膜的第一導電 薄膜側邊面上’第二導電薄膜會連接到在aa，方向内連續 形成的第二與第三線路層。在此第-與第二導電薄膜的形 狀並未特別有所限制。

政耠由將該島形半導體層與在構成記憶體單元的島形半導 月且層上足第一導電薄膜間之距離設定成大於第二導電薄膜 厚f的兩倍（含）以下，就可移除在島形半導體層（用來當成 與第一線路層相連的端子）側壁上的第一導電薄膜。 在圖2内’在第二線路層82丨與824以及第三線路層832 ( 形成用來覆蓋島形半導體層的頂端）上形成第二與第三接點 ’不過第二與第三線路層的形狀並未特別有所限制，只要 可實現連接即可。圖2也顯示截面圖的線條，也是就用於 解釋生產過程範例的線與匕8，線。 圖3與圖4 ’相較於圖1與圖2，該用於構成記憶體單元的 島形半導體層具有方形的截面形狀。在圖3與圖4内，該島 _— _ - 25 - 本紙尺度通用中國國冬標準(Cns) μ規格(21〇Χ297公爱) B7 五、發明説明（22 ) 形半導體層具有不同的取向。島形半導體層的截面並不因 此特別受限為圓形或方形，可為橢圓、六邊形或八邊形。 不過若島形半導體層具有接近於最小光微影蝕刻尺寸的尺 寸時’即使島形半導體層設計成像是具有方形、六邊形與 八邊形這些具有彎角的形狀，其還是可用光微影蝕刻方式 去除¥角’如此島形半導體層就可具有接近圓形或橢圓形 的截面。在圖3與4内，為了避免增加複雜度，所以並未顯 示選擇閘電晶體。 在圖6及7内，相較於圖1，用於構成記憶體單元的島形 半導體層具有橢圓的截面積，並且該橢圓的主軸分別侔於 A-A’方向與B-B·方向内。其主軸不僅可在AA，或B-B，方向 内，而且可在任何方向内。在圖6與7内，為了避免增加複 雜度，所以並未顯示選擇閘電晶體。 在上述說明中’具有將懸浮閘當成電荷儲存層的半導體 記憶體請參考其平面圖，圖丨至7。不過，可以有許多種方 式可結合這些圖式中所顯示的配置與結構。 底下將說明具有當成電荷儲存層的懸浮閘之記憶體單元 陣列以外之記憶體單元陣列。 a在^内，相較於圖1，在此顯示一其中使用積層絕緣膜 當成電荷儲存層（如同！^〇1^〇3結構）的範例◊圖8的範例與 圖1的範例一樣，除了電荷儲存層從懸浮閘改變成積層絕 mh圖8也_示截面圖的線條，也是就用於解釋生 產過程範例的A-A·線與β·β，線。另外，在圖8内，為了避免 ^加複雜度，所以並未顯示選擇閘電晶體。

580758 A7 B7

盪面圖内所示的記憶體單元陣列且體實施例 圖9至圖5 6為根據本發明的半導體記憶體之截面圖。 圖9至圖50顯示使用積層絕緣膜當成電荷儲存層的半導 體記憶體之截面圖。在圖9至圖50之中，奇數圖顯示圖i内 A-A’線上的截面圖，而偶數圖則顯示圖1内B-B，線上的截面 圖。 在這些具體實施例中，複數個圓柱島形半導體層丨1〇具 有以矩陣方式配置在P型矽基板1〇〇上至少一階梯。選擇閉 電晶體具有配置在每一島形半導體層頂端與底端上的第二 電極或第五電極，在這些選擇閘電晶體之間，將配置複數 個記憶電晶體，例如圖9至圖50内的兩個記憶電晶體。該 電晶體會沿著該島形半導體層串聯在一起。更別的是，會 在島形半導體層1 10之間的溝渠底部上形成具有預定厚度 並當成第七絕緣膜的氧化矽薄膜460。在圍繞每個島形半 導胆層110的島形半導體層之溝渠内，將形成插入閘絕緣 膜480並當成選擇閘的第二電極500，如此製成選擇閘電晶 體。於選擇閘電晶體上，在島形半導體層Η 〇的層側壁上 形成插入隧道氧化物薄膜44〇的懸浮閘51(^在至少部分懸 浮閘5 10的側壁上，將配置插入中間層絕緣膜6丨〇的控制閘 520以形成劑記憶電晶體，此中間層絕緣膜6丨〇可由多層薄 膜形成。 此結構的複數個記憶電晶體都用相同的方式配置，於記 憶電晶體上，會在島形半導體層1 〇〇的層側壁上形成插入閘 絕緣膜480並且成為選擇閘（具有第五電極5〇〇)的電晶體。 _____ - 27 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580758 A7 B7 五、發明説明（24 在此將沿著一個方向的複數個電晶體連續提供選擇閘 500以及控制閘520，以形成就是第二或第五線路的選擇閘 線以及就是第三線路的控制閘線。 在半導體基板上，將形成記憶體單元的源極擴散層710 ’並且進一步將擴散層720配置在記憶體單元之間以及在 選擇閘電晶體與記憶體單元之間。而汲極擴散層725則配 置給每個島形半導體層110上的記憶體單元。 記憶體單元上的源極擴散層710將配置成，讓記憶體單 元的作用區域相對於半導體基板成為懸浮狀態。對於半導 體基板而言，可使用將絕緣膜插入半導體基板（例如s〇I基 板）下的結構。 在如此配置的記憶體單元之間，將形成為第八絕緣膜的 氧化物薄膜460，如此會露出汲極擴散層725的頂端。此處 將提供鋁線路840當成位元線，以橫跨控制閘線的方向連 接汲極擴散層725。較好是，擴散層720内的雜質濃度會從 島开;^半導體層1 1 〇頂端往内逐漸減少，因此可將雜質導入 島形半導體層110並用熱擴散雜質。因此，擴散層72〇與島 形半導體層1 10之間的連接承受電壓就獲得改善，並降低 寄生電容。 同樣地，較好是源極擴散層7 1 〇内的雜質濃度會從島形 半導體層100表面往下逐漸遞減，因此，源極擴散層71〇與 島形半導體層100之間的連接承受電壓就獲得改善，同時 降低第一線路層内的寄生電容。 圖9與圖10顯示其中懸浮閘5 10厚度等於控制閘52〇厚度的 -28 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐）

ί

580758 A7 B7 五、發明説明（25 ) 範例。 圖11與圖12顯示其中電晶體之間並未提供擴散層720的範 例〇 圖13與圖14顯示其中並未提供擴散層72〇，並且形成多晶 珍薄膜550當成記憶電晶體與選擇閘電晶體的閘電極5〇〇、 5 10與520間第三電極之範例。 在圖1内，為了簡化起見所以省略了當成第三電極的多 晶石夕薄膜5 5 0。 在圖15與圖16内顯示其中中間層絕緣膜61〇由單一層薄膜 所形成之範例。 圖17與圖18顯示記憶體單元的控制閘52〇以及連接控制閘 (由和懸浮閘不同的材料所形成）的第三導電薄膜53〇，其中 一控制閘與其他控制閘的形成材料不同。 圖19與圖2 0顯示其中利用源極擴散層7丨〇讓記憶體單元的 作用區域到半導體基板都處於懸浮狀態之範例。 圖21與圖22顯示其中利用記憶體單元間之源極擴散層71〇

與擴散層720讓記憶體單元的作用區域到半導體其3 於懸浮狀態之範例。 K 土 I 圖23與圖24顯示和圖9與圖1〇比較起來階層側壁上所供 的懸浮閘510與控制閘520並未伸出之範例。 疋/、 圖25與圖26顯示和圖9與圖難較其中所 520完全伸出階層側壁外之範例。 制開 圖27與圖28顯示和圖9與圖1〇比較其中所形成 體層之階層肩部具有鈍角之範例。 馬形丰導

580758 發明説明（26 圖29與圖30顯示和圖9與圖10比較其中所形成的島形 體層之階層肩部具有銳角之範例。 圖31與圖32顯示和圖9與圖10比較其中島形半導體 層寬度會從半導體基板頂端表面逐漸縮小之範例。 白 圖33與圖34顯示和圖9與圖10比較其+島形半導體 層寬度會從半導體基板頂端表面逐漸增加之範例。"白 圖35與圖36顯示和圖9與圖10比較其中島形半導體層的 層中心轴偏向一邊之範例。 曰' 圖37與圖38顯示和圖9與圖10比較其中島形半導體層的階 層中心軸會隨機偏移之範例。 ㈢ 白 圖39與圖40顯示和圖9與圖10比較其中島形半導體層的階 層肩部具有圓角之範例。 β ^ 圖41與圖42顯示和圖9與圖10比較其中島形半導體層的階 層高度在兩邊有所偏差之範例。 β 圖43與圖44顯示和圖9與圖1〇比較其中島形半導體層的階 層高度會隨機偏差之範例。 圖45與圖46顯示和圖9與圖10比較起來其中閘絕 厚度大於隧道氧化物薄膜440厚度的範例。 · · 圖47與圖48顯示和圖9與圖10比較起來其中控制閘52〇 度大於懸浮閘5 10厚度的範例。 圖49與圖50顯示和圖9與圖10比較起來其中控制閘52〇厚 度小於懸浮閘5 10厚度的範例。 圖5i至圖56顯示使用積層絕緣膜當成電荷儲存層的半導 體記憶體之截面圖。在圖51至圖56之中’奇數圖顯示圖8 -30 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂 五、發明説明（27 ) 内A-A*線上的截面圖 面圖。 而偶數圖則顯示圖8内B-B'線上的截 這些顯示在圖51至圖56内的— .σ ^ 。χ、禮貫施例類似於圖9至圖 内·-員示的具體實施例，除了雷 層絕緣膜以外。 除了^㈣存層從㈣閘改變成韻 丄々 -孢例 -办t明的半導體1己憶體具有依照儲存在電荷儲存層内1 何狀態的記憶功能。 jyi.體單元陣列運作原理之且^實施{列

」列如會以將懸浮閘當成電荷儲存層的記憶體單元來說明 碩取、寫入以及抹除資料的運作原理。 下面說明的碩取、寫入與抹除都適用於依照本發明的所 有半導體記憶體。在下列說明中，將說明過由P-型半導髀 所形成的記憶體單元之操作原理範例。在由N_型半 形成的記憶體單元之案例中，所有電極的極性都會反：。 在此時’電位具有與p•型半導體案例内電位幅度反向的關

此處將以㈣本發明的半導體記憶體來說明讀取處理， I己憶，的構造是島形半導體層内具有提供電荷儲存層的 1己憶體單元以及當成控制閘電極的第三電極，帛四電極連 接到每個島形半導體層的末端並且第—電極連接到島形半 導體層的另一端。 圖57顯示這種半導體記憶體結構的記憶體單元之等效電 路圖。 例如在由P-型半導體形成的島形半導體層之案例中，將 -31 · 本紙張尺度適财關家297公货) 580758 A7

第一電位供應給第一電極、將第三電位供應給連接到選取 單疋的第三電極以及將第四電位供應給連接到選取單元的 第四電極，就可讀取圖57内所示的選取單元。第四電位大 於第一電位。從流過第四或第一電極的電流就可判斷出”〇，， 或”1”。在此時，第三電位就是允許消耗儲存在電荷儲存層 内電荷數量的電位，即是允許判斷”0”或"丨，，的電位。 q

圖90顯示時機圖，該圖顯示用於讀取資料的電位之供應 時機範例。在圖90内，將供應接地電位當成第一電位，: 圮憶體單元處於寫入狀態時其具有5 〇 乂至7·5 V的臨界點 ’而處於抹除狀態時則具有〇·5 V至3 V的臨界點。 首先，將當成第一電位的接地電位供應給第一、第三與 =四電，。在此狀態内，第四電位(例如！ ν)會供應至第二 電極，第三電位（例如4 V)會供應給連接到選取單元的第三 氣極’並且感應到流過第四或第一電極的電流。

此後，此時第三電極會變回接地電位，即是第一電位， 並且第四電極會變回接地電位，即是第一電位。電位會以 其他順序或同時供應給個別電極。進一步，個別電極；以 其他順序或同時變回接地電位，即是第一電位。在此Υ 一 開始最好是以相同的電位當成供應給第_、 :二電位，但也可供應不同的電位。二= 、.只供應給第三電極。 圖91顯示其他時機圖，該圖顯示用 ^ 取貧枓的電位之 供愿時機範例。在圖91内，將供應接地電位當成第一電位 ，當記憶體單元處#寫入狀態時其具有u ;至3 5 臨 — —__ - 32 _ 用中國國沒极兩Μ規格(21〇 X 297公釐） ''—----- 五、發明説明（29 ) 界點，而處於抹除狀態時則具有]·ov或更低的臨界點。 Μ首先’ Μ當成第一電位的接地電位供應給第一、第三盥 =四電極。在此狀態内，第四電位（例如i ν)會供應至第四 兒極，第二電位（例如〇 ν)會供應給連接到選取單元的第三 電極，並且感應到流過第四或第一電極的電流。 一 此時第三電極會變回接地電位，即是[電位，並且第 四電極會變回接地電位，即是第-電位。電位會以其他順 序或同時供應給個別電極。進一步，個別電極會以其他順 序f同時變回接地電位，即是第一電位◊在此，一開始最 好是以相同的電位當成供應給第一、第三與第四電極的第 一電位，但也可供應不同的電位。而第三電位則持續供應 給弟三電極。 在此將根據本發明的半導體記憶體來說明讀取過程，該 έ己憶體的構造具有當成選擇閘電晶體的島形半導體層，該 層包含提供當成閘電極的第二電極之電晶體、提供當成閘 电極的第五電極之電晶體、複數個（例如l(l是正整數））在 選擇閘電晶體之間具有電荷儲存層並提供有當成控制閘電 極的第三電極之記憶體單元，該記憶體單元會•聯在一起。 圖5 8顯示上述記憶體單元陣列的等效電路圖。例如在島 形半導體層由P ·型半導體所形成的案例中，利用將第一電 位供應給連接到島形半導體層（包含選取單元）的第一電極 1 0、將第二電位供應給和選取單元串聯配置的第二電極2〇 、將第三電位供應給連接該選取單元的第三電極（3 〇_h) (l^h^L，其中h為正整數）、將第七電位供應給和選取單 -33 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 580758 A7 B7 五、發明説明（3〇 ) 元串聯配置的未選取單元之第三電極（304至、將 第十一電位供應給和選取單元串聯配置的未選取單元之第 三電極（30-(h+l)至30-L)、將第四電位供應給第四電極仂以 及將第五電位供應給和選取單元串聯配置的第五電極, 如此就可讀出圖58内所示的選取單元。第-四電位大於第一 電位。從流過第四電極40或第一電極1〇的電流就可判斷出 或”1”。在此時，第三電位就是允許消耗儲存在電荷儲 存層内電荷數量的電位，即是允許判斷"〇"或"丨"的電位。 第七與第+-電位就是不管儲存在電荷儲存層㈣電荷數 量為何都允許流過記憶體單元的電位，即是允許在記憶體 單元通道區域㈣成反向層的電位1如，該電位並不會 低於記憶電晶體（具有當成閘電極的第三電極）的臨界電壓 。若h=i，則第三電極（30_2至30兄）的電位會和在 時給予第三電極（30-(h+1)至3〇丄）的電位一樣。若卜乙，則 第二电極（30-1至30-(L-l))的電位會和在L1時給予第 三電極（30-1至30-(h-l))的電位一樣。 第二與第五電位是允許流動的單元電流，例如該電位並 不會低於當成閘電極的第二與第五電極的臨界電壓。在形 成第:電極10當成半導體基板内雜質擴散層以及選取的記 憶體單元的通道區域連接到半導體基板之案例中，第一電 位會供應給連接到島形半導體層（包含選取單元）的第一電 極10 ’而耠由供應第一電位，利用消耗朝向半導體基板延 伸的消耗層，島形半導體層會從半導體基板變成處於懸浮 狀態。藉此，島形半導體層的電位會等於第一電位，並且 ___ - 34 - 本紙依尺度適用中囡國家標準(CNS) A4規格(210X297公釐） 580758 31 五、發明説明（ 在不受基板電位的影響下可讀取 元。 κ ^馬形+導體層上的選取單 “因：當讀取電流流過第-電極’則因為雜質擴散層内從 :半導體層第一電極到電源的阻抗分量，所以第—電極 的電位會隨著基板的電位而上 似乎就會往基板背偏壓。 此選取的記憶體單元 邮：過在本發明内，當半導體基极與島形半導體層上記憶 早疋的通逍區士或相連接並且具有與通道區域相同的電位 時，這是有可能避免會發生的背偏壓現象，如此會因為可 避免背偏壓的發生而提昇臨界點並降低電流。 裝 在开/成第电極1〇當成半導體基板内雜質擴散層以及供 應到半導體基板的第十電位為接地電位之案例中，第一電 位通常就是接地電位。在形成與半導體基板絕緣的第一電 極ίο案例中，例如當第一電極10是由S0I基板内雜質擴散 層所形成並利用絕緣膜與半導體基板絕緣，第一電位並不 需要等同於第十電位。 在此可依序從連接到第三電極（30-L)的記憶體單元到連 接到第三電極（30-1)的記憶體單元讀出記憶體單元，或者 以反向順序讀取或隨機讀取。 圖92顯示時機圖，該圖顯示用於讀取資料的電位之供應 時機範例。在圖92内，將供應接地電位當成第一電位，並· 且具有第二電極以及第五電極的電晶體之臨界點為0.5 V。 記憶體單元處於寫入狀態時其具有5·〇 V至7·5 v的臨界點 ，而處於抹除狀態時則具有0.5 V至3 V的臨界點。 -35 - 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐） 五、發明説明（32 )

首先，將當成第一電位的接地電位供應給第一電極10、 第二電極20、第三電極30、第四電極40以及第五電極50。 在此狀態内，第二電位（例如3 V)會供應至第二電極，而等 於第二電位的第五電位（例如3 V)則供應至第五電極，第四 電位（例如1 V)會供應至第四電極，第三電位（例如4 V)會供 應給連接到選取單元的第三電極（30-h)，第七電位（例如8 V) 會供應至第三電極（30-1至30-(h-l))並且等於第七電位的第 十一電位（例如8V)會供應給第三電極（30-(h+ 1)至30-L)。如 此可感應到流過第四或第一電極的電流。 非第三電極（30-h)的第三電極（非30-h)會變回接地電位（即 是第一電位），並且第三電極（30-h)也會變回接地電位，即 是第一電位。第四電極40會回到接地電位，即是第一電位 ，第二電極20與第五電極50也會回到接地電位，即是第一 電位，電位會以其他順序或同時供應給個別電極。進一步 ，個別電極會以其他順序或同時變回接地電位，即是第一 電位。

第二與第五電位可能不同，並且第七與第十一電位也可 能不同。在此，一開始最好將當成第一電位的相同電位供 應給第一電極10、第二電極20、第三電極（30-1至30-L)、第 四電極40以及第五電極50，但也可供應不同的電位。而第 三電位則持續供應給第三電極（30-h)。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三電極（30-h)之記憶體單元案例來說明讀取處理。不過 ，如果選取的單元是具有當成閘電極的非第三電極（30-h) -36 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 580758 A7 B7 五、發明説明（33 的第三電極之記憶體單元案例的話也可用來說明讀取處理 。第一與第四電位可彼此交換。 圖93顯示時機圖，該圖顯示用於讀取資料的電位之供應 時機範例。在圖93内，將供應接地電位當成第一電位，並 且具有第一電極以及第五電極的電晶體之臨界點為〇 · 5 v。 έ己憶體單元處於寫入狀態時其具有丨.〇 v至3.5 V的臨界點 ，而處於抹除狀態時則具有·〗·〇▽或更低的臨界點。 首先，將當成第一電位的接地電位供應給第一電極1〇、 第一電極20、第三電極30、第四電極4〇以及第五電極5〇。 在此階段内，第二電位（例如3 v)會供應給第二電择2〇，並 且等於第二電位的第五電位（例如3 v)會供應給第五電極5〇 。第四電位（例如1 V)會供應給第四電極4〇,並且第三電位 (。例如當成第一電位的接地電位）則同樣供應給連接到選取 早7C的第三電極（3〇-h)。第七電位（例如5 V)會供應至與選 取單元串聯配置的非選取單元之第三電極⑽“至爪㈤）） 並且等於第七電位的第十一電位(例如5 v)會供應至與選取 單元"配置的非選取單元之m(3(Kh+i)至爪⑴ 如此可感應到流過第四電極4Q或第—電極_電流。 非第三電極（3〇-h)的第三電極（非3〇_h)會變回接地 是第-電位)’並且第四電極40也會變回接地電位,即是第 一電位。第二電極20與第五電極5(^ θ ^ 也會回到接地電位，即 疋罘一電位，電位會以其他順序咬 • 义问時供應給個別雷炻。 進一步，個別電極會以其他順序< 是第一電位。 …時變回接地電位，即 • 37 - 本紙張尺度適用中國國家標準(CNS)八4胡^7^_297公$^^_ 第二與第五電位可能不同，並且第七與第十一電位也可 能不同。在此，一開始最好將當成第一電位的相同電位供 應給第一電極丨〇、第二電極20、第三電極（30-1至30-L)、第 四電極以及第五電極50，但也可供應不同的電位。而第三 电位則持續供應給第三電極（3〇-h)。第三電極（3〇-h)可具有 接地電位。 在上述範例中，已經就選取的單元是具有當成閘電極的 第二電極（30-h)之記憶體單元案例來說明讀取處理。不過 ’如果選取的單元是具有當成閘電極的非第三電極（30-h) 的第三電極之記憶體單元案例的話也可用來說明讀取處理 。第一與第四電位可彼此交換。 此時將以根據本發明的半導體記憶體來說明讀取處理， 琢兒憶體具有島形半導體層之構造，該島形半導體層提供 有像是兩串聯的記憶體單元、在選擇閘電晶體之間具有電 荷儲存層的記憶體單元以及當成控制閘電極的第三電極。 圖60顯示上述記憶體單元的等效電路圖。 例如，在島形半導體層由P-型半導體所形成的案例中， 利用將第一電位供應給連接到島形半導體層（包含選取單 疋）的第一電極丨〇、將第三電位供應給連接到該選取單元 的第三電極（30-1 )、將第Η--電位供應給連接到與該選取 單元串聯配置的非選取單元之第三電極（3〇·2)、將第四電 位供應給連接到包含該選取單元的島形半導體層之第四電 極40，來讀取圖60内所示的選取單元。第四電位大於第一 电仏。從流過第四電極40或第一電極1 〇的電流就可判斷出 580758 五、發明説明（35 "0 ··或111π。在此時，第三雷 σ 存層内電行數| ^ 、·7’疋ϋ许消耗儲存在電荷儲 ^内，何數I的電位，即是允許判斷，或 罘十一電位為不管儲存在電荷儲存芦：曰包、 允許流過記憶體單元的電位 σ 、电何數量為何都 丨〜缸早兀的电位，即是允許在記 區=形成反向層的電位。例如，第十_電。不會‘ 卞晶體(具有當成閘電極的第三電極)的臨界電壓。 取電極1G當成半導體基板内雜質擴散層以及選 己憶體早几的通道區域連接到半導體基板之案例中， 二-電位會供應給連接到島料導體層（包含選取單元）的 電極W，而藉由供應第-電位，利用消耗朝向半導體 二：延伸的消耗層，島形半導體層會從半導體基板變成處 心斤狀態。藉此，島形半導體層的電位會等於第-電位 ,並且在不受基板電位的影響下可讀取島形半導體 選取單元。 因為當讀取電流流過第一電極，則因為雜質擴散層内從 島形半導體層第一電極到電源的阻抗分量，所以第一電極 的屯位會隨著基板的電位而上升，如此選取的記憶體單元 似乎就會往基板背偏壓。 不過在本發明内，當半導體基板與島形半導體層上記憶 a豆單元的通道區域相連接並且具有與通道區域相同的電位 時’這是有可能避免會發生的背偏壓現象，如此會因為可 避免背偏壓的發生而提昇臨界點並降低電流。 在形成第一電極10當成半導體基板内雜質擴散層以及供 應到半導體基板的第十電位為接地電位之案例中，第一電 39 -

位通常就是接地電位。 在第一電極10與半導體基板絕緣的案例中，例如本第一 電極1〇是由s〇I基板内雜質擴散層所形成並利用絕ς膜= 半導體基板絕緣，第一電位並不需要等同於第十電位。/、 圖94顯示時機圖，該圖顯示用於讀取資料的電位之供應 時機範例。在圖94内，將供應接地電位當成第一電位，並 且具有第二電極以及第五電極的電晶體之臨界點為〇 $ v。 记憶體單元處於寫入狀態時其具有5 〇 ▽至7·5 ν的臨界點 ’而處於抹除狀態時則具有〇·5 ν至3 ν的臨界點。 首先，將當成第一電位的接地電位供應給第一電極1〇、 第二電極（30-1至30-2)和第四電極40。在此階段'中，第四電 位（例如1 ν)會供應給第四電極40、第三電位（例如4 ν)供應 給連接到選取單元的第三電極（3〇-1)，並且第十一電位（例 如8 V)則供應給連接到與選取單元串聯配置的非選取單元 之第三電極（30-2)。如此可感應到流過第四電極4〇或第一 電極10的電流。 此時第三電極（30-2)會變回接地電位（即是第一電位）、第 二電極（30·1)會變回接地電位（即是第一電位）並且第四電極 40會變回接地電位，即是第一電位。電位會以其他順序或 同時供應給個別電極。進一步，個別電極會以其他順序或 同時邊回接地電位’即是第一電位。在此，一開始最好將 當成第一電位的相同電位供應給第一電極1〇、第三電極 (30]至30-2)以及第四電極40，但也可供應不同的電位。而 第三電位則持續供應給第三電極（3〇-丨）。該第三電位可為 -40 -本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 580758 A7 B7 五、發明説明 接地電位。 在上述範例中，已經就選取的單元是具有當成閘電極的 第二電極（3(M)之記憶體單元案例來說明讀取處理。不過 ，如果選取的單元是具有當成閘電極的非第三電極（30J) 的第三電極之記憶體單元案例的話也可用來說明讀取處理 。第一與第四電位可彼此交換。

圖95顯示時機圖，該圖顯示用於讀取資料的電位之供應 時機範例。在圖95内，將供應接地電位當成第一電位，並 且具有第二電極以及第五電極的電晶體之臨界點為0.5 V。 記憶體單元處於寫入狀態時其具有丨·〇 V至3 V的臨界點 ，而處於抹除狀態時則具有—ΙΟ V或更低的臨界點。*

首先，將當成第一電位的接地電位供應給第一電極1〇、 第三電極（30-1至30_2)和第四電極4〇。在此階段中，第四電 位（例如1 V)會供應給第四電極4〇，並且第三電位（例如當 成第一電位的接地電位）則供應給連接到選取單元的第三^ 極（30-1)。等於第七電位的第十一電位（例如5 ν)會供應: 和選取單元串聯配置的非選取單元之第三電極（3〇_2)二: 此可感應到流過第四電極4 〇或第一電極1 〇的電流。 此時第三電極（30-2)會變回接地電位（即是第一電位）、第 三電極（3(Μ)會變回接地電位（即是第一電位）並且第四電二 40會變回接地電位，即是第一電位。電位會以其他順：或 同時供應給個別電極。進一步，個別電極會以其他順序 同時變回接地電位’即是第一電位。在此，—開始最好將 當成第一電位的相同電位供應給第一電極1〇、第三電極 -41 -

580758 A7 _____ B7 五、發明説明（38 ) (3 0-1至30-2)以及第四電極4〇，但也可供應不同的電位。而 第二電位則持續供應給第三電極。該第三電位可為 接地電位。 ' 在上述範例中，已經就選取的單元是具有當成問電極的 第二電極（30_1)之記憶體單元案例來說明讀取處理。不過 ，如果選取的單元是具有當成閘電極的非第三電極（30^) 的第二電極之記憶體單元案例的話也可用來說明讀取處理 。第一與第四電位可彼此交換。 在此將根據本發明的半導體記憶體來說明讀取過程，該 1己憶體的構造具有當成選擇閘電晶體的複數個（例如Μχ n ，其中Μ與N為正整數）島形半導體層，該層包含提供當成 問電極的第二電極之電晶體、提供當成閘電極的第五電極 之電晶體、複數個（例如L(L是正整數））會串聯在一起的記 憶體單元，該記憶體單元在選擇問電晶體之間具有電荷儲 存層並提供有當成控制閘電極的第三電極之記憶體單元。 在此記憶體單元陣列中，複數個（例如職）與半導體基板 平行配置的第四線路會連接到島形半導體層的末端部份， 而第-線路則連接到島形半導體層反面的末端部份。而複 數個（例如NxL個）第三線路則配置在橫越第四線路的方向 内’並連接到記憶體單元的第三電極。 圖62顯示上述記憶體單元陣列（其中第一線路與第三線路 平行）的等效電路圖。 例如’在島形半導體層由P-型半導體所形成的案例中， 藉由將第-電位供應給連接到包含選取單元的島形半導體 _____ - 42 · f纸張尺度適1〇巾國國家標準(CNS) A4規格(210 χ 297公㈤---- 580758 五、發明説明

Φ

層之第-線路（Η，其中j為正整數，叫夠、將第二電 位供應給連接到和選取單元串聯配置的第二電極之第二線 路（2-j)、將第三電位供應給連接到選取單元的第三線路⑷ j-h ’其中h為正整數，N)、將第七電位供應給連接 到和選取單元串聯配置的非選取單元之第三線路㈠+丨至弘 j-(h-1 ))、將第十一電位供應給連接到和選取單元串聯配置 的非選取單元之第三線路（3 + (h+丨）至3+L)、將第十二電 位供應給未與選取單元串聯配置並且連接到未選取單元的 第二線路（非3-j]至3+L)、將第四電位供應給連接到包含 選取單元的島形半導體層之第四線路（4_丨，其中丨為正聲數 ’ 1 S i S M)、將第八電位供應給第四線路（4丨）以外的第四 線路（非4-1)、將第五電位供應給和選取單元串聯配置的第 五電極之第五線路（5-j)，以及將第六電位供應給至少第二 線路（2-j)以外的第二線路（非2-j)或第五線路（5-j)以外的第 五線路（非5-J·)，來讀取圖62内所示的選取單元。若h= 1， 則第三電極（3-j-2至3-j-L)的電位會和在2S hS L-1時給予第 三電極（3小(h+Ι)至3-j-L)的電位一樣。若h=L，則第三電極 (3+1至3小（L-1))的電位會和在L-1時給予第三電極 (3-j-l 至 3-j-(h-l)的電位一樣。 第四電位大於第一電位。藉此從流過第四線路（4-i)或第 一線路（1 -i)的電流就可判斷出，，〇，，或·· 1，，。在此時，第三電 位就是允許消耗儲存在電荷儲存層内電荷數量的電位，即 是允許判斷”0”或”1"的電位。第七與第十一電位就是不管儲 存在電荷儲存層内的電荷數量為何都允許流過記憶體單元 ______ - 43 - U張尺度適财㈣家標準謂）A4_21GX 297公爱) 580758 A7 B7 五、發明説明 的電位，即是允許在記憶體單元通道區域内形成反向層的 電位。例如，第七與第十一電位並不會低於記憶電晶體（具 有當成閘電極的第三電極）的臨界電壓。第二與第五電位是 允許流動的單元電流，例如該電位並不會低於當成閘電極 並連接到第二線路的第二與連接到第五線路的第五電極之 臨界電壓。 ^ · 的單元电流’例如該電位並不會高 於當成閘電極並連接到第二線路的第二與連接到第五線路 的第五電極之臨界電壓。第八電位最好等於第一電位。 在形成第一線路（Μ至丨-N)當成半導體基板内雜質姨散 層以及選取的記憶體單元的通道區域連接到半導體基板之 案例中，第一電位會供應給連接到島形半導體層（包含選取 單元）的第一線路（Ι-j)，而藉由供應第一電位，利用消耗朝 向半導體基板延伸的消耗層，島形半導體層會從半導體基 j變成處於懸浮狀態。藉此，島形半導體層的電位會等於 第一電位，並且在不受基板電位的影響下可讀取島形半導 體層上的選取單元。 因為當讀取電流流過第一線路（1·」·），則因為雜質擴散層 内從島形半導體層第一電極到電源的鸣抗分量，所以第一 %極的電位會隨著基板的電位而上升，如此選取的記憶體 單元似乎就會往基板背偏壓。 & 不過在本發明内，當半導體基板與島形半導體層上記憶 體單元的通道區域相連接並且具有與通道區域相同的電位 時，這是有可能避免會發生的背偏壓現象，如此會因為可 -44 - 580758

避免背偏壓的發生而提昇臨界點並降低電流。 在形成第-線路（1_m.N)當成半導體=板内雜質擴散 層以及供應到半導體基板的第十電位為接地電位之案例中 ’第-電位通常就是接地電位。纟第—線路边 半毕體基板絕緣的案例中，例如#第一線路（μ^_ν)是 由SOI基板内雜質擴散層所形成並利 板絕緣，[電位並不需要等同於第十電位““導-基 在此可依序從連接到第三電極（3+L)的記憶體單元到連 接到第二電極（3-j-l)的記憶體單元讀出記憶體單元，或者 以反向順序讀取或隨機讀取。 進步，連接到第二線路（3小h)的某些或全部記憶體單 元會同時讀取。對於特定範例而言，可用已知間隔同時讀 取連接到第三線路（3-j-h)的記憶體單元，例如每八條第四 線路（就疋一條第四線路（4-(i-16))、一條第四線路（心（卜8)) 、一條第四線路（4-i)、一條第四線路（心（丨+ 8))、一條第四 線路（4-(i+ 16))、…）。可同時讀取複數個具有非共用第四 線路的第三線路。上述讀取方式可以組合在一起。 圖67顯示記憶體單元陣列（其中第一線路與第四線路平 行）的等效電路圖。其讀取資料所應用的電位與圖62内相 同，除了第一電位供應給第一線路（1-丨）以外。 圖69顯示記憶體單元陣列（其中複數個第一線路連接在— 起）的等效電路圖。其讀取資料所應用的電位與圖62内相同 ，除了第一電位供應給第一線路（1 -1)以外。 圖96顯示一時機圖，該圖顯示在第一線路與第三線路平

裝 訂

線 -45 - ^纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 580758 A7 B7 五、發明説明（42 行配置的案例中用於供應讀取資料的每個電位之時機範例 。在圖96内，將供應接地電位當成第一電位，並且連接到 第二電極以及第五電極的電晶體之臨界點為〇 ：5 V。記憶體 單元處於寫入狀態時其具有5·0 V至7·5 V的臨界點，而處 於抹除狀態時則具有0·5 V至3 V的臨界點。—

首先，當成第一電位的接地電位會供應給第一線路（1q 至1-Ν)、第二線路（2-1至2-Ν)、第三線路（3_Ms3_N-L)、 第四線路（4-1至4-M)以及第五線路（5-1至5_N)。在此階段内 ，第二電位（例如3 V)會供應給第二線路（2_j)，並且等於第 二電位的第五電位（例如3 V)會供應給第五線路（5_〗）。第四 電位（例如1 V)會供應給第四電極（4_丨），並且第三電位（例如 4 V)則供應給連接到選取單元的第三電極（3 + h)。第七電 位（例如8 V)會供應至與選取單元串聯配置的非選取單元之 第三電極（3-j-l至3-j-(h-l)),並且等於第七電位的第十一電 位（例如8 V)會供應至與選取單元串聯配置的非選取單元之 弟二電極（3-j-(h-1)至3-j-L)。如此可感應到流過第四線路線 路（4-i)或第一線路（l-j)的電流。

口非第三線路（3 + h)的第三線路（非3 + 11)會變回接地電位（即 是第电位）’然後第二線路（3-j-h)也會變回接地電位，即是 第一電位。第四線路（4-i)會變回接地電位（即是第一電位） ，並且第二線路（2-j)與第五線路（5-j)也會變回接地電位， 即疋第-電位。電位會以其他順序或同時供應給個別線路 進步，個別線路會以其他順序或同時變回接地電位， 即是第一電位。 -46 - 580758 A7 B7 五、發明説明（43 ) 第二與第五電位可能不同，並且第七與第十一電位也可 能不同。在此，一開始最好將當成第一電位的相同電位供 應給第一線路（1-1至1-N)、第二線路（2-1至2-N)、第三線路 (3-1-1至3-N-L)、第四線路（4-1至4-M)以及第五線路（5」至 5-N)，但也可供應不同的電位。而第三電位則持續供應給 第三線路（3-j-h)。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三線路（3-j-h)之記憶體單元案例來說明讀取處理。不過， | 如果選取的早元疋具有當成問電極的非第三線路（3+ h)的 第二線路之έ己憶體卓元案例的話也可用來說明讀取處理。 圖9 7顯示一時機圖，該圖顯示在第一線路與第三線路平 行配置的案例中用於供應讀取資料的每個電位之時機範例 。在圖97内，將供應接地電位當成第一電位，並且連接到 第二電極以及第五電極的電晶體之臨界點為〇·5 ν。記憶體 單元處於寫入狀態時其具有1·〇 V至3·5 V的臨界點，而處 於抹除狀態時則具有-1.0 V或更低的臨界點。 首先’當成第一電位的接地電位會供應給第一線路（1 至1-N)、第二線路（2-1至2-N)、第三線路（3_1_1至3-义1〇、 第四線路（4-1至4-M)以及第五線路（5-1至5-N)。在此階段内 ，第六電位（例如-1 V)會供應給第二線路（非2 以及第五線 路（非5-j)、第二電位（例如3 V)會供應給第二線路（2」·），並且 等於第二電位的第五電位（例如3V)會供應給第五線路（5-j) 。第四電位（例如1 V)會供應至第四線路（心丨），第三電位（例 如當成第一電位的接地電位）會供應給連接到選取單元的第 -47 -

本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580758 五、發明説明（ A7 B7

三線路（3-j-h),第七電位（例如5 v)會供應至與選取單元 聯配置的非選取單元之第三線路（3 + ]^3小(匕丨））、第 七電位的第十一電位（例如5 v)會供應至與選“弟 ^ 平兀串聯配 置的非選取單元之第三電極至3j_l)，並且第十一 電位會供應給不和選取單元串聯配置的非選取單元之第一 電極（非3-j-l至3-j-L)。如此可感應到流過第四線路線路οι) 或第 一線路 （ 1 -j) 的 電流。 非第三線路(3-j-h)的第三線路（非^卜…會變回接地電位（即 是第一電位），然後第四線路（4-i)也會變回接地電位，即是 第一電位。第二線路（2·』）、第五線路（Η)、第二線路（非= j)以及第五線路（非5-j)會回到接地電位，即是第一線路。 電位會以其他順序或同時供應給個別線路。進一步，個別 線路會以其他順序或同時變回接地電位，即是第一電位。 第二與第五電位可能不同，並且第七與第十一電位也可能 不同。在此’一開始最好將當成第一電位的相同電位供應 給第一線路（1-1至1-N)、第二線路（2-1至2-N)、第三線路（3-Μ至3-N-L)、第四線路（‘丨至肛⑷以及第五線路（5_丨至5-N) ’但也可供應不同的電位。而第三電位則持續供應給第三 線路（3-j-h)。該第六電位可為接地電位。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三線路（3-j-h)之記憶體單元案例來說明讀取處理。不過， 如果選取的單元是具有當成閘電極的非第三線路（3 + h)的 第二線路之1己憶體單元案例的話也可用來說明讀取處理。 圖98顯示一時機圖，該圖顯示在第一線路與第四線路平

裝 il

綿 ____ · 48 - 張尺度適财S S家料_) Α4£格(21GX撕·ϋ) 580758 A7 B7 五、發明説明（45 ) 行配置的案例中用於供應讀取資料的每個電位之時機範例 。在圖98内，將供應接地電位當成第一電位，並且連接到 弟二電極以及第五電極的電晶體之臨界點為0 · 5 V。記憶體 單元處於寫入狀態時其具有5·0 V至7·5 V的臨界點，而處 於抹除狀態時則具有0.5 V至3 V的臨界點。 圖98與圖96—樣，除了代替第一線路（Ι-j)的第一線路（1_ i)連接到包含選取單元的島形半導體層之末端部份以外。 圖99顯示一時機圖，該圖顯示當第一線路與整個陣列共 同連接時用於供應讀取資料的每個電位之時機範例。在圖 99内’將供應接地電位當成第一電位，並且連接到第二電 極以及第五電極的電晶體之臨界點為〇·5 V。記憶體單元處 於寫入狀態時其具有1 ·〇 V至3 ·5 V的臨界點，而處於抹除 狀態時則具有-1 ·〇 V或更低的臨界點。 圖99與圖97—樣，除了代替第一線路（Ι-j)的第一線路（卜 ί)連接到包含選取單元的島形半導體層之末端部份以及第 六電位等於第一電位以外。第六電位並不需要與第一電位 相同。 圖100顯示一時機圖，該圖顯示當第一線路與整個陣列 共同連接時用於供應讀取資料的每個電位之時機範例。在 圖100内，將供應接地電位當成第一電位，並且連接到第 二電極以及第五電極的電晶體之臨界點為〇·5 V。記憶體單 元處於寫入狀態時其具有5·〇 V至7·5 V的臨界點，而處於 抹除狀態時則具有〇·5 V至3.0 V的臨界點。 圖98與圖96—樣，除了代替第一線路（Ι-j)的第一線路（1· ____ - 49 - 本紙張尺度適用中國國家標準((：1^8) Α4規格(210 X 297公釐） 裝 Μ

580758 A7 B7 五、發明説明（46 ) 1)連接到包含選取單元的島形半導體層之末端部份以外。 圖101顯示一時機圖，該圖顯示當第一線路與整個陣列 共同連接時用於供應讀取資料的每個電位之時機範例。在 圖101内，將供應接地電位當成第一電位，並且連接到第 二電極以及第五電極的電晶體之臨界點為〇·5 V。記憶體單 70處於寫入狀態時其具有1.0 V至3·5 V的臨界點，而處於 抹除狀態時則具有-1 ·〇 V或更低的臨界點。

圖101與圖97—樣，除了代替第一線路（1_j)的第一線路（卜 Ο連接到包含選取單元的島形半導體層之末端部份以外。

此時將以根據本發明的半導體記憶體來說明讀取處理， 省记憶fa具有包含複數個（例如Μχ N，其中M與N為正整數） 島形半導體層之構造，該島形半導體層每個都具有一電荷 儲存層以及串聯的複數個（例如2個）記憶體單元。在此記憶 體早元陣列中，複數個（例如M個）與半導體基板平行配置 的第四線路會連接到島形半導體層的末端部份，而第一線 路則連接到島料導體層反面的末端部份。而複數個（例如 Nx 2個)第三線路則配置在橫越第四線路的方向内，並 到記憶體單元的第三電極。 ，圖72顯示上述記憶體單元陣列(其中第一線路與第三線路 平行）的等效電路圖。 一例如，在島形半導體層由P.型半導體所形成的案例中 精由將第一電位供應給連接到包含選取單元的島形半 層之第-線路（1七其中j為正整數，將第二 位供應給連接到選取單元的第三線路（3·^)、將第十= • 50 -

580758 A7 B7 五、發明説明（47 ) '一^ 位供應給連接到和選取單元串聯配置的非選取單元之第= 線路（3 + 2)、將第十二電位供應給未與選取單元串聯配置 的第二線路（非3·」·-ΐ至3-j-2)、將第四電位供應給連接到包 含選取單元的島形半導體層之第四線路（4-i，其中i為正整 數，IS iSM)以及將第八電位供應給第四線路（‘丨）以外的 第四線路（非4-i)，來讀取圖72内所示的選取單元。第四電 位大於第一電位。藉此從流過第四線路（4屮或第一線路 j)的電流就可判斷出”〇”或”厂。在此時，第三電位就是允許 消耗儲存在電荷儲存層内電荷數量的電位，即是允許判斷 〇”或"Γ的電位。第十一電位為不管儲存在電荷馈存層内 的電荷數量為何都允許流過記憶體單元的電位，即是允許 在記憶體單元通道區域内形成反向層的電位。例如，第十 一電位並不會低於記憶電晶體（具有當成閘電極的第三電 極）的臨界電壓。 弟八電位最好等於第一電位。 在形成第一線路（1-1至1-N)當成半導體基板内雜質擴散 層以及記憶體單元的通道區域連接到半導體基板之案例中 ’第一電位會供應給連接到島形半導體層（包含選取單元） 的第一線路（1 -j)，而藉由供應第一電位，利用消耗朝向半 導體基板延伸的消耗層，島形半導體層會從半導體基板變 成處於懸浮狀態。藉此，島形半導體層的電位會等於第一 电位’並且在不受基板電位的影響下可讀取島形半導體層 上的選取單元。 因為當讀取電流流過第一線路（1 ·」·），則因為雜質擴散層 -51 - 580758

内從島形半導體層第一電極到電源的阻抗分量，所以第一 :極的位會心著基板的電位而上升，如此選取的記憶體 早元似乎就會往基板背偏壓。 =過在本發明内，當半導體基板與島形半導體層上記憶 體早疋的通逍區域相連接並且具有與通道區域相同的電位 時’這是有可能避免會發生的背偏壓現象，如此會因為可 避免背偏壓的發生而提昇臨界點並降低電流。 在形成第一線路（M至1βΝ)當成半導體基板内雜質擴散 層以及供應到半導體基板的第十電位為接地電位之案例中 ，第一電位通常就是接地電位。 在第一線路（1-1至卜N)與半導體基板絕緣的案例中^例 如當第—線路（i-mN)是由s〇I基板内雜質擴散層所形成 並利用絕緣膜與半導體基板絕緣，第一電位並不需要等同 於第十電位。在此可依序從連接到第三電極（3 + 2)的記憶 ，單元到連接到第三電極（3+υ的記憶體單元讀出記憶體 單元，或者以反向順序讀取或隨機讀取。進一步，連接到 第二線路（3-j-1)的某些或全部記憶體單元會同時讀取。對 於特定範例而言，可用已知間隔同時讀取連接到第三線路礓灸 (3+ 1)的記憶體單元，例如每八條第四線路（就是一條第四 線路（4-(i-16))、一條第四線路（心（丨_8))、一條第四線路（A·;) 、一條第四線路（4-(i+8))、一條第四線路（4-(i+16))、...）。 可同時讀取複數個具有非共用第四線路的第三線路。上述 讀取方式可以組合在一起。 圖76顯示記憶體單元陣列（其中第一線路與第四線路平 -52 -

^紙張尺度適财S S家料(CNS) A4規格㈣X 297公爱) 580758

行）的等效電路圖。其讀取資料所應用的電位與圖72内相 同，除了第一電位供應給第一線路（1_i)以外。 圖80顯示記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖。其讀取資料所應用的電位與圖72内相同 ，除了第一電位供應給第一線路（1_i)以外。

圖102顯示一時機圖，該圖顯示當第一線路與第三線路 平行配置時用於供應讀取資料的每個電位之時機範例。在 圖102内，將供應接地電位當成第一電位，當記憶體單元 處於寫入狀態時其具有5·0 V至7·5 V的臨界點，而處於抹 除狀態時則具有〇·5 V至3 V的臨界點。

首先’當成第一電位的接地電位會供應給第一線路（1β1 至1-Ν)、第二線路（3小1至3-Ν-2)以及第四線路（4-1至4-Μ) 。在此階段中，第四電位（例如1 V)會供應至第四線路（4-i) ’第三電位（例如4 V)會供應給連接到選取單元的第三線路 (3-j-l)，第三電位（例如8 v)會供應給連接到和選取單元串 聯配置非選取單元之第三線路（3 + 2)，如此可感應到流過 第四線路線路（4-i)或第一線路（i-j)的電流。 因此，第三線路（3小2)會變回接地電位（即是第一電位）， 並且第三線路（3小1)也會變回接地電位，即是第一電位。 第四線路（4-i)會回到接地電位，即是第一電位，電位會以 其他順序或同時供應給個別線路。進一步，個別線路會以 其他順序或同時變回接地電位，即是第一電位。在此，一 開始最好將當成第一電位的相同電位供應給第一線路（1-1 至1-N)、第二線路（2-1至2-N)、第三線路（3-1-1至3-N-2)以 ______ - 53 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 聊758

發明説明 A7 B7

及第四線路（4-1至4-M)，但也可供應不同的電位。而第三 %位則持續供應給第三線路（3-j-1)。 在上述範例中，已經就選取的單元是具有當成閘電極的 第二線路（3-j-Ι)之記憶體單元案例來說明讀取處理。不過 ’如果選取的單元是具有當成閘電極的第三線路（3 + 2)之 記憶體單元案例的話也可用來說明讀取處理。

圖103顯示一時機圖，該圖顯示當第一線路與第三線路 平行配置時用於供應讀取資料的每個電位之時機範例◊在 圖103内’將供應接地電位當成第一電位，當記憶體單元 處於寫入狀態時其具有L0 V至3·5 V的臨界點，而處幹抹 除狀態時則具有·3·〇 V至-1.0 V的臨界點。

首先，當成第一電位的接地電位會供應給第一線路（N1 至1-N)、第三線路（3]•丨至3-N_2)以及第四線路（心丨至心⑷ 。在此階段中，第十二電位（例如4 V)會供應給連接到未和 選取單元串聯配置的非選取單元之第三線路（非至 2)，第四電位（例如1 V)會供應至第四線路（‘丨），第三電位（例 如當成第一電位的接地電位）會供應給連接到選取單元的# 三線路（3-j-l)，第三電位（例如5 V)會供應給連接到和選 單元串聯配置非選取單元之第三線路（3小2)，如此口 、又 到流過第四線路線路（4-i)或第一線路（1·』·）的電流。可感應 因此，第三線路（3 + 2)會變回接地電位（即是第一泰、 並且第三線路（3 -j-1)也會變回接地電位，即是第 咖—） 第四線路（4-i)會回到接地電位，即是第一電位，第一#电位

3-j-l至3-j-2)會變回接地電位，即异第一+一、泉路G |疋乐 电位，電位會以· ** 54 ·

本纸張尺度適用中國國家標準(CNS) A4規格(210X 580758 A7 B7 五、發明説明（51 ) 他順序或同時供應給個別線路。進一步，個別線路會以其 他順序或同時變回接地電位，即是第一電位。在此，一開 始最好將當成第一電位的相同電位供應給第一線路（1-1至 1-N)、第二線路（3-u至3·ν_2)以及第四線路（4-1至4-M)， 但也可供應不同的電位。而第三電位則持·續供應給第三線 路（3小1) 〇 在上述範例中，已經就選取的單元是具有當成閘電極的 第二線路（3-j-i)之記憶體單元案例來說明讀取處理。不過 ’如果選取的單元是具有當成閘電極的第三線路（3 + 2)之 $己憶體單元案例的話也可用來說明讀取處理。 圖104顯示一時機圖，該圖顯示在第一線路與第四線路 平行配置的案例中用於供應讀取資料的每個電位之時機範 例。在圖104内，將供應接地電位當成第一電位，當記憶 體單元處於寫入狀態時其具有5·〇 V至7.5 V的臨界點，而 處於抹除狀態時則具有0·5 v至3.0 V的臨界點。 圖104與圖1〇2—樣，除了代替第一線路的第一線路 (1 -1)連接到包含選取單元的島形半導體層之末端部份以外。 圖105顯示一時機圖，該圖顯示當第一線路與第四線路 平行配置時用於供應讀取資料的每個電位之時機範例。在 圖105内’將供應接地電位當成第一電位，當記憶體單元 處於寫入狀態時其具有1 ·〇 V至3.5 V的臨界點，而處於抹 除狀態時則具有-1·〇 V或更低的臨界點。圖105與圖103 — 樣’除了代替第一線路（Ι-j)的第一線路（l_i)連接到包含選 取單元的島形半導體層之末端部份以及第十二電位等於第 ____- 55 - 度適用中國国家標準(CNS) A4規格(210 X 297公¢)

580758 A7 B7

五、發明説明（52 ) 一電位以外。不過，第十二電位並不需要等於第一電位。

圖88顯示一時機圖，該圖顯示當第一線路與整個陣列共 同連接時用於供應讀取資料的每個電位之時機範例。在圖 88内，將供應接地電位當成第一電位，當記憶體單元處於 寫入狀態時其具有5·0 V至7·5 V的臨界點，而處於抹除狀 態時則具有〇·5 V至3.0 V的臨界點。圖88與圖1〇2—樣，除 了代替第一線路（1 -j )的第一線路（卜1)連接到包含選取單元 的島形半導體層之末端部份以外。 圖89顯示一時機圖，該圖顯示當第一線路與整個陣列共 同連接時用於供應讀取資料的每個電位之時機範例。每圖 89内，將供應接地電位當成第一電位，當記憶體單元處於 寫入狀態時其具有1·〇 V至3·5 V的臨界點，而處於抹除狀 恐時則具有-1 ·〇 V或更低的臨界點。圖89與圖1 〇3 —樣，除 了代替第一線路（1 -j)的第一線路（1)連接到包含選取單元 的島形半導體層之末端部份以外。

此時將以根據本發明的半導體記憶體來說明寫入處理， 該記憶體具有記憶體單元擁有島形半導體層内電荷儲存層 以及當成控制閘電極的第三電極之構造。該寫入處理運用 Fowler-Nordheim隧道電流（此後稱為ρ·Ν電流）。 例如在由Ρ-型半導體形成的島形半導體層之案例中，將 第一電位供應給包含選取單元的島形半導體層之第一電極 將第一电位供應給連接到選取單元的第三電極以及將第 四電位供應給島形半導體層的第四電極，就可寫入圖57内 所示的選取單元。應用這些電位只會在選取單元的随道氧 -56 - 五、發明説明（53 I:物薄膜内產生電流，並改變電荷儲存層内電荷的狀 上：利用：負私荷存入電荷儲存層内來寫入·Τ，，則第三電 2曰，大,於第四，位。若利用從電荷儲存層内取出負電荷來 二入1則第二電位會小於第四電位。因此，藉由改變電 2儲存層内包荷的狀態就可設定||Q"或。在此時，第三 电位就：可用第三與第四電位間之差異來寫入"1”的電位。 例如，第三電位為允許利用第三與第四電位間之差異產生 二夠F-N電泥流動的電位。F-N電流在記憶電晶體(具有當 • ”極的第―二電極)的隧道氧化物薄膜内流動至埤應第三 :位《處’藉此改變電荷儲存層内電荷的狀態。該第一電 極可為斷路狀態。 在屺隐把單元的隧道區域共同連接到半導體基板的案例 ，例如在島$半導體層未藉由雜質擴散層從半導體基板 懸=出來的案例中，若供應至半導體基板的第十電位為利 用：三電位與第十電位間之差異來寫入”1"的電位，例如利 用第三電位與第十電位間之差異所產生足夠大的F-N電流 =動貝！ T寫入冗憶體單元。F_N電流在記憶電晶體（具有 :成閘電極的第三電極)的隧道氧化物薄膜内流動至供應第 二電位之處。 在形成第-電極當成半導體基板内雜質擴散層以及供應 到半導體基板的第十電位為接地電位之案例中，第一電位 =常就是接^位。在第一電極與半導體基板絕緣的案例 ，例如在第一電極是由S0I基板内雜質擴散層所形成並 ------· 57 - 本紙張尺度適用中(摩297公楚) 裝 訂 绵 580758 A7 B7 五、發明説明（54 ) 利用絕緣膜與半導體基板絕緣的案例+，第一電位兩 要等同於第十電位。 * 私荷儲存層可為介電質或積層絕緣膜以及懸浮閘。同 地，也不需要強調藉由改變電荷儲存層内電荷的狀態可寫 入而不改變電荷狀態則可寫入””。進一.步，稍微 變電荷儲存層内電荷的狀態可寫入，，〇，，，而激烈改變電荷狀 態則可寫人"「，反之亦然。更進—步，將電荷儲存層内電 何的狀態改變成負可寫入，，〇"，而將電荷狀態改變為正則可 寫入"1"，反之亦然。上述"〇"與"i"的定義可以組合在一起。 F-N電流不是唯—可改變電荷儲存層内電荷狀態的工具。 、在此將以沉積在由P-型㈣體所形心島形〆導體層内 個記憶體單元案#j，來說明述用於寫人資料的電位 之應用時機範例。 圖106為一時機圖，顯示在第一電極處於斷路狀態下供 應用於寫入資料的每種電位之範例。例如，若利用將負電 荷存入電荷儲存層内來寫入”厂，則首先會將當成第一電位 的接地電位供應給第一、第三和第四電極。在此階段中，第 一電極處於斷路狀態。而第四電位（例如就是當成第一電位 的接地電位）則持續供應至第四電極，第三電位（例如2〇 v) 會供應至第三電極。此階段會維持一段預定的時間來寫入 π 1"。供應電位給個別電極的時機可有其他順序或可同時供 應。 此時第三電極會變回接地電位，即是第一電位，並且第 一電極會變回接地電位，即是第一電位。個別電極變回接 -58 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐）

在此，一開始最好’：卩的狀況，任何電位組合都適用。 與第四電極的第一同的電位當成供應給第第三 第四電極可彼此交換但也可供應不同的電位。第-與 二有1一=圖’顯示在當成第-電位的接地電位供 ::π 極的情況下，供應用於寫入資料的每種電 &歹I例如，若利用將負電荷存入電荷儲存 y，1"，則首先會將當成第-電位的接地電位供應給^窝 :::弟四電極。在此階段中，第四電位(例如就是當成第 电位的接地电位）會持續供應至第四電極，第三電位 Γ寫〇:::供應至第三電極。此純^ 罘:電極會回到接地電位，即是第一電位，只要滿足在 所要單7C内寫入"丨"的狀況，任何電位組合都適用。在此， I開始最好是以相同的電位當成供應給第一、第三與第四 電極的第一電位，但也可供應不同的電位。 此時將以根據本發明的半導體記憶體來說明寫入處理， 孩记憶體具有島形半導體層之構造，該島形半導體層具有 像疋在選擇開電晶體之間具有電荷儲存層並且串聯的兩記 憶體單元。該寫入處理運用通道熱電子電流（此後稱為Che 電流）。 在由P-型半導體形成的島形半導體層之案例中，將第一 電位供應給包含選取單元的島形半導體層之第一電極、將 580758 發明説明（56 第三電位供應給連接到選取單元的第三電極以及將第四· 位供應給島形半導體層的第四電極，就可寫入圖 ： 的選取單元。應用這些電位只會在選取單元的通道區域: 產生CHE電流，並改變電荷儲存層内電荷的狀態。 例如，若藉由在電荷儲存層内儲存負電荷^入"卜 第四電位會大於第一電位 '第三電位會大於第一電位、第】 -電位最好是接地電位，並且第三或第四電位為可利 三與第-電位間之電位差異以及第四與第—電位間之電位 差異(理如允許產生足夠CHE電流的電位)來寫入”"的電位 。CHE電流在記憶電晶體（具有當成間電極的第三電極 裝 =化物薄膜内流動至供應第三電位之處，藉此改變電 何儲存層内電荷的狀態。 在形成第-電極當成半導體基板内雜質擴散層以及供應 到半導體基板的第十電位為接地電位之案例中，第一電位 通常就是接地電位。在第-電極與半導體基板絕緣的案例 中，例如在第-電極是由S0I基板内雜質擴散層所形成並 利用絕緣膜與半導體基板絕緣的案例中，第 绵 要等同於第十電位。 南 電荷儲存層可為介電質或積層絕緣膜以及縣浮閘。同樣 地，也不需要強調藉由改變電荷儲存層内電荷的狀態可寫 入"〇，，’而不改變電荷狀態則可寫人"1"。進—步，稍微改 ，電荷儲存層内電荷的狀態可寫而m變電荷狀 〜則可寫~ 1 ’反之亦然。更進—步，將電荷儲存層内電 荷的狀態改變成負可寫人"〇"，而將電荷狀態改變為正則可 ---------- - DU - 本紙張尺度適财g g家料(CNS) Α4·(2ΐ() χ 297公酱) B7 五、發明説明（57 ) 寫入"1"，反之亦然《上述"〇"與"丨"的定義可以組合在—起。 CHE電流不是唯-可改變電荷儲存層内電荷狀態的工且。 在此將以沉積在由P-型半導體所形成的島形半導體展 之一個記憶體單元案例，來說明上述用於窝入資料的; 之應用時機範例。 — 圖108為一時機圖，顯示在當成第一電位的接地電位供 應給第一電極的情況下，供應用於寫入資料的每種電位2 範例、。例如，若利用將負電荷存入電荷儲存層内來寫入，,广, ，則首先會將當成第一電位的接地電位供應給第一、第三 和第四電極。在此狀態内，第四電位（例如6 V)會保應至^ :電極，第三電位（例如12 V)會供應給連接到選取單元的 第三電極，此階段會維持一段預定的時間來窝入”1"。供應 電位給個別電極的時機可有其他順序或可同時供應。〜 第三電極會回到接地電位並且第四電極會回到接地電。 個別電極變回接地電位的時機可為其他順序或同時。只要 滿足降低所要單元臨界值的狀況，任何電位組合都適用。 在此，一開始最好是以相同的電位當成供應給第一、第三 與第四電極的第一電位，但也可供應不同的電位。 相較於圖108 ,圖109顯示用於在第一電極與第四電極交 換的情況下寫入資料的時機圖。圖1 〇9與圖1 〇8 一樣，除了 第一電位與第四電位彼此交換以外。 在此將根據本發明的半導體記憶體來說明寫入過程，該 记憶體的構造具有當成選擇閘電晶體的島形半導體層，該 層包含具有當成閘電極的第二電極之電晶體、具有當成閘 --____ - 61 - 本纸張尺度適用中㈣家標準(CNS) Μ規格(21GX297公爱) 580758 A7B7 五 發明説明（58 电極的第五電極之電晶體、複數個（例如^(乙是正整數在 選擇閘電晶體之間具有電荷儲存層並提供有當成控制閘電 極的第二電極之記憶體單元，該記憶體單元會串聯在一起 。該寫入處理運用F-N電流。 圖5 8顯示上述記憶體單元的等效電路圖。 例如在島形半導體層由p_型半導體所形成的案例中，利 用將第一電位供應給島形半導體層（包含選取單元）的第一 電極10、將第二電位供應給和選取單元_聯配置的第二電 極20、將第三電位供應給第三電極（3-h)(1ghsL，其中匕為 正整數）、將第七電位供應給和選取單元串聯配置的未涔取 單元之第三電極叫-丨至外叫））、將第十一電位供應給和 選取單元串聯配置的未選取單元之第三電極（3 + (h +丨）至3 _ j-L)、將第四電位供應給包含選取單元的島形半導體層之 f四電極40以及將第五電位供應給和選取單元串聯二;的 第五電極50 ,如此可寫入圖58内所示的選取單元。應用這 些電位只會在選取單元的隧道氧化物薄膜内產生f二電= ，並改變電荷儲存層内電荷的狀態。 #例如，若利用將負電荷存入電荷儲存層内來寫入"1”，則 第三電位會大於第四電位。若利用從電荷儲存層内取出負 電荷來寫入”1”，則第三電位會小於第四電位。因此，藉由 改變電荷儲存層内電荷的狀態就可設定” 心 ，贫-a 4 1 。在此時 +二电位就是可用第三與第四電位間之差異來寫入”"的 電位。例如，第三電位為允許利用第三與第四電位間之差異 產生足夠F-N電流流動的電位。F-N電流在記憶電晶俨（具

裝 绵 -62 - 580758 A7 B7 五、發明説明（59 ) 有當成閘電極的第三電極）的隨道氧化物薄膜内流動至供應 第三電位之處，藉此改變電荷儲存層内電荷的狀態。 第七電位為不管儲存在電荷儲存層内的電荷數量為何都 士許單元電流流過記憶體單元的電位，即是允許在記憶體 單元通道區域内形成反向層的電#，並且流過隧道氧化物 薄，内的F-N電流不會讓電荷產生改變。例如，若利用在 電何儲存層内儲存負電荷來寫人”r ,則第七電位就是不低 於記憶電晶體臨界點的電位，該電晶體具有當成閘電極並 連接至第。電極（3小1至3小（h.u)的第三冑極，並足以降低 流過。己憶屯晶體（具有當成閘電極的第三電極）的隧道氧化 物薄膜並到達供應第七電位之處的F_N電流。 /十一電位為&以降低在記憶電晶體（具有當成問電極的 第一电極）的隧道氧化物薄膜内流動至供應第十一電位之處 勺F N逆流之电位。第二電位為不允許單元電流流動的電 位，例如不向於電晶體（具有當成閘電極的第二電極2〇)臨 界點的电位。第五電位可為允許單元電流流動的電位，例 如不低於屯阳骹（具有當成閘電極的第五電極5◦臨界點的 電位。該第一電極10可為斷路狀態。 在選取的記憶體單元的隧道區域共同連接到半導體基板 的案例中，例如在島形半導體層未藉由雜質擴散層從半導 體基板懸浮出來的案例巾，若供應至半導體基板的第十電 位為利用第三電位與第十電位間之差異來寫入”，，的電位， 例如利用第二電位與第十電位間之差異所產生足夠大的 N電流流動’則也可同時寫入所有具有第三電位所供應到

297公釐） 580758 A7 B7 五、發明説明（6〇 ) 的第三電極之記憶體單元。F-N電流在記憶電晶體（具有當 成閘電極的第S電極）的隨道氧化物_内流動至供應第三 電位之處。 在形成第一電極當成半導體基板内雜質擴散層以及供應 到半導體基板的第十電位為接地電位之案例中，第一電位 通常就是接地電位。在第一電極與半導體基板絕緣的案例 中，例如在第一電極是由S0I基板内雜質擴散層所形成並 利用絕緣膜與半導體基板絕緣的案例中，第一電位並不需 要等同於第十電位。 在=可依序從連接到第三電極（30_L)的記憶體單元到連 接到第三電極（3〇-1)的記憶體單元寫入記憶體單元，或者 以反向順序寫入或隨機寫入。進—步，連接到第三電極(3_ h)的部份或全部&憶體單元可同時窝入，連接到第三電極 (3-1至，30-L)的部份或全部記憶體單元可同時寫入，以及連 接到第三電極（30-1至30-L)的部份或全部記憶體單元可同 時寫入。 電荷儲存層可為介電質或積層絕緣膜以及懸浮閘。同樣 地也不祛要強凋藉由改變電荷儲存層内電荷的狀態可寫 入"〇"，而不改變電荷狀態則可寫入"丨"。進一步，^微改 變電荷儲存層内電荷的狀態而激烈改變電荷狀 態則可寫入反之亦然。更進一步，將電荷儲存層内電 荷的狀態改變成負可窝入"〇"，而將電荷狀態改變為正則可 寫入"1"，反之亦然》上述"〇"與"丨"的定義可以組合在一起。 F-N電流不是唯一可改變電荷儲存層内電荷狀態的工且。 -64 -

580758 A7 -----B7 五、發明説明（61 ) 在此將以沉積在由P·型半導體所形成並串聯的複數個（例 如L，L是正整數）記憶體單元案m明上述用於 資料的電位之應用時機範例。 、 圖110顯示時機圖，該圖顯示用於寫入資料的電位之供 應時機範例，。在圖110内，第一電極處於斷路狀態，具有 連接到第一電極以及第五電極的閘電極之電晶體的臨界點 為0.5 V，並且當記憶體單元處於寫入狀態時具有1.0 V至 3.5 V的臨界點，而處於抹除狀態時則具有_i 〇 v或更 臨界點。 — 例如，若利用將負電荷存入電荷儲存層内來寫入np，則 首先會將當成第一電位的接地電位供應給第一電極⑺、第 二電極20、第三電極（川-丨至”彳）、第四電極仂以及第五電 極50。在此階段中，第一電極丨〇處於斷路狀態。第二電位（例 如-1 v)會供應給第二電極20，並且第五電位（例如i v)會供 應給第五電極50。而接地電位（當成第一電位）則當成第四 電位持續供應至第四電極40,第七電位（例如1〇 v)會供應 至第一 4極（3〇·ΐ至3〇-(h-l))(h是正整數，第十 一電位（例如10 V)會供應給第三電極（3〇-(11+1)至3〇乩），並 且第三電位（例如20 V)會供應至第三電極（3〇_h)e此階段會 名持#又預疋的時間來寫入"1"。供應電位給個別電極的時 機可有其他順序或可同時供應。 此時第三電極（30-h)會變回接地電位（即是第一電位）、第 三電極（非30-h)會變回接地電位（即是第一電位）、第二電極 2〇和第五電極50會變回接地電位（即是第一電位），並且第 ____ 讎 65 - 本紙張尺度@时辟(CNS) M規格(21Qχ 297公楚)

裝 訂

線 A7 B7

五、發明説明（62

一電極10、第二電極20、第三 灸弟一電位的相同電位供應給第 第二電極（30-h)、第四電極40以 及第五電極50,但也可供應不同的電位。 〜，上述範例中，已經就選取的單元是具有當成閘電極的 第二電極（30-h)之記憶體單元案例來說明寫入處理。不過， 如果選取的單元是具有當成閘電極的非第三電極（3Q_h)的第 一電極之記憶體單元案例的話也可用來說明寫入處理。 相較於圖110 ,圖m顯示用於在第十一電位為接地電位 的情況下寫入資料的時機圖。 圖Π 1的選取單元之寫入與圖i i 〇的寫入一樣，都不會受 到將接地電位（即是第一電位）當成第十一電位供應給第三 電極（30-(h+l)至30-L，h為正整數，i^hSL)的影響。 相較於圖110，圖112顯示用於在第一電位為接地電位的 情況下寫入資料的時機圖。 圖112的選取單元之寫入與圖丨⑺的寫入一樣，若第二電 位未南於具有當成閘電極的第二電極2 〇之電晶體的臨界點 ’則不會受到將接地電位當成第一電位供應給第一電極i 〇 的影響。 相較於圖1 1 1，圖Π3顯示用於在第一電位為接地電位的 情況下寫入資料的時機圖。 圖113的選取單元之寫入與圖111的寫入一樣，若第二電 本紙張尺度適用中国國家標準(CNS) A4規格(21〇x 297公釐） 580758 A7 ______Β7 五、發明説明（63 ) 位未南於具有當成閘電極的第二電極2G之電晶體的臨界點 ’則不會受到將接地電位當成第—電位供應給極 的影響。 此時將以根據本發明的半導體記憶體來說明寫入處理， 該記憶體具有島形半導體層之構造，肖島形半導體層旦有 像是在選擇閘電晶體之間具有電荷儲存層並且串聯的兩記 憶體單元。該寫入處理運用F-N電流。 圖60顯不上述冗憶體單元的等效電路圖。例如，在島形 半導體層由P·型半導體所形成的㈣中，制將第一電位 供應=連接到島形半導體層（包含選取單元）的第一電择⑺ 、將，第三電位供應給連接到該選取單元的第三電極 •、將^十-電位供應給連接到與該選取單元串聯配置的非 選取單元之第三電極（30.2)、將第四電位供應給連接到包 含該選取單元ό勺島形半導體層之第四電極4〇 ,纟寫入圖6〇 内所示的選取單元。i用這些電位只會在豸取單元的通道 區域内產生F-N電流，並改變電荷儲存層内電荷的狀態。 _例如，若利用將負電荷存入電荷儲存層内來寫入"1",則 電位會大於第四電位。若利用從電荷儲存層内取出負 %荷來寫入1則第三電位會小於第四電位。因此，藉由 改變電荷儲存層内電荷的狀態就可設定,，0"或"i "。在此時 丄弟三電位就是可用第三與第四電位間之差異來寫入••丨••的 电位例如，第二電位為允許利用第三與第四電位間之差異 產生足夠F-N電流流動的電位。F-N電流在記憶電晶體（具 有當成閘電極的第三電極）的隧道氧化物薄膜内流動至供應

580758 A7

第f電位之處’藉此改變電荷储存層内電荷的狀態。 動位為電荷内的電荷並非由隨道氧化物薄膜内流 内儲/二成二產生之電位。例如’若利用在電荷儲存層 ::存“何來寫入τ，則第十-電位就是不低於記憶電 ㈣臨界點的電位’其電晶體具有當—成閉電極的第三電極 (30-2)，並足以降低流過記憶電晶體（具有當成閘電極的第 二^極）的隨道氧化物薄膜並到達供應第十—電位之處的F· Ν電流。該第一電極丨〇可為斷路狀態。 在選取的記憶體單元的隨道區域^共同連接到半導體基板 勺案例中例如在島形半導體層未藉由雜質擴散層從半導 體基板懸浮出來的案例中，若供應至半導體基板的第十電 位為利用第三電位與第十電位間之差異來寫入"1,，的電位， 例如利用第三電位與第十電位間之差異所產生足夠大的F· N電产流動，則也可同時寫入所有具有第三電位所供應到 的第三電極之記憶體單丨。^電流在記憶電晶體（具有當 成閘電極的第三電極）的隧道氧化物薄膜内流動至供應第三 電位之處。 u 一 在形成第一電極當成半導體基板内雜質擴散層以及供應 到半導體基板的第十電位為接地電位之案例中，第一電位 通常就是接地電位。在第一電極與半導體基板絕緣的案例 中，例如在第一電極是由s〇I基板内雜質擴散層所形成並 利用絕緣膜與半導體基板絕緣的案例中，第一電位並不需 要等同於第十電位。 電荷儲存層可為介電質或積層絕緣膜以及懸浮閘。同樣 -68 本纸張尺度咖㈣g家辟(CNS) M規格(2ΐ()χ297公爱) 580758 A7

地，也不需要強調藉由改變電荷儲存層内電荷的 入"〇"，而不改變電荷狀態則可窝入"丨"。進一步， 變電荷儲存層内電荷的狀態可寫 ^ ^ 〜』馬入0 ，而激烈改變電苻办 可窝人1、’反m更進_步’將電荷儲存層内泰 :的狀態改變成負可寫人"0"，而將電荷狀態改變為正^ 寫入”r，反之亦然。上述"0"與"!，，的定義可以組合在—起。 F-N電流不是唯-可改變電荷儲存層内電荷狀態的工且。

在此將以沉積在由P·型半導體所形成並串聯的兩個記憶 元案例，來說明上述用於寫入資料的電位之應用時； I已例。 、在圖m内’第—電位處於斷路狀態，#記憶體單元處 於寫入狀態時其具有i."至3 5 ¥的臨界點，而處於抹除 狀態時則具有-1 ·〇 V或更低的臨界點。

例如，若利用將負電荷存入電荷儲存層内來寫入，，丨"，則 首先會將當成第一電位的接地電位供應給第一電極10、第 一畦極（30-1至30-2)以及第四電極40。在此階段中，第一電 極處於斷路狀態。而接地電位（當成第一電位）則當成第四 電位持續供應至第四電極，第十一電位（例如當成第一電位 的接地電位）會供應給第三電極（30_2)，並且第三電位（例如 2〇 v)會供應給第三電極（30·υ〇此階段會維持一段預定的 時間來寫入"1 "。供應電位給個別電極的時機可有其他順序 或可同時供應。 此時第三電極（30·1)會變回接地電位，即是第一電位， 並且第一電極10會變回接地電位，即是第一電位。個別電 _ - 69 - 本紙張尺度通用中國國家標準(CNS) Α4規格(210X297公釐） 五、發明説明（66 ) 極變回接地電位（即是第一電位）的時機可為其他順序或同 時。只要滿足在所要單元内寫入”丨”的狀況，任何電位組合 都適用。 在此，一開始最好將當成第一電位的相同電位供應給第 一電極10、第三電極3(M至30-2以及第四電極4〇，但也可 供應不同的電位。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三電極（30-1)之記憶體單元案例來說明寫入處理。不過 ’如果選取的單元是具有當成閘電極的第三線路（3之 記憶體單元案例的話也可用來說明寫入處理。 相較於圖1 10，如果選取的單元是具有當成閘電極的第 三線路（30-2)之記憶體單元的話也可用來說明。 在圖115内，第一電位處於斷路狀態，當記憶體單元處 於寫入狀態時其具有1 ·〇 V至3·5 V的臨界點，而處於抹除 狀態時則具有· 1 · 0 V或更低的臨界點。 例如，若利用將負電荷存入電荷儲存層内來寫入”丨”，則 首先會將當成第一電位的接地電位供應給第一電極1〇、第 二電極（30-1至30-2)以及第四電極4〇。在此階段中，第一電 極處於斷路狀態。而接地電位（當成第一電位）則當成第四 電位持續供應至第四電極，第七電位（例如丨〇 v)會供應給 第三電極（30-1)，並且第三電位（例如2〇 v)會供應給第三電 極（30-1)。此階段會維持一段預定的時間來寫入"1 ”。供應 電位給個別電極的時機可有其他順序或可同時供應。 此時第三電極（30-2)會變回接地電位（即是第一電位）、第 -70 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X 297公釐） 580758 A7 B7 五、發明説明（67 二電極（30-1)會變回接地電位（即是第一電位）並且第一電極 1〇會變回接地電位，即是第一電位。個別電極變回接地電 位的時機可為其他順序或同時。只要滿足在所要單元内寫 入的狀況，任何電位組合都適用。在此，一開始最好將當 成第一電位的相同電位供應給第一電極1〇、第三電極= 至30-2以及第四電極4〇,但也可供應不同的電位。 主相較於圖m，圖116顯示用於在第_電位為接地電位的 心況下寫入資料的電位應用範例時機圖。 圖m的選取單元之寫入與圖114的寫入一樣，不會受到 將當成第-電位的接地電未供應給第一電極1〇的影響。 相較於圖"5,圖117顯示用於在第—電位為接地θ電位的 h況下寫入資料的電位應用範例時機圖。圖"7的選取單 疋之寫入與圖m的寫入一# ’不會受到將當成第一電位 的接地電未供應給第一電極1〇的影響。 此時將以根據本發明的半導體記憶體來說明寫入處理， =己，體具有島形半導體層之構造’該島形半導體層具有 =在選擇問電晶體之間具有電荷儲存層並且串聯的兩吃 憶髌早7C »該寫入處理運用ChE電流。 ° 圖60顯示上述記憶體單元的等效電路圖。例如 來 +導體層由Ρ-型半導體所形成的案例中，利用將第—電位 供=連接到島形半導體層(包含選取單元)的第— 、“三電位供應給連接到該選取單元的第三電極(3〇η '將電位供應給連接到與該選 選取單元之第三電極（3〇-2：)、將第w · 葬配且的非 ^训2) _弟四電位供應給連接到包 • 71 - 本紙張尺度適财關家料(CNS)峨“㈣297公楚y 580758

A7 B7 五、發明説明（68 ;;Γ的島形半導體廣之第四電極4"寫入圖6。 取單元。應用這些電位只會在選取單元的通道 应域内產生咖電流，並改變電荷儲存層㈣荷的狀^ μ例如’若藉由在電荷儲存層内儲存負電荷來 弟四電位會大於第一電位、第三電位會大於第一電位、第 -電位最好是接地電位，並且第三或第四電位為可利用第 電位間之電位差異以及第四與第-電位間之電位 入"r的電位。例如，第三或第四電位就 三 =:電位間之電位差異以及第四與第—電位間之電位差 生的充足CHE電流。CHE電流在記憶電晶體(具有當 j閘弘極的罘三電極）的隧道氧化物薄膜内流動至供應第三 電位之處。 〜一 第十-電位為不管儲存在t荷儲存層㈣電荷數量為何 都允許流過記憶體單元的電&，即是允許在記憶體單元通 道區域内形成反向層的電位，但是第十一電位並未改變電 荷儲存層内電荷的狀態。 又屯 例如，若利用在電荷儲存層内儲存負電荷來寫入"1”，則 第十一電位就是不低於記憶電晶體臨界點的電位，其電晶 體具有當成問電極的第三電極(3〇-2),並足以降低流】： 憶電晶體（具有當成閘電極的第三電極）的隧道氧化物薄膜 並到達供應第十一電位之處的F-N電流或CHE電流。 在形成第一電極10當成半導體基板内雜質擴散層以及供

應到半導體基板的第十電位為接地電位之案例中，第一電 位通常就是接地電位。 A -72 - 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公货）

580758 五、發明説明（69 ) 咖，第$極10與半導體基板絕緣的案例中，例 电極10是由SOI基板内雜質 在罘— 半導體基板絕緣的案例中，第：/斤开/成並利用絕緣膜與 電位。 〕木例中’弟一電位並不需要等同於第十 屯知儲存層可為介電質或積；s @ 地，也不需要強心山及懸浮閘。同樣 入"。"，而不電荷儲存層内電荷的狀態可寫 維電行儲疒々：：广了狀相可寫入τ、進- #，稍微改 狀態可寫入"°"，而激烈改變電荷狀 何的狀態改變成負可耷人„Λ·· ^ ^ 曰門％ 員了寫入0，而將電荷狀態改變為正則可 寫入1 ，反d然。上述"〇"與"1"的定義可以組合在一起。 E电流不疋隹—可改變電荷儲存層内電荷狀態的工且。 j此:以沉積在由P.型半導體所形成並串聯的兩個記憶 =疋木叫’來說明上述用於寫入資料的電位之應用時機 範例。 在圖118内，將第一電位（即是接地電位）供應給第一電極 ’當記憶體單元處於寫入狀態時其具有5 〇 乂至75 v的臨 界點，而處於抹除狀態時則具有〇·5 Μ'"的臨界點。 例如，若利用將負電荷存入電荷儲存層$來寫入"卜則 首=會將當成第-電位的接地電位供應給第一電極⑺、第 二電極(30-1至30-2)以及第四電極4〇。在此狀態内，第四電 位（例如6 \^)會^成第四電位供應至第四電極第十一電 ，（例如8 V)會供應給和選取單元串聯配置的非選取單元之 第二I：極（30-2),並且第三電位（例如12 v)會供應給連接到 -73 - 本紙張尺度適财g g家標準(CNS) M規格㈣χ挪公楚） :::元的第三電極(3CM)。此階段會維持一段預定的時 4來寫入"r。供應電位給個別電極的時機可有其 可同時供應。 此時第三電極（3〇·1)會變回接地電位（即是第一電位）、第 三電極（30-2)會變回接地電位（即是第_電位）並且第四電= 40會變回接地電位。個別電極變回接地電位的時機可為其 他順序或同時。只要滿足在所要單元内寫入τ的狀況，： 何電位組合都適用。 在此，一開始最好將當成第一電位的相同電位供應給第 一電極10'第三電極以及第四電極40，但也可 供應不同的電位。 Μ在上述範例中，已經就選取的單元是具有當成閘電極的 第三電極（3(Μ)之記憶體單元案例來說明寫入處理。不過 ，如果選取的單元是具有當成閘電極的第三線路（3〇_2)之 記憶體單元案例的話也可用來說明寫入處理。 相較於圖118，圖119顯示用於在選取單元為連接至第三 電極（30-2)的記憶體單元之情況下寫入資料的電位應用範 例時機圖。 圖119與圖118—樣，除了代替第十一電位的第七電位會 供應給連接到和選取單元_聯配置的非選取單元之第三電 極。在此同時，第七電位等於第十一電位。 在此將根據本發明的半導體記憶體來說明寫入過程，該 記憶體的構造具有當成選擇閘電晶體的複數個（例如Μχ Ν ，其中Μ與Ν為正整數）島形半導體層，該層包含提供當成 -74 - 本紙張尺度適用中國國家標準(CMS) Α4規格(210 X 297公货) 580758 五、發明説明（π 、甲電極的第二電極之電晶體、提供當成閘電極的第五兩 《電晶體、複數個（例如L(L是正整數））記憶體單元，二: 憶體單元在選擇閉電晶體之間具有電荷儲存層並提供= 成控制閘電極並串聯在一起的第三電極之記憶體單元。二 ^己憶體單元陣列巾，複數個（例如議）與半導體基板平 ^配置的第四線路會連接到島形半導體層的末端部份，而 第一線路則連接到島形半導體層反面的末端部份。而複數 個（例如NxL個）與半導體基板平行的第三線路則配置^橫 越第四線路的方向内，並連接到記憶體單元的第三電極= 該寫入處理運用F-N電流。 裝 圖62顯示上述記憶體單元陣列（其中第一線路配置成與第 三線路平行）的等效電路圖。 〃 例如，在島形半導體層由P-型半導體所形成的案例中， 耠由將第一電位供應給連接到包含選取單元的島形半導體 層之第一線路（Ι-j，其中j為正整數，1^·$Ν)、將第九^ 位供應給非第一線路（1-j)的第一線路（非Nj)、將第二電位 供應給連接到和選取單元串聯配置的第二電極之第二線路 (2-j)、將第三電位供應給連接到選取單元的第三線路（3 +匕 ，其中h為正整數，1 S N)、將第七電位供應給連接到 和選取單元串聯配置的非選取單元之第三線路至弘p (h-1))、將第Η電位供應給連接到和選取單元串聯配置的 非選取單元之第二線路（3-j-(h+ 1)至3-j-L)、將第四電位供 應給連接到包含選取單元的島形半導體層第四線路之第四 線路（4-1，其中1為正整數’ 1 S 1 ^ M)、將第八電位供應給 -75 - 度適用中國國家標準(CNS) A4規格(>< 297公楚) 580758 A7

第四、泉路(4·1)以外的第四線路(非4·〇、將第五電位供應給 ^選取單元串聯配置的第五電極之第五線路，以及將 =電位供應給至少第二線路⑷）以外的第二線路（非2」) 或弟五線，（5.j)以外的第五線路（非5」·），來寫人圖62内所 不的選取單7〇。應用這些電位只會在選取單元的通道區域 内產生F.N電流，並改變電荷儲存層内電荷的狀態。 #例=，、若利用將負電荷存入電荷儲存層内來窝入,,厂，則 第一电位會大於第四電位。若利用從電荷儲存層内取出負 屯荷來寫入1 ，則第三電位會小於第四電位。因此，藉由 改變電荷儲存層内電荷的狀態就可設定"〇η或"r ^在此時 丄第三電位就是可用第三與第四電位間之差異來寫入πι••的 电位例如第一 ％位為允許利用第三與第四電位間之差異 產生足夠F-N電流流動的電位。F-N電流在記憶電晶體(具 ^當成閘電極的第三電極）的隨道氧化物薄膜内流動至供應 第二電位 < 處，藉此改變電荷儲存層内電荷的狀態。第七 電位為不管儲存在電荷儲存層内的電荷數量為何都允許單 元電流流過记憶體單元的電位，即是允許在記憶體單元通 道區域内形成反向層的電位，並且流過隧道氧化物薄膜内 的F - N電流不會讓電荷產生改變。 例如，若利用在電荷儲存層内儲存負電荷來寫入"丨"，則 第七電位就是不低於記憶電晶體臨界點的電位，該電晶體 具有當成閘電極並連接至第三電極（3-j]至的第三 電極，並足以降低流過記憶電晶體（具有當成閘電極的第三 電極）的隧道氧化物薄膜並到達供應第七電位之處的F_N電 -76 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

f

580758 A7 B7 五、發明説明（73 流。第十一電位為足以降低在記憶電晶體（具有當成閘電極 的第三電極）的隧道氧化物薄膜内流動至供應第十一電位之 處的F-N電流之電位。 第二電位為不允許單元電流流動的電位，例如不高於電 晶體（具有當成閘電極並連接至第二線路（2_j)的第二電極） 臨界點的電位。

弟五電位為不允許單元電流流動的電位，例如不低於電 晶體（具有當成閘電極並連接至第五線路（5_j)的第五電極） 臨界點的電位。 弟/、电位為不允$午早元電流流動的電位’例如不高許電 晶體（具有當成閘電極並連接至第二線路（非2-j)的第二電極 以及連接至第五線路（非5-j)的第五電極）臨界點的電位。第 八電位就是，在當成閘電極並具有連接到第五線路（5-j)的 第五電極以及當成源極或汲極電極並連接到第四線路（非‘ i)的第四電極之電晶體内，會利用第八電位與第五電位之 間的電位差異（超過臨界點）來產生切斷狀態，並且不會在

和上述電晶體串聯配置的記憶體單元之通道區域内產生反 向層。 該第一線路（1-1至1-N)可為斷路狀態。進一步，第四線 路（非4-i)可能處於斷路狀態，或具有第一與第二電位會變 成上述切斷狀態的電位。第八電位可為（即使它小於第九電 位）並未由第三與第八電位間之電位差異來寫入"〖"之電位 ，例如讓由在記憶電晶體（具有當成閘電極的第三電極）的 隧道氧化物薄膜内流動至第三電位供應之處的電位差異， ____- 77 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 580758 A7

所導致之F-N電流足夠小的電位。 在選取的記憶體單元的隨 的案例中，例如在島邢主道_ 一门連接到+導體基板 A - Ψ Λ A ^ ^ "豆層未藉由雜質擴散層從半導 月足基板懸汙出來的案例φ， 日1心干亨 ^ m .. 中右供應至半導體基板的第十電 =為利用…位與第十電位間之 ::利用在記憶電晶體(具有當成問電 二： :三電極)的隨道氧化物薄膜内流動至第三電二ί: 異：產生足夠大的F-N電流流動，則也可二二 斤有，、有弟二電位所供應到的第三電極之記憶體單元。 在此同時，在形成第_均的，，，▼ 弟、泉路（1-1至1-N)當成半導體基板 2質擴散層的案例中，供應給連接到島形半導以 =取單⑺的卜線路（非Η)之第九電位最好是，一藉由 :應弟九電位並利用消耗朝向半導體基板延伸的消耗層， 來讓島形半導體層從半導體基板變成處於懸浮狀態之電位 。藉此’島形半導體層的電位會變成與第九電位相等，並 且若第九電位為在記憶電晶體㈣道氧化物薄膜内流動之 F-N電流足夠小的電位，則不會寫人未包含選取單元的島 形半導體層上之記憶體單元。 也·沈疋，第九與第三電位之間、第九與第七電位之間以 及第九與第十一電位之間的電位差異就是在記憶電晶體的 隧道氧化物薄膜内流動之F-N電流足夠小的電位。若記憶 體單元的通道區域未連接到半導體基板，則起因於第九電 位的消耗層就可完全消耗或部分消耗的方式延伸。 在形成第一線路（1 -1至1-N)當成半導體基板内雜質擴散 ____- 78 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 580758 A7 B7

層以及供應到半導體基板的第十電位為接地電位之案例中 ，第一電位通常就是接地電位。 在第一線路（M至bN)與半導體基板絕緣的案例中，例 如當第一線路（1-1至卜州是由s〇I基板内雜質擴散層所形成 並利用絕緣膜與半導體基板絕緣，第一電位並不需要等同 於第十電位。在此可依序從連接到第三電極（3 + L)的記憶 體單元到連接到第三電極（3+υ的記憶體單元寫入記憶體 單元，或者以反向順序寫入或隨機寫入。 進步連接到第二電極（3-j_h)的部份或全部記憶體單 元可同時寫入，連接到第三電極叫⑴川的部份或全 部記憶體單元可同時寫入，以及連接到第三電極㈠小⑴· N-L)的部份或全部記憶體單元可同時窝入。另外，可同時 寫入逐步選取（即是第三線路（3.(j 8) h)、第三線路（3糾、 ^三線路（3.(j+8).h)、第三線路（3·ϋ+16Ηι)、）並連接到 第三線路的部份或全部記憶體單元。 進-步，可同時寫入連接到第四線路⑹)的一個島形半 導體層之邵份或全部記憶體單元，或同時寫人連接到第四 ?路(4-〇的部份或全部島形半導體層之部份或全部記憶體 單元。 或者可同時寫入連接到複數個第四線路每一個的—個島 形半導體層之-個、部份或全部記憶體單Κ同時寫入 連接到複數個第四線路每一個的部价或全部島形半導體層 之邵份或全部記憶體單元。 可用已知㈣同時“連接㈣三線路（3川的記憶體

裝 訂

線

A7

留 一 一 =i例如每八條第四線路（就是一條第四線路（4-(i-16))、 “第四、泉路（心（丨·8))、一條第四線路（4-i)、一條第四線路 、一條第四線路（4-(i+16))、…）。利用將第一電位 供應=所有第四線路、將第四電位供應給第一線路（l-j)以 及將第八電位供應給第一線路（非1-j)、交换第二與第五線 ，:呢位並且將第三電位供應給第三線路（3小卜），此時就 :同時寫入具有當成閘電極並連接到第三線路（3小h)的第 二電極·之所有記憶體單元。 #進一步，藉由將第四電位供應給複數個第一線路以及將 第一:位供應給連接到記憶體單元（包含在具有連接到筠複 ，個第-線路的第-電極之島形半導體層内）的第三電極之 第三線，，如此可同時寫入具有當成閘電極並將第三線路 連接到第二電位供應處的第三電極·之所有記憶體單元。上 述寫入處理可以組合在一起。 电何儲存層可為介電質或積層絕緣膜以及懸浮閘。改變 «儲存層内電荷的狀態可寫人，Τ,而不改變電荷狀態則 u寫入1進一步，稍微改變電荷儲存層内電荷的狀態可 寫入π〇”，而激烈改變電荷狀態則可寫入,，Γ，反之亦二。 更進一步，將電荷儲存層内電荷的狀態改變成負可寫=、··〇,， ，而將電荷狀態改變為正則可寫入”丨”，反之亦然。上述 〇’’與τ的定義可以組合在一起。F-N電流不是唯_可改變 電荷儲存層内電荷狀態的工具。 圖67顯示記憶體單元陣列（其中第一線路配置成與第四線 路平行）的等效電路圖。其寫人資料所應用的電位與圖咖 Α7

相同，除了第一電位供應給第 應給第一線路（非Ι-i)以外。 一線路（Ι-i)並且第九電位供 圖_員示記憶體單元陣列（其中複數個第一線路連接在— 起)的等效電路圖。其寫入資料所應用的電位與圖62内相同 ，除了第一電位供應給第一線路（1·1)以外。 在此，將以配置複數個（例如ΜχΝ，M與N為正整數）島形 半導體層的案例來說明上述寫入資料的電位應用範例時機

圖，其中每個島形半導體層都具有複數個（例如L為正 整數)串聯並由Ρ.型半導H形成的記憶體單元以及形成用於 夾置記憶體單元的選擇閘電晶體，並且第一線路會與第三 線路平行配置。

在圖120内，第一電極處於斷路狀態，具有連接到第二 線路以及第五線路的閘電極之電晶體的臨界點為〇·5 ν, Ζ 且當记憶體單元處於寫入狀態時具有10 ▽至3.5 V的臨界 點，而處於抹除狀態時則具有-1〇v或更低的臨界點。 、例如，若利用將負電荷存入電荷儲存層内來寫入"丨"，則 首先會將當成第一電位的接地電位供應給第一線路（1_丨至 1-N)、第二線路（2-1至2-N)、第三線路（3-1]至3善[)、第 四線路（4-1至4-M)以及第五線路。在此狀態中， 第四線路（1-1至1·Ν)可為斷路狀態。第六電位（例如-1V)會 供應給第二線路（非2-j)以及第五線路（非5_j),第二電位（例 如-IV)會供應給第二線路（2_j),並且第五電位（例如lv)會 供應給第五線路（5-j)。而接地電位（當成第一電位）則當成 第四電位持績供應至第四線路（4-i)，第八電位（例如3 v)會 ____ - 81 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 580758 A7 ______ B7 五、發明説明（78 ) 供應至非第四線路（4-i)的第四線路（非4-i)，第七電位（例如 10 V)會供應給非第三線路（3小h)的第三線路（3 + 1至3-j-(h-l)(h為正整數，1 S hS L)，第十一電位（例如1〇 v)會供應給 第三線路（3-j-(h+ 1)至3-j-L)，當成第一電位的接地電位會 當成第十二電位供應給上述以外的第三線路（非、^丨至3-j_ L)。因此，第三電位（例如20 V)會供應至第三電極（3-j-h)。 此階段會維持一段預定的時間來寫入，，1 ”。 將電位供應給個別電極的時機可為其他順序或同時供應 ，讓第三電位（例如20 V)供應給第三電極（3+ h)、至少第八 電位（例如3 V)供應給第四線路（非4-i)或第五線路（非5_j)接 地0 第三線路（3-j-h)會回到接地電位，即是第一電位，非第 二線路（3小h)的第二線路（非3-j-h)會變回接地電位，即是第 一電位，第四線路（非4-i)會回到接地電位，即是第一電位 ’第二線路（2-j)與第五線路（5-j)也會回到接地電位，即是 第一電位，第二線路（非2-j)與第五線路（非5_j)也會回到接 地電位，即是第一電位，第一線路（1-1至1-N)會回到接地 電位，即是第一電位。 就在此時，將電位供應給個別電極的時機可為其他順序 或同時供應，讓第三電位（例如20 V)供應給第三電極㈠+匕） 、至少第八電位（例如3 V)供應給第四線路（非4_丨）或第五線 路（非5-j)接地，即是第一電位。只要滿足在所要單元内寫 入π 1 ’·的狀況，任何電位組合都適用。 在此’ -開始最好將當成第一電位的相同電位供應給第 ______ - 82 - 本纸張尺度適用中國國家標準(CNS) Α4規格(21〇χ297公釐) 580758 A7 B7 五、發明説明（79 )

一線路（1-1至1-N)、第二線路（2-1至2-N)、第三線路（3-M 至3-N-L)、第四線路（‘丨至肛⑷以及第五線路（5_丨至5·Ν)， 但也可供應不同的電位。 在上述範例中，已經就選取的單元是具有當成閘電極的 第二線路（3+h)之記憶體單元案例來說明寫入處理。不過 ，如果選取的單元是具有當成閘電極的非第三線路（3 + h)& 第二線路之記憶體單元案例的話也可用來說明寫入處理。 相較於圖120 ’圖121顯示用於在第十一電位為接地電位 的情況下寫入資料的時機圖。 圖121的選取單元之寫入與圖uo的寫入一樣，都不會受 到將接地電位（即是第一電位）當成第十一電位供應給第三 線路（30-(h+ 1)至30-L，h為正整數，1 S hS L)的影響。 相較於圖120，圖122顯示用於在第一線路接地的情況下 寫入資料的時機圖。 圖122的選取單元之寫入與圖12〇的寫入一樣，若第二電 位未高於具有當成閘電極的第二線路（2-j)之電晶體的臨界 點，則不會受到將接地電位當成第一電位供應給第一線路 (l-j)的影響。 相較於圖121，圖123顯示用於在第一線路接地的情況下 寫入資料的時機圖。圖123的選取單元之寫入與圖12 1的寫 入一樣’若第二電位未高於具有當成閘電極的第二電極2〇 之電晶體的臨界點，則不會受到將接地電位當成第一電位 供應給第一線路（1 _j)的影響。 圖124至圖127為時機圖，顯示當第一線路與第四線路平 __________- 83 - 本紙張尺度通用中國国家標準(CNS) A4規格(210 X 297公釐) 580758 A7

行配置時用於寫入資料的時機範例。 ，除了代替第一線路 單元的島形半導體層 圖124至圖127與圖12〇至圖123 一樣 (Ι-j)的第一線路（Ι-i)連接到包含選取 之末端部份以外。 圖128至圖131為時機圖，顯示當第—線路共同 個線路時用於寫入資料的時機範例。 π 圖以至圖131與圖12〇至圖123一樣，除了代替第—線路 (Η)的第-線路（1-1)連接到包含選取單元的島形半導體声 之末端以外β Θ 此時將以根據本發明的半導體記憶體來說明寫入處理， 該記憶體具有包含複數個（例如ΜχΝ，其中_n為正整 島形半導體層之構造，肖島形半導體層每個都具有兩串聯 的記憶，單m選擇閘電晶體之間具有電荷儲存層的 =憶體單元以及當成控制問電極的第三電極。纟此記憶體 =7C陣列中，複數個（例如乂個）與半導體基板平行配置的 第四線路會連接到島形半導體層的末端部份，而第一線路 則連接到島形半導體層反面的末端部份。而複數個(例如 Nx2個）與半導體基板平行的第三線路則配置在橫越第四線 路的方向内，並連接到記憶體單元的第三電極。該寫入 理運用F-N電流。 · " 圖72顯示上述兄憶體單元陣列（其中第一線路配置成與第 二線路平行）的等效電路圖。 一例如，在島形半導體層由p_型半導體所形成的案例中， 藉由將第一電位供應給連接到包含選取單元的島形半導體

A7 B7 五、發明説明（81 ) 層足第一線路（1-j，其中j為正整數，1^·$Ν)、將第九電 位供應給非第一線路（H)的第一線路（非H)、將第三電位 供應給連接到選取單元的第三線路(3·Η)、將第十一電位 供應給連接到和選取單元串聯配置的非選取單元之第三線 路（3 + 2)、將第十二電位供應給非上述的第三線路（非 至3-j-2)、將第四電位供應給連接到包含選取單元的島形半 導體層第目電極之第四線路（4」，M i為正整數， M)以及將第八電位供應給第四線路（4·〇以外的第四線路（非 4·0 ’來寫入圖72内所示的選取單元。 、應用每些電位只會在選取單元的通道區域内產生電 流^並改變電荷儲存層内電荷的狀態。例如，若利用將負 :荷存入電荷儲存層内來寫入T，則第三電位會大於第四 電=。若利用從電荷儲存層内取出負電荷來寫入τ,則第 f電位會小於第四電位。因，匕，藉由改變電荷儲存層内電 荷的狀態就可設定或，,1 "。 在此時，第二電位就是可用第三與第四電位間之差異 寫入的电位。例#，第三電位為允許利用第三與第四電 位間（差異產生足夠F-N電流流動的電位。㈣電流在記憶 電晶體(具有當成問電極的第三電極則道氧化物薄膜内 2至供應第三電位之處，藉此改變電荷儲存層内電荷的 十一電位為足以降低在記憶電晶體（具有當成閉電 二電極）的隧道氧化物薄膜内流動至供應第十一 F-N電流之電位 ^處 580758 五、發明説明（82 該第一線路（1 -1至1可立辦玫处μ ^ 〃 ）j為斷路狀怨。第八電位可為並 未由弟三與第八電位間之雪户兰3 A办 ％位差異來寫入”1，，之電位，例如 讓由在記憶電晶體（具有當诸η贵打AA # π两成閘电極的第三電極）的隧 化物薄膜内流動至第三電位供旅夕泠AA a , 孔 包仫供應足處的電位差異，所導致 之F-N電流足夠小的電位。 & 在選取的記憶體單元的險指γ代认 〇隧通區域共同連接到半導體基板 ^例中’例如在島形半導體層未藉由雜質擴散層從半導 骨豆基板懸净出來的案財，若供應至半導體基板的第十· 位為利用第^電位與第十電位間之差異來寫入"厂的電位私 例如利用弟二電位與第十電位間之莫 、 电间乂·差異所產生足夠大的F- Ν電流流動’則也可同時窝入所右 々 馬入所有具有第三電位所供應到 的第三電極（連接到第三線路）之記憶體單元。ρ·Ν電流會在 記憶電晶體的隧道氧化物薄莫内流動。 =㈣’在形成第-線路叫至崎當成半導體基板 内4質擴散層的案例中，供應給連接到島形半導 含選取單元）的第-線路（非丨_』)之第九電位最好是/一 供應第九電位並利用消耗朝向半導體基板延伸的消耗戶， 來讓島形半導體層從半導體基板變成處於懸浮狀態之;位 。精此，島形半導體層的電位會變成與第九電位相等，並 且若第九電位為在記憶電晶體的隨道氧化物薄膜内流動之 F-N電流足夠小的電位，則不會寫入未包含選取單元的島 形半導體層上之記憶體單元。 也就是，第九與第三電位之間、第九與第七電位之間以 及第九與第十一電位之間的電位差異就是在記憶電晶體的 -86 -

A7

580758 隧道氧化物薄膜内流動之F_N電流足夠小的電位。若 體單元的通道區域未連接到半導體基板，則起因於第九： 位的消耗層就可延伸於任何方向内。 私 在形成第-線路(1-1至bN)當成半導體基板内雜質擴气 層以及供應到半導體基板的第十電位為接地電位之案例中 ，第一電位通常就是接地電位。 在^ 一線路（1-1至1-N)與半導體基板絕緣的案例中，例 如S第一線路（1-1至1-N)是由SOI基板内雜質擴散層所形成 並利用絕緣膜與半導體基板絕緣，第一電位並不需要等同 於第十電位。 ，在此可依序從連接到第三電極（3 + 2)的記憶體單元到連 接到第三電極（3小1)的記憶體單元窝入記憶體單元，或者 以反向順序寫入或隨機寫入。進一步，連接到第三電極（3· j-Ι)的部份或全部記憶體單元可同時寫入，連接到第三電 極（3-j-l至3-j-2)的部份或全部記憶體單元可同時寫入，以 及連接到第二電極（3-1-1至3-N-2)的部份或全部記憶體單元 可同時寫入。 另外，可同時寫入逐步選取，即是第三線路（344)4)、 第三線路（3-j-h)、第三線路（3-(j+8)-h)、第三線路（3- (j+ 16)-h)、…’（h= 1或2)並連接到第三線路的部份或全部 記憶體單元。 進一步’可同時寫入連接到第四線路（4_丨）的一個島形半 導體層之部份或全部記憶體單元，或同時寫入連接到第四 線路（4-i)的邵份或全部島形半導體層之部份或全部記憶體 -87 -本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） B7 五、發明説明（84 :: 或者可同時窝入連接到複數個第四線路每一個的一 個島形半導髎爲、 ， 寫入、、 增 < 一個、部份或全部記憶體單元，或同時 :入連接到複數個第四線路每一個的部份或全部島形半導 f豆f又邵份或全部記憶體單元。 时可用已知間隔同時寫人連接到第三線路（3+h)的記憶體 ^ = i例如每八條第四線路（就是一條第四線路（4-(i-16))、 ^第四線路（4e(i·8))、—條第四線路（4-i)、-條第四線路 ㈣1^)、—條第四線路（4-(i+16))、…）。利用將第一電位 供應^所有第四線路、將第四電位供應給第-線路（Ι-j)以 及將=八电位供應給第一線路（非1…、交換第二與第五線 路=电位並且將第三電位供應給第三線路（3-j-h),此時就 可同時寫入具有當成閘電極並連接到第三線路（3-j-h)的第 二電極·之所有記憶體單元。 #進一步’精由將第四電位供應給複數個第一線路以及將 第一电位供應給連接到記憶體單元（包含在具有連接到該複 ，個第一線路的第一電極之島形半導體層内）的第三電極之 第三線路，如此可同時寫入具有當成閘電極並將第三線路 連接到第三電位供應處的第三電極.之所有記憶體單元。 上述寫入處理可以組合在一起。 也荷儲存層可為介電質或積層絕緣膜以及懸浮閘。同樣 地，也不需要強調藉由改變電荷儲存層内電荷的狀態可寫 入π〇π ’而不改變電荷狀態則可寫入”丨”。進一步，稍微改 變電荷儲存層内電荷的狀態可寫入”0”，而激烈改變電荷狀 態則可寫入” 1 ”，反之亦然。更進一步，將電荷儲存層内電 -88 - 本紙張尺度適/?]中@ @家標準(CNS) Μ規格(21QX297公發y 580758

荷的狀態改變成負可寫入丨丨〇丨丨， 向微弘何狀恐改變為正則可 罵入”1”，反之亦然。上述"〇，·盥 、υ，、i的疋我可以組合在一起。 F-N電流不是唯一可改變電荷儲存層内電荷狀態的工且。 圖76顯示記憶體單元陣列（其中第一線路配置成與第四線 路平行）的等效電路圖。 圖76寫入資料所應用的電位與圖72内相同，除了第一電 位供應給第一線路㈣並且第九電位供應給第一二 i)以外。 圖80顯示記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖》圖80寫入資料所應用的電位與圖72内相 同，除了第一電位供應給第一線路（M)以外。 " 在此，將以配置複數個（例如ΜχΝ , 1^與1^為正整數）島形 半導體層的案例來說明上述寫入資料的電位應用範例時機 圖，其中每個島开;?半導體層都具有兩個串聯並由Ρ_型半導 骨立形成的圮憶體單元，並且第一線路會與第三線路平行配 置。 在圖132内，第一線路處於斷路狀態，當記憶體單元處 於寫入狀態時其具有1 ·〇 V至3·5 V的臨界點，而處於抹除 狀態時則具有-1 .〇 V或更低的臨界點。 例如，若利用將負電荷存入電荷儲存層内來寫入”丨"，則 首先會將當成第一電位的接地電位供應給第一線路（丨_丨至 1- N)、第二線路（3 -1 -1至3-N-L)以及第四線路（4 -1至4-M)。 在此階段中，第一線路（1 -1至1-N)可為斷路狀態。因此， 接地電位（當成第一電位）則當成第四電位持續供應至第四 -89 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 580758

$路（4-i)，第八電位（例如i〇 v)會供應至非第四線路（4 i)的 第四線路（非4-1)，而第十一電位（例如就是當成第一電位的 接地電位）則持續供應至第三線路（3小丨），當成第一電位的 接地電位會當成第十二電位供應給上述以外的第三線路（非 3-j-l至3-j-2)。而第三電位（例如2〇 v)會供應至第三線路（3· j-Ι)。此階段會維持一段預定的時間來窝入"丨··。

就在此時，將電位供應給個別電極的時機可為其他順序 或同時供應，讓第三電位（例如20 V)供應給第三線路㈠小。 、至少第八電位（例如10 v)供應給第四線路（非心丨）。 第二線路（3小1)會回到接地電位，即是第一電偉，非第 二線路（3-j-l)的第三線路（非3-j-l)會變回接地電位，即是第 一電位，第四線路（非4-i)會回到接地電位，即是第一電位 ’就在此時’將讓個別線路回到接地電位的時機可為其他 順序或同時供應，讓第三電位（例如2〇 V)供應給第三線路 (3 + 1)、至少第八電位（例如1〇 V)供應給第四線路（非4丨）。

只要滿足在所要單元内寫入’，1"的狀況，任何電位組合都 適用。 在此’ 一開始最好將當成第一電位的相同電位供應給第 一線路（1-1至1-N)、第三線路（3-1-1至3 ·Ν·2)以及第四線路 (4-1至4-Μ)，但也可供應不同的電位。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三線路（3+1)之記憶體單元案例來說明寫入處理。不過 ，如果選取的單元是具有當成閘電極的第三線路（3 + 2)之 記憶體單元案例的話也可用來說明寫入處理。 -90 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 580758

相較於圖132,圖133顯示用於在選取單元為連接至第三 電極(3于2)的記憶體單元之情況下寫入資料的電位應用範 例時機圖。圖73為在選取單元是連接到第三電極（3 + 2)的 記憶體單元案例中之等效電路圖。 圖133與圖132—樣，除了代替第十一電位的第七電位會 供應給連接到和選取單元串聯配置的非選取單元之第三電 極。

就在此時，第七電位為不管儲存在電荷儲存層内的電荷 數量為何都允許單元電流流過記憶體單元的電位，即是允 許在記憶體單元通道區域内形成反向層的電位，聲且在随 道氧化物薄膜内流動的F-N電流不會讓電荷產生改變。例 如，若利用在電荷儲存層内儲存負電荷來寫入"丨"，則第七 電位就是不低於記憶電晶體臨界點的電位，該電晶體具有 當成閘電極並連接至第三電極（3-j-i)的第三電極，並足以 降低流過記憶電晶體（具有當成閘電極的第三電極）的随道 氧化物薄膜並到達供應第七電位之處的F_N電流。

圖13 4至圖13 7為時機圖，顯示在第一線路與第四線路平 行配置的案例中用於供應寫入資料的每個電位之時機範例 。圖134與圖137分別和圖132與圖133—樣，除了代替第一 線路（1 -j)的第一線路（1 -i)連接到包含選取單元的島形半導 體層之末端以外。 在圖134與圖137内’即使接地電位（就是第一電位）持續 供應給連接到包含選取單元的島形半導體層末端之第一線 路（1-i)，這並不會影響選取單元的寫入，並且寫入操作與 -91 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 580758

，圖1 一32與圖133的操作一樣。圖77顯示在選取單元是連接到 第-屯極（3+2)的#憶體單^案例中之等效電路圖。在此 案例中’第人電位最好供應到未選取的第—線路（非卜 圖138與圖139為時機圖，顯示在第一線路連接到整 列案例中用於供應寫入資料的每個電位之時機範例。圖 138至® Π9分別與圖132至圖133一樣，除了代替第一線路 (1-J)的第-線路（Mm接到包含選取單元的島形半導體异 之末端以外。 m 。。圖顯示在選取單元是連接到第三電極（3如）的記憶骨 單元案例中之等效電路圖。 此時將以根據本發明的半導體記憶體來說明寫入處理， 孩記憶體具有包含複數個(例如_，其中為正整數 島形半導體層之構造，該島形半導體層每個都具有電荷偉 存層以及當成控制閘電極的第三電極之兩串聯記憶體單天 4此記㈣單元陣列中’複數個（例如_)與半導^ 板平行配置的第四線路會連接到島形半導體層的末端部^ ’而第-線路則連接到島形半導體層反面的末端部份。而 複數個(例如Nx2個)與半導體基板平行的第三線路則配! 在橫越第四線路的方向内，並連接到記憶體單元的第三電 極。該寫入處理運用CHE電流。 圖72為上述記憶體單元陣列(其中第一線路配置成與第三 線路平行）的等效電路圖。 例如’在島形半導體層由P_型半導體所形成的案例中， 精由將第-電位供應給連接到包含選取單元的島形半導體 -92

裝 本纸張尺度適用中國國豕標準(Cns) A4規格(210X 297公發） 580758 A7

f

層之第一線路（i-j，其中j為正整數，將第九兩 位供應給非上述第一線路（1_j}的第一線路（非Η)、將μ : 電位供應給連接到選取單元的第三線路（3士 ”、將第十 電位供應給連接到和選取單元_聯配置的非選取單元之# 三線路（3 + 2)、將第十二電位供應給非上述的第三線U 3-j-l至3-j-2)、將第四電位供應給連接到包含選取單元 形半導體層第四電極之第四線路（4_i，其中丨為正整數，1 $ d M)以及將第A電位供應給第四線路（4_丨)以外的第四線路 (非4-i)，^寫人圖72内所示的選取單元1用這些電位只 會在選取單元的通道區域内產生CHE電流，並改變電荷儲 存層内電荷的狀態。例如，若利用將負電荷存人電荷:存 層内來窝入·，1"，則第四電位會大於第一電位並且第三電位 :大於電位。在此同時，第一電位最好是接地電位。 第三或第四電位就是可利用第三與第一電位間之電位差異 以及第四與第一電位間之電位差異來寫入"丨•，的電位，例二 利用這些電位差異產生足夠的（：]^^電流來改變電荷狀態之 電位。CHE電流在記憶電晶體（具有當成閘電極的第三電 極）的隧道氧化物薄膜内流動至供應第三電位之處。 第十一電位為不管儲存在電荷儲存層内的電荷數量為何 都允許流過記憶體單元的電位’即是允許在記憶體單元通 道區域内形成反向層但並未改變電荷儲存層内電荷狀態的 電位。例如，若利用在電荷儲存層内儲存電子來寫入πι·,， 則第十一電位就是不低於記憶電晶體臨界點的電位，該電 晶體具有當成閘電極並連接至第三電極（3 + 2)的第三電極 -93 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 580758 A7 B7 五、發明説明（9〇 ) ，並足以降低流過記憶電晶體（具有當成閘電極的第三電 極）的隧道氧化物薄膜並到達供應第十一電位之處的F _ n或 CHE電流。 < 第八逆位可為並未由第八電位與第一電位間、第八電位 與第二電位間以及第八電位與第十一電位-間之電位差異來 寫入”1”之電位，例如讓由在記憶電晶體（具有當成閘電極 的第三電極）的隧道氧化物薄膜内流動至第三電位供應之處 的電位差異，所導致之與CHE電流足夠小的電位:在此 同時，第八電位最好是接地電位並且處於斷路狀態。第九 電位為一個選擇電位，其並未由第九電位與第八電位同、 第九電位與第四電位間以及第九電位與第十二電位間之電 位差異來寫入π1"，但最好等於第八電位。該第九電位可為 斷路狀恐。遠第十二電位最好是接地電位。 在形成第一線路（1-1至1-Ν)當成半導體基板内雜質擴散 層以及供應到半導體基板的第十電位為接地電位之案例中 ，第一電位通常就是接地電位。在第一線路（丨_丨至1 _Ν)與 半導體基板絕緣的案例中，例如當第一線路（1至1 _Ν)是 由S 01基板内雜質擴散層所形成並利用絕緣膜與半導體基 板絕緣，第一電位並不需要等同於第十電位。 在此可依序從連接到第三電極（3 + 2)的記憶體單元到連 接到第三電極（3小1)的記憶體單元寫入記憶體單元，或者 以反向順序寫入。進一步，可同時寫入連接到第三線路 (3-j-l)的部份或全部記憶體單元，並且可同時寫入連接到 第三線路（3-1-1至3-N-2)的部份或全部記憶體單元。 -94 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 580758 A7 __________Β7 五、發明説明（％ ) ”另一外，可同時寫入逐步選取，即是第三線路㈣普”、 第一、泉路（3小1)、第三線路、第三線路（3· (j 6) 1) ···’並連接到第三線路的部份或全部記憶體單 元。 進一步，可同時寫入連接到第四線路（4“）的部份或全部 島形半導體層之記憶體單元。可同時寫入連接到複數個第 四線路每一個的一個島形半導體層之記憶體單元，或同時

寫入連接到複數個第四線路每一個的部份或全部島形半導 體層之記憶體單&。 W

可用已知間隔同時寫入連接到第三線路+ 的記愒體 單元，例如每八條第四線路（就是一條第四線路（4_(丨· 1 ◦)、 一條第四線路（4-(i-8))、一條第四線路（4“）、一條第四線路 (4-(i+8))、一條第四線路（4-(i+i6))、…）。利用將第一電位 供應給所有第四線路、將第四電位供應給第一線路（1-j)以 及將第八電位供應給第一線路（非丨·」·）並且將第三電位供應 給第三線路（3-j-1 )，此時就可同時寫入具有當成閘電極並 連接到第二線路（3-j-1)的第三電極之所有記憶體單元。 該選取單元也可藉由將第九電位（第一電位 < 第九電位< 第四電位）供應給不包括選取單元的第四線路（非4-i)、將第 一電位供應給第四線路（4-i)、將第四電位供應給第一線路 (1-j)、將第八電位供應給第一線路（非i-j)以及將第三電位 供應給第三線路（3-j-Ι)來寫入。進一步，藉由將第四電位 供應給複數個第一線路以及將第三電位供應給連接到記憶 體單元（包含在具有連接到該複數個第一線路的第一電極之 -95 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 580758 A7 B7

絮

五、發明説明（92 ) 島形半導體層内）的第三電極之第三線路（3+丨），並且利用 將第十一電位供應給第三線路（非3 + υ，如此可同時寫入 具有當成閘電極並將第三線路連接到第三電位供應處的第 二電極之所有記憶體單元。上述寫入處理可以組合在一起。 電荷儲存層可為介電質或積層絕緣膜以及懸浮閘。同樣 地，也不需要強調藉由改變電荷儲存層内電荷的狀態可寫 入”〇”，而不改變電荷狀態則可寫入，，i"。進一步，^微改 變電荷儲存層内電荷的狀態可寫入,而激烈改變電荷狀 態則可寫入”1”，反之亦然。更進一步，將電荷儲存層内電荷 的狀態改變成負可寫入”〇”，而將電荷狀態改變為正則可寫 入”1",反之亦然。上述，，〇”與，，1”的定義可以組合在一起^ CHE電流不是唯一可改變電荷儲存層内電荷狀熊。 圖7 6顯示記憶體單元陣列（其中第一線路配^置成與第四 線路平行）的等效電路圖。 圖76的電位應用與圖72内相同，除了第一電位供應給第 一線路（Ι-i)並且第九電位供應給第一線路（非^丨）以外。 圖80顯示記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖。 圖80的電位應用與圖72内相同，除了第一電位供應給第 一線路（1 -1)以外。 在此，將以配置MxN個（M與N為正整數）島形半導體層的 案例來說明上述寫入資料的電位應用範例時機圖，其中每 個島形半導體層都具有兩個串聯並由p ·型半導體形成的+己 憶體單元’並且第一線路會與第三線路平行配置。 ___ - 96 - 本紙張尺度適财國S家標準(CMS) A4規格(21GX 297公[)'~ 580758 A7 B7 五、發明説明（93 在圖140内’將接地電位夺点筮 私仏田成弟一電位與第九電位供應 4 -線路’當記憶體單域於窝人狀態時其具有5 〇v至 7.5 V的臨界‘點，而處於抹除狀態時則具有〇 5 V至3 "的 臨界點。 例如’若利用將負電荷存人電荷儲存層内來寫人，，i "，則 首先會將當成第~電位的接地電位供應給第_線路叫至 1-N)、第三線路（3·Μ至3·义2)以及第四線路Μ至心m)。 在此階段中，第四電位（例如6V)會供應至第四線路㈣， 第八電位（m口當成第一電位的接地電位）會供應至非第四 線路㈣^第四線路（非4十第十二電位會供應給連接到 未和選取單元串聯配置的非選取單元之第三線路（非3+ι至 3于2)，第三電位（例如8 v)會供應給連接到和選取單元串 聯配置非選取單元之第三線路（3小2),第三電位（例如η ^ 會供應給連接到選取單元的第三線路（3·Η)。將此狀態維 持預定的時間就可寫入"卜就在此時，供應電位給個別電 極的時機可有其他順序或可同時供應。 此時第三線路（3 +丨）會變回接地電位、第三線路（3 + 2)會 又回接地畦位並且第四線路（‘丨）會變回接地電位。在此時 ，個別電極變回接地電位的時機可為其他順序或同時。只要 滿足在所要單元内寫入"1"的狀況，任何電位組合都適用。 在此’ 一開始最好將當成第一電位的相同電位供應給第 一線路（1·1至ι·Ν)、第三線路（3·Μ至弘N-2)以及第四線路 (4-1至4-M)，但也可供應不同的電位。 在上述範例中，已經就選取的單元是具有當成閘電極的 L - 97 - 本纸張尺度適财gj g家料(CNS) 44規格(2lQX297公货)

裝 il 轉 580758 A7

弟二線路（3·Η)之記憶體單元案例來說明寫人處理。不過 丄如果選取的單元是具有#成_極的㈣三線路（…）的 弟二線路I記憶體單元案例的話也可用來說明寫入處理。 相較於圖140，圖141顯示用於在選取單元為連接至第三 電極（3 -j _ 2)的記憶體單元之情況下寫人資料的時機圖。 圖141與圖14〇—樣，除了代替第十一電位的第七電位會 供應給連接到和選取單元串聯配置的非選取單元之第三線 路。在此同時，第七電位等於第十一電位。 一圖72為在選取單元是連接㈣三線路（3 + 2)的記憶體單 元案例中之等效電路圖。 此時圖142為一時機圖，顯示在第一線路與第四線路平 行配置的案例中用於寫入資料的時機圖。 在圖142内，將供應接地電位當成第一電位，當記憶體 單兀處於寫入狀態時其具有5 〇 乂至7·5 V的臨界點，而處 於抹除狀態時則具有〇·5从至3 〇 V的臨界點。圖142與圖14〇 一樣’除了代替第一線路（1-J·)的第一線路（Μ)連接到包含 選取單元的島形半導體層之末端以外。 相較於圖142，圖M3顯示用於在選取單元為連接至第三 電極（3 + 2)的記憶體單元之情況下寫入資料的時機圖。 圖143與圖M2—樣，除了代替第十一電位的第七電位會 供應給連接到和選取單元串聯配置的非選取單元之第三線 路。在此同時，第七電位等於第十一電位。 圖77為在選取單元是連接到第三線路（3士2)的記憶體單 元案例中之等效電路圖。 t Α4^(21〇Χ297^)

此時圖144為一時機圖，顯示 列的案例中用於窝入資料的時機円泉路連接到整個陣

勺八貝枓的時機圖。在圖M

接地電位當成第一電位，當吃情 内將供I 且有50 v认知 田1^己匕組早疋處於寫入狀態時其

…· ·界點，而處於抹除狀態時則且有〇5 V 至3·0 V的臨界點。 丁⑴，、兩ν 圖144與圖140 —樣，除了抑扶楚 "代替弟—線路（1_j)的第一線路 ()連接到包含選取單元的島形半導體層之末端以外。 相較於圖m，圖145顯·於在選取單元為連接至第三 電極（3-j-2)的記憶體單元之情 兀Ί h /兄下寫入資料的時機圖。 = 145與圖144—樣’除了代替第十—電位的第七電位會 供應給連接到和選取單元串聯配置的非選取單元之第三線 路。在此同時，第七電位等於第十一電位。 一圖814在選取單元是連接到第三線路（3+2)的記憶體單 元案例中之等效電路圖。 、此時將以根據本發明的半導體記憶體來說明抹除處理， 該記憶體具有島形半導體層之構造，肖島形半導體層連接 到提供電荷儲存層和當成閘電極的第三電極之記憶體單元 。該抹除處理運用F-N電流。 圖57顯示此記憶體單元結構的等效電路圖。 ”例如在由P-型半導體形成的島形半導體層之案例中，將 第一電位供應給連接到島形半導體層的第一電極、將第三 電位供應給連接到選取單元的第三電極以及將第四電位供 應給連接到包含選取單元的島形半導體層之第四電極，就 可抹除圖57内所示的選取單元。應用這些電位只會在選取 本紙張尺度通种@ g轉準(咖）就格(⑽χ 2^^

並改變電荷儲存 單元的隧道氧化物薄膜内產生F_N電流 層内電荷的狀態。 f從電荷儲存層内取出負電荷來抹除資料的案例中，例 ::第四電位大於第三電位，假設T代表負電荷還儲存在電 何儲存層内，而電荷儲存層内電荷的狀態會改變成"0”。在 此時，第三電位就是允許利用第三電位與第四電位間之差 異來改變成"G"的電位’也就是允許足夠的F_N電流當成改

變電荷狀態的工具之電位。F_N電流在記憶電晶體（具有各 成閘電極的第i電極）的隨道氧化物薄膜内力動至供應第: 電位之處。

當島形半導體層處於懸浮狀•態，在形成第一線路（^至 1-N)當成半導體基板内雜質擴散層以及選取的記憶體單元 的通道區域連接到半導體基板之案例中，供應給連接到島 形半導體層（包含選取單元）的第一電極之第四電位就是， 藉由應用第四電位，利用消耗朝向半導體基板延伸的消耗 層，島料導體層會從半導體基板變成處於懸浮狀態之電 位。因此，島形半導體層的電位會等於第四電位，並且足 夠大的F.N電流換在島开彡半導體層上選取單元的記憶電晶 體之隧道氧化物薄膜内流動，如此就可抹除資料。 也就是，第四電位與第三電位間之差異會變成允許充足 F-N屯流流入記憶電晶體的隧道氧化物薄膜之電位差異。 在記憶體單元的通道區域未連接到半導體基板之案例中， 起因於第四電位的消耗層就可延伸於任何方向内。 在开/成與半導體基板絕緣的第一電極案例中，例如當第 -100 -

五、發明説明（π ) 一電極是由SOI基板内雜質擴散層所形成並利用絕緣膜與 半導體基板絕緣，第一電位並不需要等同於第十電位。抹 除可定義成改變電荷儲存層内電荷的狀態並提昇選取記憶 電晶體的臨界點。在此情況下，第三電位大於第四電位， 並且第二電位就是允許利用第三電位與第四電位間之差異 充分改變電荷儲存層内電荷狀態的電位，例如允許產生足 夠F-N電流的電位。改變電荷儲存層内電荷的狀態並不限 定使用F-N電流。 此時將以選取單元為在島形半導體層（具有由p—型半導體 形成的記憶體單元）内具有當成閘電極的選取第三電極之記 憶體單元案例，來說明供應用於抹除資料的電位之時機圖 範例。

在圖146内，如圖57内所示的選取第三電極會經過負偏壓 ’並且當记憶體單元處於寫入狀態時記憶體單元具有i .〇 V 至3.5 V的臨界點，而處於抹除狀態時則具有_1〇 v或更低 的臨界點。 例如’若要從電荷儲存層内取出負電荷，則會將當成第 一電位的接地電位供應給第一、第三和第四電極。第四電 位（例如6 V)會供應給第一電極，並且第四電位（例如6 v)會 供應給第四電極。第三電位（例如42 V)會供應至第三電極 °藉由將此狀態維持預定的時間就可將選取的單元抹除為 "〇π。電位會以其他順序或同時供應給個別電極。 此時第三電極會變回接地電位（即是第一電位）、第一電 極會變回接地電位（即是第一電位）並且第四電極會變回接 -101 - 本紙張尺度如中國國家標準(CNS) Α4規格(21G X 297^17 580758 五 、發明説明（98 吧位gp是第一電位。個別電極會以其他順序或同時饼 回接地電⑮，即是第一電位。只要滿足抹除所要單元的： 況’任何電位組合都適用。 在此，一開始最好是以相同的電位當成供應給第—、第 三與第四電極的第一電位，但也可供應不同的電位。 因此就可抹除圖5 7内所示的選取單元。 圖147顯示一時機圖，該圖顯示在第一電極相較於圖146

處於斷路狀態的案例中用於供應抹除資料的每個 機範例。 T 、圖147的抹除處理與圖146的處理一樣，除了第一電择處 於斷路狀態，並且由第一電極與第四電極間之電位差異抹 除選取單元以外。$外在圖147内，將會抹除圖57内所示 的選取單元。 在圖148内，18V將當成第四電位供應給第一電極，當記 憶體單元處於寫人狀態時其具有LG Μ3·5 v的臨界:， 而處於抹除狀態時則具有-丨·〇 v或更低的臨界點。 例如，若要從電荷儲存層内取出負電荷，則會將當成第 二電位j接地電位供應給第一、第三和第四電極。在此階 焱中，第四電位（例如18 V)會供應給第一電極，並且第四 f位（例如18 V)會供應給第四電極。而第三電位（例如就是 當成第一電位的接地電位）則持續供應至第三電極。藉由將 此狀％維持預疋的時間就可將選取的單元抹除為”〇"。電位 會以其他順序或同時供應給個別電極。 第四電極會回到接地電位，即是第一電位，個別電極會 ___ - 102 · 本紙張尺度適财g g ^(⑽）A4_2iqx297@ A7

以其他順序或同時變回接地電位，即是第-電位。只要滿 足抹除所要單元的狀況’任何電位組合都適用。 卜 —在此，一開始最好是以相同的電位當成供應給第一、 三與第四電極的第—電位，但也可供應不同的電位。因此 就可抹除圖57内所示的選取單元。—一

在此將根據本發明的半導體記憶體來說明抹除過程，嗜 記憶體的構造具有當成選擇問電晶體的島形半導體層，： :包含提供當成閘電極的第二電極之電晶體、提供當成閘 電極的第五電極之電晶體、複數個（例如L(L是正整數））會 串聯在一起的記憶體單元，該記憶體單元在選擇閉電辱^ 《間具有電荷儲存層並提供有當成控制閘電極的第三電極 足圮憶體單元。該抹除處理運用F-N電流。 圖58顯示此記憶體單元結構的等效電路圖。

例如在島形半導體層由p_型半導體所形成的案例中，利 用，第一電位供應給連接到島形半導體層（包含選取單元） =第一電極10、將第二電位供應給和選取單元串聯配置的 第一電極20、將第三電位供應給連接該選取單元的第三電 極（3〇-h，其中h為正整數，、將第七電位供應給 和選取單元串聯配置的未選取單元之第三電極（3〇-1至3〇_ 、將第十一電位供應給和選取單元争聯配置的未選取 單元之第二電極（3〇-(h+ 1)至30-L)、將第四電位供應給連接 到島形半導體層（包含選取單元）的第四電極4〇以及將第五 電位供應給和選取單元串聯配置的第五電極5〇，如此就可 抹除圖58内所示的選取單元。應用這些電位只會在選取單 -103 - 本紙張尺度通用中國國家標準(CNS) A4規格(210X 297公釐) A7 B7 五、發明説明（100 ) 元的隧道氧化物薄膜内產生F-N電流，並改變電荷儲存層 内電荷的狀態。

在從電荷儲存層内取出負電荷來抹除資料的案例中，例 如第四電位大於第三電位，假設”丨”代表負電荷還儲存在電 荷儲存層内，而電荷儲存層内電荷的狀態會改變成"〇|•。在 此時’第二电位就是允許利用第三電位與第四電位間之差 異來改變成6¾電位，也就是允許足夠的F-N電流當成改 變電荷狀態的工具之電位。F-N電流在記憶電晶體（具有當 成閘電極的第三電極）的隧道氧化物薄膜内流動至供應第三 電位之處。該第一電極丨〇可為斷路狀態。 當第一電極的電位處於懸浮狀態，在形成第一電極丨〇當 成半導體基板内雜質擴散層以及選取的記憶體單元的通道 區域連接到半導體基板之案例中，供應給連接到島形半導 體層（包含選取單元）的第一電極1〇之第四電位就是，藉由 應用第四電位，利用消耗朝向半導體基板延伸的消耗層，

島形半導體層以及半導體基板會變成處於懸浮狀態之電位 。因此，島形半導體層的電位會等於第四電位，並且足夠 大的F-N電流換在島形半導體層上選取單元的記憶電晶體 之隧道氧化物薄膜内流動，如此就可抹除資料。 也就是，第四電位與第三電位間之差異會變成允許充足 F-N電流流入記憶電晶體的隧道氧化物薄膜之電位差異。 在記憶體單元的通道區域未連接到半導體基板之案例中 二起因於第四電位的消耗層就可延伸於任何方向内。第七 私位就疋可在為選取單元的冑荷儲存層内引起比選取單元 -104 -

580758 A7 __— B7 五、發明説明（101 ) " 〜 内還小的電荷狀態改變之電位，例如第七電位與第四電位 間之差異只能引起足夠小的F-N電流在記憶電晶體（具當 成閘電極的第三電極（30-1至30-〇^1)))的隧道氧化物薄膜; 流動至第七電位供應之處的電位。 第十一電位就疋可在為選取單元的電荷儲存層内引起比 選取單元内還小的電荷狀態改變之電位，例如第十一電位 與第四電位間之差異只能引起足夠小的F_N電流在記憶電 晶體（具有當成閘電極的第三電極（30·(Ιι+丨）至3〇乩)）的隧道《 氧化物薄膜内流動至第十一電位供應之處的電位。 斤第二電位為不允許F-N電流在電晶體（具有當成閘電極的 第一電極20)的閘氧化物薄膜内流動之電位。 ♦第五電位為不允許F-N電流在電晶體（具有當成閘電極的 第五電極50)的閘氧化物薄膜内流動之電位。 在形成與半導體基板絕緣的第一電極案例中，例如當第 一電極是由SOI基板内雜質擴散層所形成並利用絕緣膜與 半導體基板絕緣，第一電位並不需要等同於第十電位。 在選取的記憶體單元之通道區域連接到半導體基板的案 例中，例如在雜質擴散層並未代表來自基板並處於懸浮狀 態的島形半導體層之案例中，供應給半導體基板的第十電 位可同時抹除具有當成閘電極的第三電極並供應有第三電 位之所有兄憶體單元’瓖第十電位與第三電位間之差異引 起電荷儲存層内充分的電荷狀態改變。 在此可依序從連接到第三電極（3_L)的記憶體單元到連接 到第三電極（3-1)的記憶體單元抹除記憶體單元，或者以反 -105 - I紙張尺度適财S S家料(CNS) A4規格(21GX 297公爱了 A7

向順序抹除或隨機抹除。 今抹除可定義成改變電荷儲存層内電荷的狀態並提昇選 记憶電晶體的臨界點。在此情況下，第三電位大於第四電 位’並且第三電位就是允許利用第三電位與第四電位間： 差異充分改變電荷儲存層内電荷狀態的電位，例如允許產 生足夠F-N電流的電位。改變電荷儲存層内電荷的狀態並 不限定使用F-N電流。

、此時將以配置MxN(M與N為正整數）島形半導體層（具有 複數個（例如L，為正整數）仏料導體所形目成^串 聯配置的記憶體單元），以及選取單元為具有當成問電極的 選取第三電極之記憶體單元，來說明用於抹除資料的電位 之應用時機圖範例。在選取單元為在島形半導體層（具有由 P-型半導體形成的記憶體單元）内具有當成閘電極的選取第 三電極之記憶體單元案例中。

在圖149内.，如圖58内所示選取的第三電極經過負偏壓 ，而具有當成閘電極的第二與第五電極之電晶體的臨界點 為0.5 V ,並且當記憶體單元處於寫入狀態時具有v至 3·5 V的臨界點，而處於抹除狀態時則具有_ι·〇 乂或更低的 臨界點。 例如’若從電荷儲存層内取出負電荷，則會將當成第一 %位的接地電位供應給第一電極1 0、第二電極2 〇、第三電 極（30-1至30-L)、第四電極40以及第五電極50。在此階段中 ’第二電位（例如6 V)會供應給第二電極2〇、第五電位（例 如6 V)會供應給第五電極50、第四電位（例如6 V)會供應給 -106 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 580758

4極10、第四雪朽/々丨2 < 位―二上(!:6V)會供應給第四電極4〇 七電位(例如6物_第一二™弟四電極40'， (3〇--3〇.(,1)Kh,^r,：^

是第一電位。個別電極變回接地電位的時機可為其他順序 或同時。只要滿足抹除所要單元的狀況’任何電位組合都 適用。 6广會供應，給第三電極(3()_(h+ ”至3Q_L)(h為正整7 (:歹^ 及&三電位（例如]2 v)會供應給第三電極（3㈣）。 精=將此狀態維持敎的時間就可將選取的單元抹除為"〇 。电位會以其他順序或同時供應給個別電極。此時第三； 極（30-h)會變回接地電位（即是第—電位）、非第三電極（3〇 h)的第三電極（非30_h)會變回接地電位（即是第—電位）、第 四電極40會變回接地電位(即是第一電位）、第一電極1㈣ 變回接曰地,電位（即是第一電位）、帛二電極2〇會變回接地電 位（即是第一電位），並且第五電極5〇會變回接地電位，即

接地电位可當成第二電位來供應，並且接地電位也可當 成第五電位供應給第五電極5〇。 在此’ 一開始最好將當成第一電位的相同電位供應給第 一電極10、第二電極20、第三電極（3(M至30-L)、第四電極 40以及第五電極5〇，但也可供應不同的電位。 因此就可抹除圖58内所示的選取單元。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三電極（30-h)之記憶體單元案例來說明抹除處理。不過， 如果選取的單元是具有當成閘電極的非第三電極（30-h)的第 -107 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 580758 A7 B7 五、發明説明（104 ) 三電極之記憶體單元案例的話也可用來說明抹除處理。 圖150顯示一時機圖，該圖顯示在第一電極相較於圖149 處於斷路狀態的案例中用於供應抹除資料的每個電位之時 機範例。

圖150的抹除處理與圖149的處理一樣，除了第一電極處 於斷路狀態，並且接地電位當成第一電位供應給未選取電 極（非30-h，h為正整數，1 g L)以及第四電極4〇以外。 另外在圖150内，將會抹除圖58内所示的選取單元。 若將-12V當成第三電位供應給第三電極 以及第三電極（3(Kh-l)至30-L)，則會抹除圖59内所示辑數 個連接到第三電極（30—丨至3〇_L)的單元。 在圖151内，第四電位（例如丨8 v)會供應給第一電極，而 具有當成閘電極的第二與第五電極之電晶體的臨界點為0.5 V，並且當記憶體單元處於寫入狀態時具有1.0 V至3·5 V的 臨界點，而處於抹除狀態時則具有-1〇 ν或更低的臨界點。

例如，若從電荷儲存層内取出負電荷，則會將當成第一 電位的接地電位供應給第一電極1 〇、第二電極20、第三電 極（30-1至30-L)、第四電極4〇以及第五電極5〇。在此階段中 ，第二電位（例如18 V)會供應給第二電極20、第五電位（例 汝Μ V)會供應給第五電極50、第四電位（例如is V)會供鹿 給:四電極40、第四電位（例如18 V)會供應給第一電極1〇 二第七電位（例如V)會供應給第三電極（30-h)以外的第三 电極（30-1至3〇_(h-i))(h為正整數，igh$L)、第十一電位（ J汝1 〇 V)曰供應給第三電極（3〇-(h+ 1)至3〇_L)(h為正整數，

580758 A7

1 L)以及第三電位（例如10 v)會供應給第三電極⑼_h) 。精由將此狀態維持預定的時間就可將選取的單元抹除為 η〇π。電位會以其他順序或同時供應給個別電極。 此時非第三電極（30-h)的帛三電極（非30_h)會變回接地電 位（即是第一電位）、第四電極4〇會變回接地—電位（即是第一 電位）、第一電極10會變回接地電位（即是第一電位），並且 第二電極20和第五電極50會變回接地電位，即是第一電位 。個別電極變回接地電位的時機可為其他順序或同時。只 要滿足抹除所要單元的狀況，任何電位組合都適用。 在此，開始最好將當成第一電位的相同電位併應給第 一電極10、第二電極20、第三電極（⑽-丨至川乩）、第極 40以及第五電極50，但也可供應不同的電位。因此就可抹 除圖58内所示的選取單元。 ♦在上述範例中，已經就選取的單元是具有當成閘電極的 第三電極（30-h)之記憶體單元案例來說明抹除處理。不過 ，如果選取的單元是具有當成閘極的非第三電極的 第三電極之記憶體單元案例的話也可用來說明抹除處理。 如說明應用每個電極時機的圖1 5 2所示，若將1 § v當成第 三電位供應給第三電極㈠^丨至：^-化-丨））以及第三電極（3〇· (h-Ι)至30-L)，則會抹除圖59内所示複數個連接到第三電極 (30-1至30-L)的單元。 此時將以根據本發明的半導體記憶體來說明抹除處理， 該記憶體具有島形半導體層之構造，該島形半導體層具有 兩串聯的記憶體單元、提供有電荷儲存層的記憶體單元以

裝 訂 線 ___ - 109 - 本紙張尺度適用中國国豕標準(CNS) A4規格(210X297公爱) 580758 A7

及當成控制閘電極的第三電極。該抹除處理運用FA電流。 圖60顯示此記憶體單元結構的等效電路圖。 ϋ

例$在島形半導體層由Ρ-型半導體所形成的案例中，利 用j第一電位供應給連接到島形半導體層（包含選取單元) =第一電極10、將第二電位供應給和選取單元串聯配置的 第一電極20、將第三電位供應給連接該選取單元的第三電 極（30-1)、將第十一電位供應給和選取單元串聯配置的: 選取單元之第三電極（30-2)、將第四電位供應給連接到島 形半導體層（包含選取單元）的第四電極4〇以及將第五電位 供應給和選取單元串聯配置的第五電極5〇 ,如此秫可棒除 圖60内所示的選取單元。應用這些電位只會在選取單元的 隨逍氧化物薄膜内產生F-N電流，並改變電荷儲存層内電 荷的狀態。

在從電荷儲存層内取出負電荷來抹除資料的案例中，例 如第四電位大於第三電位，假設"丨"代表負電荷還儲存在電 荷儲存層内，而電荷儲存層内電荷的狀態會改變成”〇”。在 此時，第三電位就是允許利用第三電位與第四電位間之差 異來改變成，，0，|的電位，也就是允許足夠的F_N電流當成改 變電荷狀態的工具之電位。F-N電流在記憶電晶體（具有當 成閘電極的第三電極）的隧道氧化物薄膜内流動至供應第三 電位之處。該第一電極1 〇可為斷路狀態。 當第一電極10的電位處於懸浮狀態，在形成第一電極1 0 當成半導體基板内雜質擴散層以及選取的記憶體單元的通 道區域連接到半導體基板之案例中，供應給連接到島形半 ____ - 110 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 580758

導體層（包含選取單it)的第—電極1G之第四電位就是，藉 由應用第四電位，利用消耗朝向半導體基板延 ，島形半導體層以及半導髀其刼合作士、南、λ 、 千净基板會邊成處於懸浮狀態之電 位。因此，島形半導體層的電位會等於第四電位，並且足 夠大的F-N電流換在島形半導體層上選取單元的記憶電晶 體之隨道氧化物_内流動，如此就可抹除資料。

也就是，第四電位也乂上¥田A 、、、不 /、罘一电位間之差異會變成允許充足 F-N電流流入記憶電晶體的隧道氧化物薄膜之電位差異。 在1己憶體單元的通道區域未連接到半導體基板之案例中 ，，因於第四電位㈣耗層就可延伸於任何方向内。 第十-電位就是可在為選取單元的電荷儲存層内引起比 選：單元内還小的電荷狀態改變之電纟，例如第十一電位 入第四畦位間之差異只能引起足夠小的ρ·Ν電流在記憶電 晶體（具有當成閘電極的第三電極（心）的隨道氧化物薄膜 内流動至第十一電位供應之處的電位。 在形成與半導體基板絕緣的S —電極案例中，例如當第 :電極是由SOI基板内雜質擴散層所形成並利用絕緣膜與 半導體基板絕緣，第一電位並不需要等同於第十電位。 在選取的記憶體單元之通道區域連接到半導體基板的案 例中，例如在雜質擴散層並未代表來自基板並處於懸浮狀 態的島形半導體層之案例中，供應給半導體基板的第十電 位可同時抹除具有當成閘電極的第三電極並供應有第三電 位之所有记憶體單元，讓第十電位與第三電位間之差異引 起電卸儲存層内充分的電荷狀態改變。 •111 本紙張国国家標準(CNS) A4規格(⑽X 297公发） 580758

^ I〜可依序從連接到第三電極（3(Κ2)的記憶體單元到連 要到吊三電極（3G.1)的記憶體單㈣除記憶體單元，或者 以反向順序抹除或隨機抹除。 ^抹除可定義成改變電荷儲存層内電荷的狀態並提昇選取 记隐电昍體的臨界點。在此情況下，第三電位大於第四電 位，並且第三電位就是允許利用第三電位與第四電位間之 差異充分改變電荷儲存層内電荷狀態的電位，例如允許產 生足夠F-N電流的電位。改變電荷儲存層内電荷的狀態並 不限定使用F-N電流。 此時將以島形半導體層具有由ρ·型半導體形成並串聯配 置的兩屺憶體單元以及選取單元為具有當成閘電極的選取 第二電極之記憶體單元案例，來說明供應用於抹除資料的 電位之時機圖範例。 在圖153内，如圖60内所示的選取第三電極會經過負偏壓

並且^ $己憶體單元處於窝入狀態時記憶體單元具有1 . 〇 V 至3.5 V的臨界點，而處於抹除狀態時則具有-1〇 V或更低 的臨界點。 例如，若從電荷儲存層内取出負電荷，則會將當成第一 電位的接地電位供應給第一電極10、第三電極（3〇_1至3〇-2) 以及第四電極40。在此階段中，第四電位（例如6 V)會供應 給第一電極10、第四電位（例如6 V)會供應給第四電極40、 第十一電位（例如6 V)則供應給第三電極（30-2)並且第三電 位（例如-12 V)會供應給第三電極（30-1)。藉由將此狀態維 持預定的時間就可將選取的單元抹除為”〇”。電位會以其他 ____________-112- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

訂

線 580758

順序或同時供應給個別電極。 此時第三電極(3(M)會變回接地電位(即是第一電位）、第 三電極(30-2)會變回接地電位(即是第一電位）、第四電極4〇 會變回接地電位（即是第一電位）並且第一電極财變回接 也运位即疋第一電位。個別電極變回接地電位的時機可 為其他順序或同時。只要滿足抹除所要單元的狀況，任何 電位組合都適用。 第十一電位就是可在為選取單元的電荷儲存層内引起比 選取單元内還小的電荷狀態改變之電位，例如第十一電位 與第四龟位間之差異只能引起足夠小的F-N電流在記憶:電 晶體（具有當成閘電極的第三電極（3〇_2)的隧道氧化物薄膜 内流動至第十一電位供應之處的電位。 在此，一開始最好將當成第一電位的相同電位供應給第 一電極10、第三電極（30-1至30·2)以及第四電極40 ,但也可 供應不同的電位。 因此就可抹除圖60内所示的選取單元。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三電極（30-1)之記憶體單元案例來說明抹除處理。不過 ，如果選取的單元是具有當成閘電極的第三線路（30_2)之 記憶體單元案例的話也可用來說明抹除處理。 圖154顯示一時機圖，該圖顯示在第一電極相較於圖153 處於斷路狀態的案例中用於供應抹除資料的每個電位之時 機範例。 圖1 54的抹除處理與圖153的處理一樣，除了第一電極10 113 - 本纸張尺度適用中國囡家標準(CNS) Α4規格(210 X 297公釐）

裝

、發明説明（110 處於斷路狀態，並且接地電位當成第1位供應給未選取 的電極（30.2)以及第四電極4G以m卜在圖153内，將會 抹除圖60内所示的選取單元。 若將-12 V當成第三電位供應給第三電極（3〇1至3〇_2)， 則會抹除圖6 i内戶斤示複數個連接到第三電極（3〇· i至3〇_2)的 早^在圖155内，第四電位(例如18 v)會供應給第一電極 ’當記憶體單S處於寫人狀態時其具有1() v^5 v的臨 界點，而處於抹除狀態時則具有q.OV或更低的臨界點。 例如’若從電荷儲存層内取出負電荷，則會將當成第一 電位的接地電位供應給第一電極1〇、第三電極（別-丨至儿^) 以及第四電極40。在此階段中，第四電位（例如i8v)會供 應給第四電極40、第四電位(例如18 v)會供應給第一電極 1〇、第十一電位（例如10 v)則供應給第三電極（3〇 2)並且第 =電位（例如當成卜電位的接地電位）會持續供應給第三 电極（30·1)。藉由將此狀態維持預定的時間就可將選取的單 元抹除為"0"。電位會以其他順序或同時供應給個別電極。 此時第三電極（30-2)會變回接地電位（即是第一電位）、第 四電極40會變回接地電位（即是第一電位）並且第一電極ι〇 會變回接地電卩，即是第一電位。個別電極變回接地電位 的時機可為其他順序或同時。只要滿足抹除所要單元的狀 況’任何電位組合都適用。 =此，一開始最好將當成第一電位的相同電位.供應給第 电极10、第二電極（3〇-1至3 〇·2)以及第四電極4〇,但也可 供應不同的電位。因此就可抹除圖6〇内所示的選取單元。 580758

μ在j述範例中，已經就選取的單元是具有當成閘電極的 第二電極（3CM)之記憶體單元案例來說明抹除處理。不過 如果選取的單元是具有當成閘電極的第三線路之 記憶體單7C案例的話也可用來說明抹除處理。 如說明應用每個電極時機的圖156所示，—若將i8 v當成第 三電位供應給第三電極（他山…2)，則會抹除圖61内所示 複數個連接到第三電極（304至3〇-2)的單元。 ，在此將根據本發明的半導體記憶體來說明抹除過程，該 記憶體的構造具有當成選擇閘電晶體的複數個（例如ΜχΝ ，其中Μ與Ν為正整數）島形半導體層，該層包含提供當成 閘電極的第二電極之電晶體、提供當成間電極的第五$極 <電晶體、複數個（例如L(其中[是正整數））會串聯在一起 的記憶體單元，該記憶體單元在選擇閘電晶體之間具有電 荷儲存層並提供有當成控制閘電極的第三電極之記憶體單 疋。在此記憶體單元陣列中，複數個（例如“個）與半導體 基板平行配置的第四線路會連接到島形半導體層的末端^ 份，而第-線路則連接到島形半導體層反面的末端部份。 而複數個（例如Nx L個）第三線路則配置在橫越第四線路的 方向内，並連接到記憶體單元的第三電極。該抹除處理運 用F-N電流。 圖62顯示上述記憶體單元陣列（其中第一線路配置成與第 二線路平行）的等效電路圖。 例如，在島形半導體層由Ρ-型半導體所形成的案例中， 藉由將第一電位供應給連接到包含選取單元的島形半導體

裝 訂 综 580758 A7 B7 五、發明説明（112 ) 層第一電極之第一線路（1 -j，其中j為正整數，1 $ j $ N)、 將第九電位供應給非上述第一線路（1-j)的第一線路（非丨小 、將第二電位供應給連接到和選取單元_聯配置的第二電 極之第二線路（2-j)、將第三電位供應給連接到選取單元的 第三線路（3-j-h，其中h為正整數，1 ^ h $ N)、將第七電位 供應給連接到和選取單元串聯配置的非選取單元之第三線 路（3-j-l至3-j-(h-l))、將第十一電位供應給連接到和選取單 元串聯配置的非選取單元之第三線路（3 + (h+ 1)至3-j-L)、 將第十二電位供應給連接到未和選取單元串聯配置的第三 線路（非3·」·-1至3-j-L)、將第四電位供應給連接到包含瑪取 單元的島形半導體層第四線路之第四線路（4-i，其中丨為正 整數，1 S i S M)、將第五電位供應給和選取單元串聯配置 的第五電極之第五線路，以及將第六電位供應給至少 第二線路（2」·）以外的第二線路（非2-j)或第五線路（5-j)以外 的第五線路（非5-j)，來抹除圖62内所示的選取單元。應用 這些電位只會在選取單元的隧道氧化物薄膜内產生F-N電 流’並改變電荷儲存層内電荷的狀態。 在從電荷儲存層内取出負電荷來抹除資料的案例中，例 如第四電位大於第三電位，假設"丨"代表負電荷還儲存在電 荷儲存層内’而電荷儲存層内電荷的狀態會改變成” 〇"。在 此時’第三電位就是允許利用第三電位與第四電位間之差 異來改變成”0”的電位，也就是允許足夠的電流當成改 受電荷狀態的工具之電位。F-N電流在記憶電晶體（具有當 成問電極的第三電極）的隧道氧化物薄膜内流動至供應第三

X 297公釐） 580758 A7 B7

電位之處。 第七電位就是可在為選取單元的電荷儲存層内引起比選 取單元内還小的電荷狀態改變之電位，例如第七電位盘第 四電位間之差異只能引起足夠小的ρ·Ν電流在記憶電晶體 (具有g成閘電極的第二電極（30-j-i至3〇小(^1)))的隨道氧 化物薄膜内流動至第七電位供應之處的電位。 第十一電位就是可在為選取單元的電荷儲存層内引起比 選取單元内還小的電荷狀態改變之電位，例如第十一電位 與第四電位間之差異只能引起足夠小的F_N電流在記憶電 叩骨豆（具有當成閘電極的第三電極（3〇 + (h+丨）至3〇」_L))的隧 道氧化物薄膜内流動至第十一電位供應之處的電位。… 第一電位為不允許F-N電流在電晶體（具有當成閘電極並 連接到第二線路的第二電極）的閘氧化物薄膜内流動之電 位。 第五電位為不允許F_N電流在電晶體（具有當成閘電極並 連接到第五線路的第五電極）的閘氧化物薄膜内流動之電 位0

裝

•I 第/、电位（當成第二電位以及第五電位）為不允許ρ·Ν電流 在電晶體（具有當成閘電極的第二或第五電極）的閘氧化物 薄膜内流動之電位。 第八電位最好是等於供應給透過島形半導體層連接的端 子之第四或第九電位。 第十二電位就是可在為選取單元的電荷儲存層内引起比 選取單元内還小的電荷狀態改變之電位，例如第十二電位

% -117 ·

580758 A7 B7 五、發明説明（114 ) 與第四電位間之差異只能引起足夠小的F_N電流在記憶電 晶體（具有當成閘電極並連接到第三線路（非至3〇小L) 的第三電極）的隧道氧化物薄膜内流動至第十二電位供應之 處的電位。

該第一線路（1-1至1-M)可為斷路狀態並且第九電位可為 斷路狀態。當第一線路（1-1至1-N)的電位處於懸浮狀態， 在形成第一線路（1-1至1-N)當成半導體基板内雜質擴散層 以及選取的記憶體單元的通道區域連接到半導體基板之案 例中，供應給連接到島形半導體層（包含選取單元）的第一 線路（Ι-j)之第四電位就是，藉由應用第四電位，利用消:耗 朝向半導體基板延伸的消耗層，島形半導體層以及半導體 基板會處於懸浮狀態之電位。因此，島形半導體層的電位 會等於第四電位，並且足夠大的F_N電流換在島形半導體 層上選取單元的記憶電晶體之隧道氧化物薄膜内流動，如 此就可抹除資料。

也就是，第四電位與第三電位間之差異會變成允許充足 F-N電流流入記憶電晶體的隧道氧化物薄膜之電位差異。 在έ己憶體單元的通道區域未連接到半導體基板之案例中， 起因於第四電位的消耗層就可延伸於任何方向内。 在第一線路（1_1至1-Ν)與半導體基板絕緣的案例中，例 如當第一線路（1·1至1-Ν)是由s〇I基板内雜質擴散層所形成 並利用絕緣膜與半導體基板絕緣，第一電位並不需要等同 於第十電位。 在選取的記憶體單元之通道區域連接到半導體基板的案 118 · A7 B7

580758 例中，例如在雜質擴散層並未代表來自基板並處於懸浮狀 態的島形半導體層之案例中，供應給半導體基板的第十電 位可同時抹，除具有當成閘電極的第三電極並供應有第三^ 位之所有記憶體單元，讓第十電位與第三電位間之差異引 起電荷儲存層内充分的電荷狀態改變。 在此可依序從連接到第三線路（3+L)的記憶體單元到連 接到第二電極（3-j-1)的記憶體單元抹除記憶體單元，或者 以反向順序抹除或隨機抹除。進一步，連接到第三電極（3_ j-h)的部份或全部記憶體單元可同時抹除，連接到第三電 極（3-j-l至3-j-L)的部份或全部記憶體單元可同時抹除，以 及連接到第三電極的部份或全部記憶體單元 可同時抹除。另外，可同時抹除逐步選取（即是第三線路 (3-(j-8)-h)、（3-j-h)、（3-(j+8)-h)、（3-(j+i6)-h)、）並連接 到第三線路的部份或全部記憶體單元。 進一步，可同時抹除連接到第四線路（4-i)的一個島形半 導體層之部份或全部記憶體單元，或同時抹除連接到第四 ^路（4-i)的部份或全部島形半導體層之部份或全部記憶體 單元。或者可同時抹除連接到複數個第四線路每一個的一 個島形半導體層之一個、部份或全部記憶體單元，或同時 抹除連接到複數個第四線路每一個的部份或全部島形半導 體層之部份或全部記憶體單元。 0可用已知間隔同時抹除連接到第三線路（3小h)的記憶體 單元，例如每八條第四線路（就是一條第四線路（‘（卜16))、 一條第四線路（4·(卜8))、一條第四線路（4-i)、一條第四線路 _ - 119 - 本紙張尺度相巾咖家標準(CNS) A4規格(2iGχ297公楚) 580758 A7 B7 五、發明説明（116 )

(4-(1+8))、一條第四線路（4 + +^))、…）。利用將第一電位 供應給所有第四線路、將第四電位供應給第一線路（1-j)以 及將第八電位供應給第一線路（非丨·〗）、交換第二與第五線 路的電位並且將第三電位供應給第三線路（3 + h)，此時就 可同時抹除具有當成閘電極並連接到第三線路（3 + h)的第 二電極·之所有記憶體單元《在此時，第四電位可選擇性供 應至第四線路。進一步，藉由將第四電位供應給複數個第 一線路以及將第三電位供應給連接到記憶體單元（包含在具 有連接到該複數個第一線路的第一電極之島形半導體層内） 的第二電極之第三線路，如此可同時抹除具有當成閘電極 並將第二線路連接到第三電位供應處的第三電極·之所有記 憶體單元。上述抹除處理可以組合在一起。 抹除可定義成改變電荷儲存層内電荷的狀態並提昇選取 記憶電晶體的臨界點。在此情況下，第三電位大於第四電 位，並且第三電位就是允許利用第三電位與第四電位間之 差異充分改變電荷儲存層内電荷狀態的電位，例如允許產

生足夠F-N電流的電位。改變電荷儲存層内電荷的狀態並 不限定使用F-N電流。 圖63顯示記憶體單元陣列（其中第一線路配置成與第三線 路平行）的等效m在島形半導體上由第一線路（1士以 及第四線路（4-狀義的所有記憶體單元都可選取並抹除。 圖63的也位應用與圖62内相同，除了第三電位供應給第三 線路（3 + 1至3小L)以外。 圖64顯示記憶體單元陣列(其中第一線路配置成與第三線 • 120 - 10X297 公釐） 本纸張尺度適用中國國家標準(CNS) A4規格(2 580758

AT B7 五、發明説明（117 ) ---- 路平行）的等效電路圖。 在島形半導體上連接至第-線路(H)的所有記憶體單元 都可選取並抹除。圖64的電位應用與圖62内相同，除了第 ^電位供應給第三線路（3^至H_L)以及第四線位供應給 第四線路（4-1至4-M)以外。 圖65顯示記憶體單元陣列（其中第一線路配置成與第三線 路平行）的等效電路圖。在島形半導體上連接至第一線路 (1-1至1-N)的所有記憶體單元都可選取並抹除。圖65的電 _ 位應用與圖62内相同，除了第四電位供應給第一線路（M 至1-N)、第三電位供應給第三線路㈠+丨至弘沁“以及第四 電位供應給第四線路（‘丨至‘％)以外。 圖67顯示記憶體單元陣列（其中第一線路配置成與第四線 路平行）的等效電路圖。圖133的電位應用與圖62内相同， 除了第四電位供應給第一線路（1屮並且第九電位供應給第 '^線路（非1 - i)以外。 圖68顯示記憶體單元陣列（其中第一線路配置成與第四線 路平行）的等效電路圖。在島形半導體上由第一線路（1…以 及第四線路（4-i)定義的所有記憶體單元都可選取並抹除。 圖68的電位應用與圖62内相同，除了第三電位供應給第三 線路（3-j-l至3-N-L)以外。 圖69顯π記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖。圖69的電位應用與圖62内相同，除了第 四電位供應給第一線路（1 -i)以外。 圖70顯不記憶體單元陣列（其中複數個第一線路連接在一 _____- 121 - 本纸張尺度適财家辟(CNS) A4規格(彻><297公货)_ 580758 A7 B7 五、發明説明（118 ) 起）的等效電路圖。在島形半導體上連接至第一線路（丨_丨）的 所有記憶體單元都可選取並抹除。圖7〇的電位應用與圖62 内相同，除了第四電位供應給第一線路（丨-丨）、第三電位供 應給第三線路（3-j-l至3-(j+ l)-L)以及第四電位供應給第四 線路（4-1至4-M)以外。

圖7 1顯π記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖。連接到第三線路（3 + h)w全部記憶體單 兀都可選取並抹除。圖7 1的電位應用與圖62内相同，除了 第四電位供應給第一線路（M)、第三電位供應給第三線路 (3-j-h)以及第四電位供應給第四線路（4q至‘μ)以外。 此時將以配置MxN (M與N為正整數）島形半導體層（具有 複數個（例如L，其中L為正整數）由卜型半導體所形成並串 聯配置的記憶體單元），所形成的選擇電晶體會夾置記憶體 單7G、第一線路以及第三線路會平行配置以及選取單元為 具有當成閘電極的選取第三電極之記憶體單元，來說明用 於抹除資料的電位之應用時機圖範例。

在圖157内，如圖66内所示選取的第三電極經過負偏壓 而具有連接至第一與第五電極的閘電極之電晶體的臨界 點為0·5 V,並且當記憶體單元處於寫入狀態時具有丨〇 v 至3·5 V的臨界點，而處於抹除狀態時則具有·ι 〇 v或更低 的臨界點。 - 例如，若從電荷儲存層内取出負電荷，則會將當成第一 電位的接地電位供應給第一線路（1“至ΝΝ)、第二線路 至2-N)、第三線路（3-M至3机）、第四線路⑹至4-M)以 _ _ - 122 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公楚了 580758 A7 B7 五、發明説明（119 )

及第五線路（5-1至5-N)。在此階段中，等於第四電位的第 八電位（例如6 V)會供應給非第一線路（丨小的第一線路（非^ j)、等於第四電位的第八電位（例如6 V)會供應給非第四線 路（4-i)的第四線路（非4-i)、第四電位（例如6 V)會供應給第 一線路（Ι-j)、第四電位（例如6 V)會供應給第四線路（4-i)、 第七電位（例如6 V)會供應給非第三線路（3 +h)的第三線路 (3-j-l至3-j-(h-l))(h為正整數，i^hSL)、第十一電位（例如 6 V)會供應給第三線路（3-j-(h+1)至3_j-L)(h為正整數，1 g h S L)、第十二電位（例如6 V)會供應給非上述的第三線路（非 3-j-l至3-j-L)以及第三電位（例如·12 v)會供應給第三緣路 (3-j-h)。藉由將此狀態維持預定的時間就可將選取的單元 抹除為"0"。電位會以其他順序或同時供應給個別線路。

第三線路（3-j-h)會回到接地電位（即是第一電位）、非第三 線路（3-j-h)的第三線路（非3 + h)會回到接地電位（即是第一 電位）、第四線路（4-1至4-M)會回到接地電位（即是第一電位） 以及第一線路（1-1至1-N)會回到接地電位，即是第一電位 。個別電極變回接地電位的時機可為其他順序或同時。只 要滿足抹除所要單元的狀況，任何電位組合都適用。 在此，一開始最好將當成第一電位的相同電位供應給第 一線路（1-1至NN)、第二線路（2-1至2·Ν)、第三線路（3ιι 至3-N-L)、第四線路（4-1至4-Μ)以及第五線路（5_丨至5 ν), 但也可供應不同的電位。 因此，將會抹除圖66内所示的複數個連接至選取第三線 路之單元。 —/ -123 -

五、發明説明（12〇 ) 在上述範例中，已經就選取的單元是具有當成閘電極的 第三線路（3-j-h)之記憶體單元案例來說明抹除處理。不過 ’如果選取的單元是具有當成閘電極的非第三線路（3+h)w 第二線路之記憶體單元案例的話也可用來說明抹除處理。 圖158顯示一時機圖，該圖顯示在第一線路相較於圖157 處於斷路狀態的案例中用於供應抹除資料的每個電位之時 機範例。 圖158的抹除處理與圖157的處理一樣，除了第一電極1〇 處於斷路狀態，並且接地電位當成第一電位供應給未選取 的電極（非3-i-h)(h為正整數，l^hSL)以及第四電極（非4屮 以外。另外在圖158内，將會抹除圖62内所示的選取單元。 若將6 V當成第八電位供應給第四電極（非4_〇,則會抹除 圖66内所示複數個連接到選取第三線路的單元。 若將6 V當成第八電位供應給第四電極（非4_丨）並且將·ι2 v 當成第二電位供應給第三線路（3_丨_1至3-i_(h_l))以及第三線 路（3M-(h+l)至3-i-L)，則會抹除圖64内所示複數個連接到 第一線路（l-j)的單元。 若將6 V當成第四電位供應給所有第四電極（41至轉），〇 並且將-12 V當成第三電位供應給所有第三電極（3丨丨至3_ N-L)，則會抹除圖65内所示的所有單元。 在圖159内’ 會將18 V當成第四電位以及第九電位供 應給第一線路，例如具有連接到第二線路與第五線路的閘 電極之電晶體臨界點為0.5 V，並且當記憶體單元處於寫入 狀態時具有L0V至3.5 V的臨界點，而處於抹除狀態時則 -124 - 本纸張尺度適用中國國家標準(CNS) A4規格(21^< 297/¾ ----- - 580758 A7 B7 121 五、發明説明（ 具有·1·0 V或更低的臨界點。

例如，若從電荷儲存層内取出負電荷，則會將當成第一 電位的接地電位供應給第一線路（Μ至i_N)、第二線路（H 至2-N)、第三線路（3·〗」至3-N_L)、第四線路（41至4·%)以 及第五線路（5-丨至5-N)。在此階段中，第六電位（例如18 v) 會供應給第二線路（非2-j)以及第五線路（非5·】）、第二電位（例 如18 V)會供應給第二線路（2_j)、第五電位（例如18)會供應 給第五線路（5-j)、等於第四電位的第八電位（例如18 v)會 供應給非第一線路（Ι-j)的第一線路（非丨屮、等於第四電位 的第八電位（例如18 V)會供應給非第四線路（4七的第四線 路（非心i)、第四電位（例如18 v)會供應給第一線路（i_j广第 四電位（例如18 V)會供應給第四線路（4•丨）、第七電位（例如 10 V)會供應給非第三線路（3 + h)的第三線路（3 + 1至3 j_(h· l))(h為正整數，1 $ h S L)、第十一電位（例如1〇 v)會供應 給第三線路（3-j-(h+l)至3 + L)(h為正整數，^hSL)、第 十二電位（例如1〇 V)會供應給非上述的第三線路（非至

3-j-L)以及第三電位（例如當成第一電位的接地電位）會供應 給弟三線路（3+h)。藉由將此狀態維持預定的時間就可將 選取的單元抹除為"0"。電位會以其他順序或同時供麻仏個 別線路。 > ^ w 非第一，.’泉路（3-j-h)的第二線路（非3 + h)會回到接地電位（即 是第一電位）、第四線路（‘丨至仁％)會回到接地電位（即是第 一電位）、第一線路（1-1至1-N)會回到接地電位（即是第—電 位）以及第五線路（5-1至5-N)會回到接地電位，即是第_ = -125 - 五、發明説明（122 ) 位。個別電極變回接地電位的時機可為其他順序或同時。 只要滿足抹除所要單元的狀況，任何電位組合都適用。 在此，一開始取好將當成第一電位的相同電位供應給第 一線路（1 -1至1-N)、第二線路（2-1至2-N)、第三線路（3 -1 -1 至3-N-L)、第四線路（4-1至4-M)以及第五線路（^丨至^…， 但也可供應不同的電位。 因此，將會抹除圖66内所示的複數個連接至選取第三線 路之單元。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三線路（3-j-h)之記憶體單元案例來說明抹除處理。不過 ，如果選取的單元是具有當成閘電極的非第三線路（3 + h)& 第三電極之記憶體單元案例的話也可用來說明抹除處理。 若將接地電位當成第三電位供應給第三線路（3“·1至 (h-Ι))以及第二線路（3小(h-Ι)至3-i-L)，則會抹除圖64内所 示複數個連接到第一線路（1 -j)的單元。若將接地電位當成 第二電位供應給所有第三線路（3-1-1至3-N-L)，當如圖160 内顯示的時機供應電位時，則會抹除圖65内的所有單元。 圖16 1至圖164顯示在第一線路與第四線路平行配置的案 例中用於抹除資料的時機圖範例。 圖161至圖164分別與圖157至圖160—樣，除了代替第一 線路（Nj)的第一線路（Ι-i)連接到包含選取單元的島形半導 體層之末端以外。在此時，如圖！ 6丨至圖i 64内所示，接地 電位會當成第一電位供應給第五線路（非5-j)、第四線路（非 4-i)、第三線路（非^-丨至^·]^、第二線路（非2_j)以及第— __ _ - 126 -

本紙張尺度相巾@ @家料(CNS) A4規格(21GX297公发) A7

(非卜1)。右將接地電位當成第三電位供應給第三線路 (3于1至3于L)，當如圖164内顯示的時機供應電位時，則合 抹除圖64内所示連接到第_線路（w)的單元。 曰 如圖1.65内所示，例如若18 v當成第五電位供應給第五線 路(非5 j) 18 V g成第二電位供應給第二線路(非2_j)以及 18 V當成第四電位供應給第四線路（非心丨）與第一線路（非^ 0 ’則會抹除圖65内所示的所有單元。

圖166至圖169顯示纟第一，泉路共同連接到整個陣列的案 例中用於抹除資料的時機圖範例。 圖166至圖169分別與圖U7至圖16〇一樣，除了代替箄— 線路（l-j)的第一線路（M)連接到包含選取單元的島形半導 ，層之末端以外。若將接地電位當成第三電位供應給所有 第一凃路（3-1-1至3-N-L),當如圖169内顯示的時機供應電 位時，則會抹除圖65内的所有單元。 “

此時將以根據本發明的半導體記憶體來說明抹除處理， 該記憶體具有包含複數個（例如Μχ N，其中“與N為正整數） 島形半導體層之構造，該島形半導體層具有像是兩串聯的 記憶體單元，該記憶體單元具有電荷儲存層以及當成控制 閘電極的第三電極。在此記憶體單元陣列中，複數個（例如 Μ個）與半導體基板平行配置的第四線路會連接到島形半導 體層的末端部份，而第一線路則連接到島形半導體層反面 的末端部份。而複數個（例如Νχ L個）第三線路則配置在椅 越第四線路的方向内，並連接到記憶體單元的第三電极。 該抹除處理運用F-N電流。 -127 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 580758 A7 _____B7 五、f月説明（124 ) " 圖72顯示上述έ己憶體單元陣列（其中第一線路配置成與第 三線路平行）的等效電路圖。 ' 例如，在島形半導體層由Ρ-型半導體所形成的案例中， 藉由將第一電位供應給連接到包含選取單元的島形半導體 層第一電極之第一線路（Ι-j ,其中j為正整數，、 將第九電位供應給非上述第一線路的第一線路（非丨士 、將第十一電位供應給連接到和選取單元串聯配置的非選 取單元之第三線路（3+2)、將第十二電位供應給連接到非 上述的非選取單元之第三線路（非3-j-i至3-j-2)、將第四電 位供應給連接到包含選取單元的島形半導體層第四電择之 第四線路（4-i ’其中i為正整數，以及將第八電位 供應給第四線路（4·ί)以外的第四線路（非4·〇，來抹除圖72 内所示的選取單元。應用這些電位只會在選取單元的隨道 氧化物薄膜内產生F-N電流，並改變電荷儲存層内電荷的 狀態。 在從電荷儲存層内取出負電荷來抹除資料的案例中，例 如第四電位大於第三電位，假設”1”代表負電荷還儲存在電 荷儲存層内，而電荷儲存層内電荷的狀態會改變成"〇"。在 此時’第二電位就是允許利用第三電位與第四電位間之差 異來改變成η0η的電位，也就是允許足夠的F-N電流當成改 變電荷狀態的工具之電位。F-N電流在記憶電晶體（具有當 成閘電極的第三電極）的隧道氧化物薄膜内流動至供應第三 電位之處。 第八電位最好是等於供應給透過島形半導體層連接的端 -128 - 本纸張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 子之第四或第九電位。 第十二電位就是可在為選取單元的電荷儲存層内引起比 選取單元内還小的電荷狀態改變之電位，例如第十二電位 與第四電位間之差異只能引起足夠小的F-N電流在：憶電 晶體（具有當成閘電極並連接到第三線路（非、^丨至弘^”的 第三電極）的隧道氧化物薄膜内流動至第十二電位供應之處 的電位。 該第一線路（1-1至1-N)可為斷路狀態並且第九電位可為 斷路狀態。 當第一線路（1 -1至1-N)的電位處於懸浮狀態，在形成第 一線路（1-1至1·Ν)當成半導體基板内雜質擴散層以及選取 的記憶體單元的通道區域連接到半導體基板之案例中，供 應給連接到島形半導體層（包含選取單元）的第一線路（I」·) 之第四電位就是，藉由應用第四電位，利用消耗朝向半導 體基板延伸的消耗層，島形半導體層以及半導體基板會處 於懸浮狀態之電位。因此，島形半導體層的電位會等於第 四電位，並且足夠大的F_N電流換在島形半導體層上選取 單元的記憶電晶體之隧道氧化物薄膜内流動，如此就可抹 除資料。 ’ 也就是，第四電位與第三電位間之差異會變成允許充足 F-N電流流入記憶電晶體的隧道氧化物薄膜之電位差異。 在記憶體單元的通道區域未連接到半導體基板之案例中 ’起因於第四電位的消耗層就可延伸於任何方向内。 在第一線路（M至1-N)與半導體基板絕緣的案例中，例 • 129 - 580758 A7

如當第一線路（1-1至l-Ν)是由S0I基板内雜質擴散層所形成 並利用絕緣膜與半導體基板絕緣，第一電位並不需要等同 於第十電位。 在選取的記憶體單元之通道區域連接到半導體基板的案 例中，例如在雜質擴散層並未代表來自基板並處於懸浮$ 怨的島形半導體層之案例中，供應給半導體基板的第十電 位可同時抹除具有當成閘電極的第三電極並供應有第三電 位之所有記憶體單元’讓第十電位與第三電位間之差異引 起電荷儲存層内充分的電荷狀態改變。 絮

在此可依序從連接到第三線路（3+2)的記憶體單元到連 接到第三電極（3 + 1)的記憶體單元抹除記憶體單元，或者 以反向順序抹除或隨機抹除。進一步，連接到第三電極（3· j-Ι)的部份或全部記憶體單元可同時抹除，連接到第三電 極（3->1至3-j-2)的部份或全部記憶體單元可同時抹除，以 及連接到第三電極（3-Μ至3-N-2)的部份或全部記憶體單元 可同時抹除。另外，可同時抹除逐步選取（即是第三線路 (3-(j-8)-h)、（3-j-h)、（3-(j+8)-h)、（3-(j+16)-h)、"·)(1ι=1 或 2)並連接到第三線路的部份或全部記憶體單元。 進一步，可同時抹除連接到第四線路（4-i)的一個島形半 導體層之部份或全部記憶體單元，或同時抹除連接到第四 線路（4-i)的部份或全部島形半導體層之部份或全部記憶體 單元。或者可同時抹除連接到複數個第四線路每一個的一 個島形半導體層之一個、部份或全部記憶體單元，或同時 抹除連接到複數個第四線路每一個的部份，或全部島形半 __ - 130 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公发） 580758 A7

580758 A7 _______ B7 五、發明説明（128 ) 憶電晶體（具有當成閘電極的第三線路（344))的隧道氧化物 薄膜内流動至第七電位供應之處的電位。 圖74顯7J7 1己憶體單元陣列（其中第一線路配置成與第三線 路平行）的等效電路圖。圖74的電位應用與圖62内用於抹除 "貝料的應用相同，除了第四電位供應給第四線路（4-1至4-M)以外。連接到第一線路（1_j}以及第三線路（3 + 1}的記憶 體單元都可選取並抹除。 圖75顯示1己憶體單元陣列（其中第一線路配置成與第三線 _ 路平行）的等效電路圖。圖75的電位應用與圖73内用於抹除 資料的應用相同，除了第三電位供應給第三線路（3 + 2)並 且第七電位供應給連接到非選取單元的第三線路（3 +丨）以 外。在此，第七電位就是可在為選取單元的電荷儲存層内 引起比選取單元内還小的電荷狀態改變之電位，例如第七 電位與第四電位間之差異只能引起足夠小的F_N電流在記 憶電晶體（具有當成閘電極的第三線路（3_>丨的隧道氧化物 薄膜内流動至第七電位供應之處的電位。 圖76顯示記憶體單元陣列（其中第一線路配置成與第四線 路平行）的等效電路圖。圖76的電位應用與圖72内用於模處 資料的應用相同，除了第四電位供應給第一線路（U)並且 第九電位供應給第一線路（非1“）以外。 圖77顯示記憶體單元陣列（其中第一線路配置成與第四線 路平行）的等效電路圖。圖77的電位應用與圖76内用於抹除 資料的應用相同，除了第三電位供應給連接到選取單元的 第三線路（3 + 2)並且第七電位供應給連接到非選取單元的 -132 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 580758 A7 B7 五、發明説明（129 ) 第二線路（3-j-l)以外。在此，第七電位就是可在為選取單元 的電荷儲存層内引起比選取單元内還小的電荷狀態改變之 電位’例如第七電位與第四電位間之差異只能引起足夠小 的F-N電流在記憶電晶體（具有當成閘電極的第三線路（3 + 1))的隧道氧化物薄膜内流動至第七電位供應之處的電位。

圖78顯π記憶體單元陣列（其中第一線路配置成與第四線 路平行）的等效電路圖。連接到第一線路（1_丨）以及第三線路 (3 + 1)的記憶體單元都可選取並抹除。圖78的電位應用與 圖76内用於抹除資料的應用相同，除了第四電位供應給第 四線路（4-1至4·Μ)以外。

圖79顯π記憶體單元陣列（其中第一線路配置成與第三線 路平行）的等效電路圖。圖79的電位應用與圖78内用於抹除 資料的應用相同，除了第三電位供應給連接到選取單元的 第三線路（3+2)並且第七電位供應給連接到非選取單元的 第三線路（3-j-l)以外。在此，第七電位就是可在為選取單元 的電荷儲存層内引起比選取單元内還小的電荷狀態改變之 電位，例如第七電位與第四電位間之差異只能引起足夠小 的F-N電流在記憶電晶體（具有當成閘電極的第三線路（3 + 1))的隧道氧化物薄膜内流動至第七電位供應之處的電位。 圖80顯示記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖。圖80的電位應用與圖72内用於抹除資料 的應用相同，除了第四電位供應給第一線路（Nl)以外。 圖81顯示記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖。圖81的電位應用與圖8〇内用於抹除資料 • 133 -

580758 A7 B7 五、發明説明（13〇 ) 的應用相同’除了第三電位供應給連接到選取單元的第三 線路（3+2)並且第七電位供應給連接到非選取單元的第三 線路（3-i-l)以外。在此，第七電位就是可在為選取單元的 電荷儲存層内引起比選取單元内還小的電荷狀態改變之電 位’例如第七電位與第四電位間之差異只能引起足夠小的 F-N電流在記憶電晶體（具有當成閘電極的第三線路（3-j-l)) 的隧道氧化物薄膜内流動至第七電位供應之處的電位。 圖82顯示記憶體單元陣列（其中複數個第一線路連接在一 > 起）的等效電路圖。圖82的電位應用與圖81内用於抹除資料 的應用相同，除了第四電位供應給第四線路（4·丨至4_M)以 外。連接到第一線路以及第三線路（3小丨）的記憶體單 元都可選取並抹除。 圖83顯示記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖。圖83的電位應用與圖82内用於抹除資料 的應用相同，除了第三電位供應給連接到選取單元的第三 線路（3小2)並且第七電位供應給連接到非選取單元的第三 線路（3小1)以外。在此，第七電位就是可在為選取單元的 電荷儲存層内引起比選取單元内還小的電荷狀態改變之電 位’例如第七電位與第四電位間之差異只能引起足夠小的 F-N電流在記憶電晶體（具有當成閘電極的第三線路（3-j_l)) 的随道氧化物薄膜内流動至第七電位供應之處的電位。 此時將以配置MxN (M與N為正整數）島形半導體層（具有 兩個由P-型半導體所形成並串聯配置的記憶體單元），所形 成的選擇電晶體會夾置記憶體單元、第一線路以及第三線 ___ _ 134 _ 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐) 580758

A7 _____ B7 五、發明説明（131 ) 路會平行配置以及選取單元為具有當成閘電極的選取第三 電極之記憶體單元，來說明用於抹除資料的電位之應用時 機圖範例。 〜 在圖170内，如圖74内所示的選取第三線路會經過負偏壓 ，並且當記憶體單元處於寫入狀態時記憶體單元具有1 ·〇 v 至3.5 V的臨界點，而處於抹除狀態時則具有_l 〇 v或更低 的臨界點。 一 例如，若從電荷儲存層内取出負電荷，則會將當成第一 電位的接地電位供應給第一線路（1β1至丨·…、第三線路（3_ 1-1至3-N-L)以及第四線路（‘丨至4·Μ)。在此階段中，等於 第四電位的第八電位（例如6 ν)會供應給非第一線路的 第一線路（非1-j)、等於第四電位的第八電位（例如6 ν)會供 應給非第四線路（4-i)的第四線路（非4_丨）、第四電位（例如6 V)會供應給第一線路第四電位（例如6 v)會供應給第 四線路（4-i)、第十一電位（例如6 v)會供應給非第三線路（3· j-Ι)的第三線路（3小2)、第十二電位（例如6 v)會供應給非上 述的第三線路（非3-j -1至3+2)以及第三電位（例如·□ v)會 供應給第三線路（3小1)。藉由將此狀態維持預定的時間就 可將選取的單元抹除為"〇"。電位會以其他順序或同時供應 給個別線路。 第二線路（3-j-l)會回到接地電位（即是第一電位）、非第三 線路（3小1)的第三線路（非3 +丨）會回到接地電位（即是第一 電位）、第四線路（4-1至4-M)會回到接地電位（即是第一電 位）以及第一線路（丨·〗至〗·Ν)會回到接地電位，即是第一電 -135 - 本纸張尺度適用中國园豕標準(CNS) Α4規格(210X297公袭) 〇

580758 A7 B7 五、發明説明（132 ) 位。個別線路變回接地電位的時機可為其他順序或同時。 只要滿足抹除所要單元的狀況，任何電位組合都適用。 在此，一開始最好將當成第一電位的相同電位供應給第 一線路（1-1至1-N)、第三線路（3-lel至3-N-L)以及第四線路 (4-1至4-M)，但也可供應不同的電位。 — 因此，將會抹除圖74内所示的複數個連接至選取第三線 路之單元。 在上述範例中，已經就選取的單元是具有當成閘電極的 _ 第三線路（3 + 1)之記憶體單元案例來說明抹除處理。不過 ，如果選取的單元是具有當成閘電極的第三線路（3 + 2)之 έ己憶體單元案例的話也可用來說明抹除處理。 圖171顯示一時機圖’該圖顯示在第一線路相較於圖17〇 處於斷路狀態的案例中用於供應抹除資料的每個電位之時 機範例。 圖171的抹除處理與圖170的處理一樣，除了第一電極1〇 處於斷路狀％’並且接地電位當成第一電位供應給未選取 的第三線路（3小2)以及第四電極（非4-i)以外。另外在圖171 内，將會抹除圖72内所示的選取單元。 ” 若將6 V當成第八電位供應給第四電極（非‘丨），則會抹除 圖74内所示複數個連接到選取第三線路的單元。若將6 v當 成第八電位供應給第四電極（非4-i)並且將-12 V當成第三電 位供應給第二線路（3-i-1至3-i-L)，則會抹除複數個連接到 第一線路（Ι-j)的單元。若將6 V當成第四電位供應給所有第 四電極（4-1至4-M)，並且將-12 V當成第三電位供應給所有 __ - 136 - 本纸張尺度適用中国國家標準(CNS) A4規格(210X297公釐）

580758 第三電極（3·1·1至3.Ν·2)，則會抹除所有單元。 在圖172内，例如18 V將合忐楚m ; 隹將田成弟四電位與第九電位供應給

弟一電極，當㈣體單元處於寫人狀態時其具h.OU 3:5 V的臨界點，而處於抹除狀態時則具有]或更低的 臨界點。 例如，若從電荷儲存層内取出負電荷，則會將當成第一 电位的接地電位^應給第—線路⑴1至卜N)、第三線路（3. 1^-1至3-N-L)以及弟四線路（4_u4m)。在此階段中，等於 第四電位的n位（例如18 v)會供應給㈣四線路' 的第四線路(非“)、等於第四電位的第八電位(例如丨" 會供應給非第—線路（Η)的第—線路（叫）、第四電位(例 如18 v)會供應給第四線路(4_丨)、第四電位(例如ΐ8 ν)會供 應給第-線路（Η)、第十—電位（例如lG ν)會供應給 三線路（3·Η)的第三線路（3+2)、第十二電位（例如1〇¥ 供應給非上述的第三線路（非3ψ1至3士2)以&第三電位（例 如當成第-電位的接地電位）會持續供應給第三線路（3 。藉由將此狀態維持預定的時間就可將選取的單元抹除為 ··0··。電位會以其他順序或同時供應給個別線路。 2第三線路（H-υ的第三線路（非3+1}會變回接地電位（即 疋第一電位）、第四線路（4-1至4-M)會變回接地電位（即是第 一電位）以及第一線路（M至i_N)會變回接地電位，即是第 -電位。個別電極變回接地電位的時機可為其他順序或同 時。只要滿足抹除所要單元的狀況，任何電位組合都適用。 在此，一開始最好將當成第一電位的相同電位供應給第 580758

-線路（l-i至ι·ν)、g三線路（huln L)以及第四線路 (4-1至4-M),但也可供應不同的電位。因此，將會抹除圖 82内所示的複數個連接至選取第三線路之單元4上述範 例中，已經就選取的單元是具有當成閘電極的第三線路（3· j-Ι)之記憶體單元案例來說明抹除處理^不過，如果選取 的單7L疋具有當成閘電極的第三線路（3+2)之記憶體單元 案例的話也可用來說明抹除處理。

若如圖173時機圖内所示將接地電位（即是第一電位）當成 第二電位供應給第三線路（3.Ms3+2)，當成用於抹除資 料的電位，則會抹除複數個連接到第一線路（丨_的單元。 右·接地電位當成第三電位供應給所有第三電路㈠-卜丨至弘氺 2)，則會抹除所有單元。 圖174至圖177顯示在第一線路與第四線路平行配置的案 例中用於抹除資料的時機圖範例。

圖174至圖177分別與圖17〇至圖173一樣，除了代替第一 線路（Ι-j)的第一線路（1-丨）連接到包含選取單元的島形半導 體層之末端以外。在此時，如圖174至圖177内所示，接地 電位會當成第一電位供應給第四線路（非4_丨）、第三線路（非 3 + 1至3-j-L)以及第一線路（非丨丨）。 圖17 8至圖181顯示在第一線路共同連接到整個陣列的案 例中用於抹除資料的時機圖範例。圖178至圖181分別與圖 170至圖173—樣，除了代替第一線路（H)的第一線路㈠… 連接到包含選取單元的島形半導體層之末端以外。 此時將以根據本發明的半導體記憶體來說明抹除處理， L----- - 138 - 本紙恨以關t s g家料_)Tii^1QX 297公爱） 580758 A7

該記憶體具有包含複數個（例如ΜχΝ，其中M與N 敕 島形半導體層之構造，該島形半導體層具有像是兩串^的 記憶體單元，該記憶體單元具有f荷儲存層以及當成 間電極的第三電極。在此記憶體單元陣列中，複數個(例如 Μ個）與半導體基板平行配置的第四線路會連接到島形半導 體層的末端部份，而第一線路則連接到島形半導體層反面 的末端部份。而複數個（例如Νχ 2個）與半導體基板^行的 第三線路則配置在橫越第四線路的方向内，並連接到^憶 體單元的第三電極。該抹除處理運用通道熱電子（咖⑼、 流0 圖74顯示上述記憶體單元陣列（其中第一線路配置成與第 三線路平行）的等效電路圖。 〃 例如，在島形半導體層由Ρ-型半導體所形成的案例中， 藉由將第一電位供應給連接到包含選取單元的島形半導體 層第一電極之第一線路（Ι-j，其中j為正整數，、 將第九電位供應給非上述第一線路（1_j)的第一線路（非 、將第二電位供應給連接到選取單元的第三線路（3 +1)、 將第十一電位供應給連接到和選取單元串聯配置的非選取 單兀足第三線路（3-j-2)、將第十二電位供應給非上述的第 三線路（非3-j-l至3-j-2)、將第四電位供應給連接到包含選 取單元的島形半導體層第四電極之第四線路（4_丨，其中{為 正整數’ 1 $ i $ M)以及將第八電位供應給第四線路（4•丨）以 外的第四線路（非4-1) ’來抹除圖74内所示的選取單元。鹿 用這些電位會在選取單元的隧道氧化物薄膜内產生cHE電 -139 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

裝

580758 A7

流，以改變電荷儲存層内電荷的狀態。 例如在利用將負電荷存入電荷财子層内來寫入·]"的 中：則第四電位會大於第一電位並且第三電位會大於第— 電位。在此案例中，第一電位最好是接地電位。第三 四電位就是可利用第三電位與第一電位間之電位差二 四⑽第-電位間之電位差異來寫入”"的電位，例如利 用廷些電位差異產生足夠的CHE電流來改變電荷狀態之電 位。CHE電流在記憶電晶體(具有當成閘電極的第三 的隧道氧化物薄膜内流動至供應第三電位之處。

第十电位為不管儲存在電荷儲存層内的電荷狀態為何 都允許流過記憶體單元的電位，即是允許在記憶體單元通 道區域内形成反向層的電位，但是第十一電位並未改變電 荷儲存層内電荷的狀態。例如，假設抹除,,p就是在電&儲 存層内儲存電子，貝,!第十一電位就是不低於記憶電晶體臨 界點的電位，該電晶體具有當成閘電極並連接至第三電極 (3 + 2)的第三電極，並足以降低流過記憶電晶體（具有當成 閘電極的第三電極）的隧道氧化物薄膜並到達供應第十:電 位之處的F-N或CHE電流。第九電位可為未藉由來自第八^ 位、第四電位以及第十二電位之電位差異來抹除”丨,,的電位 ,但最好是等於第八電位。該第九電位可為斷路狀態。該 第十二電位最好是接地電位。 在形成第一線路（1-1至1-N)當成半導體基板内雜質擴散 層以及將第十電位供應到半導體基板的案例中，第一電位 通系就是接地電位。例如在第一線路（丨_ 1至1 _N)與半導體 __- 140 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 五、發明説明（137 ) 基板絕緣的案例中，當第一線路（“丨至^…是由s〇I基板内 雜質擴散層所形成並利用絕緣膜與半導體基板絕緣，第一 電位並不需要等同於第十電位。 在此可依序從連接到第三線路（3小2)的記憶體單元到連 接到第三電極（3小1)的記憶體單元抹除記憶體單元，或者 以反向順序抹除或隨機抹除。進一步，可同時抹除連接到 第三線路（3 + 1)的部份或全部記憶體單元，並且可同時抹 除連接到第三線路（;Μ-1至弘N_2)的部份或全部記憶體單 元。另外，可同時抹除逐步選取（即是第三線路（344)]) 、（3+1)、（3-G+8)])、（3七>16)-1)、）並連接到第三線 路的部份或全部記憶體單元。 / 進一步，可同時抹除連接到第四線路（4_丨）的一個島形半 導體層之部份或全部記憶體單元，或同時抹除連接到第四 線路(4-i)的部份或全部島形半導體層之部份或全部記憶體 早可同時抹除連接到複數個第四線路每—個的一個島 形半導層之s己憶體單元，或同時抹除連接到複數個第四 線路每_個的部份或全部島形半導體層之記憶體單元。 时可用已知間隔同時抹除連接到第三線路（3」_ i)的記憶體 早^例如每a條第四線路（就是—條第四線路⑷(i_ i⑼、

一條第四線扑， (4-(i+8))、 供應給所有第四線路、將 及將第八電位供應給第一 給第三線路（3小1)，此時 580758 A7 B7

連接到第三線路（Η·υ的第三電極.之所有記憶體單元。進 -步’該選取單元也可藉由將第九電位（第—電位 < 第九電 位<第四電位）供應給不包括選取單元的第四線路（非心丨）、 將第-電位供應給第四線路(4·〇、將第四電位供應給第一 線路（Η)、將第八電位供應給第一線路（非Η)以及將第三 電位供應給第三線路（3-j-l)來抹除。 進一步，利用將第四電位供應到複數個第一線路、將第 三電位供應給連接到記憶體單元（包含在具有連接到第一線 路的第一電極之島形半導體層内）第三電極之第三線路（3小 1)，以及將第十一電位供應給第三線路（非3 +丨），來將所 有$己憶體單元都具有當成閘電極並連接到第三線路（連到第 三電位供應之處）的第三電極。上述抹除處理可以組合在一 起。 電荷儲存層可為介電質、積層絕緣膜以及懸浮閘以外的 物質，同樣地，也不需要強調抹除為，，〇"表示改變電荷儲存 層内電荷的狀態，而抹除為"1”表示不改變電荷狀態。進一 步，抹除為n0n可表示稍微改變電荷儲存層内電荷的狀態， 而抹除為"Γ則表示激烈改變電荷狀態，反之亦然。進一步 ，抹除為"0*·可表示將電荷儲存層内電荷的狀態改變為負， 而抹除為π Γ則表示將電荷狀態改變為正，反之亦然。上述 ··〇··與”「的定義可以組合在一起。改變電荷儲存層内電荷 的狀態並不限定使用CHE電流。 圖76顯示記憶體單元陣列（其中第一線路配置成與第四線 路平行）的等效電路圖。圖76的電位應用與圖72内相同，除

訂

線

580758 A7 B7

五、發明説明（139 ) 了第一電位供應給第一線路（M)並且第九電位供應給第一 線路（非Μ)以外。 圖80顯示記憶體單元陣列（其中複數個第一線路連接在一 起）的等效電路圖。圖80的電位應用與圖72内用於抹除資料 的應用相同，除了第一電位供應給第一線路（1-1)以外。 此時將以配置有MxN (M與N為正整數）個島形半導體層 (都具有串聯並由P-型半導體所形成的兩記憶體單元）以及 第一線路與第三線路平行配置的案例來說明供應用於抹除 & 資料的電位時機圖範例。 在圖182内，例如將接地電位當成第一電位與第九電位 供應給第一線路，當記憶體單元處於寫入狀態時其具有5.0 V至7·5 V的臨界點，而處於抹除狀態時則具有〇·5 ¥至3〇 v 的臨界點。 例如在利用將負電荷存入電荷儲存層内來抹除”丨"的案例 中，則會將當成第一電位的接地電位供應給第一線路 至1-N)、第三線路（3小1至342)以及第四線路（41至4 m) 。在此階段中’第四電位(例如6 v)會供應給第四線路㈠·。 路（非3-j-l至3 + 2)、第十一電位（例如& 和 第 、等於第四電位的第八電位(例如6 ν)會供應給非第四線路W (4-〇的第四線路(非4“)、第十二電位(例如接地電位)會供 應給連接到未和選取單元_聯配置的非選取單元之第三線 一電位（例如8V)會供應給連接到

(3小1)。藉由將此狀態維持預定的時間就可將選取的單元

五、發明説明（14〇 ) 抹除為” 1 電位會以其他順序或同時供應給個別線路。 此時第三線路（3 + 1)會變回接地電位、第三線路（3小2)會 變回接地電位並且第四線路（4·丨至4·Μ)會變回接地電位。 個別線路變回接地電位的時機可為其他順序或同時。只要 滿足抹除所要單元的狀況，任何電位組合都適用。 在此’ 一開始最好將當成第一電位的相同電位供應給第 一線路（1-1至1卞）、第三線路（3-1-1至3-义2)以及第四線路 (4-1至4-Μ)，但也可供應不同的電位。 在上述範例中，已經就選取的單元是具有當成閘電極的 第三線路（3 + 1)之記憶體單元案例來說明抹除處理。不坶， 如果選取的單元是具有當成閘電極的非第三線路（3小1 )的 第三電極之記憶體單元案例的話也可用來說明抹除處理。 圖183顯示一時機圖，該圖顯示在所有連接到第三線路 (3-j-2)的記憶體單元相較於圖182都是選取單元的案例中， 用於供應抹除資料的每個電位之時機範例。 圖1 83的抹除處理與圖182的處理一樣，除了代替第十一 電位的第七電位會供應給連接到和選取單元串聯配置的非 選取單元之第二線路。在此同時，第七電位等於第十一電 位。 —圖75為在選取單元是連接到第三線路（3小2)的記憶體單 元案例中之等效電路圖。 此時圖184顯示在第一線路與第四線路平行配置的案例 :用於抹除資料的時機圖範例。在圖184内，將供應接地 電位當成第—電位’當記憶體單元處於抹除狀態時其具有 -144 - 580758

5·0 V至7·5 V的臨界點，而處於寫入狀態時則具有〇·5 v至 3·0 V的臨界點。 圖184 電位應用與圖182的應用一樣，除了代替第一線 路（1J)的第一線路（Ι-i)連接到包含選取單元的島形半導體 層之末端以外。 圖185顯示一時機圖，該圖顯示在所有連接到第三線路 (3 + 2)的記憶體單元相較於圖i 84都是選取單元的案例中， 用於供應抹除資料的每個電位之時機範例。 圖185的抹除處理與圖184的處理一樣，除了代替第十一 畦位的第七電位會供應給連接到和選取單元_聯配置的非 選取單元之第三線路。在此同時，第七電位等於第十一電 位0 圖79為在選取單元是連接到第三線路（3 + 2)的記憶體單 元案例中之等效電路圖。 圖1 86顯示一時機圖，該圖顯示當第一線路與整個陣列 共同連接時用於供應抹除資料的每個電位之時機範例。 在圖186内’將供應接地電位當成第一電位，當記憶體 單元處於抹除狀態時其具有5·0 V至7.5 V的臨界點，而處 於寫入狀態時則具有0.5 V至3·0 V的臨界點。圖186的電位 應用與圖182的應用一樣，除了代替第一線路（1小的第一線 路（1 -1)連接到包含選取單元的島形半導體層之末端以外。 圖187顯示一時機圖’該圖顯示在所有連接到第三線路 (3-j-2)的記憶體單元相較於圖186都是選取單元的案例中， 用於供應抹除資料的每個電位之時機範例。 -145 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) ❿ 裝 訂 韓 580758 A7 B7 圖187的抹除處理與圖186的處理一樣，除了代替第十一 電位的第七電位會供應給連接到和選取單元串聯配置的非 選取單元之第三線路。在此同時，第七電位等於第十一電 位〇 圖83為在選取單元是連接到第三線路的記憶體單 元案例中之等效電路圖。 電荷儲存層可為介電質、M0N0&#構的氮化物薄膜以及 懸浮閘以外的物質，另外，抹除可表示改變電荷儲存層内 電荷的狀態以提昇選取記憶電晶體的臨界點。改變電荷儲 存層内電荷的狀態並不限定使用CHE電流，但可俵用熱孔 (hot hole) 〇 首先，將說明未將懸浮閘當成電荷儲存層的記憶體單元。 圖84與圖85為圖8以及圖5 1至圖56内範例所示的部份 MONOS結構的記憶體單元陣列之等效電路圖。 圖84為配置在一個島形半導體層u〇内的m〇n〇s結構的 記憶體單元之等效電路圖，而圖85則是配置有複數個島形 半導體層1 10的案例之等效電路圖。 此時圖84的等效電路圖將有說明。 島形半導體層1 10具有提供當成閘電極的第十二電極^ 2 I電晶體（當成選擇閘電晶體），以及提供當成閘電極的第 五屯極15之電晶體，以及複數個（例如L , L為正整數）串聯 配置的記憶體單元。該記憶體單元具有當成選擇電極之間 電荷儲存層的積層絕緣膜並且具有第十三電極〇3_h , h為 正氙數，IShSL)。第十四電極14會連接到島形半導體芦 ___ - 146 - 本紙張尺度適用中國國家標準(CNS) A4規格(2l〇x 297公釐）

裝

580758 A7 B7 五、發明説明（143 ) 端 110的末端，並且第十一電極i i則連接到另 接下來將說明圖85的等效電路圖。 此時將說明顯示在圖84内配置在每個島形半導體層11〇 内的每個電路元件與配置複數個島形半導體層u〇的記憶 體單元陣列内每條線路間之連接關係。 在此將提供複數個（例如MxN , Μ與N為正整數，丨為正整 數’ 1 S Μ ; j為正整數，丨^ N)島形半導體層ιι〇。在 =憶體單元陣列内，複數個（例如M)與半導體基板平行的 第十四線路會與上述島形半導體層11〇内提供的第十四電 極14相連。而複數個（例與半導體基板平行的第 十=線路則配置在橫越第十四線路14的方向内與上述記憶 f單元的第十三電極（13_h，h為正整數，nh$L)相連。 第一線路與第三線路平行配置。複數個（例如N)與半導體基 板平行並配置在橫越第十四線路丨4方向内的第十二線路與 上述記憶體單元的第十二電極12相連，並且複數個（例如N) 、半導把基板平行並配置在橫越第十四線路14方向内的第 十五，♦泉路與上述記憶體單元的第十五電極1 5相連。 圖86與圖87為圖13至圖14、圖55與圖56内範例所示的部 份=憶體單元陣列之等效電路圖，其中擴散層72〇未沉積 於电B日如:之間’並且形成多晶矽薄膜5 5 〇當成記憶電晶體 與選擇閘電晶體的閘電極500、5 10與520之間的第三導電薄 膜。 »圖86為配置在一個島形半導體層550内的記憶體單元之 寺效電路圖，其中形成多晶矽薄膜53〇當成記憶電晶體與 147 - 29;公釐） Η張尺i用中 580758 發明説明 、V电晶體的閘電極之間的第五導電薄膜，而圖87則是 配置有複數個島形半導體層丨蘭案例之等效電路圖。 此時圖86的等效電路圖將有說明。

島形半導體層11〇具有提供當成閘電極的第三十二電極 3=電晶體（當成選擇間電晶體），以及提供當成閉電極的 第三十五電極35之電晶體，以及複數個（例如L , L為正整 數)串聯配置的記憶體單元。該記憶體單元具有選 間的電荷儲存層以及當成控制閘電極的第三十三電極（別 ,h為正整數，1ghgL)。島形半導體層u〇也具有當成電 晶體之間閘電極的第三十六電極。第三十四電極Μ會連接 到島形半導體層U0的末端，並且第三十一電極31則連接 到另一端。複數個第三十六電極會整個連接在一起，並提 供於島形半導體層110内。 圖87的等效電路圖將有說明。

此時將說明顯示在圖86内配置在每個島形半導體層} j 〇 内的每個電路元件與配置複數個島形半導體層11〇的：憶 體單元陣列内每條線路間之連接關係。 在此將提供複數個（例如Μχ N , Μ與N為正整數，丨為正整 數，j為正整數，Uj^N)島形半導體層11〇。在 記憶體單元陣列内，複數個（例如M)與半導體基板平行的 第二十四線路會與上述島形半導體層丨⑺内提供的第三十 四電極34相連。而複數個（例如NxL個）與半導體基板平行 並配置在橫越第三十四線路34方向的第三十三線路會連接 到上述第二十二电極（33-h)。而複數個（,例如n)橫越第三十 • 148 - \紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 580758 A7 B7 五、發明説明（145 ) 四線路34方向的第三十一線路會連接到上述島形半導體層 110的第三十一電極31。第三十一線路與第三十三線路平 行配置。而複數個（例如N)與半導體基板平行並配置在橫越 弟二十四線路3 4方向的第二十二線路3 2會連接到上述第三 十二電極32。而複數個（例如N)與半導體基板平行並配置在 孝更越第三十四線路34方向的第三十五線路35會連接到上述 第二十五電極35。島形半導體層11〇内提供的所有上述第 二十六電極36都會由第三十六線路連接在一起。 島形半導體層110内提供的所有上述第三十六電極36並 不須由第三十六線路連接在一起，但可用第三十六線碎36 將5己憶體單元陣列區分成兩或多個群組。也就是，記憶體 單元陣列可建構成以區塊逐一連接第三十六電極36。 此時，將說明選擇閘電晶體並未透過雜質擴散層連接到 相鄰於選擇閘電晶體的記憶體單元，記憶體單元未透過雜 質擴散層彼此相連，來代替選擇閘電晶體與記憶體單元間 之間隔和記憶體單元間之間隔靠近到大約3〇 nm或以下（與 選擇閘電晶體與記憶體單元以及記憶體單元都透過雜質擴 散層相連的案例做比較）案例的運作原理。 在此相鄰的元件彼此足夠靠近，則由高於供應到選擇閘 電晶體閘極的臨界點之電位可形成通道，並且記憶體單元 的控制閘會連接到相鄰元件的通道，若高於臨界點的電位 供應給所有元件的閘極，則所有元件的通道都會相連。此 狀恐等於選擇電晶體與記憶體單元以及記憶體單元都透過 雜$擴散層相連的狀。因此，其運作原理與選擇電晶體 • 149 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297¾^ A7

與1己憶體單元以及記憶體單元都透過雜質擴散層相連的案 例一樣。 衣 此時’將說明選擇問電晶體並未透過雜質擴散層連接到 相鄰於選擇閘電晶體的記憶體單元，記憶體單元未透過雜 質擴散層彼此相連，來取代選擇電晶體與記憶體單元之間 以及1己憶體單元的閘電極之間的第五導電薄膜案例的 原理。 孩第五導電薄膜位於元件之間，並且連接到插入絕緣膜 (例如氧化矽薄膜）的島形半導體層。也就是，第五導電薄 月吴、絕緣膜以及島形半導體層形成MIS電容器。利用唧一 電位供應給第五導電薄膜來形成通道，如此就會在島形半 導體層與絕緣膜之間的介面上形成一反向層。如此所形成 的通道會用與元件相連的雜質擴散層一樣的方法作用於相 鄰的元件上。因此，若將允許通道形成的電位供應給第五 導電薄膜，則會產生與選擇閘電晶體和記憶體單元透過雜 質擴散層相連案例中一樣的作用效果。 即使若未將允許通道形成的電位供應給第五導電薄膜， 若島形半導體層由P-型半導體所形成並且從電荷儲存層内 取出電子時，則會產生與選擇閘電晶體和記憶體單元透過 雜質擴散層相連案例中一樣的作用效果。 半導體記憶體的生產過程具體實旒叫 在此將參考附圖說明依照本發明的半導體記憶體之生產 過程’以及由這些過程所生產的半導體記憶體。 在下列具體實施例中，相較於先前技藝記憶體，製作成 -150 -本纸银尺度適用中國國家標準(CNS) A4規格(210X297公釐) A7

=狀的半導體基板或半導體層至少 閉，以及= 形成隨道氧化物薄膜以及懸浮 層。及在㈣狀角洛上以自行對準的方式形成雜質擴散 步個步驟與方式都可和其他生產範例中的 例了；：ir广下列範例中的半導體導電類型僅為範 並且_負擴散層的導電類型可能相反。 生產範你丨1 =範例要生產的半導體記憶體中，會將半導體基板圖 f成至少具有一階梯狀的島形半導體層。而島形半導體 曰的-邊將做成作用區域。在每階層側壁上會形成複數個 當成電荷儲存層的隨道氧化物薄膜以及懸浮閘。控制閘形 成於至少部分懸浮閘側邊上，其間插入中間層絕緣膜。在 每階層的角落上（肩部），將以和懸浮雜自行對準的方式形 成雜質擴散層0在島形半導體層的頂端與底部内會進一步 提供階層，而在階層側壁上會沉積由閘氧化物薄膜與選擇 閘所形成的選擇閘電晶體。在這些選擇閘電晶體之間將沉 積複數個（例如兩個）記憶電晶體。該電晶體會沿著該島形 半導體層串聯在一起。雜質擴散層會以和懸浮閘與選擇閘 自行對準方式形成，如此可將選擇閘電晶體的通道層與記 憶電晶體的通道層連接在一起。選擇閘電晶體的閘絕緣膜 厚度與記憶電晶體的閘絕緣膜厚度一樣，並且會同時形成 個別電晶體的選擇閘與懸浮閘。 圖188至217以及圖218至247為分別取自圖1 (顯示EEPRO Μ __ - 151 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐） 580758

的记憶體單元陣列）内Α·Α，線與B-B，線的截面圖。 首先’氧化珍薄膜41〇會沉積成具有2〇〇至2〇〇〇1101的厚度 ’成為P-型矽基板1〇〇 (當成半導體基板）表面上當成遮罩層 的第一絕緣膜。使用已知的微影蝕刻技術繪製光阻薄膜R1 當成遮罩層’利用反應離子蝕刻（RIE)來蝕刻氮化矽薄膜 410 (圖 188與圖 218)。 例如，氧化矽薄膜41〇可為氮化矽薄膜、莘電薄膜、兩 種以上材料的積層薄膜，或當用RIE蝕刻p-型矽基板1〇〇時 不會蚀刻或展現出低姓刻率的任何材料。 使用氧化矽薄膜410當成遮罩，則可用RIE將卜型矽綦板 100蝕刻為50至5000 nm。此後，讓p-型矽基板100的露出部 分經過熱氧化形成第二絕緣膜，例如厚度大約5至1〇〇 nm 的氧化矽薄膜421 (圖189與圖219)。 接著，例如當成第三絕緣膜的氮化矽薄膜311會沉積成 大約10至1000 nm ,然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀以及柱狀的严型矽基板1〇〇，其中 插入氧化矽薄膜421 (圖190與圖220)。 接著，使用側壁内形成的氮化矽薄膜3 n當成遮罩，用 RIE蚀刻氧化矽薄膜421，然後將型矽基板ι〇〇蝕刻為別至 5000 nm。如此，會將p-型矽基板1〇〇製作成每個都有一階 梯的柱狀。 $ 此後，讓ρ-型矽基板1 〇〇的露出部分經過熱氧化形成第二 絕緣膜，例如厚度大約5至100 nm的氧化矽薄膜422 (圖191 與圖221)。 -152 - 本紙張尺度適用中國國家標準(CMS) A4規格(210X297公釐）

裝 訂

綠 580758 A7 B7 五、發明説明（149 ) 接著，例如當成第三絕緣膜的氮化矽薄膜312會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀、氮化碎薄膜3 11以及柱狀具有階 梯的P-型珍基板100，其中插入氧化石夕薄膜422。 接著，使用側壁内形成的氮化矽薄膜3 12當成遮罩，用 RIE蚀刻氧化碎薄膜422 ’然後將ρ -型珍基板10Q蚀刻為5〇至 5000 nm。如此，會將ρ-型矽基板100製作成每個都有兩個 階梯的柱狀。 此後，讓ρ-型矽基板1 〇〇的露出部分經過熱氧化形成第二 絕緣膜’例如厚度大約5至100 nm的氧化石夕薄膜42》（圖192 與圖222)。 接著，例如當成第三絕緣膜的氮化矽薄膜3 13會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜4 10側壁上側壁的形狀、氮化矽薄膜312以及柱狀具有兩 個階梯的ρ -型石夕基板100 ’其中插入氧化碎薄膜423。 接著，使用側壁内形成的氮化矽薄膜3 13當成遮罩，用 RIE蚀刻氧化矽薄膜423，然後將Ρ-型矽基板1〇〇蚀刻為5〇至 5000 nm。如此，會將Ρ-型矽基板1〇〇製作成每個都有三個 階梯的柱狀。利用上述處理，P-型矽基板1〇〇就會分成複數 個具有階梯的圓柱型島形半導體層1 10 ^ 此後’在P-型石夕基板100的露出部分上，利用熱氧化作用 形成當成弟'一絕緣膜厚度大約5至10 0 n m的氧化夕薄膜4 2 4 (圖193與圖223)。氧化矽薄膜424可由沉積形成。該第二絕 緣膜並不限定為氧化矽薄膜，可為氮化矽薄膜以及不設限 153 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐）

裝

580758

的任何材料薄膜。 -雜質將導入每個具有階梯狀的島形半導體層ιι〇底部 以形成N型雜質區7丨〇,例如在傾斜〇至7。的方向上用大約 Ιχίο13至1x1G17W的砰或嶙劑量，以5至⑽keV的植入能 量來進行離子植入。 接著’將制等向㈣刻去除氮切薄膜與氧化梦薄膜 (圖194與圖224)。

s島形半導體層110的表面會氧化形成第四絕緣膜，例如 厚度為ίο至loo nm的氧化珍薄膜43G (圖195與225)。在此時 ，若島形半導體層11G的最上階層具有最小㈣樣尺寸直 徑(最小微影蝕刻尺寸），則利用形成氧化矽薄膜43〇可將島 形半導體層1 10的最上階層幻11降至最小圖樣尺寸或以 下。 此後，會沉積所需要像是氧化矽薄膜這種絕緣膜，並利 用等向性蝕刻往回蝕刻至所要的高度，而在島形半導體層 110的底邛上掩埋當成第五絕緣膜的氧化矽薄膜44 i (圖^6 與圖226)。

接下來，需要時利用歪斜離子植入法在島形半導體層 110的側壁上執行通道離子植入法，例如大約5至45。的傾 斜方向，使用大約lx 1〇11至lx 1〇n/cm2的磷劑量，以5至 100 keV的植入能量進行植入。因為表面雜質濃度變得更加 一致，所以最好從許多方向對島形半導體層丨1〇執行通道 離子植入法。另外，除了通道離子植入法以外，可利用 CVD法沉積内含磷的氧化物薄膜，以便利用從氧化物薄膜 ________: 154 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公袋） 580758 A7

580758 A7 B7 五、發明説明（152 ) 向或從數個方向執行。也就是，所形成的N型雜質擴散層 721、722、723與724不會圍繞島形半導體層11〇的周邊。 此後’使用由已知微影蝕刻技術製作的光阻薄膜R2當成 遮罩’然後利用RIE蝕刻氧化矽薄膜45 1，並且蝕刻多晶矽 薄膜511、氧化矽薄膜43〇以及雜質擴散層71〇來形成第一溝 渠211 (圖201與圖231)。藉此讓第一線路層在圖i的A_A•方 向内連續，並且藉由分隔形成當成選擇閘線的第二線路層。 接下來’氧化梦薄膜461 (當成第七絕緣膜）會沉積成2〇 A 至200 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋第 一溝渠21 1以及多晶矽薄膜51丨的頂端（圖2〇2與圖232)。 接著，在多晶矽薄膜512、513與514的露出表面上會形成 中間層絕緣膜610。該中間層絕緣膜61〇可由例如〇N〇薄膜 所形成。更特定言之，在多晶矽薄膜表面上，利用熱氧化 法依序積形成厚度為5至1 〇 nm的氧化矽薄膜、厚度為5 至10 nm的氮化矽薄膜以及厚度為5至1〇 nm的氧化矽薄膜。 接下來，可將當成第二導電薄膜的多晶矽薄膜52〇沉積 成具有15至150 nm的厚度（圖203與圖233)。 ^ ，後，氧化矽薄膜452會沉積為大約2〇至2〇〇 nm的厚度（當1 成第六絕緣膜），並往回蝕刻至所要的深度（圖2〇4與圖234) 。例如利用非等向性蝕刻，在島形半導體層11〇階層内的 多晶矽薄膜512、513與514側壁上形成側壁形狀的多晶矽薄 膜520,其間插入中間層絕緣膜61〇,藉此分隔第二導電薄 膜同時形成的多晶矽薄膜522、523與524 (圖2〇5與圖235)。 下階層的控制閘（即是多晶矽薄膜522)藉由氧化矽薄膜452 _____- 156 - 本纸張尺度適用中國囡家標準(CNS) A4規格(21〇x297公釐） 580758 A7 _____B7 五、發明説明（153 ) 的保護全部保持連續。 接著，使用由已知微影蚀刻技術製作的光阻薄膜R3當成 遮罩，利用RIE蝕刻氧化矽薄膜452 ,然後蝕刻多晶矽薄膜 522來形成第一溝渠212 (圖2〇6與圖236)。藉此，提供在圖} A-A1方向内連續並成為控制閘線的第三線路層。 接下來，氧化矽薄膜462 (當成第七絕緣膜）會沉積成2〇 至200 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋第 一溝渠212以及多晶矽薄膜522的頂端（圖2〇2與圖237)。 接著，可將當成第三導電薄膜的多晶矽薄膜533沉積成 具有15至150 nm的厚度（圖208與圖238)。此後，氧化咬薄 膜453會沉積為大約2〇至200 nm的厚度（當成第六絕緣膜）， 並往回蝕刻至所要的深度（圖209與圖239)。 然後使用氧化矽薄膜453當成遮罩，選擇性去除多晶矽 薄膜533與多晶矽薄膜524的露出部分（圖21〇與圖240)。上 階層的控制閘（即是多晶矽薄膜523)藉由多晶矽薄膜533連 接，並在等向性蝕刻之後藉由氧化矽薄膜453的保護保持 連接。 此後，使用由已知微影蚀刻技術製作的光阻薄膜當成 遮罩，利用RIE蝕刻氧化矽薄膜453 ,然後蝕刻多晶矽薄膜 533來形成第一溝渠213 (圖211與圖24丨）。藉此，提供在圖夏 A-A’方向内連續並成為控制閘線的第三線路層。 接下來，氧化矽薄膜463 (當成第七絕緣膜）會沉積成2〇 至400 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋第 一溝渠2 1 3、多晶矽薄膜523以及多晶矽薄膜533的頂端（圖 L____- 157 - 本紙張尺度適用中國國家標準(CMS) A4規格(210X297公货） 580758 A7 B7 五、發明説明（154 ) 212與圖 242)。 此後’將去除有關氧化石夕薄膜4 6 3所露出的中間層絕緣 膜610來露出至少部分選擇閘（即是多晶矽514)，該閘形成 於島形半導體層110頂端或島形半導體層110最上階層（圖 213 與圖 243)。 接著，可將當成第三導電薄膜的多晶矽薄膜534沉積成 具有15至150 nm的厚度（圖214與圖244)。 此後，氧化矽薄膜454會沉積為大約20至200 nm的厚度（當 成第六絕緣膜），並往回蝕刻至所要的深度（圖2丨5與圖245) 。取上階層的選擇閘（即是多晶石夕薄膜5 14)藉由氧化石夕薄膜 534的保護全部保持連續。

接著’將利用等向性蝕刻選擇性去除關於氧化矽薄膜 454所露出來的多晶矽薄膜534 (圖2i6與圖246)。在此時， 會部分蚀刻形成於島形半導體層n〇頂端以及島形半導體 層no最上階層上的選擇閘（即是多晶矽薄膜514)β不過， 這已足夠讓島形半導體層丨10蝕刻過的頂端高度高於蝕刻 後多晶石夕薄膜534的頂端。 在此使用由已知微影蝕刻技術製作的光阻薄膜R5當成遮 罩，利用RIE蝕刻氧化矽薄膜454 ,然後蝕刻多晶矽薄膜 534來形成第一溝渠η#。藉此，提供在圖t a_a，方向内連 續並成為選擇閘線的第二線路層。 接下來，沉積當成第七絕緣膜並且厚度為大約2〇至4〇〇 勺氧化石夕薄膜464。利用往回触刻或已知的化學機械拋光 (CMP)技術曝露出提供有雜質擴散層724的島形半導體層 I—----- - 158 - 本纸張尺度通财g g *標準(CNS) Μ規格(2腦297公發) 580758 A7 B7 五、發明説明（155 ) 110頂端部份。例如可利用離子植入法調整島形半導體層 110頂端内的雜質濃度，並且第四線路層840會以橫越第二 與第三線路層的方向連接到島形半導體層i i 0的頂端。 此後，利用已知的技術，將形成中間層絕緣膜、接觸孔 以及金屬線路。因此，便實現了具有根據電荷儲存層（就是 由多晶矽薄膜製成的懸浮閘）内電荷狀態來記憶的半導體記 憶體（圖217與圖247)。 在此生產範例中，島形半導體層u〇形成於p_型半導體基 板上，不過該島形半導體層丨1〇也可形成於p-型雜質擴散層 (形成於N型半導體基板内）或是形成於N型雜質擴散層（該層 形成於型半導體基板内）内的p—型雜質擴散層内。雜質擴 散層的導電類型可相反。 在此生產範例中’對於形成階梯狀的島形半導體層n 〇 而言，將形成側壁狀並當成第三絕緣膜的氮化矽薄膜3 i i 、3 12與3 13，並且該側壁用來當成卜型矽基板1〇〇在RIE内 的遮罩，藉此在島形半導體層内形成階梯。不過，只有島 形半導體層110的尖端可用掩埋絕緣膜或導電薄膜的方式 露出，並且露出部分可經過熱氧化或等向性蝕刻讓島形半 導體層1 10的尖端變薄。此處理可重複以便讓島形導體層 110形成至少一階梯的形狀。 進一步，在掩埋溝渠的處理中，可在半導體基板（包含要 掩埋的溝渠）上沉積氧化矽薄膜、多晶矽薄膜或氧化矽薄膜 與氮化矽薄膜的積層薄膜，然後經過等向性蝕刻直接掩埋 溝渠。另外，也可用光阻往回蝕刻法間接掩埋溝渠。 -159 - 本紙張尺度適用中國國家標準(CMS) A4規格(210X297公釐） 、發明説明（156 ) 在光阻往回蝕刻法中，可利用調整曝光時間、曝光量或 這兩者來控制掩埋薄膜的高度。其高度可用任何方式控制 ，並不特別設限，也可在曝光之後的顯像過程中控制。或 可用灰燼執行光阻往回蝕刻來取代曝光，或不要往回蚀刻 ’在貫施時將光阻掩埋至所要的高度。在後者中，該光阻 較好具有低黏性。上述技術可隨意結合。要施加光阻的表 面較好具有親水性，例如將光阻用於氧化矽薄膜上。 用於埋藏的氧化矽薄膜不僅可由CVD形成，也可用旋轉 塗佈來形成。 藉由在一組記憶體單元的頂端與底端提供選擇問，就可 避免圮憶體單元電晶體過度抹除的現象，就是讀取電壓為 〇 v並且臨界點為負，如此單元電流就會流過未選取的單 元。 生產範例2 下面顯示生產半導體記憶體的範例，其中同時會將第一 、第二與第三線路層分開。 圖248與圖249為分別取自圖！（顯示EEpR〇M的記憶體單 元陣列）内A-A丨線與B_B，線的截面圖。 。迁 此生產範例省略了用光阻R2、们與以（利用已知的微影 蝕刻技術製成)當成遮罩來分離第一、第二與第三線路層:: 處理，但是使用光阻R5(利用已知的微影蝕刻技術製成曰）各 成遮罩不僅分離頂端上的第三線路層，同時也分離第一： 第二線路層。 〃 不僅可在形成光阻薄膜以之後同時分離線路層，也可在 -160 - 本紙張尺歧用中國國家標準格—g~*----一 _ 580758 A7 B7 五、發明説明（157 ) 沉積當成第七絕緣膜的氧化矽薄膜464之後，並不特別設 限在任何時間，只要在沉積當成第三絕緣膜的多晶矽薄膜 5 3 4之後即可。 因此，便實現了具有根據電荷儲存層（就是由多晶矽薄膜 (第一導電薄膜）製成的懸浮閘）内電荷狀態的記憶功能，並 且其中同時分離形成在A-A，方向内連續的第一、第二與第 三線路層之半導體記憶體。 生產範例3 下列顯示半導體記憶體的生產範例，其中當形成第三線 路層連接至頂端的選擇閘，只會蝕刻第三線路層，但是^不 會蝕刻島形半導體的頂端部分。 —

圖250至256以及圖257至263為分別取自圖i (顯示 EEPROM的1己憶體單元陣列）内Α.Α·線與Β·Β，線的截面圖。 在此生產範例中，將去除有關氧化石夕薄膜463 (當成第七 絕緣膜)所露出財間層絕緣膜61〇來露出纟少部分選擇問 ’該閘形成於島形半導體層11()頂端或島形半導體層ιι〇最 上階層（圖213與圖243)。 此悛 &风弟八絕練膜的氮化矽薄膜320會沉積成10 200 nm的厚度，並且掩埋蚤仆々痛 史里乳化矽薄腠、光阻薄膜或這兩 。利用等向性蝕刻氮化矽薄膜3 / 4胰320的露出邵分，將島形 導m 〇的頂端以及至少部分多晶碎薄膜5 ! 4露出來。 =去將選擇性去除料掩埋的氧切薄膜、光 或14兩者（圖250與257)。

裝 訂 線 進一步 將島形半導體層110的頂端與 多晶矽薄膜5 14的 -161 - 580758

路=部分做熱氧化處理，以形成厚度大約15 ^爪當 成第九絕緣膜的氧化矽薄膜4 7丨（圖2 5丨與圖2 5 8)。 此後，利用等向性蝕刻去除氮化矽薄膜320以露出部分 多晶矽薄膜514 (圖252與圖259)。 接著，可將當成第三導電薄膜的多晶矽薄膜534沉積成 具有大約15至150 nm的厚度（圖253與圖260)。 =後，氧化矽薄膜454會沉積為大約2〇至2〇() nm的厚度（當 成第π絕緣膜），並往回蝕刻至所要的深度（圖254與圖261) 。最上階層的選擇閘（即是多晶矽薄膜514)藉由氧化矽薄膜 534的保護全部保持連續。 接著，將利用等向性蝕刻選擇性去除關於氧化矽薄膜 464所露出來的多晶矽薄膜534 (圖255與圖262)。 一在氧化矽薄膜47 1的保護之下，並不會蝕刻形成於島形 半導體層1 10頂端以及島形半導體層η〇最上階層上的選擇 閘（即是多晶矽薄膜5 14)。 此後，使用已知的微影蝕刻技術繪製圖樣的光阻薄膜R5 當成遮罩，利用RIE蝕刻氧化矽薄膜454與多晶矽薄膜534 的圖樣。 此後的生產部份遵照生產範例1。因此，便實現了具有 根據電荷儲存層（就是由多晶石夕薄膜製成的懸浮閘）内電荷 狀態來記憶的半導體記憶體（圖256與圖263)。 如此，可獲得與生產範例1相同的效果。更進一步，因 為此生產範例在非等向性蝕刻多晶矽薄膜534時並不會蚀 刻到島形半導體層1 10頂端以及多晶石夕薄膜5 14，所以具有

裝 訂

線 —__- 162 - ::·认張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） A7 B7 五、發明説明（159 ) 可降低蝕刻控制困難度的另一項優點。 生產範例4 下面顯示生產半導體記憶體的範例，其中不使用遮罩就 可將第一、第二與第三線路層分開。 圖264至291以及圖292至3 19為分別取自圖1 (顯示EEPROM 的1己憶體單元陣列）内A-A，線與B-B'線的截面圖。 首先’氧化矽薄膜410會沉積成具有200至2000 nm的厚度 ’成為P-型矽基板1〇〇(當成半導體基板）表面上當成遮罩層 的第一絕緣膜。使用已知的微影蝕刻技術繪製光阻薄膜R1 當成遮罩層，利用反應離子蝕刻（RIE)來蝕刻氮化矽缚膜 410 (圖 264與圖 292)。 例如，氧化矽薄膜410可為氮化矽薄膜、導電薄膜、兩 種以上材料的積層薄膜，或當用RIE蝕刻ρ·型矽基板1〇〇時 不會蝕刻或展現出低蝕刻率的任何材料。 使用氧化矽薄膜410當成遮罩，則可用RIE將p-型矽基板 100蝕刻為50至5000 nn^此後，讓P-型矽基板1〇〇的露出部 分經過熱氧化形成第二絕緣膜，例如厚度大約5至i〇〇 nm 的氧化矽薄膜421 (圖265與圖293)。 接著，例如當成第三絕緣膜的氮化矽薄膜3丨丨會沉積成 大約1 0至1 〇〇〇 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀以及柱狀的ρ·型矽基板1〇〇，其中 插入氧化矽薄膜421 (圖266與圖294)。 接著’使用側壁内形成的氮化矽薄膜3丨丨當成遮罩，用 RIE蝕刻氧化矽薄膜421，然後將型矽基板ι〇〇蝕刻為咒至 -163 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公茇） 580758 A7 B7 五、發明説明（16〇 ) 5000 nm。如此，會將p-型矽基板1〇〇製作成每個都有一階 梯的柱狀。此後，讓p-型矽基板1〇〇的露出部分經過熱氧化 形成第二絕緣膜，例如厚度大約5至1〇〇 nm的氧化矽薄膜 422 (圖 267與圖 295)。 接著，例如當成第三絕緣膜的氮化矽薄膜312會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀、氮化矽薄膜311以及柱狀具有階 梯的p-型矽基板1〇〇，其中插入氧化矽薄膜422。 接著，使用側壁内形成的氮化矽薄膜3 12當成遮罩，用 RIE蝕刻氧化矽薄膜422，然後將p-型矽基板1〇〇蝕刻為外至 5000 nm。如此，會將ρ·型矽基板1〇〇製作成每個都有兩個 階梯的柱狀。此後，讓ρ-型矽基板1〇〇的露出部分經過熱氧 化形成第二絕緣膜，例如厚度大約5至1〇〇 的氧化碎薄 膜423 (圖268與圖296)。 接著，例如當成第三絕緣膜的氮化矽薄膜313會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀、氮化矽薄膜312以及柱狀具有兩 個階梯的ρ-型矽基板1〇〇，其中插入氧化矽薄膜423。 接著，使用側壁内形成的氮化矽薄膜3 13當成遮罩，用 RIE蚀刻氧化矽薄膜423，然後將ρ-型矽基板1〇〇蝕刻為5〇至 5000 nm。如此，會將ρ·型矽基板ι〇〇製作成每個都有三個 階梯的柱狀。利用上述處理，p型矽基板1〇〇就會分成複數 個具有階梯的圓柱型島形半導體層丨丨〇。 此後，在ρ-型矽基板1〇〇的露出部分上，利用熱氧化作用 一 __ - 164 - 本紙張尺度適用中國國家標準(CNfS) A4規格(210X297公釐） 裝 訂 線 A7

580758 形成當成第n緣膜厚度大約5至⑽nm的氧㈣薄膜似 (圖269與圖297)。氧切薄膜似可由沉積形成。該第二絕 緣膜並不限定為氧切薄膜，可為氮切薄膜以及不設限 的任何材料薄膜。 -雜質將導入每個具有階梯狀的島形半導體層ιι〇底部 以形成N型雜質區710 ,例如在傾斜〇至广的方向上用大約 lxlO13至lxl〇17/cm2的砷或磷劑量，以5至1〇〇 kev的植入能 量來進行植入。 接著，將利用等向性蝕刻去除氮化矽薄膜與氧化矽薄膜 (圖270與圖298)。島形半導體層11〇的表面會氧化形成第四 絕緣膜，例如厚度為1〇至1〇〇 nm的氧化矽薄膜43〇 (圖271 與299)。在此時，若島形半導體層11〇的最上階層具有最小 的圖樣尺寸直徑，則利用形成氧化矽薄膜43〇可將島形半 導體層110的最上階層直徑會降至最小圖樣尺寸或以下。 使用由已知微影蝕刻技術製作的光阻薄膜R2當成遮罩， 然後利用RIE蚀刻氧化石夕薄膜430，並且用rie進一步蚀刻 露出的矽基板，以便分離B-Bf方向内的雜質擴散層71〇並且 形成第一溝渠210 (圖272與圖300)。藉此，利用分隔讓第一 線路層在圖1 A-A·方向内連續。因為矽基板會以自我對準 方式沿著氧化矽薄膜430側壁進行非等向性蝕刻，而光阻 薄膜R 2具有充足的對準邊界’具有容易製作圖樣的優點。 此後，氧化矽薄膜460 (當成第七絕緣膜）會沉積成2〇至 2.00 nm的厚度並且經歷非等向性蝕刻至要掩埋在第一溝渠 210内的高度，或者在第一溝渠210以及島形半導體層11〇的 -165 -本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580758

底部（圖273與圖301)。 接下來，需要時利用與上述相同的歪斜離子植入法在島 形半導體層110的侧壁上執行通道離子植入法，例如大約5 至45°的傾斜方向，使用大約lxl〇1ilxl〇13/cm2的硼劑量 ，以5至100 keV的植入能量進行植入。因為表面雜質濃度 變得更加一致，所以最好從許多方向對島形半導體層 執行通道離子植入法。另外，除了離子植入法以外，可利 用CVD法沉積内含硼的氧化物薄膜，以便利用從氧化物薄 膜擴散出來的硼。在氧化物薄膜43〇覆蓋島形半導體層ιι〇 用之前，可先執行來自島形半導體層1丨〇表面的雜質%子 植入，或者可在島形半導體層11〇形成之前完成植入。植 入的方式並未特別設限，只要島形半導體層丨1〇上雜質濃 度分配均等即可。 接著，利用熱氧化作用在每個島形半導體層丨丨〇的周圍 形成當成第五絕緣膜的氧化矽薄膜44〇 (成為厚度大約1〇 nm的隧道氧化物薄膜）（圖274與圖3〇2)。在此時，並不限制 隧道氧化物薄膜為熱氧化物薄膜，可為CVD氧化物薄膜或 氧化氮薄膜。 例如可將當成第一導電薄膜的多晶矽薄膜51〇沉積成具 有大約20至200 nm的厚度（圖275與圖303)。 例如利用非等向性蝕刻，在島形半導體層丨1〇的階層側 壁上开^成側壁形狀的多晶石夕薄膜5 14，藉此分隔同時形成 的多晶矽薄膜511、512、513與514 (圖276與圖304)。在此 時’利用將A-A’方向内島形半導體層間之間隔設定為預定 __ - 166 - 本紙張尺度通用中國國家標準(CNS) Α4規格(210 X 297公釐）

裝 Μ

B7

值或更小’則不需要使用遮罩處理就可形成在該方向内連 續並當成選擇閘線的第二線路層。 利用上述已知微影蝕刻技術製作的光阻薄膜R2當成遮罩 而分隔形成第一線路層。另外，利用在自動與多晶矽薄膜 5 11側壁對準的矽基板内形成第一溝渠2丨丨來形成導電薄膜 ，以分離雜質擴散層710。 接下來，例如在傾斜〇至45。的方向上用大約1χ 1〇12至 lx l〇15/cm2的砷或磷劑量，以5至10〇 kev的植入能量，將 雜質離子導入具有階梯的島形半導體層11〇角落以形成1^型 雜質擴散區721、722、723與724 (圖277與圖305)。在鸠， 可在島形半導體層丨10的整個週邊上執行用以形成N型雜質 擴散層721、722、723與724的離子植入，並且可從一個方 向或從數個方向執行。也就是，所形成的N型雜質擴散層 721、722、723與724不會圍繞島形半導體層110的周邊。 接下來’氧化矽薄膜461 (當成第七絕緣膜）會沉積成2〇 至200 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋多 晶石夕薄膜51 1的頂端與側邊（圖278與圖3〇6)。 接著，在多晶矽薄膜512、513與514的露出表面上會形成 中間層絕緣膜610。該中間層絕緣膜61〇可由例如ΟΝΟ薄膜 所形成。 接著’可將當成第二導電薄膜的多晶矽薄膜520沉積成 具有15至150 nm的厚度（圖279與圖3〇7)。 此後，例如利用非等向性蝕刻，在島形半導體層11〇階 層内的多晶碎薄膜512、5 13與514側壁上形成側壁形狀的多 ___ - 167 - 本紙張尺度通财g g家標準(CNS) Μ規格(⑽χ 29?公爱) 580758 A7 B7 五、發明説明（164 ) 晶石夕薄膜520 ’其間插入中間層絕緣膜610，藉此分隔同時 形成的多晶矽薄膜522、523與524 (圖280與圖308)。在此時 ’利用將A-A’方向内島形半導體層間之間隔設定為預定值 或更小’則不需要使用遮罩處理就可形成在該方向内連續 並當成第三線路層並成為選擇閘線的多晶矽薄膜522、523 與 524。

接下來’氧化碎薄膜462 (當成第七絕緣膜）會沉積成2〇 至200 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋多 晶矽薄膜522的頂端與側邊（圖281與圖309) ^ 接著，可將當成第三導電薄膜的多晶矽薄膜533沉積成 具有15至150 nm的厚度（圖282與圖310)。 此後’例如利用非等向性蝕刻，在島形半導體層1丨〇的 階層内多晶矽薄膜523與524側壁上形成側壁形狀的多晶矽 薄膜530 ’藉此分隔同時形成的多晶矽薄膜533與534 (圖 283與圖3 Π)。在此時，利用將A_A，方向内島形半導體層間 之間隔設定為預定值或更小，則不需要使用遮罩處理就可 形成在該方向内連續並當成第三線路層並且成為控制閘線 的多晶矽薄膜530。 接下來’氧化矽薄膜463-1 (當成第七絕緣膜）會沉積成20 至400 nm的厚度並且經歷非等向性蚀刻，來掩埋與覆蓋多 晶石夕薄膜523以及多晶石夕薄膜533的頂端與側邊（圖284與圖 312)。 接著，將利用等向性蝕刻選擇性去除關於氧化矽薄膜 463-1所露出來的多晶矽薄膜524與多晶矽薄膜534 (圖285與 -168 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 580758 A7 B7 五、發明説明（165 ) 圖3 13)。在此等向性蝕刻之中，會蝕刻部分多晶矽薄膜523 、部分多晶矽薄膜533或這兩者，另外，只可蝕刻部分多 晶矽薄膜524與部分多晶矽薄膜534，如此垂直相鄰的第二 與第三線路層就會絕緣。 接下來’氧化矽薄膜463-2 (當成第七絕緣膜）會沉積成20 至400 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋多 晶矽薄膜523的頂端（圖286與圖314)。 此後’將去除有關氧化矽薄膜463-2所露出的中間層絕緣 $ 膜610來露出至少部分選擇閘（即是多晶矽薄膜514)，該閘形 成於島形半導體層110頂端以及島形半導體層最上階層（圖 287 與圖 315)。 接著，可將當成第三導電薄膜的多晶矽薄膜534沉積成 具有15至150 nm的厚度（圖288與圖316)。 此後’例如當成第六絕緣膜的氧化矽薄膜454會沉積成 20至200 nm ,並且利用RIE (圖289與圖317)在形成突出狀的 多晶矽薄膜534側壁上形成側壁的形狀。利用將圖1 α·α•方 向内島形半導體層間之間隔設定為預定值或更小，或利用 調整所沉積氧化石夕薄膜454的厚度，如此可讓多晶石夕薄膜« 454在圖1 Α-Α·方向内連續而在圖i Β_Β，方向内分隔。 接著，將利用等向性蝕刻選擇性去除關於氧化矽薄膜 454所露出來的多晶矽薄膜534 (圖29〇與圖318)。在此時， 會部分曰㈣形成於島形半導體層11〇頂端以及島形半導體 層11〇最上階層上的選擇閘（即是多晶碎薄膜514)。不過， 這已足夠讓島形半導體層i職刻過的頂端高度高於蚀刻 ___- 169 - 本紙張尺度適用中國囷家標準(CNS) A4規格(210 X 297公釐) 580758 A7 B7 五、發明説明（166 ) 後當成第三導電薄膜的多晶矽薄膜534頂端。藉由此等向 性蝕刻，在不使用遮罩處理的情況下，當成選擇閘線的第 二線路層可在此方向内連續。 接下來’沉積當成第七絕緣膜並且厚度為大約2〇至4〇〇 nm的氧化矽薄膜464。利用往回蝕刻或CMp暴露出提供有 雜質擴散層724的島形半導體層i 1〇頂端。例如可利用離子 植入法調整島形半導體層丨1〇頂端内的雜質濃度，並且第

四線路層840會以橫越第二與第三線路層的方向連接到島 形半導體層110的頂端。 此後，利用已知的技術，將形成中間層絕緣膜、接觸孔 以及金屬線路。因此，便實現了具有根據電荷儲存層（就是 由多晶矽薄膜製成的懸浮閘）内電荷狀態來記憶的半導體記 憶體（圖291與圖319)。 如此，可獲得與生產範例丨相同的效果。更進一步，因 為可使用不用遮罩自動對準的方式分形成第一、第二與第 三線路層，因此此生產範例具有減少生產步驟的另一項優 點。 此生產^例只有在島形半導體層未對角對稱沉積時才有 可能。更特別定言之，利用將在第二與第三線路層方向内 相鄭島形半導體層間之間隔設定成小於第四線路層方向内 的，隔，如此就有可能在不使用遮罩的情況下，自動獲得 在第四線路層方向内不連續並且在第=與第三線路層方向 内連續的線路層。相較之下，若島形半導體層對角對稱沉 積，則要使用微影蝕刻的光阻薄膜圖樣化來分離線路層。

580758

生產範例5 下面顯示半導體記憶體的生產範例，其中形成第三線路 層並不會形成額外的閘以及最上階層上的選擇閘。 圖320至344以及圖345至369為分別取自圖1 (顯示EEpR〇M 的記憶體單元陣列）内A-A，線與b_b，線的截面圖。 首先，氧化矽薄膜410會沉積成具有2〇〇至2〇〇〇 nm的厚度 ,j為P-型矽基板1〇〇 (當成半導體基板）表面上當成遮罩層 的第一絕緣膜。使用已知的微影蝕刻技術繪製光阻薄膜ri 當成遮罩層，利用反應離子蝕刻（RIE)來蝕刻氮化矽薄膜 410 (圖 320與圖 345)。 例如，氧化矽薄膜410可為氮化矽薄膜、導電薄膜、兩 種以上材料的積層薄膜，或當用RIE蝕刻P·型矽基板100時 不會触刻或展現出低蝕刻率的任何材料。 使用氧化矽薄膜410當成遮罩，則可用RIE將p—型矽基板 100蝕刻為50至5000 nm。此後，讓P-型矽基板1〇〇的露出部 分經過熱氧化形成第二絕緣膜，例如厚度大約5至1〇〇 nm 的氧化矽薄膜421 (圖321與圖346)。 接著’例如當成第三絕緣膜的氮化矽薄膜3丨丨會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀以及柱狀的P-型矽基板1〇〇 ,其中 插入氧化矽薄膜421 (圖322與圖347)。 接著’使用側壁内形成的氮化矽薄膜3丨丨當成遮罩，用 RIE敍刻氧化矽薄膜421，然後將p —型矽基板1〇〇蝕刻為5〇至 5000 nm ^如此，會將p-型矽基板1〇〇製作成每個都有一階 ________-171 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）

訂

綿 580758 A7 B7 五、發明説明（168 ) 梯的柱狀。 此後’讓P-型矽基板100的露出部分經過熱氧化形成第二 絕緣膜，例如厚度大約5至100 nm的氧化矽薄膜422 (圖323 與圖348)。 接著，例如當成第三絕緣膜的氮化^夕薄膜3 12會沉積成 大约10至1000 nm ,然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀、氮化矽薄膜3丨丨以及柱狀具有階 梯的P-型石夕基板1 〇〇，其中插入氧化石夕薄膜422。 接著，使用側壁上形成的氮化矽薄膜312當成遮罩，用 RIE蝕刻氧化矽薄膜422，然後將p_型矽基板ι〇〇蝕刻為5〇至 5000 nm ^如此，會將卜型矽基板1〇〇製作成每個都有兩個 階梯的柱狀。 此後，讓P-型矽基板1〇〇的露出部分經過熱氧化形成第二 絕緣膜，例如厚度大約5至1 〇〇 nm的氧化矽薄膜423 (圖324 與圖349)。 接著，例如當成第三絕緣膜的氮化矽薄膜3 13會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀、氮化矽薄膜312以及柱狀具有兩 個階梯的p-型矽基板1〇〇，其中插入氧化矽薄膜423。 接著，使用側壁内形成的氮化矽薄膜3 13當成遮罩，用 RIE蚀刻氧化矽薄膜423，然後將卜型矽基板ι〇〇蝕刻為5〇至 5000 nm。如此，會將p_型矽基板1〇〇製作成每個都有三個 階梯的柱狀。利用上述處理，p-型矽基板1〇〇就會分成複數 個具有階梯的圓柱型島形半導體層丨10。 L____- 172 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 五、發明説明（！69 ) 此後，在P-型石夕基板100的露出部分上，利用 形成當成第二絕賴厚度大約5至丨⑼nm的氧切 (圖325與圖350)。不過氧化矽薄膜424並不受限是散 薄膜，也可是CVD氧化物薄膜或氧化氮薄膜。' -雜質將導入每個具有階梯狀的島形半導體層"〇底部 以形成N型雜質區710，例如在傾斜〇至r的方向上用大約 IxlO13至lXl〇i7/cm2的砷或磷劑量，以5至1〇〇1^的植入浐 量來進行離子植入。 b 接著，將利用等向性㈣去除氮切薄膜與氧切薄膜 (圖326與圖351)。 島形半導體層11G的表面會氧化形成第四絕緣膜，例如 厚度為ίο至loo nm的氧化矽薄膜430 (圖327與352卜在此時 ，若島形半導體層1 10的最上階層具有最小的圖樣尺寸直 徑，則利用形成氧化矽薄膜43〇可將島形半導體層11〇的最 上階層直徑會降至最小圖樣尺寸或以下。 使用由已知微影蚀刻技術製作的光阻薄膜R2當成遮罩， 然後利用RIE蝕刻氧化矽薄膜430，並且用rIE進一步蝕刻 露出的矽基板，以便分離B-B，方向内的雜質擴散層7丨〇並且 形成第一溝渠210 (圖328與圖353)。藉此，利用分隔讓第一 線路層在圖1 A-A*方向内連續。因為矽基板會以自我對準 方式沿著氧化矽薄膜430側壁進行非等向性蝕刻，而光阻 薄膜R2具有充足的對準邊界，·具有容易製作圖樣的優點。 此後，氧化矽薄膜460 (當成第七絕緣膜）會沉積成2〇至 200 nm的厚度並且經歷非等向性蚀刻至要掩埋在第一溝渠 -173 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 580758 A7

211内的高度，或者在第一溝 底部。 210以及島形半導體層110的

祛下來’需要時利用歪斜離子植入法 m的側壁上執行通道離子植入法，例如大約5至45。的傾 斜方向’使用大約lxl0丨丨至lxl0丨3/cm2的绅或鱗劑量以: 至1〇〇 keV的植入能量進行植A。因為表面雜質濃度變得更 加-致，所以最好從許多方向對島形半導體層ιι〇執行通 道離子植入法。另外，除了通道離子植入法以外，可利用 CVD法沉積内含磷的氧化物薄膜，以便利用從氧化物薄膜 擴散出來的磷。在氧化物薄膜43〇覆蓋島形半導體層用 之前，可先執行來自島形半導體層11〇表面的雜質8離子植 入]或者可在島形半導體層丨10形成之前完成植入。植入 的方式並未特別設限，只要島形半導體層丨1 〇上雜質濃度 分配均等即可。

接著，利用熱氧化作用在每個島形半導體層Πθ的周圍 形成當成第五絕緣膜的氧化矽薄膜44〇 (成為厚度大約i 〇 nm的隧道氧化物薄膜）（圖329與圖354)。不過隧道氧化物薄 膜並不受限是熱氧化物薄膜，也可是CVD氧化物薄膜或氧 化氮薄膜。 例如可將當成第一導電薄膜的多晶矽薄膜51〇沉積成具 有大约20至200 nm的厚度（圖330與圖355)。 例如利用非等向性蝕刻，在島形半導體層n 〇的階層側 壁上形成側壁形狀的多晶矽薄膜5 M，藉此分隔同時形成 的多晶矽薄膜51 1、512、513與514 (圖331與圖356)。在此 _— _- 174 - 本紙張尺度適用中國國家標準(CMS) A4規格(210X297公釐） 580758

時，利用將A-A，方向内島形半導體層間之間隔設定為預定 ^或更小，則不需要使用遮罩處理就可形成在該方向内連 績並當成第二線路層並且成為選擇閘線的多晶矽薄膜51〇。

例如’在傾斜大約〇至45。的方向上用大約lx 1〇12至 lxl015/cm2的磷劑量，以5至1〇〇 kev的植入能量來植入。 在此，可在島形半導體層11〇的整個週邊上執行用以形成n 型雜質擴散層721、722、723與724的離子植入，並且可從 一個方向或從數個方向執行。也就是，所形成的N型雜質 擴散層721、722、723與724不會圍繞島形半導體層110的周 邊。

接下來’例如在傾斜〇至45。的方向上用大約1 χ丨〇 U至 lx 1015/cm2的砷或磷劑量，以5至100 keV的植入能量，將 雜質離子導入具有階梯的島形半導體層110角落以形成N型 雜質擴散區721、722、723與724 (圖332與圖357)。在此， 可在島形半導體層u 〇的整個週邊上執行用以形成N型雜質 擴散層721、722、723與724的離子植入，並且可從一個方 向或從數個方向執行。也就是，所形成的N型雜質擴散層 721、722、723與724不會圍繞島形半導體層11〇的周邊。 之後’利用熱氧化在多晶矽薄膜5 11上形成當成第九絕 緣膜的氧化矽薄膜472 (厚度大約10至180 nm)。此後，例如 多晶♦薄膜540 (當成第四導電膜）會沉積成20至200 nm的厚 度並且經歷非等向性蝕刻，來掩埋覆蓋多晶矽薄膜5 1丨的 頂端及側邊，其中插入氧化矽薄膜472 (圖333與圖358)。 在此’多晶矽薄膜540用來當成要掩埋的材料，但也可 __ - 175 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 580758

使用氧化⑦薄膜、氮切薄膜或其他具有優良掩埋特性的 材料。當使用像是氧切_或氮切薄料類絕緣膜， 則不可使用氧化矽薄膜472。 接下來在露出的第一導電薄膜（即是多晶⑦薄膜5^、 5 13與5 14)表面上會形成中間層絕緣膜612 (圖334與圖359) ’二匕中間層絕緣膜612可由0N0薄膜形成，接著，可將當

成第-導電薄膜的多晶發薄膜522沉積成具有15至15〇⑽的 厚度（圖335與圖360)。 此後，氧化矽薄膜452會沉積為大約2〇至2〇〇 nm的厚度（當 成第六絕緣膜），並往回蝕刻至所要的深度。然後利用等向 性独刻，選擇性去除多晶石夕薄膜522的露出部分，來將多 曰εϊ矽薄膜522配置在多晶矽薄膜5 12的側壁上，其間插入中 間層絕緣膜612 (圖336與圖361)。下階層的控制閘（即是多 晶矽薄膜522)藉由氧化矽薄膜452的保護全部保持連續。

此後’將去除中間層絕緣膜612的露出部分，然後使用 已知的微影蚀刻技術繪製光阻薄膜R3當成遮罩運用RIE蝕 刻氧化碎薄膜452。接著蝕刻多晶矽薄膜522形成第一溝渠 212 (圖337與圖362)。藉此，利用分離形成在圖ιΑ-A，方向 内連續並成為控制閘線的第三線路層。 接下來，氧化矽薄膜462 (當成第七絕緣膜）會沉積成20 至200 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋第 一溝渠212以及多晶矽薄膜522的頂端（圖338與圖363)。多 晶矽薄膜513與5 14上形成的中間層絕緣膜6 12會在第一溝渠 2 12形成之後去除，或在沒有積層的氧化矽薄膜462掩埋之 -176 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 177 - 獨758

發明説明（ 後去除。另外，也可不去除中間層絕緣膜612。 接著，在多晶矽薄膜513與514的露出表面上會形成中 層絕緣膜613。在先前步驟中未去除多晶石夕薄膜513與514上 所开y成的中間層絕緣膜612案例中，會利用CVD沉積氧化矽 薄膜為5至10 nm的厚度。 接下來’可將當成第二導電薄膜的多晶碎薄膜523沉積 成具有15至150 nm的厚度。 此後，氧化矽薄膜453會沉積為大約2〇至2〇〇11〇1的厚度（當 成第六絕緣膜），並往回蝕刻至所要的深度。然後利用等: 性蝕刻，選擇性去除多晶矽薄膜523的露出部分，來將多 晶矽薄膜523配置在多晶矽薄膜513的側壁上，其間插入中 間，絕緣膜613。上階層的控制閘（即是多晶碎薄膜523)藉 由氧化矽薄膜453的保護全部保持連續。 在此將去除中間層絕緣膜613的露出部分，然後使用已 知的微影蝕刻技術繪製光阻薄膜R4當成遮罩運用rie蝕刻 氧化梦薄膜453。接著㈣多晶,夕薄膜523形成第一溝渠⑴ -藉此’利用分離形成在圖i A_A.方向内連續並成為控制 閘線的第三線路層。 接下來，氧切薄膜463 (當成第七絕緣膜）會沉積成2〇 至200 nm的厚度並且經歷非等向性蚀刻，來掩埋與覆蓋第 一溝渠213以及多晶矽薄膜523的頂端（圖339與圖。多 矽薄膜514上形成的中間層絕緣膜6U會在第一溝渠2丨3形 成之後去除，或在沒有積層的氧化矽薄膜463掩埋之後去 除。 本纸張尺度適用中国國家標準(CNS) A4規格(210X297公釐）

580758 A7 B7 五、發明説明（174 ) 接著’當成第八絕緣膜的氮化z夕薄膜320會沉積成1 〇至 200 nm的厚度，以掩埋氧化矽薄膜以及/或光阻。利用等向 性蝕刻氮化矽薄膜320的露出部分，將島形半導體11〇的頂 端以及至少部分多晶矽薄膜514露出來。此後，將選擇性 去除用於掩埋的氧化矽薄膜以及/或光阻（圖34〇與365)。 接著，將島形半導體層110的頂端與至少部分多晶石夕薄 膜514做熱氧化處理，以形成厚度大約1511111至2〇〇11111當成 第九絕緣膜的氧化矽薄膜471 (圖3 14與圖366)。 此後’利用等向性蝕刻去除氮化矽薄膜32〇以露出部分 多晶矽薄膜514 (圖342與圖367)。 接著’沉積當成第三絕緣膜並且厚度為15至15〇 的多 晶矽薄膜534。此後，氧化矽薄膜454會沉積為20至200 nm 的厚度（當成第六絕緣膜），並往回蝕刻至所要的深度。上 階層的選擇閘（即是多晶矽薄膜5 14)藉由多晶矽薄膜534的 保護全部保持連續。 此後，使用已知的微影蝕刻技術繪製圖樣的光阻薄膜以 當成遮罩’利用RIE蝕刻氧化矽薄膜454，來形成第一溝渠 214並露出第一溝渠214底部上的多晶矽薄膜534。 接著，將利用等向性蝕刻選擇性去除關於氧化矽薄膜 464所露出來的多晶矽薄膜534 (圖343與圖368)。在氧化矽 薄膜471的保護之下，並不會蝕刻形成於島形半導體層1⑺ 頂端以及島形半導體層1 10最上階層上的選擇閘（即是多晶 矽薄膜514)。 09 接下來，例如當成第七絕緣膜的氧化矽薄膜464會沉積 _____ - 178 - 本纸張尺度適财@，料(CNS) A4_2.iqx撕公货)--------- 580758 A7 B7

五、發明説明（175 ) 成大約20至400 nm，並且經過往回蝕刻或CM拋光以露出提 供雜質擴散層724的島形半導體層i 10的上半部。例如可利 用離子植入法調整島形半導體層n〇頂端内的雜質濃度， 並且第四線路層840會以橫越第二與第三線路層的方向連 接到島形半導體層110的頂端。 此後，利用已知的技術，將形成中間層絕緣膜、接觸孔 以及金屬線路。因此，便實現了具有根據電荷儲存層（就是 由多晶矽薄膜製成的懸浮閘）内電荷狀態來記憶的半導體記 憶體（圖344與圖369)。 如此，可獲得與生產範例1類似的效果。 生產範例6 下列顯示在形成第三線路層之前，去除在最上階層的選 擇閘内形成過多閘的過程，以盡可能簡化形成第三線路層 過程的範例。 q 圖3 70至403以及圖404至43 7為分別取自圖1 (顯示EEpR〇M 的記憶體單元陣列）内A-A，線與B-B，線的截面圖。 首先，氧化矽薄膜410會沉積成具有2〇〇至2〇〇〇 nm的厚度 ，成為P-型矽基板100 (當成半導體基板）表面上當成遮罩層 的第一絕緣膜。使用已知的微影蝕刻技術繪製光阻薄膜Ri 當成遮罩層，利用RIE來蝕刻氮化矽薄膜41〇 (圖37〇與圖 404)。例如，氧化矽薄膜41〇可為氮化矽薄膜、導電薄膜、 兩種以上材料的積層薄膜，或當用RIE蝕刻卜型矽基板1〇〇 時不會蝕刻或展現出低蝕刻率的任何材料。 使用氧化矽薄膜410當成遮罩，則可用RIE將^型矽基板 -179 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

裝

580758 A7 B7 五、發明説明（176 ) 100蝕刻為50至5000 nm。此後，讓p-型矽基板100的露出部 分經過熱氧化形成第二絕緣膜，例如厚度大約5至1〇〇 的氧化矽薄膜421 (圖371與圖405)。 接著，例如當成第三絕緣膜的氮化矽薄膜3丨丨會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀以及柱狀的卜型矽基板1〇〇，其中 插入氧化矽薄膜421 (圖372與圖406)。 接著，使用側壁内形成的氮化矽薄膜3 1丨當成遮罩，用 RIE蝕刻氧化矽薄膜421，然後將p-型矽基板100蝕刻為5〇至 5000 nm。如此，會將p-型矽基板100製作成每個都有一階 梯的柱狀。 / 此後，讓P-型矽基板1〇〇的露出部分經過熱氧化形成第二 絕緣膜，例如厚度大約5至100 nm的氧化矽薄膜422 (圖373 與圖407)。

接著，例如當成第三絕緣膜的氮化矽薄膜312會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化碎薄 膜410側壁上側壁的形狀、氮化矽薄膜3丨丨以及柱狀具有階 梯的P-型石夕基板1〇〇，其中插入氧化矽薄膜422。 接著，使用側壁上形成的氮化矽薄膜312當成遮罩，用 RIE蚀刻氧化矽薄膜422，然後將P-型矽基板100蝕刻為5〇至 5000 nm。如此，會將p_型矽基板100製作成每個都有兩個 階梯的柱狀。 此後’讓p-型矽基板1 〇〇的露出部分經過熱氧化形成第二 絕緣膜，例如厚度大約5至100 nm的氧化矽薄膜423 (圖374 -180 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 與圖408)。 接著，例如當成第三絕緣膜的氮化矽薄膜313會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀、氮化矽薄膜312以及柱狀具有兩 個階梯的p-型矽基板100，其中插入氧化矽薄膜423。 接著，使用側壁上形成的氮化矽薄膜3 13當成遮罩，用 RIE蝕刻氧化矽薄膜423 ,然後將卜型矽基板1〇〇蝕刻為咒至 5000 nm。如此，會將ρ·型矽基板1〇〇製作成每個都有三個 階梯的柱狀。利用上述處理，卜型矽基板1〇〇就會分成複數 個具有階梯的圓柱型島形半導體層丨1〇。 此後，在Ρ-型石夕基板100的露出部分上，利用熱氧化作用 形成當成第二絕緣膜厚度大約5至刚nm的氧切薄膜似 (圖375與圖409)。不過氧切薄膜424並不受限是熱氧化物 薄膜，也可是CVD氧化物薄膜或氧化氮薄膜。 -雜質將導入每個具有階梯狀的島形半導體層ιι〇底部. 以形成N型雜質區710 ’例如在傾斜⑴。的方向上用大約 的坤或磷劑量，以5至1〇〇 量來進行植入。 接著，㈣科向性㈣彳去除氮切_與氧 (圖376與圖410)。 島形半導體層110的表面會氧化形成第四絕緣膜，例如 厚度為H)至_nm的氧化砂薄膜伽（圖377與川）。在此時 ’方島形+導體層110的最上階層具有最小的圖樣尺寸直 徑，則制形成氧㈣薄膜43G可將“半導的最 580758

上階層直徑會降至最小圖樣尺寸或以下。 此後’會沉積所需要像是氧化矽薄膜這種絕緣膜，並利 用等向性蝕刻往回蝕刻至所要的高度，以掩埋島形半導體 層110底部上的氧化矽薄膜430 (圖378與圖412)。

裝 接下來，需要時利用歪斜離子植入法在島形半導體層 110的側壁上執行通道離子植入法，例如大約5至45。的傾 斜方向，使用大約lx10i^lxl0i3/cm2的磷劑量，以5至 100 keV的植入能量進行植入。因為表面雜質濃度變得更加 一致，所以最好從許多方向對島形半導體層丨1〇執行通道 離子植入法。另外，除了通道離子植入法以外，可利用 CVD法沉積内含磷的氧化物薄膜，以便利用從氧化物薄膜 擴=出來的磷。在氧化物薄膜43〇覆蓋島形半導體層ιι〇用 之m，可先執行來自島形半導體層u〇表面的雜質離子植 入j或者可在島形半導體層U0形成之前完成植入。植入

Μ 的方式並未特別設限，只要島形半導體層丨1 〇上雜質濃度 分配均等即可。 接著，利用熱氧化作用在每個島形半導體層丨10的周圍 形成當成第五絕緣膜的氧化矽薄膜44〇 (成為厚度大約1〇 nm的隧道氧化物薄膜）（圖379與圖4丨3)。不過隧道氧化物薄 膜並不受限是熱氧化物薄膜，也可是CVD氧化物薄膜或氧 化氮薄膜。 接著，可將當成第一導電薄膜的多晶矽薄膜5丨〇沉積成 具有大约20至200 nm的厚度（圖38〇與圖414^然後，氧化 矽薄膜45 1會沉積為大約2〇至200 nm的厚度（當成第六絕緣 -182 - 本紙張尺度適用中國國家標準(CNS) Μ規格(請挪公爱) 580758 A7 B7

。此後，例

1x10 /cm的砷或磷劑量，以5至1〇〇 keV的植入能量，將 雜質離子導入具有階梯的島形半導體層ιι〇角落以形成N型 j 膜），並往回蝕刻至所要的深度（圖381與圖415) 雜質擴散區721、722、723與724 (圖382與圖416)。在此， 可在島形半導體層11〇的整個週邊上執行用以形成N型雜質 擴散層721、722、723與724的離子植入，並且可從一個方 向或從數個方向執行。也就是，所形成的N型雜質擴散層 721、722、723與724不會圍繞島形半導體層11〇的周邊。 在此使用由已知微影蝕刻技術製作的光阻薄膜R2當成遮 罩，然後利用RIE蝕刻氧化矽薄膜45 1，接著蝕刻多晶矽薄 膜511、氧化矽薄膜430以及雜質擴散層71〇來形成第一溝渠 211 (圖383與圖417)。藉此，讓第一線路層與成為選擇閘層 的第二線路層在圖1A — A’方向内連續。 此後’氧化矽薄膜461 (當成第七絕緣膜）會沉積成2〇至 200 nm的厚度並且經歷非等向性蚀刻，以掩埋在第一溝渠 211以及島形半導體層11〇的頂端内（圖384與圖418)。 接著’沉積當成第十絕緣膜並且厚度為1 〇至2〇〇 nm的氮 化矽薄膜330。在此將掩埋氮化矽薄膜33〇以及/或光阻薄膜 ，並且等向性蝕刻氮化矽薄膜330以露出島形半導體110的 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） B7 B7 180 五、發明説明（ 頂端以及至少部分多晶矽薄膜5 14。此後，將選擇性去除 氧化矽薄膜以及/或光阻（圖385與419)。 此後’將利用等向性蝕刻選擇性去除關於氮化矽薄膜 330所露出來的多晶矽薄膜514(圖386與圖41〇)。在此時， 因為也蚀刻了島形半導體層11〇頂端，·所以可設定較高的 島形半導體層110最上階層高度。圖386與圖42〇顯示在所有 雜質擴散層724都蝕刻去掉，但是卻留下部分雜質擴散層 724的案例。 接著’將利用等向性蝕刻選擇性去除氮化矽薄膜33〇 (圖 387與圖 421)。 接下來，在多晶矽薄膜512與513的露出表面上會形成中 間層絕緣膜6 12。此中間層絕緣膜6 12可為ΟΝΟ薄膜，然後 可將當成第二導電薄膜的多晶矽薄膜520沉積成具有15至 150 nm的厚度（圖388與圖422)。 此後，氧化矽薄膜452會沉積為大約20至200 nm的厚度（當 成第六絕緣膜），並往回蝕刻至所要的深度（圖389與圖423) 。使用已知的微影蝕刻技術繪製光阻薄膜R3當成遮罩層， 利用RIE來蝕刻氧化矽薄膜452以形成第一溝渠212。接著 ，例如利用非等向性蝕刻，在多晶矽薄膜5 12、5 13與5 14的 側壁上形成側壁形狀的多晶矽薄膜52〇，其間插入每個島 形半導體層110的每個階層内之中間層絕緣膜6 1 2。藉此， 分離同時形成的多晶矽薄膜522、523與524 ,並且同時分別 形成在圖1 A-A，（圖390與圖424)方向内連續並成為控Z閘 線的第三線路層。

580758

接下來，氧化矽薄膜462 (當成第七絕緣膜）會沉積成2〇 至400 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋第 溝渠212以及多晶矽薄膜522的頂端（圖391與圖425)。 接著，將利用等向性蝕刻選擇性去除關於氧化矽薄膜 462所露出來的多晶矽薄膜523與524(圖392與圖42〇。此後 ，去除中間層絕緣膜612的露出部分（圖393與圖427)。

接下來’在多晶矽薄膜513的露出表面上形成中間層絕 緣膜613 ,接著沉積當成第二導電薄膜並且厚度為15至15() nm的多晶矽薄膜520 (圖394與圖428)。 裝

此後’氧化矽薄膜453會沉積為大約20至200 nm的厚度（ 豸成第7T絕緣膜），並往回蚀刻至所要的深度（圖395與圖 429)。使用已知的微影蝕刻技術繪製光阻薄膜R4當成遮罩 層，利用RIE來蝕刻氧化矽薄膜453以形成第一溝渠213。 接著，例如利用非等向性蚀刻，在每個島形半導體層Η 〇 的每個階層側壁上形成側壁形狀的多晶矽薄膜52〇 ,其間 插入中間層絕緣膜613。藉此，分離同時形成的多晶矽薄 膜523與524，並且同時分別形成在圖1 Α_Αι方向内連續並 成為控制閘線的第三線路層（圖396與圖430)。 接下來，氧化矽薄膜463 (當成第七絕緣膜）會沉積成2〇 至400 nm的厚度並且經歷非等向性蚀刻，來掩埋與覆蓋第 一溝渠213以及多晶矽薄膜523的頂端（圖397與圖431)。 接著’將利用等向性蚀刻選擇性蚀刻關於氧化r夕薄膜 463所露出來的多晶矽薄膜524(圖398與圖432)。此後，去 除中間層絕緣膜613的露出部分（圖399與圖433)。 -185 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公茇) B7 五、發明説明（182 ) 然後在需要時，在島形半導體層110的露出表面上執行 歪斜離子植入法，重新調整通道内的濃度。在此利用熱氧 化作用在每個島形半導體層no周圍上形成成為隧道氧化 物薄膜的氧化矽薄膜444 (當成第五絕緣膜，厚度大約10 nm)(圖400與圖434)。不過隧道氧化物薄膜並不受限是熱 氧化物薄膜’也可是CVD氧化物薄膜或氧化氮薄膜。 接著’可將當成第一導電薄膜的多晶矽薄膜514沉積成 具有大約15至150 nm的厚度（圖401與圖435)。然後，氧化 石夕薄膜454會沉積為大約2〇至2〇〇 nm的厚度（當成第六絕緣 膜）’並往回蚀刻至所要的深度。此後，使用已知的微影蝕 刻技術繪製光阻薄膜R5當成遮罩層，利用RIE來蝕刻氧化 石夕薄膜454以形成第一溝渠214。 接下來’利用RIE蝕刻多晶矽薄膜514 (圖4〇2與圖436)， 藉此’分離形成在圖i A-A，方向内連續並成為控制閘線的 第二線路層。 多晶矽不僅可利用非等向性蝕刻來蝕刻，也可用等向性 蚀刻。利用上述已知微影蝕刻技術製作的光阻薄膜R5當成 遮罩而分隔形成第二線路層。另外，利用將A_A•方向内島 形半導體層110間之間隔設定為預定值或更小，並且調整 多晶碎薄膜的厚度，則不需要使用遮罩處理就可形成在該 方向内連續並當成選擇閘線的第二線路層。 接下來，例如當成第七絕緣膜的氧化矽薄膜464會沉積 成大約20至400 nm，並且經過往回蝕刻或CM拋光以露出提 供雜質擴散層724的島形半導體層11〇的上半部。例如可利 -186 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 580758 A7 B7 五、發明説明（183 ) 用離子植入法調整島形半導體層1 1 〇頂端内的雜質濃度， 並且第四線路層840會以橫越第二與第三線路層的方向連 接到島形半導體層1 1〇的頂端。 此後，利用已知的技術，將形成中間層絕緣膜、接觸孔 以及金屬線路。因此，便實現了具有根據電荷儲存層（就是 由多晶矽薄膜製成的懸浮閘）内電荷狀態來記憶的半導體記 憶體（圖403與圖437)。

如此，可獲得與生產範例1類似的效果。 生產範例7 在本範例要生產的半導體記憶體中，會將半導體基板圖 樣化成至少具有一階梯狀的島形半導體層。而島形半導體 層的一邊將做成作用區域。在每階層側壁上會形成複數個

當成電荷儲存層的隧道氧化物薄膜以及懸浮閘。控制閘 成於至少部分懸浮閘側邊上，其間插入中間層絕=膜:， 每階梯的角落上’將以和懸浮雜自行對準的方式形成雜 擴散層。在島形半導體層的頂端與底部内會進一步提供丨 梯’而在階層側壁上會沉積由問氧化物薄膜與選擇：所: 成的選擇閘電晶體。在這些選擇閘電晶體之間將沉積複 個（例如兩個）記憶電晶體。該電晶體會沿著該島形半導j 層串聯在-起。雜質擴散層會以和懸浮閘與選擇閘自十 準方式料，如此可將選擇閘電晶體的通道層與記^. 體的通道層連接在一起。選擇閘電晶體的閘絕緣膜厚二 記憶電晶體的閘絕緣膜厚度—樣，並且會同時^ 晶體的選擇閘與懸浮閘。 〜 -187 ·

580758 A7 B7 五、發明説明（184 圖438與圖439為分別取自圖1 (顯示EEPROM的記憶體單 元陣列）内A-A·線與B-B，線的截面圖。 在此生產範例中，在如生產範例丨内所說明的半導體記 憶體内，隧道氧化物薄膜、懸浮閘、中間層絕緣膜以及控 制閘都配置在記憶體單元所形成的階層上，如圖438與439 内所示。此配置可意結合。該階層内的配置並不特別限 制提供要形成記憶體單元與選擇閘電晶體，並且不直接與 其他階層或島形半導體層的閘極電性短路。 立產範例8 在本範例要生產的半導體記憶體中，會將半導體基板 樣化成至少具有一階梯狀的島形半導體層。而島形半導 層的一邊將做成作用區域。在每階層側壁上會形成複數 當成電荷儲存層的隧道氧化物薄膜以及懸浮閘。控制間 成於至少部分懸浮閘側邊上，其間插入中間層絕緣膜。 每階梯的角落上’將以和懸浮雜自行對準的方式形成雜 擴散層。在島形半導體層的頂端與底部内會進—步提供

梯，而在階層側壁上會沉積由閉氧化物薄膜與選擇閘所 成的選擇問電晶體。在這些選擇問電晶體之間將沉積和 如兩個)記憶電晶體。該電晶體會沿著該島形半：: ==起。雜質擴散層會以和懸浮閉與選擇閉自 準万式形成，如此可將選擇問電 · 體的通道層連接在-起。難^日己憶電， ^ ^ 、擇甲电叩骨豆的閘絕緣膜厚户」 記憶电日日體的閘絕緣膜厚度一樣， ^ 晶體的選擇閘與懸浮問。 且曰门時形成個別，

580758 A7 B7 五、發明説明（185 ) 圖440與圖441為分別取自圖1 (顯示EEPROM的記憶體單 元陣列）内A-A1線與B-B*線的截面圖。

在此生產範例中，在如生產範例1内所說明的半導體記 憶體内，隧道氧化物薄膜、懸浮閘、中間層絕緣膜以及控 制閘都配置在記憶體單元所形成的一個階層上，並且部分 控制閘 >儿積在與懸浮閘相反的方向，其間插入從該階層延 伸出來的中間層絕緣膜，如圖440與441内所示。此配置可 隨意結合。該階層内的配置並不特別限制提供要形成記憶 體單元與選擇閘電晶體，並且不直接與其他階層或島形半 導體層的閘極電性短路。 生產範例9 在本範例要生產的半導體記憶體中 〜时千令體基板 樣化成至少具有一階梯狀的島形半導體層。而島形半導: 層的一邊將做成作用區域。在每階層側壁上會形成複數 當成電荷儲存層㈣道氧化物薄膜以及料^控制問‘ 成於至少部分懸浮閘側邊上，其間插入中間層絕緣膜。/

每階梯的μ上’將以和料雜自行料时式形成雜, 擴散層。在島形半導體層的頂端與底部内會進—步提供f 梯’而在階層側壁上會沉積由閘氧化物薄膜與選擇閘… 成的選擇閘電晶體。在這些選擇問電晶體之間將沉積複‘ 個(例如兩個)記憶電晶體。該電晶體會沿著該島形半導$ 層串聯在一起。雜質擴散；合v mm… 懸浮問與選擇閘自行3 準万式开;？成，如此可將選擇閘雷

m… 4的通道層與記憶電曰E 豆的通道層連接在一起。選擇 # 电日ΕΪ fl丘的閘絕緣膜厚度多

------ 580758 A7 _____B7 五、發明説明（186 ) 記憶電晶體的閘絕緣膜厚度一樣，並且會同時形成個別電 晶體的選擇閘與懸浮閘。 圖442與圖443為分別取自圖1 (顯示EEPROM的記憶體單 元陣列）内A-A，線與B-B，線的截面圖。 在此生產範例中，在如生產範例1内所說明的半導體記 隐m内’至少隨道乳化物薄膜與懸浮閘會配置在記憶體單 元所形成的一個階層上，並且中間層絕緣膜與控制閘沉積 在與懸浮閘相反的方向，其間插入從該階層部份或完全延 伸出來的中間層絕緣膜，如圖442與443内所示。此配置可 隨意結合《該階層内的配置並不特別限制提供要形成兒憶 體單元與選擇閘電晶體，並且不直接與其他階層或島形半 導體層的閘極電性短路。 生產範例10 在本範例要生產的半導體記憶體中，會將半導體基板圖 樣化成至少具有一階梯狀的島形半導體層。而島形半導體 層的一邊將做成作用區域。在每階層側壁上會形成複數個 當成電荷儲存層的隧道氧化物薄膜以及積層絕緣膜。控制 閘形成於至少部分積層絕緣膜側邊上，其間插入中間層絕 緣膜。在每階梯的角落上，將以和懸浮雜自行對準的方式 形成雜質擴散層。在島形半導體層的頂端與底部内會進二 步提供階梯，而在階層側壁上會沉積由閘氧化物薄膜與選 擇閘所形成的選擇閘電晶體^在這些選擇閘電晶體之間將 沉積複數個（例如兩個）記憶電晶體。該電晶體會沿著該島 形半導體層串聯在-起》雜質擴散層會以和積層絕緣膜與 -190 -

580758 A7 B7 五、發明説明（187 選擇閘自行對準方式形成，如此可將選擇閘電晶體的通道 層與1己憶電晶體的通道層連接在一起。選擇閘電晶體的閘 絕緣膜厚度與記憶電晶體的閘絕緣膜厚度一樣，並且會同 時形成個別電晶體的選擇閘與積層絕緣膜。

圖444與圖445為分別取自圖5 (顯示MNOS或MONOS的記 憶體單元陣列）内A-A，線與B-B，線的截面圖。雖然圖8顯示 出島形半導體層110為柱狀，不過島形半導體層11〇也可製 作成四邊菱柱狀。不過，在島形半導體層丨丨〇的尺寸小到 接近最小圖樣尺寸，則該島形半導體層丨1〇 (若設計成菱形 的話）會因為菱角變圓了而形狀趨近於圓柱狀。 在此生產範例中，在生產範例丨内說明的半導體記憶體 内，將形成積層絕緣膜620取代氧化矽薄膜44〇，並且不會 形成積層絕緣膜6 10，如圖444與圖445内所示。 此處的積層絕緣膜表示隧道氧化物薄膜與氮化矽薄膜的 積層結構，或者其中氧化矽薄膜進一步形成於氮化矽薄膜 表面上的結構。不僅如生產範例丨内所示利用將電子植入

懸浮閘可產生電荷儲存層1電子捕捉人積層絕緣膜也可 形成。 藉此，可獲得與生產範例1類似的效果。 生產範例1 1 在本範例要生產的半導體記憶體中，要插入氧化物薄膜 的半導體基板（例如在S0I基板的氧化物薄膜上之半導體部 份)將製作成具有至少一階梯的島形半導體層。而島形‘導 體層的-邊將做成作用區域。在每階層側壁上會形成複數

580758

個當成電荷儲存層的隧道氧化物薄膜以及懸m抄制問 形成於至少部分懸浮閘側邊上，其間插入中間層絕緣膜。 在每階梯的角落上，將以和懸浮雜自行對準的^形成雜 質擴散層。在島形半導體層的頂端與底部内會進一步提供 階梯，而在階層側壁上會沉積由閘氧化物薄膜與選擇問所 形成的選擇問電晶體。在這些選擇問電晶體之間將沉積複 數個（例如兩個）記憶電晶體。該電晶體會沿著該島形半導 體層串聯在一起。雜質擴散層會以和懸浮閘與選擇閘自行 對準方式形成，如此可將選擇閘電晶體的通道層與記憶電 晶體的通道層連接在一起。選擇閘電晶體的閘絕緣膜厚度 與〃己隐电^日骨庄的閘絕緣膜厚度一樣，並且會同時形成個別 電晶體的選擇閘與懸浮閘。 圖446與448以及圖447與449為分別取自圖1 (顯示EEpR〇M 的έ己憶體單元陣列）内•線與線的截面圖。 利用此生產範例可獲得與生產範例1類似的效果。進一 步’成為第一線路層的雜質擴散層71〇接合能力會減少或 去除。此外’使用SOI基板當成基板適用於本發明所有生 產範例。 當使用SOI基板，雜質擴散層710可接觸SOI基板的氧化 物薄膜（圖446與圖447)或不會觸及（圖448與圖449)。分離第 一線路層的溝渠可觸及或不觸及S0I基板，或可深層形成 穿過SOI基板的氧化物薄膜。溝渠的深度並不特別設限， 只要可分隔雜質擴散層7 1〇即可。 在此生產範例中，將插入具有氧化物薄膜的S0I基板當 -192 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X 297公楚）

裝 訂

轉 580758 A7

成絕緣膜’該基板可為氮化碎薄膜 料並不特別設限。 並且氮化碎薄膜的材 生產蔽例1 2

在本範例要生產的半導體記憶體中，會將半導體 樣化成至少具有一階梯狀的島形半導體層。而島形半導触 層的-邊將做成作用區域。在每階層側壁上會形成複數: 當成電荷儲存層的隧道氧化物薄膜以及懸浮閘。栌制閘米 成於至少部分懸浮問側邊上，其間插入中間層絕：膜：』 每階梯的角落上，將以和懸浮雜自行對準的方式形成雜μ 擴散層。在這些選擇閘電晶體之間將沉積複數個（例如= 個）1己憶電晶體。該電晶體會沿著該島形半導體層串聯在 一起。雜質擴散層會以和懸浮閘與選擇閘自行對^方^形 成，如此可將選擇閘電晶體的通道層與記憶電晶體的^道 層連接在一起。如此將同時形成個別電晶體的懸浮閘。 圖450與圖451為分別取自圖5 (顯示EEPROM的記憶體單 元陣列）内A-A，線與B-B*線的截面圖。 a

在此生產範例中，如生產範例1内所說明的半導體記惊 知·内，在多晶矽薄膜5 1 〇沉積之後，於每個島形半導體: 1 ίο的每個階層側壁上形成側壁形狀的多晶矽薄膜51〇 ^ ^ 此利用分離方式同時形成多晶矽薄膜5 1 1與5丨2。 9 此後，雜質會導入島形半導體層1 1〇的角落，然後沉積 當成第二導線薄膜的中間層絕緣膜61〇與多晶矽薄膜52〇 ^ 此後的生產過程與生產範例丨一樣，除了省略選擇閘的形 成步驟以外（圖450與圖451)。 -193 - 本纸張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐） A7 B7 五、發明説明（19〇 ) 在此範例中，懸浮閘用來當成電荷儲存層，而該層也可 為其他形式。 主產範例13 在本範例要生產的半導體記憶體中，會將半導體基板圖 樣化成至少具有一階梯狀的島形半導體層。而島形半導體 層的邊將做成作用區域。在每階層側壁上會形成複數個 當成電何儲存層的隧道氧化物薄膜以及懸浮閘。控制閘形

成於至少部分懸浮閘側邊上，其間插入中間層絕緣膜。在 島形半導體層的頂端與底部内會進一步提供階梯，而在階 層側壁上會沉積由閘氧化物薄膜與選擇閘所形成的選擇閘 電晶體。在這些選擇閘電晶體之間將沉積複數個（例如兩 個）1己憶電晶體。該電晶體會沿著該島形半導體層串聯在 一起。選擇閘電晶體的閘絕緣膜厚度與記憶電晶體的閘絕 緣膜厚度一樣，並且會同時形成個別電晶體的選擇閘與懸 浮閘。

圖452與圖453為分別取自圖i (顯示EEPROM的記憶體單 元陣列）内A-A·線與B-B，線的截面圖。 在此生產範例中，在如生產範例1所述的半導體記憶體 内’沉積在島形半導體層丨10内記憶體單元與選擇閘間之 間隔會維持在大約20 nm至40 nm，並且不會形成擴散層72 [ 至723 (圖452與圖453)。 利用此生產處理可後得與生產範例1類似的效果。 當從記憶體單元中讀出資料，如圖452内所示，利用消 耗層以及在D1至D4上具有閘電極521、522、523與524的反 -194 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 580758 A7 B7 五、發明説明（191 ) 向層之電性連接，於雜質擴散層71〇與724之間建立電流通 過路徑。在此階段中，會將供應至閘521、522、523與524 的電壓設定成，依照電荷儲存層512與513的狀態在D2與D3 上選擇反向層的資訊或非資訊◊如此就可讀出記憶體單元 内的資料。 D1至D4可隨意配置，如此可獲得圖454内所示的完全消 耗。在此案例中，可降低記憶體單元與選擇閘電晶體内的 背偏壓效應，並且降低裝置效能的變化。 利用調整導入的雜質量或調整熱處理，可抑制來自雜質 擴散層710至724的擴散。島形半導體裝置高度方向内的距 離可設短一點，這對於降低成本以及抑制生產過程中以致 變化發生所有貢獻。 生產範例14 在本生產範例的半導體記憶體内，傳輸閘會沉積在電晶 體之間，肖電晶體用於將電位傳送給記憶電晶體的作用= •在本範例要生產的半導體記憶體中，會將半導體基板£ 樣化成至少具有—階梯狀的島形半導體層。而島形半導負 層的-邊將做成作用區域。在每階層側壁上會形成複 當成電荷儲存層的隨道氧化物薄膜 ⑴ 成於至少部分懸浮問側邊上，其間插入中間層絕=閉: 島形+導體層的頂端與底部内會進_步 …積由問氧化物薄膜與選擇問所形成的= 曰心。在砭些選擇問電晶體之間將沉積複數個㈤如^ -195 - 本纸張尺度咖中國國家料格(21QTi^i7

裝 丁

580758 A7 _____ B7 五、發明説明（I92 ) 個）記憶電晶體。該電晶體會沿著該島形半導體層串聯在 起選擇閘電晶體的閘絕緣膜厚度與記憶電晶體的閘絕 緣膜厚度一樣，並且會同時形成個別電晶體的選擇閘與懸 浮閘。在此傳輸閘極會沉積在電晶體之間，該電晶體用於 將電位傳送給記憶電晶體的作用區域I— 一 圖455與圖456為分別取自圖1 (顯示EEpR〇M的記憶體單 元陣列）内A-A，線與B-B·線的截面圖。 在此生產範例中，並未形成雜質擴散層72 1至723。在形 成多晶石夕薄膜522、523與524之後，將由多晶矽薄膜550形 成閘電極並當成第五導電薄膜。除了這幾點以外，將以和 生產範例1相同的方式完成半導體記憶體（圖455與456) ^ 如圖455内所示，當從記憶體單元中讀出資料，利用消 耗層以及在D1至D7上具有閘電極521、522、523、524與 530的反向層之電性連接，於雜質擴散層71〇與724之間建立 電流通過路徑。在此階段中，會將供應至閘52 1、522、523 、524與530的電壓設定成，依照電荷儲存層512與5 13的狀 態在D2與D3上選擇反向層的資訊或非資訊。如此就可讀出 着_ 記憶體單元内的資料。 D 1至D4可隨意配置，如此可獲得圖457内所示的完全消 耗。在此案例中，可降低記憶體單元與選擇閘電晶體内的 背偏壓效應，並且降低裝置效能的變化。 利用此生產範例也可獲得與生產範例1類似的效果。生 產步驟數可減少並且也可降低島形半導體層Π0必須的高 度，如此可抑制生產過程中發生變化。 -196 - 本纸張尺度適用中國國家標準(CMS) A4規格(210X 297公釐） 當成第三導電薄膜的530頂端與底部位置就是圖456内所 顯示的部分，這足以讓多晶矽薄膜53〇的頂端至少位於當 成第一導電薄膜的多晶矽薄膜514底部上，以及多晶珍^ 膜530的頂端至少位於當成第一導電薄膜的多晶矽薄@膜514 頂端下。 生產範例1 5 下列為說明用於獲得第一線路層方向平行於第四線路芦 方向的結構之生產過程範例。 ㈢ 圖458與圖459為分別取自圖1 (顯示EEPR〇m的記德體單 元陣列）内Α·Α，線與B-B，線的截面圖。 在此生產範例中，在如生產範例1所說明的半導體記憶 體内，運用非等向性蝕刻（使用已有圖樣的光阻薄膜當成遮 罩）分隔在Α-Α’方向内連續的第一線路層，並且掩埋當成第 七絕緣膜的氧化矽薄膜460。在另一方面，並未執行使用已 知的微影蝕刻技術繪製光阻薄膜R2當成遮罩來分離雜質擴 政層7 10的步驟’以便第一線路層不會在方向β _ β，内分離。 因此，便實現了具有第一線路層平行於第四線路層，並 且具有根據電荷儲存層（就是由多晶珍薄膜（第一導電薄膜） 製成的電荷儲存層）内電荷狀態來記憶的半導體記憶體（圖 458與 459)。 立產範例1 6

下列為獲得其中第一線路層電性共用於記憶體單元陣列 的結構之生產範例D 圖460與圖461為分別取自圖1 (顯示EEPROM的記憶體單 -197 - A7 B7

580758 元陣列）内A-A，緣與B-B，線的截面圖。 在此生產範例中，在如生產範例丨所示的半導體記憶體 内，半導體基板100内並未形成溝渠211並且省略了生產^ 例1之中的相關處理。因此，便實現了具有未分離並且^ 用於陣列内的第一線路層，並且具有根據電荷儲存層（就是 由多晶矽薄膜（第一導電薄膜）製成的電荷儲存層）内電荷狀 態來記憶的半導體記憶體（圖460與461)。 生產範例17 下列為用於獲得電晶體閘在垂直方向上具有不同長度的 結構之生產範例。 圖462與464以及圖463與465為分別取自圖i (顯示EEpR〇M 的記憶體單元陣列）内A-A·線與B-B·線的截面圖。 有關當成第一導電薄膜成為記憶體單元閘極的多晶碎薄 膜511、512、5 13與5 14或垂直於半導體基板的方向内的選 擇閘，由多晶矽薄膜512與513製成的記憶體單元閘極可能 如圖462與圖463内所示具有不同的長度，或由多晶矽薄膜 511與514製成的選擇閘可能如圖464與圖465内所示具有不 同的長度。另外在垂直方向内的多晶矽薄膜（當成第一導電 薄膜）521、522、523與524並不需要具有相同的長度。當 從與島形半導體層1 〇〇串聯的記憶體單元中讀取資料，在 考量到由基板背偏壓所引起的臨界值減少情況，可改變電 晶體閘極的長度。在此案例中，因為第一導電薄膜以及第 二導電薄膜的高度（就是閘極的長度）可隨階層來控制，如 此就可輕易控制記憶體單元。 • 198 -本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 580758 A7 B7 五、發明説明（195 ) 生產範例1 8 下列為島形半導體層1〇〇的階層不具有簡單正方形截面 之生產範例。圖466與圖467為分別取自圖1 (顯示EEPROM 的記憶體單元陣列）内A_A，線與B-B·線的截面圖。 如圖466與467内所示，島形半導體層ι〇〇可完整或部分具 有純角傾斜截面。類似地，島形半導體層1〇〇可完整或部 分具有銳角傾斜截面。該階層也可具有圓角。 生產範例19 下列為其中島形半導體層110利用雜質擴散層71〇電性懸 浮的生產範例。圖468與470以及圖469與471為分別取自圖1 (顯示EEPROM的記憶體單元陣列）内Α·Α，線與B_B，線的截面 圖。 在此生產範例中，在如生產範例1所示的半導體記憶體 内’將改變雜質擴散層710與721與723的配置。 如圖468與469内所示，可沉積雜質擴散層71〇讓半導體基 板100不會電性連接至島形半導體層11〇。 另外如圖470與471内所示，可沉積雜質擴散層721、722 與723瓖半導體單元的作用區域與島形半導體層内的選擇 閘電晶體電性絕緣。 在此可配置雜質擴散層71〇、721、722與723，讓在由讀 取、抹除或寫入時的電壓所延伸之消耗層具有與記憶體單 疋的作用區域相同之效應，其中該區域與島形半導體層内 的選擇閘電晶體電性絕緣。 q 此生產範例具有與生產範例！相同的效果。^一步，利 -199 · 0X^97公釐厂 财_家辟(⑽）A4規格(2了 580758 A7 B7 五、發明説明（196 ) 用沉積雜質擴散層後讓記憶體單元的作用區域位於與基板 有關的懸浮閘内’可消除背偏壓效果以及在讀取時由於記 憶體單元臨界值衰退造成的記憶體單元特性變化。該記憶 體單元與選擇閘電晶體可完全為消耗型。 生產範例20 一―…— 下列為其中島形半導體層Π 0的底部階層上不具有簡單 圓柱狀之生產範例。圖472與474以及圖473與475為分別取 自圖1 (顯示EEPROM的記憶體單元陣列）内Α·Α,線與B_B，線 的截面圖。 如圖472與473内所示，相鄰島形半導體層11〇在其底部之 間可具有完整或部分圓形或歪斜形狀。 當成第一導電薄膜的多晶矽薄膜51丨之底部可或可不接 觸島形半導體層1 1 〇的歪斜部分。 類似地，如圖474與圖475内所示，相鄰島形半導體層11() 的底部之間具有歪斜形狀，並且多晶矽薄膜5n的底θ部可 或可不接觸島形半導體層丨10底部上的歪斜部分。 生產範例2 1 下列為其中島形半導體層11 〇的階層並非簡單圓柱狀的 生產範例。圖476、478與480以及圖477、479與481為分別 取自圖1 (顯示EEPROM的記憶體單元陣列）内Α·Α·線與β·β, 線的截面圖。 當具有階層的島形半導體層110由複數個RIE形成時，將 如圖476與圖477内所示水平位移島形半導體層11〇的頂端階 層與底部階層。 • 200 - 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇X 297公釐） 580758 A7

另外如圖478與圖479内所示，每個階層的外形頂端與底 部都具有不同的形狀。 例如，在島形半導體層1 1 〇為如圖1所示具有圓形平面的 木例中，島开> 半導體層11 〇在圖476與圖477内是傾斜的圓柱 ，而在圖478與圖479内則是削去頂端的圓錐。 島形半導體層110的階層具有偏移的中心軸，並如圖48〇 與圖481内所示，中心軸可偏移一個方向或隨意方向。 島形半導體層110的形狀並不特別設限，只要記憶體單 元可在垂直於半導體基板1〇〇的方向内串聯沉積即可。 生產簌例22 下列顯示其中使用多晶矽以外的低阻抗線路材料來連接 控制閘以及連接選擇閘之生產範例。圖482與圖483為分別 取自圖1 (顯示EEPROM的記憶體單元陣列）内a-A，線與Β_Β· 線的截面圖。 在此生產範例中，在如生產範例1所示的半導體記憶體 内，可使用通常用於接點的鎢薄膜之較低阻抗薄膜來取代 當成第二導電薄膜之多晶石夕薄膜533與534，或者可讓多晶 碎薄膜533與534形成具有鈦、鉬、鎢、鈷以及降低阻抗元 素的矽化物，如圖482與圖483内所示。當成第一導電薄膜 並成為選擇閘的多晶矽薄膜511與514以及當成第二導電薄 膜並成為控制閘的多晶矽薄膜522與523可用相同方式降低 阻抗。 生產範例23 下列顯示其中第四線路層840未與島形半導體層i 1〇對準 -201 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

裝

580758

的生產範例。圖484與圖485為分別取自圖1 (顯示EEpR〇M 的記憶體單元陣列）内Α·Α，線與B-B,線的截面圖。

當形成的第四線路層84〇與島形半導體層ιι〇電性相連， 則第四線路層840可和島形半導體層m的露出部分對準或 未對準’如圖484與圖485内所示。連接第四線路層的方法 並未特別設P艮，只|讓第四線路層84〇電性連接到雜質擴 散層724即可。另外如圖484與圖判5内所示，露出的島形半 毕體層110頂端可或可不完全覆蓋第四線路層料卜 " 生產範例24 下列為其中形成第七絕緣膜461至464用於絕緣第二與第 三線路層的生產範例，其中該第二與第三線路層在連街這 兩者的方向以及分離這兩者的方向内具有不同深度。 圖486與522以及圖523與559為分別取自圖ι (顯示 EEPROM的記憶體單元陣列）内A_A•線與B_B，線的截面圖。

首先，氧化矽薄膜4丨〇會沉積成具有2〇〇至2〇〇〇nm的厚度 ，j為P-型矽基板100 (當成半導體基板）表面上當成遮罩^ 的第一絕緣膜。使用已知的微影蝕刻技術緣製/ 當成遮罩層，利用反應離子㈣（RIE)來㈣氮化 4j〇 (圖486與圖523)〇例如，氧化矽薄膜41〇可為氮化矽薄 膜、導電薄膜、兩種以上材料的積層薄膜，或當用rie蝕刻 P-型矽基板100時不會蝕刻或展現出低蝕刻率的任何材料。 使用氧化矽薄膜410當成遮罩，則可用RIE將卜型矽基板 100蝕刻為50至5000 nm。此後，讓ρ·型矽基板1〇〇的露出部 刀經過熱氧化形成第二絕緣膜，例如厚度大約5至1 〇〇 • 202 -

580758

的氧化矽薄膜421 (圖487與圖524)。 接著’例如當成第三絕緣膜的氮化矽薄膜3丨丨會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化發薄 膜410側壁上側壁的形狀以及柱狀的ρ·型矽基板1〇()，其中 插入氧化矽薄膜421 (圖488與圖523)。 接著，使用側壁上形成的氮化矽薄膜3丨丨當成遮罩，用 RIE蚀刻氧化矽薄膜421，然後將p—型矽基板1〇〇蝕刻為5〇至 5000 nm。如此，會將卜型矽基板ι〇〇製作成每個都有一階 梯的柱狀。 此後，讓P-型矽基板100的露出部分經過熱氧化形成第二 絕緣膜，例如厚度大約5至100 nm的氧化矽薄膜422圖 與圖526)。 接著，例如當成第三絕緣膜的氮化矽薄膜3 12會沉積成 大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀、氮化矽薄膜3丨丨以及柱狀具有階 梯的P-型矽基板100，其中插入氧化矽薄膜422。 接著，使用側壁上形成的氮化矽薄膜3 12當成遮罩，用 RIE蚀刻氧化矽薄膜422，然後將P-型矽基板1〇〇蝕刻為5〇至 5000 nm。如此，會將严型矽基板1〇〇製作成每個都有兩個 階梯的柱狀。 此後，讓型矽基板100的露出部分經過熱氧化形成第二 絕緣膜，例如厚度大約5至100 nm的氧化矽薄膜423 與圖527)。 接著，例如當成第三絕緣膜的氮化矽薄膜3 13會沉積成 -203 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）

ii

580758

大約10至1000 nm，然後會經過非等向性蝕刻成為氧化矽薄 膜410側壁上側壁的形狀、氮化矽薄膜312以及柱狀具有兩 個階梯的P-型矽基板100，其中插入氧化矽薄膜423。 接著’使用側壁上形成的氮化矽薄膜3丨3當成遮罩，用 RIE蝕刻氧化矽薄膜423 ,然後將卜型矽基板1〇〇蝕刻為5〇至 5000 nm。如此，會將ρ·型矽基板ι〇〇製作成每個都有三個 階梯的柱狀。

利用上述處理，p-型矽基板1〇〇就會分成複數個每個都具 有階梯的圓柱型島形半導體層110 (圖491與圖528)。 接著’將選擇性蝕刻去除氮化矽薄膜與氧化矽薄膜（圖 492與圖 529)。

島开> 半導體層1 10的表面會氧化形成第四絕緣膜，例如 厚度為10至100 nm的氧化矽薄膜430 (圖493與530)。在此時 ，若島形半導體層Π0的最上階層具有最小的圖樣尺寸直 徑’則利用形成氧化矽薄膜43〇可將島形半導體層u〇的最 上階層直徑會降至最小圖樣尺寸或以下。 如圖493内所示，最底階層可或可不被圖1 A_A•方向以及 圖1B-B*方向内的氧化石夕薄膜430。 此後，將利用等向性蝕刻去除氧化矽薄膜43〇 (圖494與 圖 531)。 接著’例如將沉積當成第^--*絕緣膜並且厚度大約1 5至 1500 nm (至少比當成第三絕緣膜的氮化矽薄膜後度還要厚） 的氧化矽薄膜340 (圖495與532)。 氧化石夕薄膜430可沉積在中間插入氧化石夕薄膜的島形半 - 204 - 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ 297公釐） 580758 A7 B7

導體層110上。 該氧化矽薄膜430會在每個島形半導體層u〇側壁上形成 側壁形狀（圖496與圖533)。 此後，雜質會導入島形半導體層丨1〇露出的頂端與底部 ，以形成N型雜質擴散層71〇與724 (圖497與534”例如， 在傾斜大約0至7。的方向上用大約lx 1〇13至1χ 1〇n/cm2的磷 劑量，以5至1〇〇 keV的植入能量來植入。 接著，將島形半導體層110露出的頂端與底部做熱氧化 處理，以形成厚度大約5〇11111至5〇〇11111當成第十三絕緣膜的 氧化矽薄膜490與495 (圖498與圖535)。 此後，需要時利用等向性蝕刻去除由熱蝕刻在氮化矽薄 月吴340上形成的氧化矽薄膜，並且利用等向性蝕刻選擇性 去除氮化矽薄膜340。 接下來，需要時利用歪斜離子植入法在島形半導體層 110的側壁上執行通道離子植入法，例如大約5至。的傾 斜方向，使用大約1x10丨丨至lxl〇i3/cm2的磷劑量，以5至 100 keV的植入能量進行植入。因為表面雜質濃度變得更加 一致，所以最好從許多方向對島形半導體層11〇執行通道 離子植入法。另外，除了通道離子植入法以外，可利用 CVD法沉積内含磷的氧化物薄膜，以便利用從氧化物薄膜 擴散出來的磷。在氧化物薄膜43〇覆蓋島形半導體層用 之則，可先執行來自島形半導體層丨1〇表面的雜質離子植 入j或者可在島形半導體層110形成之前完成植入。植入 的方式並未特別設限，只要島形半導體層丨1〇上雜質濃度

-205 -

580758 A7

分配均等即可。 ，接著 '利用熱氧化作用在每個島形半導體層u。的周圍 形成當成第五絕緣膜的氧切薄膜44()(成為厚度大約⑺ nm的隧逭氧化物薄膜)(圖499與圖536)。不過隧道氧化物薄 膜並不受限是熱氧化物薄膜，也可是CVD氧化物薄膜或氧 化氮薄膜。

第導電薄膜（例如多晶矽薄膜510)會沉積成厚度大約為 2〇至200 nm (圖500與圖537),並且第六導電薄膜（例如氧化 石夕薄膜451)會沉積成厚度大約為2〇至2〇〇 nn^然後，往回 絮 蝕刻至所要的深度（圖501與圖538)。例如利用非等向悻蝕 二J在島开y半導層11 〇的階層側壁上形成側壁形狀的多 晶矽薄膜510 ,藉此分隔同時形成的多晶矽薄膜5U、5丨2、 5/3與514。底部的選擇閘（即是多晶矽薄膜5U)藉由氧化矽 薄膜45 1的保護全部保持連續。

接下來，例如在傾斜〇至45。的方向上用大約1><1〇12至 lxl〇i5/cm2的砷或磷劑量，以5至1〇() keV的植入能量，將 雜質離子導入具有階層的島形半導體層丨1〇階梯角落以形 成N型雜質擴散區721、722、723與724 (圖5〇2與圖539)。在 此，可在島形半導體層110的整個週邊上執行用以形成1^型 雜質擴散層721、722、723與724的離子植入，並且可從一 個方向或從數個方向執行。也就是，所形成的N型雜質擴散 層721、722、723與724不會圍繞島形半導體層11〇的周邊。 此後，使用由已知微影蝕刻技術製作的光阻薄膜R2當成 遮罩’然後利用RIE蝕刻氧化矽薄膜45 1，並且蝕刻多晶石夕 -206 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580758 A7 ___B7 五：發明説明（203 ) ^ ^ 薄膜511、氧化矽薄膜490以及雜質擴散層710來形成第一溝 渠211 (圖503與圖540)。藉此，讓第一線路層與成為選擇閘 線的第二線路層在圖1A-A’方向内連績。 接下來，氧化矽薄膜461 (當成第七絕緣膜）會沉積成2〇 至200 nm的厚度並且經歷非等向性蚀刻，來掩埋與覆蓋第 一溝渠211以及多晶矽薄膜5 u的頂端（圖504與圖541)。 接著’在多晶矽薄膜512、5 13與5 14的露出表面上會形成 中間層絕緣膜610。此中間層絕緣膜61〇可由Ονο薄膜製成。 接著’可將當成第二導電薄膜的多晶矽薄膜520沉積成 具有15至150 nm的厚度（圖505與圖542)。 此後’將當成第十四絕緣膜的氮化矽薄膜352沉積成j 5 至300 nm的厚度（圖506與圖543)。然後利用非等向性蝕刻 ’在多晶矽薄膜520側壁上形成側壁形狀的氮化矽薄膜352 (圖507與圖544)。在此將調整島形半導體層i丨〇之間的間隔 以及氮化♦薄膜352的厚度，如此氮化矽薄膜352會在此生 產1¾ ^又中的圖1 A-A·方向内連續，而在圖1 B-B，方向内分隔。 接著’使用氮化矽薄膜532當成遮罩，利用尺化蝕刻多晶 石夕薄膜520，如此多晶矽薄膜52〇會在圖i Α-Α·方向内連續 ’而在圖1 Β-Β1方向内分隔（圖508與圖545)。 此後’將利用等向性蝕刻選擇性去除氮化矽薄膜352。 接著’氧化碎薄膜452會沉積為大約2〇至200 nm的厚度（當 成第7^絕緣膜），並往回蝕刻至所要的深度（圖509與圖546) 。例如利用非等向性蝕刻，在島形半導體層1 1 0階層内的 多晶矽薄膜512、5 13與5 14側壁上形成側壁形狀的多晶矽薄 -207 - 本紙張尺度適财關297錄) 580758

，5^0，其間插入中間層絕緣膜61〇 ,藉此分隔同時形成的 多晶矽薄膜522、524與524 (圖510與圖547)。在此將利用分 離方式將較低階層上的控制閘（即是多晶矽薄膜522)形成到 第三線路層内，該層為在圖1A-A，方向内連續的控制閘線。 接下來，例如沉積當成第七絕緣膜_並―且，厚度為2〇至2⑼ nm的氧化矽薄膜462以掩埋多晶矽薄膜522。在此掩埋過程 中，將沉積氧化矽薄膜462來完全覆蓋島形半導體層nQ, 需要時可接著進行整平作業，然後從半導體基板之上等向 性或非等向性往回蝕刻氧化矽薄膜462 ,如此在圖1的Α·Αι 方向與Β-Β’方向内會有相同的掩埋高度。另外，如圖51丨與 圖548内所示，所沉積的氧化矽薄膜462很薄所以不會完全 掩埋島形半導體層，因此沉積深度在圖i的冬Α·方向與β·β· 方向内有變化，即是在島形半導體層丨1〇之間的小間隔或 大間隔内。然後可執行等向性或非等向性蝕刻，如圖掩埋 高度在圖1的Α-Α·方向與Β-Β，方向内有所不同。 如此藉由改變島形半導體層η〇間之小間隔或大間隔内 的掩埋高度，這樣就可去掉整平處理並減少由於往回蝕刻 量減少造成的生產處理變化。也就是，掩埋第七絕緣膜的深 度或者換句話說，在圖1Α-Α，方向與Β-Β·方向内第二線路層 與第二線路層的位置高度並不相等，但不同的是可藉此利 用減少生產步驟數量，讓半導體記憶體的生產更好控制。 在島形半導體層110間之間隔於圖i Α_Α·方向内與Β-Β，方 向内不同之案例中，將可實現上述的掩埋方法。若方向Α_Α, 與方向Β-Β’内的間隔相同，則掩埋高度就相同。不過對這 • 208 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公爱）

訂

轉 B7 五、發明説明（205 ) 個案例來說，可適用上述的掩埋方法。另外，上述的掩埋 万法也適用於圖2内所示的封閉包裝沉積内，並且可適用 於島形半導體層110的任何一種沉積方式。 接著’可將當成第三導電薄膜的多晶矽薄膜533沉積成 具有15至150 nm的厚度（圖512與圖549)。在此時，因為氧 化矽薄膜462有不同的掩埋高度，則多晶矽薄膜533的位置 鬲度在圖1的A-A，方向與B_B，方向内是不同的，要比Α·Α，方 向内高。 此後，將當成第十四絕緣膜的氮化矽薄膜353沉積成15 至300 nm的厚度（圖513與圖55〇),並且在多晶矽薄膜533側 壁上形成側壁形狀。在此將調整島形半導體層丨1〇之間的 間隔以及氮化矽薄膜353的厚度，如此氮化矽薄膜353會在 圖1A-A*方向内連續，而在Β·Β，方向内不連續。 接著，使用氮化矽薄膜353當成遮罩，利用RIE蝕刻多晶 矽薄膜533 ,如此多晶矽薄膜533只會在圖1Α·Α·方向内連續 ，而在Β-Β，方向内不連續（圖514與圖551)。 此後，將利用等向性蝕刻選擇性去除氮化矽薄膜353。 接著，氧化矽薄膜453會沉積為大約2〇至200 nm的厚度（當 成第穴絕緣膜），並往回蝕刻至所要的深度。然後使用氧化 矽薄膜453當成遮罩，利用等向性蝕刻選擇性去除多晶矽 薄膜533與多晶矽薄膜524的露出部分（圖516與圖553)。藉 此將利用分離方式將較高階層上的控制閘（即是多晶矽薄^ 523)與當成第三導電薄膜的多晶矽薄膜533形成到第三線路 層内，泫層為在圖1Α_Α·方向内連續的控制閘線。 -209 - t s s x 297^)--~一- 580758 A7 B7 五、發明説明（2〇6 ) 接下來，氧化矽薄膜463 (當成第七絕緣膜）會沉積成2〇 至400 nm的厚度並且經歷非等向性蝕刻，來掩埋與覆蓋多 印矽薄膜523以及多晶矽薄膜533的頂端（圖5 17與圖554)。 此後’將去除有關氧化矽薄膜463所露出的中間層絕緣 膜610來露出至少部分選擇閘（即是多晶矽薄膜514),該閘形 成於島形半導體層110頂端或島形半導體層11〇最上階層（圖 518與圖 555)。 接著’可將當成第三導電薄膜的多晶矽薄膜534沉積成 具有15至150 nm的厚度（圖5 19與圖556)。 此後’氧化矽薄膜454會沉積為大约2〇至200 nm的厚度{當 成第r?絕緣膜）’並往回蚀刻至所要的深度（圖520與圖557)。 最上階層的選擇閘（即是多晶矽薄膜5丨4)藉由氧化矽薄膜 534的保護全部保持連續。 接著，將利用等向性蝕刻選擇性去除關於氧化矽薄膜

454所露出來的多晶矽薄膜534 (圖521與圖558)。在此時， 會部为触刻开> 成於島形半導體層Η 〇頂端以及島形半導體 層110最上階層上的選擇閘（即是多晶碎薄膜5 M)。不過， 這已足夠讓島形半導體層11〇蝕刻過的頂端高度高於蝕刻 後多晶石夕薄膜5 3 4的頂端。 在此使用由已知微影蝕刻技術製作的光阻薄膜5當成遮 罩’利用RIE蝕刻氧化矽薄膜454，然後蝕刻多晶矽薄膜 534來开> 成第一溝渠214。藉此，提供在圖1 方向内連 續並成為選擇閘線的第二線路層。 接下來，沉積當成第七絕緣膜並且厚度為大約2〇至4〇〇 -210 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 580758 A7 B7

nm的氧化矽薄膜464。利用往回蝕刻或CMP暴露出提供有 雜質擴散層724的島形半導體層11 〇頂端。例如可利用^子 植入法調整島形半導體層11 〇頂端内的雜質濃度，並且第 四線路層840會以橫越第二與第三線路層的方向連接到島 形半導體層110的頂端。

此後，利用已知的技術，將形成中間層絕緣膜、接觸孔 以及金屬線路。因此，便實現了具有根據電荷儲存層（就是 由多晶矽薄膜製成的懸浮閘）内電荷狀態來記憶的半導體記 憶體（圖522與圖559)。 在此生產例中’島形半導體層1 1 〇形成於型半導體基 板上’不過該島形半導體層Π0也可形成於p-型雜質擴散層 (开’成於η-型半導體基板内）或是形成於n_型雜質擴散層（該 層开;^成於p -型半導體基板内）内的p -型雜質擴散層内。雜質 擴散層的導電類型可相反。

在此生產範例中，為了形成階梯狀的島形半導體層n 〇 ’將形成側壁狀的氮化矽薄膜3 11、3 12與3 13，並且使用這 些側壁當成p-型矽基板100在反應離子蝕刻内的遮罩，藉此 形成階梯。不過，例如可掩埋絕緣膜或導電薄膜而露出島 形半導體層1 10的上半部，並且露出的島形半導體層Π 0上 半部可經過熱氧化或等向性蚀刻變成更薄。此處理重複， 逐漸增加絕緣膜或導電薄膜的沉積厚度，以形成具有階梯 的島形半導體層110。 上述生產範例顯示其中在圖1 A-A1方向内與B-B·方向内 具有不同掩埋高度的氧化矽薄膜462之範例。不過，此範 -211 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 580758 A7 B7 五、發明説明（2〇8 例也適用於其他掩埋材料，例如氧化矽薄膜461、463與464 以及氧化矽薄膜45 1至454。 在上述的生產範例中，使用由已知微影蝕刻技術製作的 光阻薄膜R2與R5當成遮罩來分離多晶矽薄膜5 η與多晶矽 薄膜534。不過，也可用由氮化矽薄膜所形成的側壁來執 行這些導電薄膜的分離。

在此生產範例中，多晶矽薄膜520的分離用到兩個生產 步驟，一是使用側壁形狀的氮化矽薄膜352分離第三線路 層連接方向内的多晶矽薄膜520，之後去除氮化矽薄膜352 ’在島形半導體層110的每個階層上分離之。不過，每形 成氮化碎薄膜352的側壁之後，可利用光阻往回蚀刻去除 氮化矽薄膜352的上半部。在去除光阻薄膜之後，執行反 應離子蝕刻同時分離連接方向内以及島形半導體層丨丨〇每 個階層内的第三線路層。此利用分離方式形成不僅適用於 多晶矽薄膜520，也適用於多晶矽薄膜533或適用於任何導 電薄膜或絕緣膜。

對於本生產範例内說明的掩埋而言，利用沉積氧化碎薄 膜或氧化矽薄膜與氮化矽薄膜的積層薄膜直接掩埋所要的 溝渠，並從上述半導體基板等向性蝕刻。另外，也可用光 阻往回蝕刻間接掩埋溝渠。 在光阻往回蝕刻中，可利用調整曝光時間、曝光量或這 兩者來控制掩埋薄膜的高度。如何控制高度並未特別設限 要包含曝光後的顯像過程。 例如，也可用灰燼執行光阻往回蝕刻。或者取代往回蚀 -212 -

580758 A7 B7

五、發明説明（2〇9 ) 刻，可執行掩埋而在光阻應用上獲得所要的高度。在後者 中，該光阻較好具有低黏性。上述技術可相互結合使用 進一步’要加上光阻的表面可具有親水性，例如可將光阻 施加於氧化矽薄膜上。 例如，用於埋藏的氧化矽薄膜不僅可由CVD形成，也口 用旋轉塗佈來形成。 可 藉由在一組記憶體單元的頂端與底端提供選擇閘，就可 避免记憶體單元電晶體過度抹除的現象，就是讀取電壓為 0V並且臨界點為負，如此單元電流就會流過未選取的單元^ 生產範例25 圖560與圖561為分別取自圖1 (顯示EEpR〇M的記憶體單 元陣列）内A-A，線與B-B，線的截面圖。 在此生產範例的半導體記憶體内，可在不穿透每個階層 的情況下沉積懸浮閘510與控制問520。選擇閘電晶體形： 於島形半導體層的頂端與底端上，在這些選擇閘電晶體之 間將沉積兩個選擇問電晶體。選擇閘電晶體以及記憶電晶 體的懸浮閘5 1 0與控制閘52〇會同時形成。 至少部分選擇閘電晶體的懸浮閘510會利用電性連接至 控制閘520而變成選擇閘。 在本發明的半導體記憶體生產中，生產範例α25内所 說明的!己憶電晶體與選擇電晶體之結射 … 根據本發明的半導體記憶體’藉由在島形半導體層上形 成記憶電晶體’如此就可大幅增加記憶電晶體的容量、減 少每位元的單元面積並且降低晶片的尺寸與成本。尤其是 ---—_____ - · 本紙張尺錢财_

580758 在所形，形半導體層具有最小圖樣緣製尺寸（長度）並 且在設定為最小圖樣繪製距離的島形半導體層之間具有最 小距離的案射，若每個島形半導體層形成兩記憶電晶體 的話’就可獲得先前技藝記憶體兩倍大的記憶容量。因此 ’記憶容量會隨著每個島形半導體層的記憶電晶體數量等 比增加。另外，因為決定裝置效能的垂直方向並未取決於 最小圖樣繪製尺寸，所以可維持裝置的效能。 广進一步，藉由具有階層的島形半導體層表面上形成隧道 氧，物薄膜·，例如熱氧化，㈤積多晶珍薄膜並且利用㈣ 非等向性蝕刻多晶矽薄膜，則可同時在每一階層上將多晶 Μ膜分離成側壁形狀。形成閉極的處理並不取決 ，階層數量’相不需要利用光阻往回㈣或這類處理執 行困難的;L準。因& ’可獲得特性比較一致的半導體記憶 精由形成雜質擴散層，如此記憶體單元的作用區域會處 於懸浮狀態到達基板，而從基板消除背偏壓效應。因為已 :降低讀取時的記憶體單元臨界值1以不會發生記憶體 單元特性變化’並且位元線與源極線之間串聯的單元數量 已經增加’如此會增加容量。在島形半導體層的底部為源 極（案例巾’即使讀體單元的作用區域位處於懸浮狀態 到達基板，該源極還是具有島料導體層（具有階層）内最 大的直徑。對於島形半導體層的階梯結構來說，可減低源 極阻抗並且降低背偏壓效應。因，匕，這樣才有可能獲得高 效能半導體記憶體。

215 - 580758

五、發明説明（ 主道触i辑據本發明的半導體記憶體，會將半導體基板或 “、皂：1製作成至少具有一階梯的柱狀層。每個柱狀層的 :二：开:▲作用區域，並且在柱狀層的每-階層側邊 二“成電荷儲存層的隧道氧化物薄膜以及懸浮閘。而 形成於至少部分懸浮問側邊上，其間插入中間層絕 動：邀二此：使用好控制的離子植入技術就可用和閘極自 門财別Π輕易形成中間裝置擴散層。當雜質導入懸浮 可同時形成中間裝置擴散層，這樣可在不 層。擴政層形成步驟的情況下形成中間裝置擴散 膜較3成接雜高濃度雜質的薄 不=分隔的問題而限制擴散的雜質種類。用：方= 相s間單的完成藉由擴散難以導入的绅。如此^ 由的獲得所要的擴散分配。 了更自 更進-步’從上述原因之中，不 :半導體記憶體，而且也很容易形成p_型半導體易= 器貫現來自電晶體(使用半導體基板柱)：反向 态或邏輯電路的結構。 )】久n 整個利用分離㈣成的祕可相當輕易的 決於柱狀層所擁有的階層數量。因此，可來 並不取 :的半導體記億體，其中複數個記憶體單元、聯 直於半導體基板的方向±，這 Z聯"。積在垂 也可獲得随道氧化物薄膜企電行· /讀時間。其 …儲存層，或與每個記憶體 本纸張尺度適财g g家料(CNS) A4規格(21()><297公石

580758 A7 B7 五、發明説明（212 ) 單元或每個選擇閘電晶體有關的同質性閘氧化物薄膜與控 制閘。類似地，可獲得與每個記憶體單元相關同質性的中 間層絕緣膜與控制閘。因此，可生產出特性比較一致的半 導體記憶體。 -216 - 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐）

Claims (1)

1. 580758 厂― 第091113616號專利申請案 g 中文申請專利範圍替換本(92年12月）$ Do 申請專利範圍 1. 一種半導體記憶體，其包含： 一第一導電型半導體基板，以及 記憶體單元，其每個由一島形半導體層、一電荷儲存 層以及一控制閘所構成，所形成的該電荷儲存層與該 控制閘會整個或部分圍繞住該島形半導體層的侧壁， 其中該記憶體單元串聯沉積，並且其上沉積記憶體 單元的島形半導體層在水平方向内具有逐漸變化的截 面積。 2. 如申請專利範圍第1項之半導體記憶體，其中該會從一 半導體基板側到頂端逐漸降低截面積。 3. 如申請專利範圍第1項之半導體記憶體，其中該會從一 半導體基板侧到頂端逐漸增加截面積。 4. 如申請專利範圍第1項之半導體記憶體，其中至少一截 面積會等於一半導體基板側上島形半導體層的截面積。 5. 如申請專利範圍第1項之半導體記憶體，其中該一或多 個記憶體單元會用下列與該半導體基板電性絕緣： 形成於該半導體基板内或該島形半導體層内的一第 二導電類型雜質擴散層，或者 該第二導電類型雜質擴散層與一形成於該第二導電 類型雜質擴散層内的第一導電類型雜質擴散層。 6. 如申請專利範圍第1項之半導體記憶體，其中在一島形 半導體層上形成複數個記憶體單元，並且至少一記憶 體單元會用下列與其他記憶體單元電性絕緣： 形成於該島形半導體層内的一第二導電類型雜質擴 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 580758 A8 . ... ί D8 .) 砂 六、申請專利範圍 散層，或者 該第二導電類型雜質擴散層與一形成於該第二導電 類型雜質擴散層内的第一導電類型雜質擴散層。 7. 如申請專利範圍第1項之半導體記憶體，其中該一或多 個記憶體單元會用下列與該半導體基板電性絕緣： 形成於該半導體基板内或該島形半導體層内的一第 二導電類型雜質擴散層，以及 形成於該第二導電類型雜質擴散層與該半導體基板 或該島形半導體層之間接合處的一消耗層。 8. 如申請專利範圍第1項之半導體記憶體，其中形成複數 個記憶體單元，並且至少一記憶體單元會用下列與其 他記憶體單元電性絕緣： 形成於該島形半導體層内的一第二導電類型雜質擴 散層，以及 形成於該第二導電類型雜質擴散層與該島形半導體 層之間接合處的一消耗層。 9. 如申請專利範圍第1項之半導體記憶體，其中一雜質擴 散層形成於該半導體基板上，該雜質擴散層當成至少 一記憶體單元的共用線路。 10. 如申請專利範圍第1項之半導體記憶體， 其中複數個島形半導體層會以矩陣方式形成， 在該島形半導體層内形成用於讀取儲存在該記憶體 單元内電荷狀態之線路層， 連續配置在一方向内的複數個控制閘，來形成控制 -2 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

   閘線，以及 複數個線路層會連接在橫越該控制 形成位元線。 I、泉的万向内以 11·如申請專利範圍第i項之半導體記憶體， 其中在該記憶體單元至少一端上形成用於一選擇記 憶體單元的一閘電極’而該記憶體單元係形成於該島 形半等體層上，如此可部份或完全圍燒該島形半導體 層的側壁’並且該閘電極可與該記憶體單元串聯 12. 如申請專利範圍第n項之半導體記憶體，其中在閘電 極相反面上的部份島形半導體層會利用形^於半= 基板表面或島形半導體層内之第二導電類型雜質擴= 層與孩半導體基板或.該記憶體單元電性絕緣，。 13. 如申請專利範圍第i項之半導體記憶體， 其中在具有與該電荷儲存層自動對準的階梯結構之 茲島形半導體層的角落上，部份或整個形成一第二導 電類型雜質擴散層，或部份或整個形成一第二導電類 型雜質擴散層與一形成於該第二導電類型雜質擴散層 内的第一導電類型雜質擴散層，如此記憶體單元的通 道層會彼此電性相連。 14. 如申請專利範圍第u項之半導體記憶體， 其中在具有與該電荷儲存層以及鬧電極自動對準的 階梯結構之該島形半導體層（）的角落上，部份或整個形 成一第二導電類型雜質擴散層，或部份或整個形成一 ______ - 3 -

   1 紙張尺度適财國@家鮮(CNS) A4規格(21() χ撕公策) 580758 A8 B8 C8 D8 p年0月/2 Η 」丄〜 -'-U ^..： /間尤丨 申請專利範圍 第二導電類型雜質擴散層與一形成於該第二導電類型 雜質擴散層内的第一導電類型雜質擴散層，如此由相 對於閘電極的部分島形半導體層内形成的通道層會與 記憶體單元的通道層電性相連。 15. 如申請專利範圍第1項之半導體記憶體， 其中會开;^成與一島形半導體層有關的複數個記憶體 單元’並且盡量靠近配置構成記憶體單元的控制閘， 讓記憶體單元的通道層電性相連。 16. 如申請專利範圍第}項之半導體記憶體，其中該控制閘 與該閘電極會靠近沉積在一起，讓部份位於島形半導 體層内並與該閘電極相反位置的通道層電性連接到該 記憶體單元的通道層。 17·如申請專利範圍第i項之半導體記憶體，其中會形成與 一島形半導體層有關的複數個記憶體單元，並且進一 步在控制閘之間形成電性連接記憶體單元通道層的電 極。 18·如申請專利範圍第丨丨項之半導體記憶體，其中會形成 與一島形半導體層有關的複數個記憶體單元，並^進 一步在該控制閘與該閘電極之間形成用於將部份位於 島形半導體層内並與閘電極相反位置的通道層電性連 接到冗憶體單元通道層的電極。 19.如申請專利範圍第u項之半導體記憶體，其中全部、 部份或-控制閘可由與全部、部份或一間電極相同的 材料所形成。 本紙張尺度適财s S家鮮(CNS) Α#ϋ1()χ撕公董）_ 580758

   20. 如申请專利乾圍第11項之半導體記憶體，纟中該電荷 儲存層與該閘電極由相同的材料所形成。 21. 如申請專利範圍第！項之半導體記憶體，其中以矩陣形 式形成複數個島形半導體層，並且一方向内的島形半 導體層之寬度小於同方向内相鄰島形半導體層間之距 離。 22. 如申請專利範圍第i項之半導體記憶體，其中以矩睁形 式形成複數個島形半導體層，並且一方向内島形半導 體層間之距離小於另一方向内島形半導體層間之距離。 23•一種製造半導體記憶體的方法，其包含以下步驟： 在一半導體基板上形成至少一島形半導體層； 在該島形半導體層的一侧壁上形成第一絕緣膜的側 壁； 進一步使用該側壁當成光罩蝕刻該半導體層，形成 島形半導體層，其係具有在水平於半導體基板方向内 面積會逐漸變化的截面積； 在該島形半導體層上形成單層或多層絕緣膜以及第 一導電薄膜；以及 在插入絕緣膜的該島形半導體層側壁上形成之側壁 上形成Μ第一導電薄膜，藉此分離該第一導電薄膜， 藉以生產一半導體記憶體，該記憶體具有至少一個 由島形半導體層、電荷儲存層以及控制閘所構成的記 憶體單7C，其中所形成的該電荷儲存層與該控制閘會 整個或部分圍繞住該島形半導體層的側壁。 -5 - 580758

   24·如申請專利範圍第23項之製造半導體記憶體的方法， f 一步包含將一雜質部份或整個導入島形半導體層角 $ <步驟’其中該島形半導體層具有在水平於該半導 m基板的方向内面積會逐漸變化的截面積，並且該層 會自動與該第一導電薄膜對準。 25. 如申請專利範圍第24項之製造半導體記憶體的方法， 進一步包含下列步驟： 在忒第一導電薄膜上形成一中間層容量薄膜； 在該中間層容量薄膜上形成一第二導電薄膜；以及 在插入該中間層容量薄膜的該第一導電薄膜侧壁上 开y成之側壁上形成該第二導電薄膜，藉此分離該第二 導電薄膜。 26. 如申請專利範圍第24或25項之方法， 其中導入的雜質會擴散出來，如此會在水平於該半導 體基板表面方向的島形半導體層内連續形成雜質擴散層 27. 如申請專利範圍第23項之方法， 其中以矩陣形式形成複數個島形半導體層，將該島 形半導體層的側壁氧化來形成氧化物薄膜，並且將該 氧化物薄膜去除讓一方向内的該島形半導體層之寬^ 小於同方向内該島形半導體層間之距離。 3 、又 28·如申請專利範圍第23項之方法， 其中會在分離的第一導電薄膜之間形成一第五導電薄膜。 29·如申請專利範圍第23項之方法， ％ ' -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 580758 8 8 8 8 A B c D if t'f 補， 六、申請專利範圍 其中第一導電薄膜會分成兩或更多分隔的第一導電 薄膜，這些薄膜靠的很近，所以讓在分隔的第一導電 薄膜下沿著島形半導體層形成的通道層會與相鄰的通 道層相電性連接。 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)