KR960003000B1 - 불휘발성 반도체메모리장치 및 그 제조방법 - Google Patents

불휘발성 반도체메모리장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

불휘발성 반도체메모리장치 및 그 제조방법
제1도는 종래의 NAND형 플래쉬(Flash) EEPROM셀의 등가회로도, 평면구조도 및 단위셀의 수직구조도.
제2도는 종래의 FACE(Flash Array Contactless EEPROM)셀의 등가회로도, 평면구조도 및 단위셀의 수직구조도.
제3도는 종래의 NOR형 플래쉬 EEPROM셀의 등가회로도, 단위셀의 평면구조도 및 단위셀의 수직구조도.
제4도는 본 발명의 제1실시예에 의한 NAND형 플래쉬 EEPROM셀의 평면구조도 및 단위셀의 수직구조도.
제5도는 본 발명의 제2실시예에 의한 FACE셀의 단위셀 수직구조도.
제6도는 본 발명의 제3실시예에 의한 NOR형 플래쉬 EEPROM셀의 단위셀 수직구조도.
제7도 내지 제11도는 본 발명의 제1실시예에 의한 NAND형 플래쉬 EEPROM셀의 제조 방법을 나타낸 공정순서도.
제12도는 종래 EEPROM과 본 발명의 EEPROM의 각각의 단위셀의 크기를 비교하여 나타낸 평면레이아웃.
본 발명은 불휘발성 반도체메모리장치 및 그 제조방법에 관한 것으로, 특히 고집적화가 가능한 불휘발성 반도체메모리장치 및 그 제조방법에 관한 것이다.
부유게이트(Floating Gate)와 제어게이트(Control Gate)가 적층되고 부유게이트와 채널사이의 절연막에 의해 형성되는 커패시터와, 부유게이트와 제어게이트사이의 절연막에 의해 형성되는 커패시터의 비(커플링비(Coupling ratio)라고 함)에 따라 제어게이트에 가해진 전압이 부유게이트에 전달되는 정도를 결정해 주는 불휘발성 반도체장치의 메모리셀에 있어서, 고집적화가 진행됨에 따라 셀의 평면적 축소가 필요하게 되고 이로 인해 커플링비가 감소하여 동작전압이 증가하거나, 일정한 동작전압하에서는 셀의 평면적 축소가 불가능하게 된다.
제1도에 1988년 도시바사에 의해 발표된(IEDM,pp.412-415, 1988에 개시되어 있음) 일반적인 NDND형 플래쉬 EEPROM의 8개의 셀과 2개의 선택트랜지스터로 구성되는 스트링(String; NAND셀의 일정단위)의 등가회로(a)와 평면레이아웃(b) 및 상기 평면레이아웃의 절단선 a-a', b-b'에 따른 수직구조도(c)를 도시하였다.
제2도에는 1990년 인텔사에 의해 개발된(IEDM, pp.91-94, 1990에 개시되어 있음) 매몰 N 비트라인을 채용한 축소된 NOR형 메모리셀의 일부어레이의 등가회로도(a)와 평면레이아웃(b) 및 상기 평면레이아웃의 절단선 c-c', d-d'에 따른 수직구조도(c)를 나타내었다.
또한, 제3도에는 1990년 미쯔비시사에 의해 발표된(IEDM, pp.115-118, 1990에 개시되어 있음) 전형적인 NOR형 셀어레이의 등가회로(a)와 단위셀의 평면레이아웃(b) 및 상기 평면레이아웃의 절단선 e-e', f-f'에 따른 수직구조도(c)를 나타내었다.
상기 메모리셀들은 도시된 수직구조도에서 알 수 있듯이 부유게이트(F/G)와 제어게이트(C/G)가 적층되어진 구조로서 상기 각각의 평면레이아웃의 절단면 b-b', c-c', f-f'방향으로는 부유게이트(F/G)단면에 제어게이트(C/G)가 오버랩되어 측면커패시터영역 Cb, Cc, Cf를 형성하고 있으나, a-a', d-d', e-e'방향으로는 부유게이트(F/G)와 제어게이트(C/G)의 양단면이 노출되어 측면커패시터영역이 존재하지 않는다.
또한 NAND셀 어레이(제1도)에서는 셀의 채널길이나 셀간 거리가 동일한 사진식각기술로 형성되므로 셀간 거리(워드라인 간격)를 사진식각공정 한계 이하로 축소시키지 못하는 문제가 있다.
상기 제1도, 제2도, 제3도에 도시된 메모리셀 어레이의 동작방법은 셀어레이 구성에 따라 차이를 갖게 되나 단위셀의 동작은 크게 F-N(Fowler-Nordheim)터널링과 열전자에 의해 셀의 부유게이트내의 전자를 주입시켜 셀의 문턱전압을 “+”로 이동시키는 프로그램동작과 F-N터널링에 의해 부유게이트내의 전자를 방전시켜 문턱전압을 “-”로 이동시키는 소거(Erage)동작, 그리고 비트라인에 일정전압을 인가하고 워드라인을 셀의 프로그램과 소거시의 문턱전압의 중간값으로 둠으로써 셀의 문턱전압에 따라 전류경로가 “온(on)”, “오프(off)”되는 것을 감지하는 판독(Read)동작으로 나눌 수 있다.
이상의 단위셀 동작을 살펴보면, 제1도의 NAND셀의 경우 프로그램시, 제어게이트 20V 내외의 전압 Vpp를 가하면 부유게이트와 채널영역사이의 커패시터(Ct로 표시)와 부유게이트와 제어게이트사이의 커패시터(C1로 표시)의 비(커플링비=Ci/(Ci+Ct))에 따른 전압 Vfp가 부유게이트에 유도되어(Vfp=Ci/(Ci+Ct)×Vpp) 접지전위의 채널영역으로부터 전자들이 F-N터널링에 의해 부유게이트내로 주입되고, 소기시에는 채널영역에 가해진 Vpe전압에 의해 Vfe가 결정되고(Vfe=Ct.Ci+Ct)×Vpe), Vpe와 Vfe의 전위차(Vpe-Vfe)에 의해 부유게이트의 전자들이 방전되게 된다.
제2도의 FACE셀은 프로그램시, 제어게이트에 12V 내외의 전압을 가하고 드레인에 6V 내외의 전압을 가하고 소오스를 접지하여 발생되는 채널 열전자중에서 부유게이트에 유도된 전압으로 인한 게이트필드에 의해 일부가 부유게이트내에 저장된다. 소거시에는 셀의 소오스에 12V를 가하고 제어게이트를 접지시켜 부유게이트에 유도된 전압과 Vpe의 전압차에 의해 F-N터널링을 통한 방전이 발생된다.
제3도의 NOR형 EEPROM셀은 상기 제2도의 FACE셀과 같은 열전자에 의해 프로그램이 진행되나, 소거시에는 소오스에 5V, 제어게이트에 -12V를 가하여 부유게이트에 유도되는 “-”전위와 소오스에 가해진 5V의 전위차에 의해 F-N터널링을 일으키게 된다.
상기 제1도, 제2도, 제3도의 메모리셀은 동작시, 커플링비에 의해 제어게이트의 전압이 부유게이트에 유도되므로 상기한 바와 같이 프로그램시의 부유게이트전위 Vfp=Ci/(Ci+Ct)×Vpp와 소거시의 부유게이트 전위 Vfp=Ct/(Ci+Ct)×Vpe로 표시될 수 있다. 이를 통해 셀의 동작전압 Vpp나 Vpe가 낮아지기 위해서는 Ct가 일정할 경우 C1가 클수록 좋으나 셀의 고집적화 추세에 따라 셀의 면적이 축소될 경우 제어게이트와 부유게이트사이의 커패시터면적이 오히려 감소하여 Vpp나 Vpe전압이 높아져야 하므로 절연특성이나 트랜지스터의 신뢰성 증가가 수반되어야 하는 문제로 인해 셀의 축소가 용이하지 않게 된다.
본 발명의 목적은 고집적화에 유리하게 메모리셀의 면적이 축소된 불휘발성 반도체메모리장치를 제공하는데에 있다.
본 발명의 다른 목적은 용이한 공정으로 고집적화되고 신뢰성 높은 불휘발성 반도체메모리장치를 제조하는 방법을 제공하는 데에 있다.
상기 목적을 달성하기 위하여 본 발명은 제1도전형의 반도체기판 소정영역에 각각 분리되어 형성된 제2도전형의 소오스 및 드레인영역과, 상기 소오스 및 드레인영역사이의 채널영역상에 적층되어 형성된 제1절연막과 제1도전체, 상기 제1도전체 위에 차례로 적층되어 형성된 제2절연막과 제어게이트를 이루는 제2도전체, 상기 제1도전체상의 제2절연막과 제2도전체의 측면에 형성된 제4절연막, 상기 제4절연막상에 형성되며 상기 제1도전체와 연결되어 함께 부유게이트를 이루는 스페이서 형태의 제4도전체로 구성된 메모리셀을 다수 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명의 방법은 소자분리공정에 의해 활성영역과 필드영역으로 분리된 제1도전형의 반도체기판 위에 제1절연막과 제1도전층을 차례로 형성한 후 부유게이트의 길이 또는 폭을 결정하기 위해 상기 제1도전층을 패터닝하는 공정과, 상기 결과물상에 제2절연막과 제2도전층을 차례로 침적하는 공정, 상기 제2도전층과 제2절연막을 제어게이트패턴으로 패터닝하는 공정, 상기 결과물상에 제4절연막을 침적한 후에 이를 에치백하여 상기 제2절연막과 제2도전층의 측면에만 상기 제4절연막을 남기는 공정, 상기 결과물상에 제4도전층을 침적한 후, 이를 에치백하여 상기 제2절연막 및 제2도전층의 측면의 상기 제4절연막상에 스페이서를 형성하는 공정, 상기 제3절연막과 제4도전층으로 된 스페이서를 마스크로 하여 상기 제1도전층 및 제1절연막을 식각하는 공정, 소정의 마스크를 적용한 사진식각공정에의해 소정부분의 상기 제4도전층의 잔유물을 제거하는 공정, 및 상기 결과물에 제2도전형의 불순물을이온주입하여 소오스 및 드레인영역을 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제4도는 상기 제1도의 NAND형 EEPROM셀에 본 발명을 적용한 본 발명의 제1실시예에 의한 불휘발성 반도체메모리장치를 나타낸 것으로, (a)도는 메모리셀 어레이의 평면레이아웃, (b)도와 (c)도는 각각 상기 (a)도의 평면레이아웃의 절단선 A-A' 및 B-B'에 따른 단면도이다. (a)도에서 참조부호 20은 활성영역, 30은 부유게이트패턴, 40은 비트라인패턴, 60은 제어게이트패턴을 나타낸다.
본 발명의 메모리셀은 제4b도에 도시된 바와 같이 반도체기판(1)상에 제1절연막인 게이트산화막(3)과 제1도전체인 폴리실리콘층(4)이 형성되고, 상기 제1도전체(4) 위에 제2절연막인 ONO막(5)을 개재하여 제2도전체인 폴리사이드막으로 이루어진 제어게이트(6)가 형성되고 이 제어게이트(6)상에는 제3절연막(7)으로서, 예컨대 HTO (High Temperature Oxide)막이 형성되며, 상기 제2절연막(5)과 제어게이트(6) 및 제3절연막(7)의 절단면이 노출된 양측면에 제4절연막으로서, 예컨데 ONO막(8)과 제3도전체로서 비정질폴리실리콘층(9)이 형성되어 있고, 상기 비정질폴리실리콘층(9)상에 제4도전체로 이루어진 폴리실리콘 스페이서(10)는 연결되어 함께 부유게이트를 이룬다.
이와 같이 본 발명의 메모리셀은 상기 제4절연막(8)과 제3도전층(9) 및 제4도전층(10)에 의한 측면커패시터영역을 더 갖춘 구조로 되어 있다.
제5도와 제6도는 각각 상기 제2도와 제3도의 메모리셀에 상기한 바와 같은 측면커패시터영역이 형성된 구조의 본 발명의 제2실시예 및 제3실시예에 의한 불휘발성 반도체메모리장치를 나타낸다. 도면에서 상기 본 발명의 제1실시예에 의한 메모리셀을 이루는 각각의 구성부분중 동일한 부분은 모두 동일한 참조부호를 붙이고 그 설명은 생략한다.
상기 본 발명에 의한 메모리셀의 동작방식은 셀의 프로그램/소거 동작전압이 상기 종래 메모리셀의 경우보다 낮을 뿐 그외 셀의 동작방식은 종래와 동일하므로 그 설명은 생략한다.
다음에 제7도 내지 제11도를 참조하여 본 발명의 불휘발성 반도체메모리장치의 제조방법을 설명한다.
제7도 내지 제11도는 상기 본 발명의 제1실시예에 의한 불휘발성 반도체메모리장치의 제조방법을 나타낸 공정순서도로서, 각각의 도면의 a도는 상기 제4a도의 평면레이아웃의 A-A'선으로 자른 단면도를 나타내며, b도는 B-B'선으로 자른 단면도를 나타낸다.
먼저, 제7도를 참조하면, 18Ωㆍcm의 비저항을 갖는 P형 반도체기판(1)위에 350Å의 패드산화막(도시되지 않음)과 1500Å의 질화막(도시되지 않음)을 형성한 후, 활성영역형성을 위해 필드영역을 사진식각공정으로 한정하여 필드영역상의 상기 질화막을 제거한 다음 절연능력증가를 위해 채널스톱(Channel stop) 이온주입을 도우즈량 5.5E13ions/㎠의 보론을 30KeV이 가속에너지를 이용하여 주입함으로써 행한다. 이어서 일반적인 LOCOS공정에 의해 7000Å두께의 필드산화막(2)을 성장시킨 후, 상기 사용된 질화막과 패드산화막을 제거하고 게이트산화막질의 향상을 위해 280Å두께의 희생산화막(도시하지 않음)을 성장시킨 다음 습식식각해낸다. 계속해서 도면에는 도시되지 않은 선택트랜지스터의 게이트산화막을 300Å두께로 성장시킨 후, 셀의 F-N터널링을 용이하도록 하기 위해 스토리지셀영역을 한정하여 이곳의 상기 게이트산화막을 제거하고 제1절연막으로서 80-100Å정도의 얇은 게이트산화막(3)을 성장시키고 이어서 제1도전층으로서 900-1200Å두께의 폴리실리콘층(4)을 침척하고 POC13을 도핑하여 50Ω/?의 저항을 갖도록 한다. 이어서 부유게이트의 길이 또는 폭을 결정하기 위해 상기 폴리실리콘층(4)을 패터닝한 후, 상기 폴리실리콘층(4)위에 제2절연막으로서, 예컨대 ONO막(5)막을 80-100Å/100-150Å/20-50Å두께로 형성한다.
다음에 제8도를 참조하면, 상기 ONO막(5)위에 1300-1700Å두께의 폴리실리콘층을 침적하고 POC13을 도핑시킨 다음 이어서 WSi2를 1300-1700Å두께로 침적하여 폴리사이드막(6)로 된 제2도전층을 형성한다. 이어서 상기 제2도전층(6)에 제3절연막으로서, 에컨대 HTO(High Temperature Oxide ; 7)를 1800-2200Å 침적한 후, 사진식각공정을 이용하여 상기 HTO막(7), 폴리사이드막(6), ONO막(5)을 제어게이트패턴으로 패터닝한다.
다음에 제9도를 참조하면, 상기 결과물상에 제4절연막으로서, 예컨대 ONO막(8)을 50-100Å/50-150Å/50-100Å두께로 형성하고 그 위에 제3도전층으로서, 예컨대 비정질폴리실리콘층(9)을 100-500Å두께로 형성한 후, 에치백공정을 행하여 상기 제어게이트패턴으로 패터닝된 ONO막(5)과 폴리사이드막(6) 및 HTO(7)측면에만 상기 비정질폴리실리콘층(9) 및 ONO막(8)을 남긴다. 이때, 상기 제1도전층(4)의 양단이 노출되게 된다. 이상의 공정에서 상기 제4절연막으로서 ONO막(8)대신에 공정의 단순화를 위해 산화막을 150-450Å 침적하여 형성할 수도 있다. 이어서 상기 결과물상에 제4도전층(4)으로서 폴리실리콘층(10)을 1000-2000Å 침적한 후 이를 에치백하여 폴리실리콘스페이서(10)을 형성하고, 계속해서 상기 HTO막(7)과 폴리실리콘스페이서(10)를 마스크로 하여 상기 제1도전층의 폴리실리콘층(4)을 식각한다.
이어서 예컨대 상기 제4도(a)의 평면레이아웃의 절단선 C-C'에 형성되는 폴리실리콘스페이서(10)에 의해 이웃한 메모리셀의 부유게이트(4)가 단락되는 것을 방지해 주기 위해 별도의 마스크패턴(제4a도)의 참조부호 50)을 사용하여 인접한 셀의 부유게이트(4)간의 일정부분의 상기 제4도전층의 폴리실리콘을 제거하는 공정을 행한다.
다음에 제10도를 참조하면, 상기 공정후 비소(As)를 도우즈량 6.0E15ions/cm으로 75KeV의 가속에너지에 의해 이온주입하여 N소오스/드레인영역(11)을 형성한 후, HTO와 BPSG(Borophosphosilicate Glass)를 각각 1700Å, 6000Å 침적하고 925℃에서 30분간 리플로우(Reflow)시켜 평탄화층(12)을 형성한 다음, 통상의 콘택공정에 의해 상기 평탄화층의 소정부분에 콘택개구부(도시되지 않음)를 형성하고 비트라인형성을 위한 도전층(13)을 침적하고 이를 패터닝함으로써 메모리셀을 완성한다.
제11도의 공정은 상기 제9도의 공정의 또 다른 실시예로서, 상기 제8도의 공정후에 결과물상에 제4절연막(8)으로서 ONO막이나 산화막을 형성한 후 에치백공정을 행하여 상기 제어게이트(6) 및 HTO막(7)측면에만 제4절연막(8)을 남긴다. 이어서 상기 결과물상에 제3도전층을 형성하지 않고 곧바로 제4도전층으로서 폴리실리콘층(10)을 1000-2000Å 침적시키고 이를 에치백하여 폴리실리콘스페이서(10)를 형성한 후, 상기 HTO막(7) 및 폴리실리콘스페이서(10)를 마스크로 하여 상기 제1폴리실리콘층(4)을식각하기까지의 공정이다. 상기 제9도의 공정은 제어게이트(6)측면의 제4절연막(8)이 에치백시 손상을 입음으로써 최종완성된 메모리셀의 신뢰성이 감소되는 것을 예방할 수있는 실시예인 한편, 상기 제11도의 공정은 상기 제4절연막(8)의 에치백시 손상의 정도가 심하지 않을 경우에 공정의 단순화를 위해 채택할 수 있는 실시예이다.
상기 제5도와 제6도의 본 발명의 제2 및 제3실시예에 의한 불휘발성 반도체메모리장치의 제조방법은 상기 제7도 내지 제11도에 도시한 본 발명의 제1실시예의 제조방법과 동일하므로 그 설명은 생략한다.
상기한 바와 같이 본 발명에 의한 메모리셀은 게이트절연막상의 제1전도체와 제어게이트 측면부위에 형성된 제3도전체에 의해 부유게이트를 형성함으로써 부유게이트(4,10)와 채널영역사이의 게이트산화막(3)에 의해 형성되는 커패시터와 부유게이트(4,10)와 제어게이트(6)의 사이의 ONO막(5)에 의해 형성되는 커패시터외에 제어게이트(6)와 제어게이트측면의 제3도전층(9) 및 제4도전층(10) 사이의 ONO막(8)에 의해 형성되는 측면커패시터로 인해 전체적으로 커패시터용량이 증가하게되며, 제어게이트(6)측면에 제3도전층(9)과 제4도전층(10)이 형성됨에 따라 채널길이가 길어지게 된다. 이와 같이 증가된 커패시터용량과 채널길이로 인해 메모리셀의 축소가 용이하게 된다.
실제로 종래의 메로리셀에서, 0.6㎛ 디자인룰을 사용하고 100Å의 게이트산화막과 250Å의 ONO막(부유게이트와 제어게이트사이의 절연막), 1000Å의 제1폴리실리콘층(부유게이트 형성용), 3000Å의 제2폴리실리콘층(제어게이트 형성용)을 사용하여 셀의 프로그램시의 커플링비를 Ci/(Ci+Ct)≒0.57로 하기 위해 필요한 단위셀의 면적은 2.88㎛이나, 상기 조건을 동일하게 본 발명의 메모리셀에 적용할 경우 단위셀의 면적이 2.16㎛2로 25%의 축소가 가능하며, 채널길이를 0.6㎛로 유지하면서 디자인룰을 더욱 축소시킬 경우 셀면적의 추가 축소가 가능하다. 또한, 메모리셀의 축소를 위해 제어게이트 형성용 제2폴리실리콘층의 두께를 상기 3000Å에서 4000-5000Å으로 증가시킬 경우 제2폴리실리콘의 두께에 비례해서 셀의 축소요인도 더 커지게 된다. 실제로 제2폴리실리콘층의 두께를 5000Å으로 할 경우 단위셀의 면적은 1.68㎛2로 축소된다.
제12도에 0.6㎛ 디자인룰로서 완성되는 단위셀의 셀크기를 종래의 셀(a)과 본 발명에 의한 셀(b), (c)을 비교하여 나타내었다. 각각 도면에서 참조부호 100은 부유게이트 형성용 제1폴리실리콘층을 나타내고, 참조부호 200은 제어게이트 형성용 제2실리콘층을 나타내며, 참조부호 300은 활성영역을 나타낸다.
이상 상술한 바와 같이 본 발명에 의하면, 커패시터용량은 증가하는 반면에 메모리셀의 면적은 축소됨에 따라 메모리셀의 고집적화가 가능하며, 커플링비의 증가로 인해 동작전압이 감소된 불휘발성 반도체메모리 장치를 구현할 수 있게 된다.

Claims (19)

  1. 제1도전형의 반도체기판 소정영역에 각각 분리되어 형성된 제2도전형의 소오스 및 드레인영역과, 상기 소오스 및 드레인영역사이의 채널영역상에 적층되어 형성된 제1절연막과 제1도전체, 상기 제1도전체위에 적층되어 형성된 제2절연막과 제어게이트를이루는 제2도전체, 상기 제1도전체상의 상기 제2절연막과 제2도전체의 측면에 형성된 제4절연막, 상기 제4절연막상에 형성되며 상기 제1도전체와 연결되어 함께 부유게이트를 이루는 스페이서형태의 제4도전체로 구성된 메모리셀을 다수 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리 장치.
  2. 제1항에 있어서, 상기 제1절연막은 열산화막임을 특징으로 하는 불휘발성 반도체메모리장치.
  3. 제3항에 있어서, 상기 제1도전체는 불순물이 도핑된 폴리실리콘층임을 특징으로 하는 불휘발성 반도체메모리장치.
  4. 제1항에 있어서, 상기 제2절연막은 형성된 ONO막임을 특징으로 하는 불휘발성 반도체메모리장치.
  5. 제1항에 있어서, 상기 제2도전체는 폴리사이드막임을 특징으로 하는 불휘발성 반도체메모리장치.
  6. 제5항에 있어서, 상기 폴리사이드막은 불순물이 도핑된 폴리실리콘층과 WSi로 구성됨을 특징으로 하는 불휘발성 반도체메모리장치.
  7. 제1항에 있어서, 상기 제4절연막은 ONO막 또는 열산화막임을 특징으로 하는 불휘발성 반도체메모리장치.
  8. 제1항에 있어서, 상기 제4도전체는 폴리실리콘층임을 특징으로 하는 불휘발성 반도체메모리장치.
  9. 제1항에 있어서, 상기 제4절연막과 제4도전체사이에 스페이서형태의 제3도전체가 형성되어 있는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  10. 제9항에 있어서, 상기 제3도전체는 비정질폴리실리콘층임을 특징으로 하는 불휘발성 반도체메모리장치.
  11. 제1항에 있어서, 상기 제2도전체위에 제3절연막이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체메모리장치.
  12. 제11항에 있어서, 상기 제3절연막은 HTO막임을 특징으로 하는 불휘발성 반도체메모리장치.
  13. 소자분리공정에 의해 활성영역과 필드영역으로 분리된 제1도전형의 반도체기판위에 제1절연막과 제1도전층을 차례로 형성한 후 부유게이트의 길이 또는 폭을 결정하기 위해 상기 제1도전층을 패터닝하는 공정과, 상기 결과물상에 제2절연막과 제2도전층을 차례로 침적하는 공정, 상기 제2도전층과 제2절연막을 제어게이트패턴으로 패터닝하는 공정, 상기 결과물상에 제4절연막을 침적한 후 이를 에치백하여 상기 제2절연막과 제2도전층 측면에만 상기 제4절연막을 남기는 공정, 상기 결과물상에 제4도전층을 침적한 후, 이를 에치백하여 상기 제2절연막 및 제2도전층 측면의 상기 제4절연막상에 스페이서를 형성하는 공정, 상기 제4도전층으로 된 스페이서를 마스크로 하여 상기 제1도전층 및 제1절연막을 식각하는 공정, 소정의 마스크를 적용한 사진식각공정에 의해 소정부분의 상기 제4도전층의 잔유물을 제거하는 공정 및 상기 결과물에 제2도전형의 불순물을 이온주입하여 소오스 및 드레인영역을 형성하는 공정을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  14. 제13항에 있어서, 상기 제2절연막과 제2도전층을 차례로 침적하는 공정후에 상기 제2도전층상에 제3절연막을 침적하고 이를 제어게이트패턴으로 패터닝하는 공정이 더 포함되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  15. 제13항에 있어서, 상기 제1도전층과 제4도전체에 의해 부유게이트가 형성되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  16. 제13항에 있어서, 상기 제4절연막을 침적하고 이를 에치백하여 상기 제2절연막과 제2도전층 측면에만 제4절연막을 남기는 공정후에 결과물전면에 제3도전층을 침적한 후 이를 에치백하는 공정이 더 포함하는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  17. 제13항에 있어서, 상기 제4도전층의 잔유물이 제거되는 부분을 서로 인접한 상기 부유게이트사이의 일정부분임을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  18. 제13항에 있어서, 상기 소오스 및 드레인 영역을 형성하는 공정후에 결과물전면에 평탄화층을 형성하고 통상의 콘택공정에 의해 상기 평탄화층의 소정부분에 콘택개구부를 형성한 다음 도전물질을 침적하고 이를 비트라인패턴으로 패터닝하는 공정이 더 포함되는 것을 특징으로 하는 불휘발성 반도체메모리장치의 제조방법.
  19. 비트라인과 워드라인이 직교하면서 제1도전체인 부유게이트와 제2도전체인 제어게이트가 적층되어진 다수의 셀을 갖는 구조에 있어서, 비트라인 또는 워드라인중 일방향으로 부유게이트 도전체가 제어게이트 도전체의 측면을 감싸고, 이와는 수직한 방향인 워드라인 또는 비트라인방향으로는 제어게이트 도전체가 부유게이트 도전체의 측면을 감싸게 되어 부유게이트와 제어게이트의 비트라인, 워드라인방향의 측면 모두가 오버랩되도록 형성되는 것을 특징으로 하는 메모리셀을 갖춘 불휘발성 반도체메모리장치.
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