JPH05308135A - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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- JPH05308135A JPH05308135A JP4139922A JP13992292A JPH05308135A JP H05308135 A JPH05308135 A JP H05308135A JP 4139922 A JP4139922 A JP 4139922A JP 13992292 A JP13992292 A JP 13992292A JP H05308135 A JPH05308135 A JP H05308135A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 24
- 239000011229 interlayer Substances 0.000 abstract description 4
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリ素子の密度を増大させる。
【構成】 基板２に互いに平行なトレンチ溝４が形成さ
れ、溝４に直交して交差する方向の帯状にＮ型拡散層６
が形成されている。拡散層６は交互にビットライン及び
ソースとなっている。隣接する拡散層６，６間の基板２
上にはゲート酸化膜８が形成され、拡散層６上にはゲー
ト酸化膜よりも厚いシリコン酸化膜１０が形成されてい
る。溝４の両側の側壁にはポリシリコン膜にてなり溝方
向に延びる帯状の互いに平行なワードライン１２が形成
され、ワードライン１２がゲート酸化膜８上を横切る部
分では、その部分の基板２がチャネル領域となる。チャ
ネル領域は溝４の両側の側面の基板２に形成される。各
チャネル領域を挾んで拡散層６，６間で１個ずつのメモ
リトランジスタが構成されている。各メモリトランジス
タにはＲＯＭコードを決めるためにデータに従ってイオ
ン注入がなされ、しきい値が設定されている。
れ、溝４に直交して交差する方向の帯状にＮ型拡散層６
が形成されている。拡散層６は交互にビットライン及び
ソースとなっている。隣接する拡散層６，６間の基板２
上にはゲート酸化膜８が形成され、拡散層６上にはゲー
ト酸化膜よりも厚いシリコン酸化膜１０が形成されてい
る。溝４の両側の側壁にはポリシリコン膜にてなり溝方
向に延びる帯状の互いに平行なワードライン１２が形成
され、ワードライン１２がゲート酸化膜８上を横切る部
分では、その部分の基板２がチャネル領域となる。チャ
ネル領域は溝４の両側の側面の基板２に形成される。各
チャネル領域を挾んで拡散層６，６間で１個ずつのメモ
リトランジスタが構成されている。各メモリトランジス
タにはＲＯＭコードを決めるためにデータに従ってイオ
ン注入がなされ、しきい値が設定されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置のう
ち、特にプレーナーセル構造と称されるマスクＲＯＭの
半導体メモリ装置とその製造方法に関するものである。
ち、特にプレーナーセル構造と称されるマスクＲＯＭの
半導体メモリ装置とその製造方法に関するものである。
【０００２】
【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。
【０００３】プレーナセル構造では、複数のメモリトラ
ンジスタのソース領域のための連続した拡散層と、複数
のメモリトランジスタのドレイン領域のための連続した
拡散層とが互いに平行にシリコン基板に形成され、その
シリコン基板上には絶縁膜を介して両拡散層に交差する
ワードライン（ゲート電極）が形成される。プレーナセ
ル構造では、素子分離用にフィールド酸化膜を設ける必
要がなく、また、ソース領域とドレイン領域が複数個の
メモリトランジスタで共有されるので、そのコンタクト
も数個または数十個のメモリトランジスタに１個の割り
ですみ、高集積化を図る上で好都合である。プレーナセ
ル構造のメモリセルのサイズはソース領域、ドレイン領
域のための拡散層のピッチとワードラインのピッチによ
り決定される。
ンジスタのソース領域のための連続した拡散層と、複数
のメモリトランジスタのドレイン領域のための連続した
拡散層とが互いに平行にシリコン基板に形成され、その
シリコン基板上には絶縁膜を介して両拡散層に交差する
ワードライン（ゲート電極）が形成される。プレーナセ
ル構造では、素子分離用にフィールド酸化膜を設ける必
要がなく、また、ソース領域とドレイン領域が複数個の
メモリトランジスタで共有されるので、そのコンタクト
も数個または数十個のメモリトランジスタに１個の割り
ですみ、高集積化を図る上で好都合である。プレーナセ
ル構造のメモリセルのサイズはソース領域、ドレイン領
域のための拡散層のピッチとワードラインのピッチによ
り決定される。
【０００４】
【発明が解決しようとする課題】半導体メモリ装置に限
らず、半導体集積回路装置全般として市場には高密度
化、高集積化の要求がある。プレーナセル構造において
更に微細化を図ろうとした場合、メモリ素子の密度はソ
ース領域の幅、ドレイン領域の幅、及びそれらに交差す
るワードラインの幅のパターン最小寸法により制約を受
ける。そこで、本発明ではパターン最小幅に２本のワー
ドラインを作成することにより、メモリ素子の密度を増
大させることを目的とするものである。
らず、半導体集積回路装置全般として市場には高密度
化、高集積化の要求がある。プレーナセル構造において
更に微細化を図ろうとした場合、メモリ素子の密度はソ
ース領域の幅、ドレイン領域の幅、及びそれらに交差す
るワードラインの幅のパターン最小寸法により制約を受
ける。そこで、本発明ではパターン最小幅に２本のワー
ドラインを作成することにより、メモリ素子の密度を増
大させることを目的とするものである。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ装
置では、シリコン基板に互いに平行な溝が形成され、そ
の溝と交差する方向に互いに平行な複数の帯状の不純物
拡散層が形成され、ゲート電極を兼ねるワードラインが
前記不純物拡散層と絶縁されて前記溝の両側面に形成さ
れており、前記溝の両側面のシリコン基板にチャネル領
域が形成されている。
置では、シリコン基板に互いに平行な溝が形成され、そ
の溝と交差する方向に互いに平行な複数の帯状の不純物
拡散層が形成され、ゲート電極を兼ねるワードラインが
前記不純物拡散層と絶縁されて前記溝の両側面に形成さ
れており、前記溝の両側面のシリコン基板にチャネル領
域が形成されている。
【０００６】上記の半導体メモリ装置を製造するため
に、本発明の方法は以下の工程（Ａ）から（Ｈ）を含ん
でいる。（Ａ）シリコン基板に互いに平行な帯状の溝を
形成する工程、（Ｂ）前記溝と交差する方向に互いに平
行な帯状の開口を有するレジストパターンを形成し、そ
のレジストパターンをマスクとしてシリコン基板に基板
と反対導電型の不純物を回転注入法によりイオン注入す
る工程、（Ｃ）熱酸化により、シリコン基板の不純物導
入領域以外の領域にはゲート酸化膜、不純物導入領域に
はゲート酸化膜よりも厚い酸化膜を形成する工程、
（Ｄ）ポリシリコン膜又はポリサイド膜を堆積し、エッ
チバックを施して前記ポリシリコン膜又はポリサイド膜
を前記溝の側面のみに残す工程、（Ｅ）前記溝の両側面
の領域のうち一方の側面において情報を書き込むための
イオン注入を施す領域とその対向側面とに開口を有し、
他の溝部分を被うレジストパターンを形成し、前記イオ
ン注入を施す領域に斜め方向からイオン注入を施す工
程、（Ｆ）前記溝の両側面の領域のうち他方の側面にお
いて情報を書き込むためのイオン注入を施す領域とその
対向側面とに開口を有し、他の溝部分を被うレジストパ
ターンを形成し、前記イオン注入を施す領域に斜め方向
からイオン注入を施す工程、（Ｇ）前記溝の端部で両側
面のポリシリコン膜又はポリサイド膜の間を分離する工
程、（Ｈ）前記溝を絶縁物で埋め込む工程。
に、本発明の方法は以下の工程（Ａ）から（Ｈ）を含ん
でいる。（Ａ）シリコン基板に互いに平行な帯状の溝を
形成する工程、（Ｂ）前記溝と交差する方向に互いに平
行な帯状の開口を有するレジストパターンを形成し、そ
のレジストパターンをマスクとしてシリコン基板に基板
と反対導電型の不純物を回転注入法によりイオン注入す
る工程、（Ｃ）熱酸化により、シリコン基板の不純物導
入領域以外の領域にはゲート酸化膜、不純物導入領域に
はゲート酸化膜よりも厚い酸化膜を形成する工程、
（Ｄ）ポリシリコン膜又はポリサイド膜を堆積し、エッ
チバックを施して前記ポリシリコン膜又はポリサイド膜
を前記溝の側面のみに残す工程、（Ｅ）前記溝の両側面
の領域のうち一方の側面において情報を書き込むための
イオン注入を施す領域とその対向側面とに開口を有し、
他の溝部分を被うレジストパターンを形成し、前記イオ
ン注入を施す領域に斜め方向からイオン注入を施す工
程、（Ｆ）前記溝の両側面の領域のうち他方の側面にお
いて情報を書き込むためのイオン注入を施す領域とその
対向側面とに開口を有し、他の溝部分を被うレジストパ
ターンを形成し、前記イオン注入を施す領域に斜め方向
からイオン注入を施す工程、（Ｇ）前記溝の端部で両側
面のポリシリコン膜又はポリサイド膜の間を分離する工
程、（Ｈ）前記溝を絶縁物で埋め込む工程。
【０００７】上記製造方法における好ましい一態様で
は、シリコン基板に溝を形成する工程は、レジストパタ
ーンをマスクとして初めに等方性エッチングを施し、そ
の後に異方性エッチングを施して、上方に広がった断面
形状を有する溝を形成する。
は、シリコン基板に溝を形成する工程は、レジストパタ
ーンをマスクとして初めに等方性エッチングを施し、そ
の後に異方性エッチングを施して、上方に広がった断面
形状を有する溝を形成する。
【０００８】
【作用】ワードラインが溝の側面に形成されているの
で、ワードラインのための平面上の面積が必要でなくな
り、それだけ集積度が向上する。また、ワードラインが
溝の両側面に形成されており、その溝をパターン化の最
小寸法で作成することにより、最小パターン寸法に２ビ
ットのメモリ素子を含むことになり、メモリ素子の密度
を更に高めることができる。溝の深さがワードラインの
幅、すなわちチャネル幅に対応するので、溝を深くすれ
ばチャネル幅が広くなってオン電流が増加する。溝の断
面形状を上方向に広がった形状とすることにより更にチ
ャネル幅を大きくすることができる。
で、ワードラインのための平面上の面積が必要でなくな
り、それだけ集積度が向上する。また、ワードラインが
溝の両側面に形成されており、その溝をパターン化の最
小寸法で作成することにより、最小パターン寸法に２ビ
ットのメモリ素子を含むことになり、メモリ素子の密度
を更に高めることができる。溝の深さがワードラインの
幅、すなわちチャネル幅に対応するので、溝を深くすれ
ばチャネル幅が広くなってオン電流が増加する。溝の断
面形状を上方向に広がった形状とすることにより更にチ
ャネル幅を大きくすることができる。
【０００９】
【実施例】図１は一実施例のメモリ部を表わす。（Ａ）
は斜視断面図、（Ｂ）は（Ａ）のＸ−Ｘ線位置で切断し
た状態を示す斜視断面図である。２はＰ型シリコン基板
であり、図には表われていないが、周辺トランジスタ部
とメモリ部の間を分離するためにチャネルストッパ層と
フィールド酸化膜が形成されている。基板２には互いに
平行なトレンチ溝４（図１では１本のトレンチ溝４のみ
が示されているが、互いに平行に複数個形成されてい
る）が形成され、基板２には溝４に直交して交差する方
向の帯状にＮ型不純物による拡散層６が形成されてい
る。拡散層６は交互にビットライン及びソースとなって
いる。ビットラインはセンスアンプにつながり、ソース
はＧＮＤ端子につながる。隣接する拡散層６，６間の基
板２上にはゲート酸化膜８が形成され、拡散層６上には
ゲート酸化膜よりも厚いシリコン酸化膜１０が形成され
ている。
は斜視断面図、（Ｂ）は（Ａ）のＸ−Ｘ線位置で切断し
た状態を示す斜視断面図である。２はＰ型シリコン基板
であり、図には表われていないが、周辺トランジスタ部
とメモリ部の間を分離するためにチャネルストッパ層と
フィールド酸化膜が形成されている。基板２には互いに
平行なトレンチ溝４（図１では１本のトレンチ溝４のみ
が示されているが、互いに平行に複数個形成されてい
る）が形成され、基板２には溝４に直交して交差する方
向の帯状にＮ型不純物による拡散層６が形成されてい
る。拡散層６は交互にビットライン及びソースとなって
いる。ビットラインはセンスアンプにつながり、ソース
はＧＮＤ端子につながる。隣接する拡散層６，６間の基
板２上にはゲート酸化膜８が形成され、拡散層６上には
ゲート酸化膜よりも厚いシリコン酸化膜１０が形成され
ている。
【００１０】溝４の両側の側壁にはポリシリコン膜にて
なり溝方向に延びる帯状の互いに平行なワードライン１
２が形成されている。ワードライン１２はゲート電極を
兼ねており、ワードライン１２がゲート酸化膜８上を横
切る部分では、その部分の基板２がチャネル領域とな
る。チャネル領域は溝４の両側の側面の基板２に形成さ
れる。各チャネル領域を挾んで拡散層６，６間で１個ず
つのメモリトランジスタが構成されている。各メモリト
ランジスタにはＲＯＭコードを決めるためにデータに従
ってイオン注入がなされ、しきい値が設定されている。
例えばチャネル領域にボロンなどのＰ型不純物を注入し
てしきい値を高めるか、注入しないでしきい値を低いま
まにすることにより、ＲＯＭコードが決められている。
このＲＯＭコードを決めるためのイオン注入は溝の側面
になされるため、斜めイオン注入法が採用される。
なり溝方向に延びる帯状の互いに平行なワードライン１
２が形成されている。ワードライン１２はゲート電極を
兼ねており、ワードライン１２がゲート酸化膜８上を横
切る部分では、その部分の基板２がチャネル領域とな
る。チャネル領域は溝４の両側の側面の基板２に形成さ
れる。各チャネル領域を挾んで拡散層６，６間で１個ず
つのメモリトランジスタが構成されている。各メモリト
ランジスタにはＲＯＭコードを決めるためにデータに従
ってイオン注入がなされ、しきい値が設定されている。
例えばチャネル領域にボロンなどのＰ型不純物を注入し
てしきい値を高めるか、注入しないでしきい値を低いま
まにすることにより、ＲＯＭコードが決められている。
このＲＯＭコードを決めるためのイオン注入は溝の側面
になされるため、斜めイオン注入法が採用される。
【００１１】基板２上及びワードライン１２上にはＰＳ
Ｇ膜やＢＰＳＧ膜などの層間絶縁膜（図示略）が形成さ
れ、その層間絶縁膜のコンタクトホールを介してメタル
配線がワードライン１２や拡散層６と接続される。ある
メモリトランジスタが選択され、そのビットラインから
ソースへ電流ｉが流れると、その電流ｉは図１（Ｂ）に
示されるように、溝４方向に沿って流れ、ソースに従っ
て溝方向に交差する方向に導かれる。ビットラインに電
流が流れたことがセンスアンプで検出される。
Ｇ膜やＢＰＳＧ膜などの層間絶縁膜（図示略）が形成さ
れ、その層間絶縁膜のコンタクトホールを介してメタル
配線がワードライン１２や拡散層６と接続される。ある
メモリトランジスタが選択され、そのビットラインから
ソースへ電流ｉが流れると、その電流ｉは図１（Ｂ）に
示されるように、溝４方向に沿って流れ、ソースに従っ
て溝方向に交差する方向に導かれる。ビットラインに電
流が流れたことがセンスアンプで検出される。
【００１２】図２により一実施例の製造方法を説明す
る。半導体チップ上にはメモリ部のほかに周辺部も形成
されるが、周辺部については従来通り製造することがで
きるので、図示を省略し、ここでは主としてメモリ部の
工程を図によって説明する。 （１）Ｐ型シリコン基板にチャネルストッパ層とフィー
ルド酸化膜を形成してメモリ部と周辺トランジスタ部の
間、及び周辺トランジスタ間の分離を行なう。基板にト
レンチ溝を形成するために、基板上に写真製版によりレ
ジストパターンを形成し、そのレジストパターンをマス
クとして基板をエッチングしてトレンチ溝４を形成し、
その後レジスト層を除去する。
る。半導体チップ上にはメモリ部のほかに周辺部も形成
されるが、周辺部については従来通り製造することがで
きるので、図示を省略し、ここでは主としてメモリ部の
工程を図によって説明する。 （１）Ｐ型シリコン基板にチャネルストッパ層とフィー
ルド酸化膜を形成してメモリ部と周辺トランジスタ部の
間、及び周辺トランジスタ間の分離を行なう。基板にト
レンチ溝を形成するために、基板上に写真製版によりレ
ジストパターンを形成し、そのレジストパターンをマス
クとして基板をエッチングしてトレンチ溝４を形成し、
その後レジスト層を除去する。
【００１３】（２）溝４と交差する方向に互いに平行な
帯状の開口を有するレジストパターンを形成し、そのレ
ジストパターンをマスクとして基板にリン又は砒素を回
転注入法によりイオン注入して拡散層６を形成する。 （３）レジスト層を除去した後、熱酸化を施す。この熱
酸化は拡散層６以外の基板上には膜厚が１００〜５００
Åのゲート酸化膜８（（Ｃ）参照）が形成される条件に
設定する。この熱酸化により拡散層６上には増速酸化に
より５００〜２０００Åの厚いシリコン酸化膜１０
（（Ｂ）参照）が形成される。
帯状の開口を有するレジストパターンを形成し、そのレ
ジストパターンをマスクとして基板にリン又は砒素を回
転注入法によりイオン注入して拡散層６を形成する。 （３）レジスト層を除去した後、熱酸化を施す。この熱
酸化は拡散層６以外の基板上には膜厚が１００〜５００
Åのゲート酸化膜８（（Ｃ）参照）が形成される条件に
設定する。この熱酸化により拡散層６上には増速酸化に
より５００〜２０００Åの厚いシリコン酸化膜１０
（（Ｂ）参照）が形成される。
【００１４】（４）ワードライン用のポリシリコン膜を
堆積し、エッチバックを施して溝４の側面のみに側壁状
にポリシリコン膜のワードライン１２を形成する。
（Ｂ）はこの状態で（Ａ）のＹ−Ｙ線位置で切断した断
面図を示しており、（Ｃ）は（Ａ）のＺ−Ｚ線位置で切
断した断面図を示している。ただし、（Ｃ）に図示され
ているレジストパターン２０は後のイオン注入工程のた
めのものである。 （５）溝４の側面のチャネル領域にＲＯＭコードを決め
るためのイオン注入を施す。このイオン注入は斜めイオ
ン注入により溝側面の片側ずつ行なう。いま、例えば図
２（Ｃ）の左側の溝の右側側面のあるチャネル領域にＲ
ＯＭコードのためのイオン注入を施すものとすると、そ
れ以外の溝部分にレジストパターン２０を形成する。溝
４が微細化されているため、レジストパターン２０は溝
の両側のチャネル領域を被う大きさに形成され、溝側面
の片側のみを被う大きさに形成するのは困難である。そ
のため、斜めイオン注入は一方向ずつから行なう。ａ方
向から溝の右側面のチャネル領域への注入を行ない、レ
ジストパターンを変えて今度はｂ方向から溝の左側面へ
の注入を行なう。このＲＯＭコードのためのイオン注入
はボロンなどのＰ型不純物を注入し、注入エネルギーは
５０〜２００ＫｅＶで、注入量は１０16〜１０20／ｃｍ
3とする。
堆積し、エッチバックを施して溝４の側面のみに側壁状
にポリシリコン膜のワードライン１２を形成する。
（Ｂ）はこの状態で（Ａ）のＹ−Ｙ線位置で切断した断
面図を示しており、（Ｃ）は（Ａ）のＺ−Ｚ線位置で切
断した断面図を示している。ただし、（Ｃ）に図示され
ているレジストパターン２０は後のイオン注入工程のた
めのものである。 （５）溝４の側面のチャネル領域にＲＯＭコードを決め
るためのイオン注入を施す。このイオン注入は斜めイオ
ン注入により溝側面の片側ずつ行なう。いま、例えば図
２（Ｃ）の左側の溝の右側側面のあるチャネル領域にＲ
ＯＭコードのためのイオン注入を施すものとすると、そ
れ以外の溝部分にレジストパターン２０を形成する。溝
４が微細化されているため、レジストパターン２０は溝
の両側のチャネル領域を被う大きさに形成され、溝側面
の片側のみを被う大きさに形成するのは困難である。そ
のため、斜めイオン注入は一方向ずつから行なう。ａ方
向から溝の右側面のチャネル領域への注入を行ない、レ
ジストパターンを変えて今度はｂ方向から溝の左側面へ
の注入を行なう。このＲＯＭコードのためのイオン注入
はボロンなどのＰ型不純物を注入し、注入エネルギーは
５０〜２００ＫｅＶで、注入量は１０16〜１０20／ｃｍ
3とする。
【００１５】（６）溝の端部には（Ｄ）に示されるよう
にポリシリコン膜１２が残り、これが溝の両側のワード
ラインを連結しているので、レジストパターン２２を形
成して溝の端部を露出させ、溝の端部のポリシリコン膜
１２を除去して溝の両側面のワードラインを分離する。 （７）ＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜などの絶縁膜を
堆積し、エッチバックを施して溝をそれらの絶縁物で埋
め込み、平坦化を行なう。その後は通常のプロセスに従
って周辺トランジスタを形成する。メモリ部と周辺トラ
ンジスタ部を接続する部分では層間絶縁膜に溝側面のポ
リシリコン膜１２上にコンタクトホールを形成し、メタ
ル配線やポリシリコン配線を形成して接続を行なう。ワ
ードライン１２はポリシリコン膜に代えてポリサイド膜
で形成してもよい。
にポリシリコン膜１２が残り、これが溝の両側のワード
ラインを連結しているので、レジストパターン２２を形
成して溝の端部を露出させ、溝の端部のポリシリコン膜
１２を除去して溝の両側面のワードラインを分離する。 （７）ＢＰＳＧ膜、ＰＳＧ膜、ＳＯＧ膜などの絶縁膜を
堆積し、エッチバックを施して溝をそれらの絶縁物で埋
め込み、平坦化を行なう。その後は通常のプロセスに従
って周辺トランジスタを形成する。メモリ部と周辺トラ
ンジスタ部を接続する部分では層間絶縁膜に溝側面のポ
リシリコン膜１２上にコンタクトホールを形成し、メタ
ル配線やポリシリコン配線を形成して接続を行なう。ワ
ードライン１２はポリシリコン膜に代えてポリサイド膜
で形成してもよい。
【００１６】図３は他の実施例におけるトレンチ溝の形
成工程を示したものである。 （Ａ）シリコン基板２上にトレンチ溝用の開口を持つレ
ジストパターン２６を形成する。 （Ｂ）レジストパターン２６をマスクとして、最初に等
方性エッチングにより基板２を一部エッチングする。レ
ジストパターン２６の下部に入り込んだ開口部が形成さ
れる。
成工程を示したものである。 （Ａ）シリコン基板２上にトレンチ溝用の開口を持つレ
ジストパターン２６を形成する。 （Ｂ）レジストパターン２６をマスクとして、最初に等
方性エッチングにより基板２を一部エッチングする。レ
ジストパターン２６の下部に入り込んだ開口部が形成さ
れる。
【００１７】（Ｃ）その後、異方性エッチングにより基
板２をエッチングすると、上方に開いた断面形状の溝４
ａが形成される。 （Ｄ）レジスト層を除去する。 （Ｅ）このトレンチ溝に図２で説明した方法によりプレ
ーナセル構造のメモリ部を形成すると、図２（Ｂ），
（Ｃ）にそれぞれ対応した溝の断面形状が（Ｅ），
（Ｆ）に示されるようになり、溝側面の幅が広くなるこ
とにより、チャネル幅が広くなる。
板２をエッチングすると、上方に開いた断面形状の溝４
ａが形成される。 （Ｄ）レジスト層を除去する。 （Ｅ）このトレンチ溝に図２で説明した方法によりプレ
ーナセル構造のメモリ部を形成すると、図２（Ｂ），
（Ｃ）にそれぞれ対応した溝の断面形状が（Ｅ），
（Ｆ）に示されるようになり、溝側面の幅が広くなるこ
とにより、チャネル幅が広くなる。
【００１８】
【発明の効果】本発明では基板に溝を形成し、ワードラ
インをその溝の側面に形成し、チャネル領域をその溝の
側面の基板に形成したので、ワードラインのための平面
上の面積が少なくてすみ、それだけ集積度が向上する。
溝の深さ又は溝の側面の幅がチャネル幅に対応するの
で、溝を深くするか溝の断面形状を上方向に広がった形
状にすることにより素子面積を大きくせずにチャネル幅
を広くしてオン電流を大きくすることができる。溝をパ
ターン化の最小寸法で作成したときに、その溝の両側面
に別個のＭＯＳ型メモリ素子を形成することができるの
で、メモリ素子の密度が高くなる。
インをその溝の側面に形成し、チャネル領域をその溝の
側面の基板に形成したので、ワードラインのための平面
上の面積が少なくてすみ、それだけ集積度が向上する。
溝の深さ又は溝の側面の幅がチャネル幅に対応するの
で、溝を深くするか溝の断面形状を上方向に広がった形
状にすることにより素子面積を大きくせずにチャネル幅
を広くしてオン電流を大きくすることができる。溝をパ
ターン化の最小寸法で作成したときに、その溝の両側面
に別個のＭＯＳ型メモリ素子を形成することができるの
で、メモリ素子の密度が高くなる。
【図１】一実施例を示す図であり、（Ａ）は斜視断面
図、（Ｂ）は（Ａ）のＸ−Ｘ線位置で切断した状態の斜
視断面図である。
図、（Ｂ）は（Ａ）のＸ−Ｘ線位置で切断した状態の斜
視断面図である。
【図２】一実施例の製造方法を示す図である。
【図３】他の実施例における溝形成工程を示す工程断面
図である。
図である。
２ シリコン基板 ４，４ａ 溝 ６ Ｎ型拡散層 ８ ゲート酸化膜 １０ 厚いシリコン酸化膜 １２ ゲート電極を兼ねるワードライン
Claims (3)
- 【請求項１】 シリコン基板に互いに平行な溝が形成さ
れ、その溝と交差する方向に互いに平行な複数の帯状の
不純物拡散層が形成され、ゲート電極を兼ねるワードラ
インが前記不純物拡散層と絶縁されて前記溝の両側面に
形成されており、前記溝の両側面のシリコン基板にチャ
ネル領域が形成されていることを特徴とする半導体メモ
リ装置。 - 【請求項２】 以下の工程（Ａ）から（Ｈ）を含む半導
体メモリ装置の製造方法。 （Ａ）シリコン基板に互いに平行な帯状の溝を形成する
工程、 （Ｂ）前記溝と交差する方向に互いに平行な帯状の開口
を有するレジストパターンを形成し、そのレジストパタ
ーンをマスクとしてシリコン基板に基板と反対導電型の
不純物を回転注入法によりイオン注入する工程、 （Ｃ）熱酸化により、シリコン基板の不純物導入領域以
外の領域にはゲート酸化膜、不純物導入領域にはゲート
酸化膜よりも厚い酸化膜を形成する工程、 （Ｄ）ポリシリコン膜又はポリサイド膜を堆積し、エッ
チバックを施して前記ポリシリコン膜又はポリサイド膜
を前記溝の側面のみに残す工程、 （Ｅ）前記溝の両側面の領域のうち一方の側面において
情報を書き込むためのイオン注入を施す領域とその対向
側面とに開口を有し、他の溝部分を被うレジストパター
ンを形成し、前記イオン注入を施す領域に斜め方向から
イオン注入を施す工程、 （Ｆ）前記溝の両側面の領域のうち他方の側面において
情報を書き込むためのイオン注入を施す領域とその対向
側面とに開口を有し、他の溝部分を被うレジストパター
ンを形成し、前記イオン注入を施す領域に斜め方向から
イオン注入を施す工程、 （Ｇ）前記溝の端部で両側面のポリシリコン膜又はポリ
サイド膜の間を分離する工程、 （Ｈ）前記溝を絶縁物で埋め込む工程。 - 【請求項３】 シリコン基板に溝を形成する工程は、レ
ジストパターンをマスクとして初めに等方性エッチング
を施し、その後に異方性エッチングを施して、上方に広
がった断面形状を有する溝を形成する請求項２に記載の
半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139922A JPH05308135A (ja) | 1992-04-30 | 1992-04-30 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139922A JPH05308135A (ja) | 1992-04-30 | 1992-04-30 | 半導体メモリ装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308135A true JPH05308135A (ja) | 1993-11-19 |
Family
ID=15256786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4139922A Pending JPH05308135A (ja) | 1992-04-30 | 1992-04-30 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997022139A3 (de) * | 1995-12-08 | 1997-08-21 | Siemens Ag | Festwertspeicherzellenanordnung und verfahren zu deren herstellung |
-
1992
- 1992-04-30 JP JP4139922A patent/JPH05308135A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997022139A3 (de) * | 1995-12-08 | 1997-08-21 | Siemens Ag | Festwertspeicherzellenanordnung und verfahren zu deren herstellung |
| US6064101A (en) * | 1995-12-08 | 2000-05-16 | Siemens Aktiengesellschaft | Read-only memory cell arrangement |
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