JP2525672B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2525672B2 JP2525672B2 JP1175167A JP17516789A JP2525672B2 JP 2525672 B2 JP2525672 B2 JP 2525672B2 JP 1175167 A JP1175167 A JP 1175167A JP 17516789 A JP17516789 A JP 17516789A JP 2525672 B2 JP2525672 B2 JP 2525672B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- hole
- type
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 60
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 34
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 49
- 239000012535 impurity Substances 0.000 description 35
- 238000009792 diffusion process Methods 0.000 description 24
- 238000000034 method Methods 0.000 description 11
- 229910016006 MoSi Inorganic materials 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 239000003870 refractory metal Substances 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 229910021339 platinum silicide Inorganic materials 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 229910015900 BF3 Inorganic materials 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 4
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- -1 for example Inorganic materials 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、抵抗値が印加電界により不可逆的に、高抵
抗より低抵抗へ変化する半導体装置で、特に電気的にプ
ログラム可能な読み出し専用記憶素子を有する半導体装
置に関する。
抗より低抵抗へ変化する半導体装置で、特に電気的にプ
ログラム可能な読み出し専用記憶素子を有する半導体装
置に関する。
従来、抵抗値が印加電界により不可逆的に、高抵抗よ
り低抵抗へ変化する半導体装置として、アモルファスシ
リコン層を電極間に挿入した、いわゆる、アンタイフュ
ーズ素子が用いられてきた。特に、電気的にプログラム
可能な読み出し専用記憶素子に、アンタイフューズ素子
を用いる場合、読み出し専用記憶素子回路を簡単に構成
する為、各々の記憶素子部にダイオードを付加する方法
が用いられてきた。そのダイオードの形成の方法は、不
純物濃度の薄いＮ形半導体層上に、プラチナを用いたシ
ョットキー接合層を形成するものであった。
り低抵抗へ変化する半導体装置として、アモルファスシ
リコン層を電極間に挿入した、いわゆる、アンタイフュ
ーズ素子が用いられてきた。特に、電気的にプログラム
可能な読み出し専用記憶素子に、アンタイフューズ素子
を用いる場合、読み出し専用記憶素子回路を簡単に構成
する為、各々の記憶素子部にダイオードを付加する方法
が用いられてきた。そのダイオードの形成の方法は、不
純物濃度の薄いＮ形半導体層上に、プラチナを用いたシ
ョットキー接合層を形成するものであった。
第１の従来例として、シリコン基板内に設けられた拡
散層を、記憶素子の一方の電極として用いる場合につい
て、第２図を用いて、説明する。第２図は、従来の半導
体装置を示す主要断面図を示し、図において、201はシ
リコン等からなるＰ形半導体基板、202はフィールド絶
縁膜となる選択酸化膜、203はＮ+形拡散層、204はシリ
コン酸化膜等からなる層間絶縁膜、205はＮ-形拡散層、
206はプラチナシリサイド層、207はアモルファスシリコ
ン膜、208は金属配線膜を示す。
散層を、記憶素子の一方の電極として用いる場合につい
て、第２図を用いて、説明する。第２図は、従来の半導
体装置を示す主要断面図を示し、図において、201はシ
リコン等からなるＰ形半導体基板、202はフィールド絶
縁膜となる選択酸化膜、203はＮ+形拡散層、204はシリ
コン酸化膜等からなる層間絶縁膜、205はＮ-形拡散層、
206はプラチナシリサイド層、207はアモルファスシリコ
ン膜、208は金属配線膜を示す。
この素子は、下部電極として、Ｎ+形拡散層203と接触
しているＮ-形拡散層205の上に、プラチナシリサイド層
206、アモルファスシリコン膜207及び上部電極である金
属配線層208が積層されているものである。この様に構
成することによって、電極間に、アモルファスシリコン
膜がなだれ降伏をおこす以上の電界を印加し、その時、
発生するジュール熱により、アモルファスシリコン膜の
一部が変化する。このような事によって、形成された低
抵抗領域、かつ、プラチナシリサイド層とＮ-形拡散層
間のショットキーダイオードの整流性により、従来の電
気的にプログラム可能な読み出し専用記憶素子がつくら
れていた。
しているＮ-形拡散層205の上に、プラチナシリサイド層
206、アモルファスシリコン膜207及び上部電極である金
属配線層208が積層されているものである。この様に構
成することによって、電極間に、アモルファスシリコン
膜がなだれ降伏をおこす以上の電界を印加し、その時、
発生するジュール熱により、アモルファスシリコン膜の
一部が変化する。このような事によって、形成された低
抵抗領域、かつ、プラチナシリサイド層とＮ-形拡散層
間のショットキーダイオードの整流性により、従来の電
気的にプログラム可能な読み出し専用記憶素子がつくら
れていた。
第２の従来例として、U.S.PATENTNo.4442507の様に、
シリコン基板上に設けられた多結晶シリコン層を、記憶
素子の一方の電極として用いる場合について説明する。
この素子は、不純物濃度の高いＮ形にドープされた多結
晶シリコン層上に、不純物濃度の低いＮ形にドープされ
た多結晶シリコン層を設け、その上に、プラチナシリサ
イド層、アモルファスシリコン膜、及び、上部電極であ
る金属配線を積層したものであり、プラチナシリサイド
層と不純物濃度の低いＮ形ドープされた多結晶シリコン
層間のショットキーダイオードを用いるものであった。
シリコン基板上に設けられた多結晶シリコン層を、記憶
素子の一方の電極として用いる場合について説明する。
この素子は、不純物濃度の高いＮ形にドープされた多結
晶シリコン層上に、不純物濃度の低いＮ形にドープされ
た多結晶シリコン層を設け、その上に、プラチナシリサ
イド層、アモルファスシリコン膜、及び、上部電極であ
る金属配線を積層したものであり、プラチナシリサイド
層と不純物濃度の低いＮ形ドープされた多結晶シリコン
層間のショットキーダイオードを用いるものであった。
しかし、前述の従来技術では、ショットキー接合をつ
くるために、不純物濃度の薄いＮ形拡散層を設けている
事により、下記の問題点を有している。
くるために、不純物濃度の薄いＮ形拡散層を設けている
事により、下記の問題点を有している。
プログラム後の抵抗値が、不純物濃度の薄いＮ形拡
散層の抵抗の分だけ高くなる事。
散層の抵抗の分だけ高くなる事。
同一下部電極上に、直列にプログラム素子を形成し
た場合に、下部電極抵抗が、不純物濃度の薄いＮ形拡散
層の分だけ、さらに抵抗値が高くなる事。
た場合に、下部電極抵抗が、不純物濃度の薄いＮ形拡散
層の分だけ、さらに抵抗値が高くなる事。
薄いＮ形拡散層の抵抗値は、電圧変調を受けやすい
ため、動作状態において、プログラム後の抵抗値が変動
し易い事。
ため、動作状態において、プログラム後の抵抗値が変動
し易い事。
ショットキー接合をつくるための薄いＮ形拡散層を
設ける際、合わせ余裕を見込む必要があり、パターン面
積が広くなる事。
設ける際、合わせ余裕を見込む必要があり、パターン面
積が広くなる事。
そこで、本発明は、このような問題点を解決するもの
で、その目的とするところは、プログラム後の抵抗値を
低く、安定していて、かつ、パターン面積が狭い、抵抗
値が印加電界により不可逆的に、高抵抗より低抵抗へ変
化し、かつ、変化後に、整流性を有する半導体装置を提
供するところにある。
で、その目的とするところは、プログラム後の抵抗値を
低く、安定していて、かつ、パターン面積が狭い、抵抗
値が印加電界により不可逆的に、高抵抗より低抵抗へ変
化し、かつ、変化後に、整流性を有する半導体装置を提
供するところにある。
本発明の半導体装置は、第一導電形を有する半導体層
上に積層された第一導電形と異なる第二導電形の不純物
を格子間に含む半導体層と、上部電極層とからなる事を
特徴とする。
上に積層された第一導電形と異なる第二導電形の不純物
を格子間に含む半導体層と、上部電極層とからなる事を
特徴とする。
本発明の上記の構成によれば、例えば、Ｎ形の半導体
上に積層された、不純物濃度の薄いＰ形不純物を含む、
アモルファス半導体膜ないしは多結晶半導体膜ないし
は、イオン打ち込みなどにより結晶破壊された半導体膜
は、プログラム前は、非結晶あるいは多結晶の半導体膜
の格子間にＰ形不純物が存在し、電気的に不活性であ
る。このために、電圧印加方向によらず高抵抗を示す。
しかし、一担、上記積層膜に高電界を印加し、なだれ降
伏を生じさせ、過大な電流を流す事によって発生するジ
ュール熱により、不純物濃度の薄いＰ形不純物を含むプ
ログラム膜の一部の結晶構造が変化するとともに、Ｐ形
不純物が活性化し、高抵抗体であった上記積層膜は、順
方向特性の抵抗値の低いダイオードへと転ずるものであ
る。
上に積層された、不純物濃度の薄いＰ形不純物を含む、
アモルファス半導体膜ないしは多結晶半導体膜ないし
は、イオン打ち込みなどにより結晶破壊された半導体膜
は、プログラム前は、非結晶あるいは多結晶の半導体膜
の格子間にＰ形不純物が存在し、電気的に不活性であ
る。このために、電圧印加方向によらず高抵抗を示す。
しかし、一担、上記積層膜に高電界を印加し、なだれ降
伏を生じさせ、過大な電流を流す事によって発生するジ
ュール熱により、不純物濃度の薄いＰ形不純物を含むプ
ログラム膜の一部の結晶構造が変化するとともに、Ｐ形
不純物が活性化し、高抵抗体であった上記積層膜は、順
方向特性の抵抗値の低いダイオードへと転ずるものであ
る。
第１図は、本発明と比較するための比較例１における
半導体装置の主要断面図を示し、101はシリコン等から
なるＰ形半導体基板、102はフィールド絶縁膜を示し、
シリコン酸化膜等からなる選択酸化膜、103はＮ+形拡散
層、104はシリコン酸化膜等からなる層間絶縁膜、105
は、Ｐ形不純物を含むアモルファスシリコン膜、106は
アルミニウム、Mo、Ti、Ｗ等の高融点金属あるいはその
高融点金属のシリサイド等の単層または積層からなる金
属配線膜である。このように下部電極であるＮ+形拡散
層103上にＰ形不純物を含むアモルファスシリコン膜10
5、及び上部電極である金属配線膜106を積層した構造を
とる事により、作用で説明した様に、プログラム前に高
抵抗であったプログラム素子が、プログラムする事によ
って、整流性を持つ素子となる。次に、比較例１の製造
方法について、詳細な説明を行なう。まず、Ｐ形半導体
基板101上に、選択酸化膜102を形成後、プログラム素子
の下部電極となるＮ+形拡散層103を、イオン打ち込み法
により、燐を60kevで、４×1015cm-2、シリコンからな
るＰ形半導体基板101に打ち込み、熱アニールを行なう
事によって形成する。次に、CVD法により、シリコン酸
化膜を堆積し、層間絶縁膜104をつくり、Ｎ+形拡散層10
3と直接、接続をとるために必要な開口部、及び、プロ
グラム素子の主要部であるＰ形不純物を含むアモルファ
スシリコン層105を介して接続をとるために必要な開口
部を形成したのち、CVD法により560℃の低温状態でSiH4
を分解することによって、アモルファスシリコン膜を15
00Å堆積し、次に、イオン打ち込み法により、所望のダ
イオード特性が得られる様に、沸化硼素を、60kevで、1
011〜1015cm-2の範囲で打ち込むことにより、Ｐ形不純
物を含むアモルファスシリコン膜105を形成する。最後
に、所望のパターンにアモルファスシリコン膜を加工し
たのち、バリアメタルとアルミニウムの積層膜を、スパ
ッター法により埋積し、所望のパターンに加工し、金属
配線膜106を形成する。
半導体装置の主要断面図を示し、101はシリコン等から
なるＰ形半導体基板、102はフィールド絶縁膜を示し、
シリコン酸化膜等からなる選択酸化膜、103はＮ+形拡散
層、104はシリコン酸化膜等からなる層間絶縁膜、105
は、Ｐ形不純物を含むアモルファスシリコン膜、106は
アルミニウム、Mo、Ti、Ｗ等の高融点金属あるいはその
高融点金属のシリサイド等の単層または積層からなる金
属配線膜である。このように下部電極であるＮ+形拡散
層103上にＰ形不純物を含むアモルファスシリコン膜10
5、及び上部電極である金属配線膜106を積層した構造を
とる事により、作用で説明した様に、プログラム前に高
抵抗であったプログラム素子が、プログラムする事によ
って、整流性を持つ素子となる。次に、比較例１の製造
方法について、詳細な説明を行なう。まず、Ｐ形半導体
基板101上に、選択酸化膜102を形成後、プログラム素子
の下部電極となるＮ+形拡散層103を、イオン打ち込み法
により、燐を60kevで、４×1015cm-2、シリコンからな
るＰ形半導体基板101に打ち込み、熱アニールを行なう
事によって形成する。次に、CVD法により、シリコン酸
化膜を堆積し、層間絶縁膜104をつくり、Ｎ+形拡散層10
3と直接、接続をとるために必要な開口部、及び、プロ
グラム素子の主要部であるＰ形不純物を含むアモルファ
スシリコン層105を介して接続をとるために必要な開口
部を形成したのち、CVD法により560℃の低温状態でSiH4
を分解することによって、アモルファスシリコン膜を15
00Å堆積し、次に、イオン打ち込み法により、所望のダ
イオード特性が得られる様に、沸化硼素を、60kevで、1
011〜1015cm-2の範囲で打ち込むことにより、Ｐ形不純
物を含むアモルファスシリコン膜105を形成する。最後
に、所望のパターンにアモルファスシリコン膜を加工し
たのち、バリアメタルとアルミニウムの積層膜を、スパ
ッター法により埋積し、所望のパターンに加工し、金属
配線膜106を形成する。
以上の工程を経て、抵抗値が印加電界により不可逆的
に、高抵抗より低抵抗へ変化し、かつ、整流性を持つ素
子が形成される。
に、高抵抗より低抵抗へ変化し、かつ、整流性を持つ素
子が形成される。
ここで、選択酸化膜102は、いわゆるLOCOS法により形
成される以外に、半導体基板に溝を形成して、その溝に
絶縁物等を埋め込んだ、いわゆる溝掘り素子分離領域に
用いられる構造としてもよい。さらに、バリアメタルと
はMo、Ti、Ｗ等の高融点金属、その高融点金属のシリサ
イドまたはその高融点金属の窒化物等を用いるものであ
る。そして、このバリアメタルは通常アルミニウムの下
側に位置する。
成される以外に、半導体基板に溝を形成して、その溝に
絶縁物等を埋め込んだ、いわゆる溝掘り素子分離領域に
用いられる構造としてもよい。さらに、バリアメタルと
はMo、Ti、Ｗ等の高融点金属、その高融点金属のシリサ
イドまたはその高融点金属の窒化物等を用いるものであ
る。そして、このバリアメタルは通常アルミニウムの下
側に位置する。
次に、上記素子の電気特性について説明する。試作例
として、沸化硼素を60kevで１×1015cm-2打ち込んだＰ
形不純物を含むアモルファスシリコン膜を使用し、か
つ、アモルファスシリコン膜を被着している箇所のスル
ーホール径が1.2μｍロの場合について述べる。第３図
（ａ）は、プログラム前の電気特性を示し、第３図
（ｂ）は、電界を印加しなだれ降伏を生じさせ、２〜3m
A電流を流す事によりプログラムしたプログラム後の電
気特性を示す。プログラム前の電気特性は、電圧印加方
向に対して、ほぼ対称で、5Vで、10nAの電流が流れる程
度の高抵抗体である。しかし、一担、電圧を印加してプ
ログラムすると、アモルファスシリコン膜上のアルミニ
ウム膜である上部電極に正電圧を印加した場合、順方向
特性をを示し、負電圧を印加した場合、逆方向特性を示
す。ちなみに、不純物を含まないアモルファスシリコン
膜の場合は、プログラム後、電圧印加方向に対して、ほ
ぼ対称な低抵抗体となる。以上の電気特性の変化は、作
用で説明した様に、アモルファスシリコン膜の一部が、
電流によって発生したジュール熱により、構造変化が生
じ、かつ、Ｐ形不純物が活性化し、下部電極であるＮ+
拡散層との間にＰ−Ｎのダイオードが形成されたためで
あると考えられる。
として、沸化硼素を60kevで１×1015cm-2打ち込んだＰ
形不純物を含むアモルファスシリコン膜を使用し、か
つ、アモルファスシリコン膜を被着している箇所のスル
ーホール径が1.2μｍロの場合について述べる。第３図
（ａ）は、プログラム前の電気特性を示し、第３図
（ｂ）は、電界を印加しなだれ降伏を生じさせ、２〜3m
A電流を流す事によりプログラムしたプログラム後の電
気特性を示す。プログラム前の電気特性は、電圧印加方
向に対して、ほぼ対称で、5Vで、10nAの電流が流れる程
度の高抵抗体である。しかし、一担、電圧を印加してプ
ログラムすると、アモルファスシリコン膜上のアルミニ
ウム膜である上部電極に正電圧を印加した場合、順方向
特性をを示し、負電圧を印加した場合、逆方向特性を示
す。ちなみに、不純物を含まないアモルファスシリコン
膜の場合は、プログラム後、電圧印加方向に対して、ほ
ぼ対称な低抵抗体となる。以上の電気特性の変化は、作
用で説明した様に、アモルファスシリコン膜の一部が、
電流によって発生したジュール熱により、構造変化が生
じ、かつ、Ｐ形不純物が活性化し、下部電極であるＮ+
拡散層との間にＰ−Ｎのダイオードが形成されたためで
あると考えられる。
本発明の比較例２は、下部電極として、Ｎ+形拡散層
のかわりに、酸化膜上のＮ+形多結晶シリコン膜を使用
するものである。第４図は、本発明の第２の比較例にお
ける半導体装置の主要断面図を示し、401はＰ形半導体
基板、402は選択酸化膜、403はＮ+形多結晶シリコン
膜、404は層間絶縁膜、405はＰ形不純物を含むアモルフ
ァスシリコン膜、406は前述の実施例のように、例えば
バリアメタル上にアルミニウムを設けた２層構造の金属
配線膜である。この様に、酸化膜上のＮ+形多結晶シリ
コン膜を用いる事によって、パターンレイアウト上の自
由度が増えるのみならず、下部電極としてのＮ+形多結
晶シリコンがシリコン酸化膜等の絶縁膜により周囲を囲
まれているのでプログラム時に発生したジュール熱がに
げにくいため、より低い電流で、プログラムする事がで
きる。
のかわりに、酸化膜上のＮ+形多結晶シリコン膜を使用
するものである。第４図は、本発明の第２の比較例にお
ける半導体装置の主要断面図を示し、401はＰ形半導体
基板、402は選択酸化膜、403はＮ+形多結晶シリコン
膜、404は層間絶縁膜、405はＰ形不純物を含むアモルフ
ァスシリコン膜、406は前述の実施例のように、例えば
バリアメタル上にアルミニウムを設けた２層構造の金属
配線膜である。この様に、酸化膜上のＮ+形多結晶シリ
コン膜を用いる事によって、パターンレイアウト上の自
由度が増えるのみならず、下部電極としてのＮ+形多結
晶シリコンがシリコン酸化膜等の絶縁膜により周囲を囲
まれているのでプログラム時に発生したジュール熱がに
げにくいため、より低い電流で、プログラムする事がで
きる。
本発明の第１の実施例は、下部電極として、抵抗の低
いMo、Ti、Ｗ等の金属あるいはそれら金属の硅化物であ
る例えばMoSi2上にスルーホールを介し、その上に、Ｎ+
形多結晶シリコン及びＰ形アモルファスシリコン膜を設
けたものである。第５図は、本発明の第１実施例におけ
る主要断面図を示し、501はＰ形半導体基板、502は選択
酸化膜等からなる絶縁膜、503はMoSi2膜、504は層間絶
縁膜、505はＮ+多結晶シリコン膜、506はＰ形不純物を
含むアモルファスシリコン膜、507は、金属配線膜であ
る。
いMo、Ti、Ｗ等の金属あるいはそれら金属の硅化物であ
る例えばMoSi2上にスルーホールを介し、その上に、Ｎ+
形多結晶シリコン及びＰ形アモルファスシリコン膜を設
けたものである。第５図は、本発明の第１実施例におけ
る主要断面図を示し、501はＰ形半導体基板、502は選択
酸化膜等からなる絶縁膜、503はMoSi2膜、504は層間絶
縁膜、505はＮ+多結晶シリコン膜、506はＰ形不純物を
含むアモルファスシリコン膜、507は、金属配線膜であ
る。
次に、製造方法について説明を行なう。まず、シリコ
ン等からなる半導体基板501上に、シリコン酸化膜から
なる絶縁膜502を形成後、プログラム素子の下部電極と
なる金属膜503、例えば、MoSi2をスパッターで、0.2μ
ｍ形成し、所望のパターンに加工する。次にCVD法によ
りシリコン酸化膜を堆積し、層間絶縁膜504をつくり、
Ｐ形不純物を含むアモルファスシリコン膜506を被着す
る箇所に、スルーホールを形成する。次に、多結晶シリ
コンを0.2μｍ形成した後、燐を60kevで４×1015cm-2イ
オン打ち込みを行ない、電気炉でアニールし、活性化
し、Ｎ形多結晶シリコン膜505を形成し、所望のパター
ンに加工する。次に、CVD法により、560℃の低温状態
で、SiH4を分解する事により、アモルファスシリコン層
を1500Å形成し、イオン打ち込み法により、所望のダイ
オード特性が得られる様に、沸化硼素を80kevで１×10
11cm-2〜１×1015cm-2の範囲で打ち込むことにより、Ｐ
形不純物を含むアモルファスシリコン膜506を形成す
る。その後、上記、Ｎ形多結晶シリコン膜505′を覆う
様に、Ｐ形不純物を含むアモルファスシリコン膜506
を、エッチングする事によって、所望のパターンに加工
する。最後に、下部電極の金属膜503と直接接続をとる
箇所に、スルーホールを形成し、バリアメタル膜及びア
ルミニウム膜を順に、スパッター法により蒸着して金属
配線膜507を形成したのち、所望のパターンに加工す
る。
ン等からなる半導体基板501上に、シリコン酸化膜から
なる絶縁膜502を形成後、プログラム素子の下部電極と
なる金属膜503、例えば、MoSi2をスパッターで、0.2μ
ｍ形成し、所望のパターンに加工する。次にCVD法によ
りシリコン酸化膜を堆積し、層間絶縁膜504をつくり、
Ｐ形不純物を含むアモルファスシリコン膜506を被着す
る箇所に、スルーホールを形成する。次に、多結晶シリ
コンを0.2μｍ形成した後、燐を60kevで４×1015cm-2イ
オン打ち込みを行ない、電気炉でアニールし、活性化
し、Ｎ形多結晶シリコン膜505を形成し、所望のパター
ンに加工する。次に、CVD法により、560℃の低温状態
で、SiH4を分解する事により、アモルファスシリコン層
を1500Å形成し、イオン打ち込み法により、所望のダイ
オード特性が得られる様に、沸化硼素を80kevで１×10
11cm-2〜１×1015cm-2の範囲で打ち込むことにより、Ｐ
形不純物を含むアモルファスシリコン膜506を形成す
る。その後、上記、Ｎ形多結晶シリコン膜505′を覆う
様に、Ｐ形不純物を含むアモルファスシリコン膜506
を、エッチングする事によって、所望のパターンに加工
する。最後に、下部電極の金属膜503と直接接続をとる
箇所に、スルーホールを形成し、バリアメタル膜及びア
ルミニウム膜を順に、スパッター法により蒸着して金属
配線膜507を形成したのち、所望のパターンに加工す
る。
以上の工程を経て、本発明の絶縁破壊によるプログラ
ム可能な読み出し専用記憶素子が形成される。
ム可能な読み出し専用記憶素子が形成される。
本実施例は、Ｐ形半導体膜の製造方法として、CVD法
とイオン打ち込み法を用いたが、これはスパッタ法でも
構わない。又、CVD法ないしは、スパッタ中に不純物を
添加しても構わない。又、Ｐ形の多結晶シリコンないし
は、イオン打ち込みなどにより結晶破壊された多結晶シ
リコンや結晶シリコンでも構わない。さらには、Ｐ形半
導体膜を用いたが、下部電極がＰ+形拡散層の場合は、
Ｎ形半導体膜でも構わない。
とイオン打ち込み法を用いたが、これはスパッタ法でも
構わない。又、CVD法ないしは、スパッタ中に不純物を
添加しても構わない。又、Ｐ形の多結晶シリコンないし
は、イオン打ち込みなどにより結晶破壊された多結晶シ
リコンや結晶シリコンでも構わない。さらには、Ｐ形半
導体膜を用いたが、下部電極がＰ+形拡散層の場合は、
Ｎ形半導体膜でも構わない。
下部電極の金属膜として、MoSi2を用いたが、TiSi2や
WSi2でも構わない。またPolycide構造でも構わない。ま
た、本実施例において半導体基板はＰ形シリコンでもＮ
形シリコンでもどちらでもかまわない。
WSi2でも構わない。またPolycide構造でも構わない。ま
た、本実施例において半導体基板はＰ形シリコンでもＮ
形シリコンでもどちらでもかまわない。
本発明の第２の実施例は、下部電極として、抵抗の低
い金属あるいは硅化金属である例えばMoSi2上にＮ+多結
晶シリコン膜を積層したものに、スルーホールを介し、
アモルファスシリコン膜を設けたものである。第６図
は、本発明の第２の実施例における主要断面図を示し、
601はＰ形半導体基板、602は選択酸化膜等からなる絶縁
膜、603はMoSi2膜、604はＮ+形多結晶シリコン膜、605
は層間絶縁膜、606は、Ｐ形不純物を含むアモルファス
シリコン膜、607は金属配線膜である。
い金属あるいは硅化金属である例えばMoSi2上にＮ+多結
晶シリコン膜を積層したものに、スルーホールを介し、
アモルファスシリコン膜を設けたものである。第６図
は、本発明の第２の実施例における主要断面図を示し、
601はＰ形半導体基板、602は選択酸化膜等からなる絶縁
膜、603はMoSi2膜、604はＮ+形多結晶シリコン膜、605
は層間絶縁膜、606は、Ｐ形不純物を含むアモルファス
シリコン膜、607は金属配線膜である。
次に、製造方法について説明を行なう。まず、シリコ
ン等からなる半導体基板60上に、シリコン酸化膜等から
なる絶縁膜602を形成後、プログラム素子の下部電極と
なる金属膜、例えば、MoSi2603をスパッターで、0.2μ
ｍ形成する。その上に、多結晶シリコンを0.2μｍ形成
した後、燐を60kevで４×1015cm-2イオン打ち込みを行
ない、電気炉でアニールし、Ｎ形多結晶シリコン膜604
を形成する。次に、金属膜603及びＮ形多結晶シリコン
膜604を、所望の形状に、ホトエッチング技術により、
加工する。その後、CVD法により、シリコン酸化膜を堆
積し、層間絶縁膜605をつくり、Ｐ形不純物を含むアモ
ルファスシリコン膜606を被着する箇所に、スルーホー
ルを形成する。次に、CVD法により、560℃の低温状態で
SiH4を分解する事により、アモルファスシリコン層を15
00Å形成する。その後、イオン打ち込み法により、所望
のダイオード特性が得られる様に、沸化硼素を80kevで
１×1011cm-2〜１×1015cm-2の範囲で打ち込むことによ
り、Ｐ形不純物を含むアモルファスシリコン膜606を形
成し、所望のパターンに加工する。最後に、下部電極の
一部であるＮ形多結晶シリコン膜604と直接接続をとる
箇所に、スルーホールを形成し、バリアメタル膜及びア
ルミニウム膜を順にスパッター法により蒸着して金属配
線膜607を形成したのち、所望のパターンに加工する。
ン等からなる半導体基板60上に、シリコン酸化膜等から
なる絶縁膜602を形成後、プログラム素子の下部電極と
なる金属膜、例えば、MoSi2603をスパッターで、0.2μ
ｍ形成する。その上に、多結晶シリコンを0.2μｍ形成
した後、燐を60kevで４×1015cm-2イオン打ち込みを行
ない、電気炉でアニールし、Ｎ形多結晶シリコン膜604
を形成する。次に、金属膜603及びＮ形多結晶シリコン
膜604を、所望の形状に、ホトエッチング技術により、
加工する。その後、CVD法により、シリコン酸化膜を堆
積し、層間絶縁膜605をつくり、Ｐ形不純物を含むアモ
ルファスシリコン膜606を被着する箇所に、スルーホー
ルを形成する。次に、CVD法により、560℃の低温状態で
SiH4を分解する事により、アモルファスシリコン層を15
00Å形成する。その後、イオン打ち込み法により、所望
のダイオード特性が得られる様に、沸化硼素を80kevで
１×1011cm-2〜１×1015cm-2の範囲で打ち込むことによ
り、Ｐ形不純物を含むアモルファスシリコン膜606を形
成し、所望のパターンに加工する。最後に、下部電極の
一部であるＮ形多結晶シリコン膜604と直接接続をとる
箇所に、スルーホールを形成し、バリアメタル膜及びア
ルミニウム膜を順にスパッター法により蒸着して金属配
線膜607を形成したのち、所望のパターンに加工する。
以上の工程を経て、本発明の絶縁破壊によるプログラ
ム可能な読み出し専用記憶素子が形成される。
ム可能な読み出し専用記憶素子が形成される。
本実施例は、Ｐ形半導体膜の製造方法として、CVD法
とイオン打ち込み法を用いたが、これはスパッタ法でも
構わない。又、CVD法ないしは、スパッタ中に不純物を
添加しても構わない。又、Ｐ形の多結晶シリコンないし
は、イオン打ち込みなどにより結晶破壊された多結晶シ
リコンや結晶シリコンでも構わない。さらには、Ｐ形半
導体膜を用いたが、下部電極がＰ+形拡散層の場合は、
Ｎ形半導体膜でも構わない。
とイオン打ち込み法を用いたが、これはスパッタ法でも
構わない。又、CVD法ないしは、スパッタ中に不純物を
添加しても構わない。又、Ｐ形の多結晶シリコンないし
は、イオン打ち込みなどにより結晶破壊された多結晶シ
リコンや結晶シリコンでも構わない。さらには、Ｐ形半
導体膜を用いたが、下部電極がＰ+形拡散層の場合は、
Ｎ形半導体膜でも構わない。
下部電極の金属膜として、MoSi2を用いたが、TiSi2や
WSi2でも構わない。またPolycide構造でも構わない。ま
た、本実施例において半導体基板はＰ形シリコンでもＮ
形シリコンでもどちらでもかまわない。
WSi2でも構わない。またPolycide構造でも構わない。ま
た、本実施例において半導体基板はＰ形シリコンでもＮ
形シリコンでもどちらでもかまわない。
第１及び第２の実施例のように、下部電極にMo、Ti、
Ｗ等の金属ないしはそれら金属の硅化物を用いることに
よって、下部電極の抵抗値が下がり、直列にプログラム
領域を配列したりする場合に、少ないプログラム電流で
プログラムを行なう事ができる。
Ｗ等の金属ないしはそれら金属の硅化物を用いることに
よって、下部電極の抵抗値が下がり、直列にプログラム
領域を配列したりする場合に、少ないプログラム電流で
プログラムを行なう事ができる。
以上、本実施例の第１と第２は、Ｐ形不純物を格子間
に含む半導体膜として、CVD法とイオン打ち込み法によ
って形成された膜を用いたが、この膜の形成はスパッタ
ー法でも構わない。又、Ｐ形不純物をイオン打ち込みし
た多結晶シリコン膜ないしは、イオン打ち込みなどによ
り結晶破壊された多結晶シリコン結晶シリコンでも構わ
ない。さらには、Ｐ形不純物を格子間に含む半導体膜を
用いたが、下部電極がＰ+形拡散層の場合は、Ｎ形不純
物を格子間に含む半導体膜でも構わない。また、第１及
び第２の実施例において、下部電極の金属膜として、Mo
Si2を用いたが、TiSi2やWSi2やＷやMoなどでも構わな
い。さらに、実施例１と実施例２において上部電極とな
る金属配線膜106、406、507及び607はアルミニウム、
Ｗ、Ti、Mo等の高融点金属、それら高融点金属の硅化物
（シリサイド）、それら高融点金属の窒化物の単層また
は積層の膜を使えることは言うまでもない。以上のよう
に、本発明は、実施例１と実施例２に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることは、いうまでもない。
に含む半導体膜として、CVD法とイオン打ち込み法によ
って形成された膜を用いたが、この膜の形成はスパッタ
ー法でも構わない。又、Ｐ形不純物をイオン打ち込みし
た多結晶シリコン膜ないしは、イオン打ち込みなどによ
り結晶破壊された多結晶シリコン結晶シリコンでも構わ
ない。さらには、Ｐ形不純物を格子間に含む半導体膜を
用いたが、下部電極がＰ+形拡散層の場合は、Ｎ形不純
物を格子間に含む半導体膜でも構わない。また、第１及
び第２の実施例において、下部電極の金属膜として、Mo
Si2を用いたが、TiSi2やWSi2やＷやMoなどでも構わな
い。さらに、実施例１と実施例２において上部電極とな
る金属配線膜106、406、507及び607はアルミニウム、
Ｗ、Ti、Mo等の高融点金属、それら高融点金属の硅化物
（シリサイド）、それら高融点金属の窒化物の単層また
は積層の膜を使えることは言うまでもない。以上のよう
に、本発明は、実施例１と実施例２に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることは、いうまでもない。
以上述べたように、本発明によれば、第一電極と第二
電極間の電圧印加により高抵抗状態から低抵抗状態へ不
可逆的に抵抗が変化する構造で、第一導電形を有する多
結晶シリコン層の抵抗値が低く、電圧変調を受けず、構
造が単純な為パターン面積を少なく形成することができ
るという効果を有する。また、導体層を基板上に設けた
配線とすることで、ジュール熱が有効に使われるため、
より低い電流でプログラム可能である。さらには、下部
電極としてMo、Ti、Ｗ等の高融点金属やこの高融点金属
の硅化物、例えばMoSi2、TiSi2、WSi2を用いれば、下部
電極の配線抵抗が低くなるため、高速動作が可能な読み
出し専用メモリ素子が得られるという効果がある。
電極間の電圧印加により高抵抗状態から低抵抗状態へ不
可逆的に抵抗が変化する構造で、第一導電形を有する多
結晶シリコン層の抵抗値が低く、電圧変調を受けず、構
造が単純な為パターン面積を少なく形成することができ
るという効果を有する。また、導体層を基板上に設けた
配線とすることで、ジュール熱が有効に使われるため、
より低い電流でプログラム可能である。さらには、下部
電極としてMo、Ti、Ｗ等の高融点金属やこの高融点金属
の硅化物、例えばMoSi2、TiSi2、WSi2を用いれば、下部
電極の配線抵抗が低くなるため、高速動作が可能な読み
出し専用メモリ素子が得られるという効果がある。
第１図は、本発明の半導体装置の第１の比較例を示す主
要断面図。 第２図は、従来の半導体装置を示す主要断面図。 第３図（ａ）、（ｂ）は、本発明の半導体装置の電気特
性を示すグラフであり、第３図（ａ）は、プログラム前
の電気特性を示すグラフであり、第３図（ｂ）はプログ
ラム後の電気特性を示すグラフである。 第４図は、本発明の半導体装置の第２の比較例を示す主
要断面図。 第５図は、本発明の半導体装置の第１の実施例を示す主
要断面図。 第６図は、本発明の半導体装置の第２の実施例を示す主
要断面図。 101、401、501、601……Ｐ形半導体基板 102、402、502、602……選択酸化膜 103……Ｎ+形拡散層 104、404、504、605……層間絶縁膜 105、405、506、606……Ｐ形不純物を含むアモルファス
シリコン 106、406、507、607……金属配線膜 403,505,604……Ｎ+形多結晶シリコン膜 503、603……MoSi2膜 201……Ｐ形半導体基板 202……選択酸化膜 203……Ｎ+形拡散層 204……層間絶縁膜 205……Ｎ-形拡散層 206……プラチナシリサイド層 207……アモルファスシリコン膜 208……金属配線層
要断面図。 第２図は、従来の半導体装置を示す主要断面図。 第３図（ａ）、（ｂ）は、本発明の半導体装置の電気特
性を示すグラフであり、第３図（ａ）は、プログラム前
の電気特性を示すグラフであり、第３図（ｂ）はプログ
ラム後の電気特性を示すグラフである。 第４図は、本発明の半導体装置の第２の比較例を示す主
要断面図。 第５図は、本発明の半導体装置の第１の実施例を示す主
要断面図。 第６図は、本発明の半導体装置の第２の実施例を示す主
要断面図。 101、401、501、601……Ｐ形半導体基板 102、402、502、602……選択酸化膜 103……Ｎ+形拡散層 104、404、504、605……層間絶縁膜 105、405、506、606……Ｐ形不純物を含むアモルファス
シリコン 106、406、507、607……金属配線膜 403,505,604……Ｎ+形多結晶シリコン膜 503、603……MoSi2膜 201……Ｐ形半導体基板 202……選択酸化膜 203……Ｎ+形拡散層 204……層間絶縁膜 205……Ｎ-形拡散層 206……プラチナシリサイド層 207……アモルファスシリコン膜 208……金属配線層
Claims (4)
- 【請求項１】第一電極及び第二電極間の電圧印加により
高抵抗状態から低抵抗状態へ不可逆的に抵抗が変化する
構造を有する半導体装置において、半導体基板上に第一
絶縁膜を介して設けられた金属を含む導体層、前記導体
層上に設けられた第二絶縁膜、前記第二絶縁膜に設けら
れた前記導体層に達する第一スルーホール、前記第一ス
ルーホールに設けられた第一電極、前記第一スルーホー
ルと一定距離離間した前記第二絶縁膜に設けられた前記
導体層に達する第二スルーホール、前記第二スルーホー
ル中に前記導体層に接するように設けられた第一導電型
の多結晶シリコン層、前記第二スルーホール中に設けら
れた前記第一導電型の多結晶シリコン層上に設けられた
第二導電型の半導体層、前記第二導電型の半導体層の上
方に接続するように設けられた第二電極からなることを
特徴とする半導体装置。 - 【請求項２】前記半導体層は、多結晶シリコン、アモル
ファスシリコン、結晶破壊されたシリコンから選ばれる
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】第一電極及び第二電極間の電圧印加により
高抵抗状態から低抵抗状態へ不可逆的に抵抗が変化する
構造を有する半導体装置において、半導体基板上に第一
絶縁膜を介して設けられた金属を含む導体層、前記導体
層上に延在する第一導電型の多結晶シリコン層、前記第
一導電型の多結晶シリコン層上に設けられた第二絶縁
膜、前記第二絶縁膜に設けられた前記導体層に達する第
一スルーホール、前記第一スルーホールに設けられた第
一電極、前記第一スルーホールと一定距離離間し前記第
二絶縁膜に設けられた前記第一導電型の多結晶シリコン
層に達する第二スルーホール、前記第二スルーホール中
に前記第一導電型の多結晶シリコン層に接するように設
けられた第二導電型の半導体層、前記第二導電型の半導
体層の上方に接続するように設けられた第二電極からな
ることを特徴とする半導体装置。 - 【請求項４】前記半導体層は、多結晶シリコン、アモル
ファスシリコン、結晶破壊されたシリコンから選ばれる
ことを特徴とする請求項３記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/419,657 US5093711A (en) | 1988-10-14 | 1989-10-11 | Semiconductor device |
| DE68917848T DE68917848T2 (de) | 1988-10-14 | 1989-10-12 | Halbleiteranordnung. |
| EP89118999A EP0365932B1 (en) | 1988-10-14 | 1989-10-12 | Semiconductor device |
| KR1019890014731A KR950001758B1 (ko) | 1988-10-14 | 1989-10-14 | 반도체 장치 |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25883388 | 1988-10-14 | ||
| JP63-258833 | 1988-10-14 | ||
| JP12252689 | 1989-05-16 | ||
| JP12252589 | 1989-05-16 | ||
| JP1-122526 | 1989-05-16 | ||
| JP1-122525 | 1989-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0387061A JPH0387061A (ja) | 1991-04-11 |
| JP2525672B2 true JP2525672B2 (ja) | 1996-08-21 |
Family
ID=27314469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175167A Expired - Fee Related JP2525672B2 (ja) | 1988-10-14 | 1989-07-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2525672B2 (ja) |
| KR (1) | KR950001758B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596012B1 (ko) * | 1999-12-30 | 2006-07-03 | 한라공조주식회사 | 일체형 열교환기용 플레이트 및 이를 이용한 일체형열교환기 |
| KR100688236B1 (ko) * | 2000-05-31 | 2007-02-28 | 한라공조주식회사 | 일체형 열교환기 |
| US7061327B2 (en) | 2002-01-24 | 2006-06-13 | Maxim Integrated Products, Inc. | Single supply headphone driver/charge pump combination |
| US8593830B2 (en) | 2010-06-29 | 2013-11-26 | Maxim Integrated Products, Inc. | Reverse current limit protection for active clamp converters |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4569120A (en) * | 1983-03-07 | 1986-02-11 | Signetics Corporation | Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing ion implantation |
| JPS6345854A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
-
1989
- 1989-07-06 JP JP1175167A patent/JP2525672B2/ja not_active Expired - Fee Related
- 1989-10-14 KR KR1019890014731A patent/KR950001758B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900007107A (ko) | 1990-05-09 |
| KR950001758B1 (ko) | 1995-02-28 |
| JPH0387061A (ja) | 1991-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5093711A (en) | Semiconductor device | |
| JP3256603B2 (ja) | 半導体装置及びその製造方法 | |
| JP2697812B2 (ja) | 半導体メモリ装置およびその製造方法 | |
| US5210598A (en) | Semiconductor element having a resistance state transition region of two-layer structure | |
| US4862244A (en) | Semiconductor device having Schottky barrier between metal silicide and silicon | |
| JP3285207B2 (ja) | 薄い犠牲層を使用した縦型ヒュ−ズ装置及びショットキダイオ−ドを製造する方法 | |
| JPH11505675A (ja) | フローティングゲート不揮発性メモリデバイス及びその製造方法 | |
| US4396930A (en) | Compact MOSFET device with reduced plurality of wire contacts | |
| US7964457B2 (en) | Semiconductor integrated circuit device and a manufacturing method for the same | |
| US20070080404A1 (en) | Semiconductor device | |
| EP0080730B1 (en) | Semiconductor device with wiring layers and method of manufacturing the same | |
| CN101351892B (zh) | 半导体器件和制造该半导体器件的方法 | |
| KR20040014197A (ko) | 반도체 장치 | |
| JP2525672B2 (ja) | 半導体装置 | |
| JPH0756884B2 (ja) | 半導体素子の製造方法 | |
| JPH0257707B2 (ja) | ||
| EP0209654B1 (en) | Semiconductor device having wiring electrodes | |
| JP3282172B2 (ja) | ＢｉＭＯＳ半導体装置の製造方法 | |
| JPH05114734A (ja) | 半導体装置 | |
| JP2005183509A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2611443B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US5246873A (en) | Method of fabricating a programmable device including a protective region | |
| JPS61150376A (ja) | 半導体装置 | |
| JP3067838B2 (ja) | 半導体集積回路装置の製造方法 | |
| CN116093067A (zh) | 熔丝结构、形成方法及可编程存储器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080531 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |