JPS5831734B2 - 半導体メモリ装置の製造方法 - Google Patents

半導体メモリ装置の製造方法

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JPS5831734B2
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Description

【発明の詳細な説明】 本発明は、電界効果トランジスタＦＥＴの集積された半
導体装置を製造する方法及びその結果製造される構造体
に関するものであり、特に、シリコンへのセルフ・アラ
イン（自己整合）された配線接点並びにサブ・ミクロン
の接点と接点及び配線と配線との間隔を達成するセルフ
・アラインされた配線のプロセスであって、接点間の絶
縁が１ミクロン若しくはそれ以下の誘電体物質のパター
ンとなっているものに関する。
半導体集積回路は過去１０年間に実質的な集積度の向上
を遂げてきた。
しかしながら、マイクロプロセッサ及びミニコンピユー
タのような新しい適用に対してスイッチング速度が高速
になりまた装置が小さくなるにつれて、増々複雑さの要
求が増してきている。
ＦＥＴ技術はバイポーラ技術に比べてより高い回路密度
及びより簡単なプロセス故に、メイン・メモリ及びより
低いパフォーマンスの論理及びアレイにおいては最も有
力となっている。
半導体製造技術においては他ならぬ能動領域が、リング
ラフィ技術の微細ラインを生じまた適用されてきている
。
リングラフィ・プロセスにおいては最近までほとんども
っばら光が用いられてきた。
しかしながら、光学的な分解能の制限により、ライン幅
をさらに進歩させることは大変困難になっている。
ライン幅をさらに減少するための技術のうち最も重要で
且つ多才なものは、電子ビーム及びＸ線の露光プロセス
である。
リングラフィの問題及びそれらの可能な解決策が、刊行
物”Ｈｉ ｇ ｈ５Ｐｅｅｄ ＭＯＳＦＥＴ Ｃ１
ｒｃｕｉｔｓ Ｕｓｉｎｇ Ａｄｖ−ａｎｃｅｄ Ｌｉ
ｔｈｏｇｒａｐｈｙ” ｐｕｂｌｉｓｈｅｄ ｉｎ
ｔｈｅＣｏｍｐｕ ｔ ｅ ｒ、第９巻、第２号、１９
７６年２月、第３１頁乃至第３７頁の著者り、 Ｌ、
Ｃｒｉｔｃｈｌｏｗにより、より詳細に述べられている
。
上記刊行物においては、Ｘ線及び電子ビームのリングラ
フィに関して実質的な装置のコスト及び複雑さが述べら
れている。
標準のフォトリングラフィ技術を進め、そして電子ビー
ム若しくはＸ線のリングラフィのようなより高価で複雑
な技術の必要を避けることにより、１ミクロン若しくは
それ以下の範囲の狭いライン幅を得るために、代わりの
努力がなされてきた。
このような技術は、Ｈ，Ｂ、 Ｐｏｇｇｅ著、ＩＢＭＴ
ｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅ
ｔｉｎの第６巻、１９７６年、１１月、”Ｎａｒｒｏｗ
ＬｉｎｅＷｉｄｔｈｓ Ｍａｓｋｉｎｇ Ｍｅｔｈｏ
ｄ”に述べられている。
この方法は後で酸化される多孔性シリコンの使用を含む
。
他の技術がＳ、 Ａ、 Ａｂｂａｓ等著、ＩＢＭＴｅｃ
ｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉ
ｎ第２０巻、第４号、１９７７年９月、第１３７６頁乃
至第１３７８頁に述べられている。
このＴＤＢには、多結晶シリコンの形成において、窒化
シリコンのような酸化障壁物質の中間マスクを最初に用
いることにより、マスクになる層をマスクする多結晶シ
リコンの使用が述べられている。
この技術により約２ミクロンメータ以下のライン幅が得
られる（、 Ｔ、 Ｎ、 Ｊａｃｋｓｏｎ等著、”ＡＮ
ｏｖｅｌＳｕｂ−ｍｉｃｒｏｎ Ｆａｂｒｉｃａｔｉｏ
ｎ Ｔｅｃｈｎｉｑｕｅ ”ｉｎ ｔｈｅ Ｍａｒｃ
ｈ １９８０ ｐｕｂｌｉｃａｔｉｏｎＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｉｎｔｅｒｎａｔｉｏｎａｌ第７７頁
乃至第８３頁には、電子ビームのリングラフィを必要と
しないがしかし選択的な端部メッキ技術（ｅｄｇｅ ｐ
ｌａｔｉｎｇ ｔｅｃｈｎｉｑｕｅ）を用いたサブ・ミ
クロンのライン幅及び装置を製造する方法が述べられて
いる。
英国特許第２００３６６０号公報（１９７９年３月１４
日発行）は、例えば基板上に金属の領域を付着し、そし
て単一方向性のプラズマ食刻技術を用いることにより狭
い金属のストライプを形成する方法を述べている。
これらの上記技術は基板上に狭いラインを形成する方法
を示しているが、しかし正確にしかも効果的に半導体基
板内の能動装置素子に接触させるのに、どのようにそれ
らが用いられることになるの力）かはつきりしていない
ので、半導体装置の製造においてそれらの成功する使用
についての全体的な解決を欠いている。
さらに、第ルベルの配線の平坦性及びそのレベルにおけ
る配線の適当な導電性の問題か存在する。
米国特許第４０８３０９８号公報は、絶縁された基板上
に多数の接近した間隔であるがしかし空気で分離された
導電性の層を作る方法を開示している。
しかし、それは、導電層を支える絶縁体の下のシリコン
基体へのオーミック接続を示していない。
特願昭５４−１３０９１９号明細書及び特願昭５４−１
３０９４２号明細書は、実質的に水平な表面及び実質的
に垂直な表面を有する領域をシリコン基体上に形成する
ことを含む、例えば半導体基体上のサブミクロンの領域
のような狭く規定された領域を形成するための技術を開
示している。
非常に狭い寸法の層が、実質的に水平及び実質的に垂直
な両表面上に形成される。
垂直な層は実質的にそのままにしておいて水平な層を実
質的に除去する反応性イオン食刻が、層に適用される。
垂直な層の寸法は、適用した層の最初の厚さに依存して
調整される。
これらの特許出願はさらに重要なことに、電界効果装置
のような種々の型の集積回路構造体に対する、半導体装
置製造プロセスにおいて、この狭くされた寸法の領域を
用いる技術を述べている。
高密度集積回路における主要な問題は、半導体集積回路
中の種々の素子及び装置への電気接点である。
問題は、装置密度が増加するにつれて、種種のレベルに
おける配線の導電性を含んでいる。
最近は、米国特許第３７５０２６８号及び第３９８４８
２２号の公報に示されているような、非常にドープされ
た多結晶のシリコンを導電層として使用することにより
、これらの問題の解決かなされてきた。
しかしながら、装置密度が増加してきたので、まだ、装
置間の分離や半導体装置に接続する特に第１のレベルの
配線における導電性や、半導体集積回路中の装置素子へ
の配線のレベルの位置合せを含む問題が残っている。
ダブリ・ポリシリコンの多層構造を形成するための通常
の方法では、二酸化シリコンが層間の絶縁体として用い
られる。
２つの多結晶層間の二酸化シリコンの厚さは、通常、Ｆ
ＥＴ型の装置が作られることになっているシリコン・ゲ
ート酸化物の厚さに直接関係している。
二酸化シリコン層を形成するために、通常の熱酸化技術
が用いられる。
本発明の目的は、金属又はポリシリコンである導電層の
間に所望の厚さの絶縁体を形成する方法特に、ＦＥＴ集
積回路の成分への電気接点である導電物質の層の間の垂
直な方向の領域に上記絶縁体を形成する方法を提供する
ことである。
本発明により、１ミクロン若しくはそれ以下の程度の厚
さを有する誘電体物質のパターンを用いることにより、
セルフ・アラインされた配線物質とシリコンの接点並び
にミクロン乃至サブ・ミクロンの接点と接点及び配線と
配線の間隔を達成する、セルフ・アラインされた配線の
プロセスを提供することである。
このプロセスの結果、実質的に平らな構造が得られる。
第ルベルの配線は、ＦＥＴ集積回路の成分への電気接点
として、アルミニウム、アルミニウム鋼、ポリシリコン
、金属シリサイド等のような所望の配線物質である。
好ましくはシリコン基体のような単結晶半導体上に狭い
寸法に規定された誘電体領域のパターンを有する集積回
路を形成する方法は、シリコン基体を準備しそして基体
の主表面に第１の絶縁層を形成することを含む。
それからポリシリコン層が第１の絶縁層の上に形成され
る。
結果として、実質的に水平な表面及び実質的に垂直な表
面を有する構造体を生じる方向性の反応性イオン食刻を
用いて、ポリシリコン層に開孔が形成される。
開孔は、集積回路におけるＦＥＴのゲート領域又はＰＮ
接合領域となるべき領域に形成される。
それから第２の絶縁層か、上記実質的に水平な表面及び
上記実質的に垂直な表面の両方の上に付着される。
第２の絶縁層の厚さは、好ましくはシリコン基体のよう
な半導体上に最終的に形成されることになる、狭く寸法
が規定される誘電体領域の所望の幅に等しいと良い。
構造体は、第２の絶縁層か水平な表面から実質的に取り
除かれ、そしてポリコンの垂直な領域上の絶縁層には実
質的な影響を与えない、反応性イオン食刻の雰囲気中に
置かれる。
ゲート誘電体がこの時点で形成されるか、又は拡散若し
くはイオン注入の技術によりＰＮ接合が作られる。
それから残っているポリシリコン領域は、シリコン基体
表面上に自動的に立っている狭い寸法の誘電体領域を残
す食刻により、除去される。
１つ以上の種々の可能な物質の導電層が、ソース／ドレ
インのＰＮ領域への接点を作りそしてゲート電極を形成
するために、狭い寸法の領域及びシリコン基体の上に全
面付着される。
導電層が直にシリコン上に形成される場合には、オーミ
ック接点かそこに形成され得る。
その表面を平らにするために、フォトレジスト若しくは
ポリイミドのようなプラスチック物質がこの導電層の上
に付着される。
それから構造体は、狭い寸法の領域の頂上に達するまで
、導電層か好ましくはプラスチック層と共に均一に食刻
されると良い反応性イオン食刻の雰囲気中に置かれる。
代わりに、配線層のピーク部分は露出するか、反応性イ
オン食刻後もプラスチック物質の一部分は主要な水平表
面上に残され得る。
それから露出した配線層のピーク部分を食刻する湿質食
刻が配線の連続をしゃ断し、配線層のピーク部分の狭い
寸法領域を露出する。
狭い寸法の誘電体分離が導電層の部分を導電層の他の部
分から分離している実質的に平らな導電層を形成するた
めに、残っているプラスチック物質は除去される。
その方法は、ＦＥＴの種々の製品を形成するために用い
られ得る。
これらの構造体は、それらに形成されるこれらの素子を
有する半導体基体への開孔と共に、適当なＰＮ接合ゲー
ト誘電体及び電極の構造、ＰＮ接点領域を形成するよう
に、前記の方法を適当に変更することにより形成される
。
導電層の種々の領域を電気的に分離するための狭い寸法
の誘電体パターンを有する導電層は、上記の方法に従っ
て形成される。
論理及びメモリのＦＥＴ集積回路も、配線層が適当な導
電性を有する高密度並びに歩留り及び信頼性を伴なう良
い平坦性の有益な結果を提供するような方法に従って形
成され得る。
さて第１Ａ乃至第１Ｆ゛の図を特に参照すると、これら
の図には、電界効果トランジスタＦＥＴの集積回路を形
成するために、セルフ・アラインされた配線プロセスを
用いる第１の実施例が示されている。
プロセスは、ＮチャンネルＭＯ８ＦＥＴの集積回路を形
成するように示されている。
しかしながら、代わりにＰチャンネルのＦＥＴも、トラ
ンジスタの種々の成分及び関連する領域の極性を単に逆
にするだけで、形成され得ることは明らかである。
第１Ａ図は、高密度のＦＥＴ集積回路構造体を形成する
ために用いられるシリコン基体の体の非常に拡大された
部分を示す。
１０乃至２０Ｑ−ｃｍの抵抗率を有するＰ型の単結晶シ
リコン基板１０が準備される。
低ドープされたＰ型エピクキシャル層を有するＰ子基板
もまた、使用され得る。
方法の最初の一連のステップは、基板１０中において単
結晶シリコンの領域を単結晶シリコンの他の領域から分
離するための分離手段を形成することを含む。
分離は、二酸化シリコン、ガラス等のような物質を用い
る部分的な誘電体分離であるのが好ましい。
部分的な誘電体分離１２の好ましいパターンは、ＦＥＴ
装置か最終的に形成されることになる単結晶シリコンの
表面領域を画成するこの型の誘電体分離領域を形成する
方法は、当分野には数多くある。
１９７１年６月７日出願の米国特許出願通し番号第１５
０６０９号明細書及び米国特許第３６４８１２９号公報
に示されているプロセスを用いることが好ましい。
代わりに、米国特許第４１０４０８６号公報に示されて
いるプロセスも用いられ得る。
上記特許出願及び特許には、部分的な誘電体分離領域１
２を形成するためのプロセスか詳細に述べられている。
第１の絶縁層１４かシリコン基体の表面上に形成される
。
この第１の絶縁層１４は、二酸化シリコン、窒化シリコ
ン、三酸化アルミニウム等のうちのいずれかの層又はそ
れらの組合せの層である層は、熱二酸化シリコン層を形
成するために３７０℃の温度において酸素若しくは酸素
と水蒸気の雰囲気中で熱的に成長される。
二酸化シリコンを成長させる第２の方法は、大気圧又は
低圧力の条件で、約４５０℃におけるＳ ｉＨ４，０□
又は約８００℃における５ｉＨ２Ｃ１２及びＮ２０の化
学気相付着プロセスを用いることを含む。
窒化シリコンの付着は、例えば米国特許第４０８９９９
２号公報に示されているように、大気圧又は低圧力の条
件で約８００℃の温度においてＳｉＨ，、ＮＨ３及びＮ
２のキャリヤ・ガスを用いる化学気相付着により、通常
形成される。
絶縁層１４は、例えば、約５００人の厚さの熱的に成長
された二酸化シリコンである。
ＦＥＴか形成されることになっている領域においては、
表面の導電率が調整される。
しきい値■、は、約７０ＫｅＶで６ Ｘ Ｉ Ｏ”イオ
ン／ｃｔ？ｒ、の注入量のホウ素のイオン注入を用いる
ことにより調節される。
さて、例えば、約５００乃至１０００℃の温度範囲にお
ける水素雰囲気中のシランを用いることにより、ウェハ
全体上にポリシリコンの被膜１６が付着される。
ポリシリコンの実施厚は、約７０００乃至１２０００人
であり、１００ＯＯＡであるのが好ましい。
一般に、ポリシリコンの第１層は配線層の厚さとほぼ等
しいことが、望ましい。
もしそれか非常に厚いなら、スタッドは配線層の上に余
りにも突き出て、結果として第ルベルの非平坦性を生じ
る。
もしスタッドが余りにも低いなら、平坦化及び配線層の
しゃ断は、さらに達成が困難となる。
ポリシリコン層は、第１の絶縁層１４上に形成されるの
で、シリコン基体１０への電気接点は形成されない。
例えば、約１５００人の厚さの窒化シリコン層１８が、
８００℃で５ｉ）Ｌ。
及びＮ２を分解することによる化学気相付着により付着
される。
窒化シリコンの代わりに、他の絶縁層若しくはそれらの
組合せも用いられ得る。
集積回路のゲート領域となるべき領域の上のこの窒化シ
リコン層１８中に開孔を形成するために、標準のフオ）
ＩＪソグラフイ及び食刻の技術が使用される。
この窒化シリコン層をマスクとして用いて、例えば、約
１０ミクロンＨｇの圧力、０．１６ワツト／ｄの電力密
度、及び１Ｑｃｃ／分の流量速度のＲｏＦ、平行プレー
ト構造の反応器中における、ＣＦ４／アルゴン、Ｃ１２
／アルゴン、若しくはＣＣｌ４／’アルゴン、ＳＦ６若
しくはＳＦ６＋Ｃ７２のような典型的な条件を有し、そ
して１９７５年７月９日出願の米国特許出願通し番号第
５９４４１３号及び１９７７年８月８日出願の米国特許
出願通し番号第８２２７７５号の明細書に示されている
装置を用いる、ポリシリコンの反応性イオン若しくはプ
ラジマの食刻雰囲気中に、構造体は置かれる。
反応性イオン食刻プロセスは、第１の絶縁層１４に達し
た時に、終了する。
この結果、構造体は水平な表面２０及び垂直な表面２１
を有している。
第１Ｂ図の構造体を形成するために、コンフォーマルな
（ｃｏｎｆｏｒｍａｌ ）層２２が実質的に水平な表面
２０及び実質的に垂直な表面２１の両方に付着される。
このコンフォーマルな層２２は典型的には、化学気相付
着により形成される。
このコンフォーマルな層は、形成された時に、電気的絶
縁体又は絶縁体へ変換可能でなければならない。
層２２は、二酸化シリコン、窒化シリコン、三酸化アル
ミニウムのような幾つかの絶縁物質のうちの１つ、又は
ポリシリコンとこれらの物質の組合せである。
本発明の実施例で使用されるコンフォーマルな層２２は
、約３０００乃至１００００人の厚さを有する二酸化シ
リコンであり、好ましくは約６０００人であると良い。
第１Ｂ図の構造体は、コンフォーマルな層２２の物質に
対する適当な反応性イオン食刻の雰囲気中に置かれる。
例えば、二酸化シリコンの食刻では、二酸化シリコン対
シリコンの食刻比が約１０対ｌのような条件が望ましい
。
二酸化シリコンの全てが確実に除去されるために過剰食
刻か必要である。
又は食刻停止表示器が使用される。反応性イオン食刻プ
ロセスは、実質的に層２２の水平な部分を除去し、第１
Ｃ図に示されているシリコン基体上に狭い寸法の垂直な
領域のパターンを提供する。
第１Ｃ図に示されているように、第１の二酸化シリコン
層１４は反応性イオン食刻ステップにより除去された。
さて第１Ｃ図の構造体は、二酸化シリコンのゲート誘電
体を形成するために、熱酸化雰囲気にさらされる。
ゲート誘電体の厚さは、約２００乃至５００人であり、
好ましくは約４５０人の厚さであると良い。
窒化シリコン層１８は熱情［３Ｐ Ｏ。を用いて除去さ
れる。
ゲート誘電体は、ポリイミド又はレジスト物質のスピン
・コーティングを用いてさらに先のプロセスに対して、
及びポリシリコン層１６及び二酸化シリコン層２２を露
出するための反応性イオン食刻を用いる後方食刻に対し
て、保護される。
ポリイミド又はレジスト・マスク（図示されず）か、二
酸化シリコン・ゲート’にマスクするために提供される
。
構造体は、ソース及びドレインの領域となるべき領域及
びその他の保護されていない領域において除去するため
に、ポリシリコンの反応性イオン食刻雰囲気中に置かれ
る。
ポリイミドをマスクとして、Ｓ ｉ０２はソース及びド
レインの領域において反応性イオン食刻され、ポリイミ
ドにより保護されたゲートのＳｉＯ２誘電体は残される
。
次のステップは、Ｎ十領域２４及び２５の形成を行なう
、ソース／ドレインの拡散又はイオン注入である。
ヒ素又は燐のようなＮ型不純物の熱拡散プロセスが使用
されることになっている場合には、表面は絶縁体が存在
しないであろう。
好ましいドーパントは、約６０乃至１２０分の間、約９
００乃至９５０℃におけるＰＯＣｌ３の拡散によりソー
ス／ドレインの領域中へ拡散される燐である。
ソース／ドレインの領域２４及び２５を形成するために
基体中へ不純物をイオン注入することを望む場合には、
薄い絶縁スクリーンの二酸化シリコン層（図示されず）
を通してこれらの不純物を注入することが好ましい。
薄い二酸化シリコンは、熱酸化サイクルにより成長され
得る。
それから構造体はイオン注入装置内に置かれ、ヒ素、燐
等のような不純物か、ソース／ドレインの領域にイオン
注入された領域を形成するために、スクリーン層（図示
されず）を通して注入される。
ゲート誘電体はポリイミドで保護されている。
このようなイオン注入プロセスの条件は、１００ Ｋｅ
Ｖの電力における５Ｘ１０１５イオン／ＣＴＬの情理入
量である。
さてポリイミドが除去される。ドライブ・イン・ステッ
プは、ソース／ドレインの領域２４及び２５の形成を完
了させるために、非酸化雰囲気における約９００乃至１
０００℃の温度を含む。
拡散の間、ゲート誘電体は４５０人のＳｉＯ２で保護さ
れている。
スクリーン酸化物は、緩衝されたＨＦ溶液中で食刻され
るか、又は反応性イオン食刻される。
シリコン基体中のソース／ドレインの領域２４及び２５
のようなＰＮ接合成分への接点開孔を有する、狭い寸法
の誘電体領域間の表面領域において、このようなソース
／ドレインの領域２４及び２５にオーミック接触するよ
うに、配線層が狭い寸法の誘電体領域２２及びそれらの
間の表面領域上に全面付着される。
全面付着の配線層は狭い寸法の誘電体領域２２の上に丘
のような構造を形成するので、構造体は実質的には全く
平らでない。
好ましい配線層は、蒸着又はスパッタリングによるアル
ミニウムー銅である。
全面付着の配線として使用され得る他の物質は、アルミ
ニウム、クロム／アルミニウムー銅である。
平らでない全面付着の配線処理された構造体は、配線層
上にプラスチック物質を全面付着することにより平らに
される。
このプラスチック物質は、典型的には、フォトレジスト
又はポリイミド物質等である。
プラスチック物質は、１００秒間４５００ｒｐｍのよう
な公知の方法で、ウェハの表面上にスピン・オンされる
。
ポリイミドは、１５分間８０℃で、それから２０分間３
００℃でゆっくり硬化される。
平らにされた構造体は、反応性イオン食刻雰囲気に置か
れる。
酸素１００ミクロンＨｇ及び０．２５ワツト／ｃＩＩＬ
の酸素雰囲気中で、後方食刻が行なわれる。
反応性イオン食刻は、狭い寸法の誘電体領域２２の頂上
部に達するまで、プラスチック及び配線の層を均一に食
刻する。
残っているプラスチック物質は、例えば酸素灰化法又は
他の適当なプロセスにより除去される。
代わりに、プラスチック物質の一部分は反応性イオン食
刻後も主要な水平表面上に残され得る。
しかし、配線層のピーク部分は露出される。
それから、露出された配線層のピーク部分を食刻する湿
質食刻は、配線層の連続性をしゃ断し、配線層のピーク
部分の下の狭い寸法の領域を露出する。
それからプラスチック・マスキング物質が除去される。
この処理の結果、ソース／ドレインの接点が２６及び２
７でゲート電極が２８である第１Ｅ図の実質的に平らな
構造体が得られる。
他の配線領域２９及び３０は、他の装置からの接点又は
電気的に接続されないフローティング配線層である。
。第１Ｅ図の構造体の平面図が、第１Ｆ図に示されてい
る。
第１Ｅ図は、第１Ｆ図のＩＥ−ＩＥラインに沿った断面
図である。
配線パターンを画成するために、配線層のリフト・オフ
・プロセスが用いられ得る。
リフト・オフ・プロセスは、このようなプロセスの一例
である米国特許第４００４０４４号公報を参照すると、
さらに良く理解される。
従来の技術では、配線層の幅及び配線層と配線層との分
離は、装置の大きさを決めているのであるが、ここでは
装置の大きさはシリコン・プロセスのリングラフィによ
り主に決められている。
また、平らな第ルベルの配線層が達成される。
同じリングラフィのグランド・ルールに対して、より高
密度が得られ得る。
さらに、拡散領域及びゲート領域の１００饅の適用範囲
が得られる。
さて第２Ａ乃至第２Ｄの図を特に参照する。
それらの図には、第２の方法の実施例が示されている。
ＦＥＴ装置領域となるべき単結晶シリコン領域を分離す
るために、Ｐ型シリコン基板１０の表面領域に埋設誘電
体分離領域１２を形成するプロセスが、第１Ａ乃至第１
Ｆの図の実施例に関して示した手順に従って行なわれる
。
同じ番号は、第１人乃至第１Ｆの図の実施例と同じ構造
を示す。
第１の絶縁層１４、ポリシリコン層１６及び窒化シリコ
ン絶縁層１８か、第１Ａ乃至第１Ｆの図の実施例に示さ
れたのと同じ手順に従ってシリコン基体の主表面に適用
される。
この特定の実施例では、第１の絶縁層１４はゲート誘電
体の所望の厚さまで成長される。
好ましくは、約４５ＯＡの厚さである。
ＦＥＴ集積回路のソース／ドレインのＰＮ領域のような
ＰＮ接合領域となるべき領域上の窒化シリコン層１８中
に開孔を形成するために、フォトリソグラフィ及び食刻
の技術か使用される。
構造体を反応性イオン食刻するために、第１の実施例に
関して示したような反応性イオン食刻の雰囲気中に、構
造体は置かれる。
それで、この結果として、実質的に水平な表面２０及び
実質的に垂直な表面２１が各々形成される。
反応性イオン食刻ステップは、第２Ａ図に示されている
ように、第１の絶縁層１４のところで終了する。
ソース／ドレインの領域は、好ましくは層１４をスクリ
ーン酸化物として使用するイオン注入により形成される
と良い。
Ｎ＋ソース／ドレイン領域３２及び３３は、前記第１の
実施例で示された方法に従って形成される。
第２Ｂ図に示されているような狭い寸法の誘電体領域３
４は、第１の実施例で示されたのと同じ手順に従って形
成される。
この第２の実施例における第１の実施例との違いは、ゲ
ート誘電体がプロセスを通じてポリシリコン層１６で覆
われ続け、そしてソース／ドレインの領域が初めに開け
られることであることに、注意されたい。
さて窒化シリコン層１８か、前記のように適当な食刻剤
を用いて除去される。
ソース／ドレインの領域３２及び３３は、ゲート誘電体
の保護において第１の実施例に関して述べたポリイミド
のようなプラスチック物質で保護される。
ポリイミドの保護層は３６に示されている。
それから残っているポリシリコン層１６は反応性イオン
食刻により除去される。
そしてポリイミド層３６は酸素灰化法を用いて除去され
る。
さて、狭い寸法の領域３４により電気的に分離された部
分を有するシリコン基体上に導電層を形成することが、
第１Ａ乃至第１Ｆの図の第１の実施例に関して述べたよ
うに、行なわれる。
ソース／ドレインの接点は２６及び２７であり、ゲート
電極は２８である。
次に第３Ａ乃至第３Ｄの図を特徴とする特許れらの図に
は、ＦＥＴ集積回路を形成する第３の実施例が示されて
いる。
同じ番号は先の実施例と同じ構造を示す。
ＦＥＴが形成されるべき単結晶シリコン領域を画成する
ために、第１Ａ乃至第１Ｆの図の実施例に示されたよう
に、埋設酸化物分離領域１２がＰ型基板１０中に形成さ
れる。
この実施例では、初めの２つの実施例で行なわれたよう
な第１の絶縁層は主表面上に付着されない。
ポリシリコン層４０が、埋設酸化物分離された単結晶シ
リコン領域上に直接付着される。
絶縁層４２がポリシリコン層４０の上に付着される。
この絶縁層は、約５００乃至１５００人、好ましくは約
１５０ＯＡの厚さを有する窒化シリコンであると良い。
ポリシリコン層４０は、約１ＸＩＯ２０原子／ＣＣの濃
度の燐のようなＮ＋ドーパントでドープされる。
ポリシリコンのこの層は、形成されたときにドープされ
ていても、又はドープされずに付着され、そして適当な
ドーピング濃度を提供するためにイオン注入されても良
い。
ポリシリコン層４０の好ましい厚さは、約５ｏｏｏ乃至
１２０００人であり、好ましくは約１ミクロンであると
良い。
ＦＥＴ集積回路のゲート領域となるべき領域における窒
化シリコン層４２中に開孔を形成するために、フォトリ
ングラフィ及び食刻の技術が使用される。
それから構造体は、第１Ａ乃至第１Ｆの図の第１の実施
例に関して前記したような反応性イオン食刻雰囲気中に
置かれ、そしてポリシリコン層４０は、第３Ｂ図に示さ
れているようにゲート領域となるべき領域が除去される
。
反応性イオン食刻は単結晶シリコン表面まで進む。
それから構造体は、二酸化シリコン層４４を形成するた
めに、約９００乃至９７０℃の温度における酸素又は酸
素−水蒸気の酸化雰囲気中に置かれる。
この熱二酸化シリコンの成長は、約４５０人であるのが
好ましいゲート誘電体の厚さまで続けられる。
ＦＥＴのチャネル領域にイオン注入された領域４６を形
成するために、しきい電圧を調整するイオン注入が用い
られる。
しきい値調整の目的は、ゲート領域におけるドーピング
・レベルを増加させることであり、これにより制御され
た量だけしきい電圧を増加させることになる。
ドーピング・レベルの増加は、３０ＫｅＶ乃至６０Ｋｅ
Ｖの範囲のエネルギーで、１×１０１２乃至Ｉ Ｘ １
０１３原子／ｃｃの範囲の注入量で、ホウ素を注入する
ことにより、行なわれ得る。
単結晶シリコン基体上に狭い寸法の誘電体領域４８のパ
ターンを形成することが、第１及び第２の実施例のプロ
セスに従って行なわれる。
ポリシリコン層４０から構造体のソース及びドレインと
なるべき領域５１及び５２中へＮ＋ドーパントヲドライ
ブするのに十分な温度に、構造体は加熱される。
加熱条件は、３０乃至９０分間、９００乃至１０００℃
で行なうものである。
残っているポリシリコン層４０を反応性イオン食刻で除
去する間、前記第１及び第２の実施例で示したようにゲ
ート誘電体領域を保護するために、プラスチック又はポ
リイミド層５０が形成される。
プロセスは、ソース５１．ドレイン５２にセルフ・アラ
インして接触させるために、狭い寸法の領域４８により
電気的に分離された部分を有することになるシリコン基
体上に導電層を形成するように、そしてゲート誘電体４
４上にゲート電極を形成するように、続けられる。
第３Ｄ図に示されているように、ソースの電気接点は２
６、ドレインの電気接点は２７、そしてゲート電極は２
８である。
さて第４Ａ及び第４Ｂの図を参照する。
これらの図には、本発明のＦＥＴ集積回路を形成するた
めの第４の方法の実施例が示されている。
同じ番号は、初めの実施例と同じ構造を示す。
第３Ａ乃至第３Ｄの図の第３の実施例のプロセスが、ゲ
ートの熱二酸化シリコン層４４の形成まで続けられる。
この熱酸化の間に、ソース／ドレインの領域５１及び５
２を形成するために、ポリシリコン層４０からのＮ＋ド
ーパントがシリコン基体１０ヘトライブ・インされる。
プロセスは、ポリシリコン層６０のコンフォーマルな被
覆を付加して、変更される。
この層は、第１Ａ乃至第１Ｆの図の実施例においてポリ
シリコンを形成することについて述べたプロセスに従っ
て形成される。
この層の厚さは、約２０００乃至６０００人であり、好
ましくは３０００人である。
絶縁層６２がポリシリコン層６０の上に付着される。
この層６２は、第４Ａ図に示されているように、狭い寸
法の分離領域を形成するために反応性イオン食刻の雰囲
気にさらされる。
このプロセスは、他の実施例について示したものと同じ
である。
この層６２の好ましい物質は、化学気相付着プロセスに
より付着された二酸化シリコンである。
ゲート誘電体は、初めの方の方法の実施例に関して述べ
たポリイミド（図示されず）のようなプラスチック物質
で保護される。
それから、残っている窒化シリコン層４２、残っている
ポリシリコン層４０並びに二酸化シリコン層６２及び４
４により保護されていないポリシリコン層６０を除去す
るために、反応性イオン食刻が用いられる。
ゲート電極の形成と共に、ソース／ドレインの領域５１
及び５２に接触させるためにシリコン基体上に導電層を
形成する手順が、先の実施例に述べられたように進めら
れる。
第４Ｂ図は、残っているポリシリコン４０の除去後の構
造体を示している。
第４Ｃ図は、最終的な構造体を示す。
第５Ａ乃至第５Ｃの図の方法の実施例は、第４Ａ乃至第
４Ｃの図の実施例の変形である。
二酸化シリコンのゲート誘電体上にポリシリコンを有す
る最終的な製品を望まないところが、その実施例とは異
なる。
それ故に、４０００人程度人程いポリシリコン層は、５
００人程鹿の薄いポリシリコン層７０に代わっている。
それからプロセスは、第５Ａ図に示されているように狭
い寸法の誘電体領域６２のパターンを形成するために、
熱分解即ち化学気相付着された二酸化シリコン層６２を
用い、続いて反応性イオン食刻ステップを行なう。
ポリシリコンの薄い層７０を除去するために、反応性イ
オン食刻又はパイロカテコールの食刻が用いられる。
窒化シリコン層４２は反応性イオン食刻又は熱燐酸によ
り除去される。
次に、ドープされたポリシリコンは、埋設酸化物の二酸
化シリコンを食刻地点の検出とする反応性イオン食刻に
より除去される。
それからソース５１．ドレイン５２にセルフ・アライメ
ントで接点を形成し、集積回路のゲート電極をセルフ・
アライメントで形成するために、狭い寸法の領域４４，
６２及び７０により電気的に分離された部分を有するこ
とになるシリコン基体上に、導電層が形成される。
これか第５Ｃ図に示されている。
第６Ａ乃至第６Ｈ図により示される実施例は、本発明の
セルフ・アラインされた配線プロセスヲ用いる、ＭＯＳ
ＦＥＴにストーレッジ・キャパシタを加えたものから
成るダイナミック・ランダム・アクセス・メモリＲＡＭ
の製造を示す。
プロセスの最初の部分は、第１Ａ乃至第１Ｆの図の最初
の実施例のプロセスに従う。
ここでは、単結晶シリコン基体１０の表面部分は、埋設
酸化物分離パターン１２によりその中に画成されてＦＥ
Ｔ及びキャパシタを有するように、規定される。
第１の絶縁層１４が表面上に形成され、ポリシリコン層
１６が第１の絶縁層上に形成され、そして窒化シリコン
層１８のような絶縁層がポリシリコン層１６の上に形成
される。
第１の絶縁層１４は、約４５０乃至５００人のゲート酸
化物の厚さを有して形成され、そしてしきい電圧■Ｔ１
即ちイオン注入の調整が前記第１の実施例に従って行な
われる。
ドレイン領域及びキャパシタ領域が形成されるべきとこ
ろの窒化シリコン層１８中に開孔を形成するために、第
１の実施例に関して述べたように、リングラフィ及び食
刻の技術が使用される。
ドレイン領域を開けそしてキャパシタ領域を覆うために
、リングラフィのブロック・アウトマスク（ｂｌｏｃｋ
ｏｕｔ ｍａｓｋ ）が使用される。
このブロック・アウト・マスクはレジスト層８０として
示されている。
第６Ｂ図に示されているように実質的に水平な表面と実
質的に垂直な表面の側壁構造体を提供するために、第１
の実施例に関して述べたように、ポリシリコン層１６は
反応性イオン食刻される。
ドレインは二酸化シリコンのスクリーンを通してイオン
注入され、フォトレジスト層８０は除去され、モしてＮ
＋ドレイン領域８２を形成するために、構造体は適轟な
温度でアニールされる。
この結果の構造体が、第６Ｃ図に示されている。
スクリーン酸化物は、例えば反応性イオン食刻によりド
レイン領域の上から除去され得る。
構造体のドレイン部分をブロック・アウトするために、
ブロック・アウト・フォトレジスト・マスクが用いられ
る（図示されず）。
それから構造体は反応性イオン食刻雰囲気中に置かれ、
窒化シリコン層１８は、セルのキャパシタとして指定さ
れた領域の上のポリシリコン領域１６の反応性イオン食
刻に対するブロック・アウト・フォトレジスト・マスク
と共に、マスクとして使用される。
フォトレジストのブロック・アウト・マスクを除去後の
構造体が、第６Ｄ図に示されている。
狭い寸法の誘電体領域を形成するために続く反応性イオ
ン食刻の間に、キャパシタの二酸化シリコン層１４の部
分を保護するために、約５００人程度の窒化シリコンの
薄い層８４が付着される。
約０．８乃至１．２ミクロンの好ましくは１．０ミクロ
ンの厚さを有する二酸化シリコンのような絶縁物質の全
面付着層８６が、実質的に水平及び実質的に垂直な表面
の構造体上に形成される。
熱分解二酸化シリコン層８６の狭い寸法の誘電体領域の
パターンを垂直な側壁にのみ残るようになるまで、初め
の実施例に関して述べたように、二酸化シリコン層８６
の反応性イオン食刻雰囲気中に構造体は置かれる。
窒化シリコン層８４は終了地点の検出表面として用いら
れる。
この結果の構造体か第６Ｅ図に示されている。
ポリイミドのようなプラスチック物質が、ドレイン及び
キャパシタの領域を保護するために食刻された面上にス
ピン・コーティングされる。
この結果、第６Ｆ図に示されているように保護層８８を
生じる。
ポリイミド保護のプロセスは、第１Ａ乃至第１Ｆの図の
最初の実施例に関して述べられたものと同じである。
それから第６Ｆ図の構造体を形成するように、残ってい
るポリシリコン層１６を除去するために、反応性イオン
食刻が用いられる。
ドレイン及び薄いキャパシタの領域を保護するポリイミ
ド物質は除去される。
例えば、約４００人程度の厚さのＮ＋ドープされたポリ
シリコンの層９０の付着後、アルミニウムー銅の好まし
くは約１ミクロンの厚さの金属が全面付着される。
平坦化媒体としてポリイミドのようなプラスチックを用
いて、狭い寸法の誘電体領域８６のパターン上の金属及
びポリシリコンは除去される。
最終的な構造体は、断面が第６Ｇ図に、平面が第６Ｈ図
に各々示されている。
第６Ｇ図は、第６Ｈ図の６Ｇ−６Ｇラインに沿った断面
図である。
ドレインの接点は９２、ストーレッジ・キャパシタの電
極は９３、ゲート電極は９４、そして金属のみの９５及
び９６は、電気的に接続されないフローティング金属ラ
インか又は他の装置からの金属ラインである。
【図面の簡単な説明】
第１Ａ乃至第１Ｆの図は、本発明により電界効果集積回
路装置を形成するための第１の方法の実施例を示す。 第２Ａ乃至第２Ｄの図は、本発明により電界効果トラン
ジスタの集積回路装置を形成するための第２の方法の実
施例を示す。 第３Ａ乃至第３Ｄの図は、本発明により電界効果トラン
ジスタの集積回路を形成するための第３の方法の実施例
を示す。 第４Ａ乃至第４Ｃの図は、本発明により電界効果トラン
ジスタの集積回路構造体を形成するための第４の方法の
実施例を示す。 第５Ａ乃至第５Ｃの図は、本発明により電界効果トラン
ジスタの集積回路装置を形成するための第５の方法の実
施例を示す。 第６Ａ乃至第６Ｈの図は、本発明により電界効果トラン
ジスタの集積回路技術を用いてセルフ・アラインされた
ダイナミック・ランダム・アクセス・メモリＲＡＭを形
成する方法の実施例を示す。 １０・・・・・・基板、１２・・・・・・誘電体分離、
１４・・・・・・第１絶縁層、１６・・・・・・ポリシ
リコン層、８２・・・・・・ドレイン領域、８６・・・
・・・二酸化シリコン層、９２・・・・・・ドレイン接
点、９３・・・・・・キャパシタ電極、９４・・・・・
・ゲート電極。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基体を準備し、上記基体の主表面に第１絶縁
    層を形成し、上記第１絶縁層上に実質的に垂直な方向に
    食刻されるべき中間層を形威し、ドレイン領域か形成さ
    れるべき所の上記中間層に実質的水平面及び実質的垂直
    面を有する第１開口を形成し、上記第１開口を通して上
    記基体にドレイン領域を形成し、上記ドレイン領域にマ
    スク層を形成し、キャパシタ領域が形成されるべき所の
    上記中間層に実質的水平面及び実質的垂直面を有する第
    ２開口を形成し、上記ドレイン領域のマスク層を除去し
    、上記第１及び第２開口の上記実質的水平面及び実質的
    垂直面に第２絶縁層を形成し、上記実質的水平面上の上
    記第２絶縁層を除去し、上記中間層の残っている部分を
    除去し、上記ドレイン領域への接点及び上記キャパシタ
    領域の電極並びに上記第１及び第２開口の間の上記中間
    層の存在していた領域にゲート電極を形成するために、
    上記実質的垂直面の上記第２絶縁層により分離された導
    電体を上記主表面に形成すること、を含む半導体メモリ
    装置の製造方法。
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