JPS5917539B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5917539B2 JPS5917539B2 JP7251778A JP7251778A JPS5917539B2 JP S5917539 B2 JPS5917539 B2 JP S5917539B2 JP 7251778 A JP7251778 A JP 7251778A JP 7251778 A JP7251778 A JP 7251778A JP S5917539 B2 JPS5917539 B2 JP S5917539B2
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- polycrystalline silicon
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- film
- oxide film
- silicon layer
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、高密度ＭＯＳＩ
Ｃ等において、コンタクトのセルフアライン化と、表面
の平坦化を実現させるために、コンタクト部および多結
晶シリコン配線を除いた部分に薄い多結晶シリコン層を
残し、その薄い多結晶シリコン層を酸化するにあたつて
、薄い多結晶シリコン層の厚さの不均一を少なくし、厚
さの不均一の故に薄い多結晶シリコン層で酸化されずに
残る部分を無くしようとするものである。
Ｃ等において、コンタクトのセルフアライン化と、表面
の平坦化を実現させるために、コンタクト部および多結
晶シリコン配線を除いた部分に薄い多結晶シリコン層を
残し、その薄い多結晶シリコン層を酸化するにあたつて
、薄い多結晶シリコン層の厚さの不均一を少なくし、厚
さの不均一の故に薄い多結晶シリコン層で酸化されずに
残る部分を無くしようとするものである。
従来ＭＯＳＩＣ等においてコンタクトのセルフアライン
化と表面の平坦化を実現させる方法として、例えば特願
昭５０−３６５８８号のように、多結晶シリコン層を形
成した上にシリコンナイトランド膜を設け、しかる後シ
リコンナイトライド膜とフ 多結晶シリコン層の一部を
エッチングして該部分の多結晶シリコン層を薄い層に形
成し、この薄い多結晶シリコン層を酸化して酸化膜にす
ることにより表面を平坦化し、酸化後シリコンナイトラ
イド膜を除去し、セルフアライン化されたコンタクヌ
トを得る方法が知られている。
化と表面の平坦化を実現させる方法として、例えば特願
昭５０−３６５８８号のように、多結晶シリコン層を形
成した上にシリコンナイトランド膜を設け、しかる後シ
リコンナイトライド膜とフ 多結晶シリコン層の一部を
エッチングして該部分の多結晶シリコン層を薄い層に形
成し、この薄い多結晶シリコン層を酸化して酸化膜にす
ることにより表面を平坦化し、酸化後シリコンナイトラ
イド膜を除去し、セルフアライン化されたコンタクヌ
トを得る方法が知られている。
こゝで問題になるのはフィールド酸化膜を選択酸化法等
で形成しても第１図に模式的に示すようにフィールド酸
化膜１２とゲート酸化膜１３との境界にいわゆるパート
ヘッド１１と称される段差が生ずることである。。ワ
例えば埋込型フィールド酸化膜１２を７５００Ａ。
で形成しても第１図に模式的に示すようにフィールド酸
化膜１２とゲート酸化膜１３との境界にいわゆるパート
ヘッド１１と称される段差が生ずることである。。ワ
例えば埋込型フィールド酸化膜１２を７５００Ａ。
とすれば、パートヘッド１１の高さは約２５０ＯＡ程度
である。
である。
このような段差がある場合、多結晶シリコン層１４をシ
ラン等の熱分解法（例えば６５０℃、５％ＳｉＨ４／
９５％Ｎ２の条件）５ で堆積させると、第１図ａに示
すようにパートヘッド１１の段差部で多結晶シリコン層
１４が横方向もほぼ同じ厚さに堆積されて盛上る。次に
第１図ｂに示す如く、多結晶シリコン層１４の一部を薄
くする場合、例えばＣＦ４ガス雰囲気中で９の反応性ス
パッタエッチング等によりほぼ垂直に多結晶シリコンを
エッチングした場合、垂直方向に同じだけ多結晶シリコ
ン層１４をエッチングするから、薄い多結晶シリコン層
１４’ としては第１図ｃに示す如く薄い部分ｔｌと段
差部に残されｉ５たやや厚い部分を２とを有することに
なる。この薄くした多結晶シリコン層１４’ を酸化す
る場合、厚い部分を２を酸化するために余分の熱処理を
要し、またこのとき配線として用いるシリコン層も必要
以上に酸化され、配線部分の厚さが薄くなり好ましくな
い。また例史ばケミカルエツチング等のあまり方向性の
ないエツチングを行なつた場合ゲート電極等がサイドエ
ツチされ、微少なゲート長を精度良く形成することが困
難となる。従つて第２図のような薄い多結晶シリコン層
１４１を堆積させることができれば、パートヘッド１１
等の段差があつても多結晶シリコンの厚さはほぼ均一に
なる。以下本発明の一実施例を図面に基づいて説明する
。
ラン等の熱分解法（例えば６５０℃、５％ＳｉＨ４／
９５％Ｎ２の条件）５ で堆積させると、第１図ａに示
すようにパートヘッド１１の段差部で多結晶シリコン層
１４が横方向もほぼ同じ厚さに堆積されて盛上る。次に
第１図ｂに示す如く、多結晶シリコン層１４の一部を薄
くする場合、例えばＣＦ４ガス雰囲気中で９の反応性ス
パッタエッチング等によりほぼ垂直に多結晶シリコンを
エッチングした場合、垂直方向に同じだけ多結晶シリコ
ン層１４をエッチングするから、薄い多結晶シリコン層
１４’ としては第１図ｃに示す如く薄い部分ｔｌと段
差部に残されｉ５たやや厚い部分を２とを有することに
なる。この薄くした多結晶シリコン層１４’ を酸化す
る場合、厚い部分を２を酸化するために余分の熱処理を
要し、またこのとき配線として用いるシリコン層も必要
以上に酸化され、配線部分の厚さが薄くなり好ましくな
い。また例史ばケミカルエツチング等のあまり方向性の
ないエツチングを行なつた場合ゲート電極等がサイドエ
ツチされ、微少なゲート長を精度良く形成することが困
難となる。従つて第２図のような薄い多結晶シリコン層
１４１を堆積させることができれば、パートヘッド１１
等の段差があつても多結晶シリコンの厚さはほぼ均一に
なる。以下本発明の一実施例を図面に基づいて説明する
。
本実施例では第３図ａ−一ｈに示されるｎチヤンネルシ
リコンゲートＭＯＳトランジスタを製造する工程で考え
ることにする。第３図ａに訃いて２１はＰ型シリコン半
導体基板である。
リコンゲートＭＯＳトランジスタを製造する工程で考え
ることにする。第３図ａに訃いて２１はＰ型シリコン半
導体基板である。
先づ半導体基板２１に耐酸化性膜であるシリコンナイト
ランド膜２２をＳｉＨ４訳Ｈ３のＣＶＤ法により厚さ約
１０００Ａ形成し、フイールド部となる部分のシリコン
ナイトランド膜２２ノを感光性樹脂をマスクに用いて部
分的に露光させ、不要部分の樹脂を取り去つて形成した
パターンをマスクとしてエツチングし、窓明けをする（
以下感光性樹脂を用いてマスクとなるパターン形成する
工程をフオトリソ工程という）。次いで窓明けされたシ
リコンナイトライド膜２２をマスクとして半導体基板２
１の一部を、第３図ａのように、約３６００Ａエツチン
グする。次いでシリコン湿酸素中で酸化レフイールド酸
化膜２３を厚さ約７５００Ａ形成する。このときいわゆ
るパートへツド２３１が第３図ｂのように厚さ約２５０
０Ａの高さで形成される。次にシリコンナイトライド膜
２２を除去し、更に酸化を行ないゲート酸化膜２４を形
成する。このときゲート酸化膜２４とフイールド酸化膜
２３はほぼ平坦な高さになつているがパートヘッド２３
１により約２５００Ａの段差が生じている。次にフオト
リソ工程によりソース、ドレインのコンタクトとなるべ
き所に窓明けし、ゲート酸化膜２４をエツチングして窓
２５を形成する。このときゲートとなる部分より大きな
ゲート酸化膜２４を残すようにする。次に第３図ＣＶｃ
｝いて全面に第１の多結晶シリコン層２７をＳｉＨ４の
熱分解法により厚さ約１５００Ａ成長させる。
ランド膜２２をＳｉＨ４訳Ｈ３のＣＶＤ法により厚さ約
１０００Ａ形成し、フイールド部となる部分のシリコン
ナイトランド膜２２ノを感光性樹脂をマスクに用いて部
分的に露光させ、不要部分の樹脂を取り去つて形成した
パターンをマスクとしてエツチングし、窓明けをする（
以下感光性樹脂を用いてマスクとなるパターン形成する
工程をフオトリソ工程という）。次いで窓明けされたシ
リコンナイトライド膜２２をマスクとして半導体基板２
１の一部を、第３図ａのように、約３６００Ａエツチン
グする。次いでシリコン湿酸素中で酸化レフイールド酸
化膜２３を厚さ約７５００Ａ形成する。このときいわゆ
るパートへツド２３１が第３図ｂのように厚さ約２５０
０Ａの高さで形成される。次にシリコンナイトライド膜
２２を除去し、更に酸化を行ないゲート酸化膜２４を形
成する。このときゲート酸化膜２４とフイールド酸化膜
２３はほぼ平坦な高さになつているがパートヘッド２３
１により約２５００Ａの段差が生じている。次にフオト
リソ工程によりソース、ドレインのコンタクトとなるべ
き所に窓明けし、ゲート酸化膜２４をエツチングして窓
２５を形成する。このときゲートとなる部分より大きな
ゲート酸化膜２４を残すようにする。次に第３図ＣＶｃ
｝いて全面に第１の多結晶シリコン層２７をＳｉＨ４の
熱分解法により厚さ約１５００Ａ成長させる。
第１の多結晶シリコン層２７はあらかじめｎ型不純物を
ドーブさせて成長させるが、勿論成長させた後で不純物
を拡散させても良い。
ドーブさせて成長させるが、勿論成長させた後で不純物
を拡散させても良い。
３２はｎ型拡散層を示す。
次に全面に導電体層であるモリブチッ膜２８を厚さ約１
０００Ａにスパツタ蒸着させ、その上に全面に第２の多
結晶シリコン層２９を厚さ２５００Ａで、ｎ型不純物を
ドーブさせて成長させる。次に全面にシリコンナイトラ
イド膜３０を厚さ約１０００Ａ成長させ、更にその上に
ＣＶＤ酸化膜３１を厚さ約３０００Ａ成長させる。次に
第３図ＤＶＣ，｝いてフオトリソ工程により、ＣＶＤ酸
化膜３１をエツチングし、このＣＶＤ酸化膜３４をマス
クとしてシリコンナイトライド膜３０を熱リン酸でエツ
チングする。次いでエツチングされたＣＶＤ酸化膜３１
訃よびシリコンナイトライド膜３０をマスクとしてハロ
ゲン化炭化水素ＣＦ２Ｃｌ２ガス雰囲気中での反応性ス
パツタエツチングにより第２の多結晶シリコン層２９を
エツチングする。ハロゲン化炭化水素ＣＦ２Ｃｌ２の圧
力０．１Ｔ０ｒｒ１高周波電力４００Ｗの条件での反応
性スパツタエツチングの各種膜のエツチング速度はそれ
ぞれ多結晶シリコン膜２９に対してはほぼ２３００Ａ／
Ｍｉｎ．ＣＶＤ酸化膜３１に対してはほぼ２００Ａ／Ｍ
ｉｎｌシリコンナイトライド膜３０に対してはほぼ５０
０Ａ／Ｍｉｍモリブデン膜２８に対してはほぼ６００Ａ
／Ｍｉｎであつたので、エツチングストツパ一としてモ
リブデン膜２８が十分使用できる。このとき多結晶シリ
コン２９に対して１．５倍程度のオーバーエツチを行な
えばパートヘッド部の多結晶シリコン２９を第１の多結
晶シリコン層２７に影響を与えることなしに完全にエツ
チングでき、サイドエツチも少なくなる。次に第３図Ｅ
Ｋ｝いて露出しているモリブデン膜２８を過酸化水素と
アンモニウムの混液でエツチングし、その後イオン注入
法によりリンイオンｐ＋を注入する。
０００Ａにスパツタ蒸着させ、その上に全面に第２の多
結晶シリコン層２９を厚さ２５００Ａで、ｎ型不純物を
ドーブさせて成長させる。次に全面にシリコンナイトラ
イド膜３０を厚さ約１０００Ａ成長させ、更にその上に
ＣＶＤ酸化膜３１を厚さ約３０００Ａ成長させる。次に
第３図ＤＶＣ，｝いてフオトリソ工程により、ＣＶＤ酸
化膜３１をエツチングし、このＣＶＤ酸化膜３４をマス
クとしてシリコンナイトライド膜３０を熱リン酸でエツ
チングする。次いでエツチングされたＣＶＤ酸化膜３１
訃よびシリコンナイトライド膜３０をマスクとしてハロ
ゲン化炭化水素ＣＦ２Ｃｌ２ガス雰囲気中での反応性ス
パツタエツチングにより第２の多結晶シリコン層２９を
エツチングする。ハロゲン化炭化水素ＣＦ２Ｃｌ２の圧
力０．１Ｔ０ｒｒ１高周波電力４００Ｗの条件での反応
性スパツタエツチングの各種膜のエツチング速度はそれ
ぞれ多結晶シリコン膜２９に対してはほぼ２３００Ａ／
Ｍｉｎ．ＣＶＤ酸化膜３１に対してはほぼ２００Ａ／Ｍ
ｉｎｌシリコンナイトライド膜３０に対してはほぼ５０
０Ａ／Ｍｉｍモリブデン膜２８に対してはほぼ６００Ａ
／Ｍｉｎであつたので、エツチングストツパ一としてモ
リブデン膜２８が十分使用できる。このとき多結晶シリ
コン２９に対して１．５倍程度のオーバーエツチを行な
えばパートヘッド部の多結晶シリコン２９を第１の多結
晶シリコン層２７に影響を与えることなしに完全にエツ
チングでき、サイドエツチも少なくなる。次に第３図Ｅ
Ｋ｝いて露出しているモリブデン膜２８を過酸化水素と
アンモニウムの混液でエツチングし、その後イオン注入
法によりリンイオンｐ＋を注入する。
このときソース、ドレイン領域３３，３４の作成のため
、第１の多結晶シリコン膜２７とゲート酸化膜２４を通
してリンイオンＰ＋が注入され、かつゲート領域には注
入されないような適当な加速度電圧を選ぶ。この場合例
えば２５０Ｋの加速度電圧で注入量として２×１０１４
ａｔ０ｍＳ／ｄの条件焔なう０次に第３図ＦＫ訃いてＣ
ＶＤ酸化膜３１を除去し、さらにコンタクトとなるべき
場所３０１，３０２，３０３以外のシリコンナイトライ
ド膜３０をフオトリソ工程とエツチングにより選択的に
除去する。
、第１の多結晶シリコン膜２７とゲート酸化膜２４を通
してリンイオンＰ＋が注入され、かつゲート領域には注
入されないような適当な加速度電圧を選ぶ。この場合例
えば２５０Ｋの加速度電圧で注入量として２×１０１４
ａｔ０ｍＳ／ｄの条件焔なう０次に第３図ＦＫ訃いてＣ
ＶＤ酸化膜３１を除去し、さらにコンタクトとなるべき
場所３０１，３０２，３０３以外のシリコンナイトライ
ド膜３０をフオトリソ工程とエツチングにより選択的に
除去する。
次に第３図ＧＶｃ訃いて、露出している部分の第１の多
結晶シリコン層２７を酸化工程により酸化膜に変換し、
同時に露出している部分の第２の多結晶シリコン層２９
に酸化膜を形成する。このとき第１の多結晶シリコンよ
りの拡散層３２１｝よびイオン注入による拡散層３３１
，３４１が形成される。次に第３図ＧＫ｝いて、残つた
シリコンナイトライド膜３０１，３３２，３３３を選択
的に除去し、金属線とのコンタクト部を露出させ、アル
ミニウムを蒸着レフオトリソ工程およびエツチングによ
り電極配線３５を形成する。
結晶シリコン層２７を酸化工程により酸化膜に変換し、
同時に露出している部分の第２の多結晶シリコン層２９
に酸化膜を形成する。このとき第１の多結晶シリコンよ
りの拡散層３２１｝よびイオン注入による拡散層３３１
，３４１が形成される。次に第３図ＧＫ｝いて、残つた
シリコンナイトライド膜３０１，３３２，３３３を選択
的に除去し、金属線とのコンタクト部を露出させ、アル
ミニウムを蒸着レフオトリソ工程およびエツチングによ
り電極配線３５を形成する。
上記実施例ではシリコンナイトライド膜３０にパターン
を形成し、しかる後第２の多結晶シリコン層２９をエツ
チングしたが、あらかじめコンタクトとなるべき部分の
シリコンナイトライド膜パターンを形成して後異なるパ
ターンにより第２の多結晶シリコンをエツチングしても
良い。
を形成し、しかる後第２の多結晶シリコン層２９をエツ
チングしたが、あらかじめコンタクトとなるべき部分の
シリコンナイトライド膜パターンを形成して後異なるパ
ターンにより第２の多結晶シリコンをエツチングしても
良い。
また第２の多結晶シリコンのエツチングのストツパ一と
してモリブデン膜を用いたが、選択的なエツチングのス
トツバ一となる導電性材料であれば良ぃ。以上本発明に
よれば、第１の半導体層の上に形成される導電体層がス
トツパ一の役目を果すた八高密度１Ｃに必要なコンタク
トのセルフアライン化と表面の平坦化を実現化させると
きに問題となる半導体層間の段差を小さくするために形
成される薄い半導体層の厚さの不均一を少なくすること
ができ、従つてこれを酸化する場合に酸化されずに残る
部分がなくなる。高密度化を実現するためには微少寸法
を用いなければならず、そのために段差が小さくなるこ
とが必要であり、本発明により従来ネツクとなつていた
パートヘッド附近の段差による半導体層の厚さの不均一
を少なくでき、そのためサイドエツチの少ない微少寸法
パターンを精度よく実現することができる。
してモリブデン膜を用いたが、選択的なエツチングのス
トツバ一となる導電性材料であれば良ぃ。以上本発明に
よれば、第１の半導体層の上に形成される導電体層がス
トツパ一の役目を果すた八高密度１Ｃに必要なコンタク
トのセルフアライン化と表面の平坦化を実現化させると
きに問題となる半導体層間の段差を小さくするために形
成される薄い半導体層の厚さの不均一を少なくすること
ができ、従つてこれを酸化する場合に酸化されずに残る
部分がなくなる。高密度化を実現するためには微少寸法
を用いなければならず、そのために段差が小さくなるこ
とが必要であり、本発明により従来ネツクとなつていた
パートヘッド附近の段差による半導体層の厚さの不均一
を少なくでき、そのためサイドエツチの少ない微少寸法
パターンを精度よく実現することができる。
第１図ａ−ｃは従来の半導体装置の製造工程の一部模式
図であり、ａは多結晶シリコンを堆積したときの断面図
、ｂは堆積した多結晶シリコンを一部薄くしたときの斜
視図、ｃはＢｆ）Ａ−Ａ断面図、第２図は表面に段差が
ある場合、薄い多結晶シリコンを均一に堆積したときの
模式図、第３図ａ−ー一ｈは本発明の一実施例を示すＭ
ＯＳトランジスタの製造工程断面図である。 ２１・・・・・・半導体基板、２３・・・・・・フイー
ルド酸化膜、２３１・・・・・・パートヘッド、２４・
・・・・・ゲート酸化膜、２７・・・・・・第１の多結
晶シリコン層、２８・・・・・・モリブデン膜、２９・
・・・・・第２の多結晶シリコン層、３０・・・・・・
シリコンナイトライド膜、３１・・・・・・ＣＶＤ酸化
膜。
図であり、ａは多結晶シリコンを堆積したときの断面図
、ｂは堆積した多結晶シリコンを一部薄くしたときの斜
視図、ｃはＢｆ）Ａ−Ａ断面図、第２図は表面に段差が
ある場合、薄い多結晶シリコンを均一に堆積したときの
模式図、第３図ａ−ー一ｈは本発明の一実施例を示すＭ
ＯＳトランジスタの製造工程断面図である。 ２１・・・・・・半導体基板、２３・・・・・・フイー
ルド酸化膜、２３１・・・・・・パートヘッド、２４・
・・・・・ゲート酸化膜、２７・・・・・・第１の多結
晶シリコン層、２８・・・・・・モリブデン膜、２９・
・・・・・第２の多結晶シリコン層、３０・・・・・・
シリコンナイトライド膜、３１・・・・・・ＣＶＤ酸化
膜。
Claims (1)
- １ 半導体基板の一主面上に低抵抗率の第１の半導体層
、導電体層および低抵抗率の第２の半導体層の積層膜を
形成する工程と、該積層膜上に第１の半導体層を絶縁層
に変換させるときのマスクとなる耐変換膜を設ける工程
と、該耐変換膜の所定個所を選択的に除去する工程と、
前記所定個所に対応する第２の半導体層の所定部を、前
記導電体層をエッチングのストッパーとして選択的に除
去する工程と、前記所定部に露出した導電体層を選択的
に除去する工程と、前記選択的に除去された第２の半導
体層の所定部を通して前記第１の半導体層の少なくとも
一部を絶縁層に変換させる工程と、前記耐変換膜を除去
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251778A JPS5917539B2 (ja) | 1978-06-14 | 1978-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251778A JPS5917539B2 (ja) | 1978-06-14 | 1978-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54162983A JPS54162983A (en) | 1979-12-25 |
| JPS5917539B2 true JPS5917539B2 (ja) | 1984-04-21 |
Family
ID=13491599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251778A Expired JPS5917539B2 (ja) | 1978-06-14 | 1978-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917539B2 (ja) |
-
1978
- 1978-06-14 JP JP7251778A patent/JPS5917539B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54162983A (en) | 1979-12-25 |
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