CN103855003B - 半导体器件制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件制造方法，包括：在衬底上形成多个假栅极堆叠、每个假栅极堆叠两侧的多个第一侧墙、以及多个第一侧墙之间的第一层间介质层；去除假栅极堆叠以及第一层间介质层，在衬底上留下多个第一侧墙；在每个第一侧墙两侧的衬底上形成多个第二侧墙；在多个第二侧墙之间形成第二层间介质层；去除第一侧墙和第二侧墙，形成多个源漏沟槽；在每个源漏沟槽中形成第三层间介质层；去除第二层间介质层，形成栅极沟槽；在栅极沟槽中形成栅极堆叠。依照本发明的半导体器件制造方法，采用多个侧墙和层间介质层的组合，多次分步形成栅极沟槽，减小了最终栅极堆叠的线宽，提高了器件的性能和可靠性。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种能有效控制线条精细度的半导体器件制造方法。
背景技术
MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。为了更有效控制栅极堆叠的形貌(profile)，业界目前普遍采用后栅工艺，也即通常先在衬底上沉积多晶硅等材质的假栅极，沉积层间介质层(ILD)之后去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。
然而在上述后栅工艺中，由于光刻/刻蚀工艺的发展限制，采用传统的单次刻蚀-填充已经难以精确控制小尺寸器件的线宽，特别是当前特征尺寸已经缩减到22nm以下、甚至10nm阶段。在这些小尺寸器件制造过程中，假栅极层往往难以实现完全的竖直形貌，并且栅极线条自身以及多个线条之间的宽度/间距也难以均匀化，使得线宽存在较大误差，降低了器件的可靠性。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的半导体器件制造方法，能有效控制线条精细度，同时大幅降低了器件之间的pitch(pitch可以看为一个栅极+2个侧墙+一个源极或者漏极的宽度)，从附图中可以看出该专利的器件的pi tch大约是在常规工艺中器件pitch的一半。这就大大提高了器件的集成度。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成多个假栅极堆叠、每个假栅极堆叠两侧的多个第一侧墙、以及多个第一侧墙之间的第一层间介质层；去除假栅极堆叠以及第一层间介质层，在衬底上留下多个第一侧墙；在每个第一侧墙两侧的衬底上形成多个第二侧墙；在多个第二侧墙之间形成第二层间介质层；去除第一侧墙和第二侧墙，形成多个源漏沟槽；在每个源漏沟槽中形成第三层间介质层；去除第二层间介质层，形成栅极沟槽；在栅极沟槽中形成栅极堆叠。
其中，第一层间介质层的材料与第一侧墙的材料的不同。
其中，第二侧墙的材料与第一侧墙的材料相同。
其中，第二层间介质层的材料与第二侧墙的材料不同。
其中，第二层间介质层的材料与第一侧墙的材料不同。
其中，第三层间介质层的材料与第二层间介质层的材料不同。
其中，第一侧墙、第一层间介质层、第二侧墙、第二层间介质层、第三层间介质层的材料选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、高k材料、低k材料及其组合。
其中，形成多个源漏沟槽之后进一步包括：在源漏沟槽暴露的衬底中注入形成源漏区，或者在源漏沟槽暴露的衬底上外延生长并原位掺杂形成源漏区。
其中，栅极堆叠包括栅极绝缘层和栅极导电层。
其中，栅极绝缘层包括高k材料，栅极导电层包括金属、所述金属的合金、所述金属的氮化物及其组合。
其中，在形成源漏区之前，执行轻掺杂的注入，形成轻掺杂的源漏区(LDD结构)和/或晕状(Halo)源漏掺杂区。
依照本发明的半导体器件制造方法，采用多个侧墙和层间介质层的组合，多次分步形成栅极沟槽，减小了最终栅极堆叠的线宽，提高了器件的性能和可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1A和图1B为依照本发明的半导体器件制造方法步骤的示意图；
图2A和图2B为依照本发明的半导体器件制造方法步骤的示意图；
图3A和图3B为依照本发明的半导体器件制造方法步骤的示意图；
图4A和图4B为依照本发明的半导体器件制造方法步骤的示意图；
图5A和图5B为依照本发明的半导体器件制造方法步骤的示意图；
图6A和图6B为依照本发明的半导体器件制造方法步骤的示意图；
图7A和图7B为依照本发明的半导体器件制造方法步骤的示意图；
图8A和图8B为依照本发明的半导体器件制造方法步骤的示意图；
图9A和图9B为依照本发明的半导体器件制造方法步骤的示意图；以及
图10A和图10B为依照本发明的半导体器件制造方法步骤的示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效控制线条精细度的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下参照图1～图10各个步骤的示意图，来详细描述本发明的技术方案，其中图A是剖面图，图B是顶视图。
参照图1，在衬底上形成假栅极堆叠。
提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。在形成假栅极绝缘层之前，优选地，采用氟基溶液-诸如稀释HF(dHF)溶液或者稀释缓释刻蚀剂(dBOE)进行短时间的表面清洁，去除衬底表面原生存在的氧化物，例如氧化硅薄层。优选地，在衬底中刻蚀形成沟槽，在沟槽中沉积氧化硅等绝缘材料，形成浅沟槽隔离(STI，图中未示出)。
随后，采用CVD工艺，例如LPCVD、PECVD、HDPCVD等，在衬底1上沉积假栅极绝缘层2，其材质可以是氧化硅、氮化硅、高k材料、非晶碳及其组合。高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1- xTiO3(BST))。假栅极绝缘层2的厚度不能太厚，避免影响栅极形貌，优选地为1～5nm。
之后，采用CVD、PVD等常用工艺，例如LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，形成假栅极层3，其材质可以是多晶硅、非晶硅、SiGe、Si:C、非晶锗、非晶碳等，优选地为多晶硅、非晶硅。
随后采用常用的光刻/刻蚀工艺来图案化假栅极层3和假栅极绝缘层2，形成假栅极堆叠3/2。优选地，可以利用形成在假栅极层3之上的氧化硅、氮化硅等材质的硬掩模层(未示出)来图案化假栅极堆叠。
通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等工艺，在整个器件上沉积第一材料层，并刻蚀形成了第一侧墙4，位于栅极堆叠结构两侧。第一侧墙4的第一材料可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、高k材料及其组合，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。
通过旋涂、喷涂、丝网印刷、CVD沉积等工艺，在整个器件上形成第一层间介质层(ILD)5，其材质为不同于构成第一侧墙4的第一材料的第二材料，可以选自氮化硅、氧化硅、低k材料及其组合。其中，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。优选地，第一ILD5的材质是以TEOS为源制备的氧化硅，在本文此处以及下文中，可以将该以TEOS为源制备的氧化硅简记作TEOS。优选地，采用化学机械抛光(CMP)或者回刻(etch-back)工艺，平坦化TEOS的ILD 5直至暴露假栅极层3。
参照图2，去除假栅极堆叠，直至暴露衬底，形成第一栅极沟槽。对于硅材料(多晶硅、非晶硅)的假栅极层3，可以采用四甲基氢氧化铵(TMAH)湿法去除；对于非晶碳材料，可以采用氧等离子体刻蚀；对于其他材料，可以采用氟基或者氯基等离子体干法刻蚀或者反应离子刻蚀(RIE)。假栅极层3的刻蚀停止在材料不同的假栅极绝缘层2上。随后，刻蚀去除假栅极绝缘层2。依照层2的材料不同，可以采用dHF/dBOE去除氧化硅材质的层2，可以采用热磷酸去除氮化硅材质的层2，可以采用强酸(硫酸、硝酸)与强氧化剂(双氧水、臭氧)的组合来去除其他材料的层2，此外还可以采用氟基或者氯基等离子体干法刻蚀或者反应离子刻蚀(RIE)。对于层2的刻蚀终止在衬底1表面，留下由第一侧墙4和第一ILD 5包围的第一栅极沟槽。
参照图3，去除第一ILD，留下第一侧墙。对于TEOS材料的第一ILD，可以采用dHF/dBOE湿法腐蚀，去除了第一ILD 5，仅在衬底上留下第一材料的第一侧墙4。左侧/右侧两个第一侧墙4之间的间距为原来假栅极层3的线宽，中部两个第一侧墙4之间的间距为原来假栅极层3之间的间距。
参照图4，在第一侧墙两侧形成第二侧墙。通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等工艺，在整个器件上沉积第三材料层，并刻蚀形成第二侧墙6。第二侧墙6位于每个第一侧墙4的两侧。第二侧墙6的第三材料可以与第一侧墙4的第一材料相同或者不同，均可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、高k材料及其组合。
参照图5，形成第二ILD 7，填充了第二侧墙6之间的间距。采用旋涂、喷涂、丝网印刷、CVD沉积等工艺，在图4的多个第二侧墙6之间的间距空间里填充了绝缘材料构成第二ILD 7，并且采用CMP、回刻等工艺平坦化ILD 7直至暴露第二侧墙6/第一侧墙4。第二ILD 7的构成材料为第四材料，其材质与第一和/或第三材料不同，但是可以与ILD 5的第二材料相同。第四材料也可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、高k材料、低k材料及其组合。
参照图6，去除第二侧墙和第一侧墙，留下源漏沟槽。针对第二侧墙6的第三材料以及第一侧墙4的第一材料，可以选用合适的湿法和/或干法刻蚀工艺，去除第二侧墙6和第一侧墙4，直至暴露衬底1，留下了源漏沟槽。执行掺杂工艺，在源漏沟槽中形成源漏区。在本发明一个实施例中，可以采用离子注入工艺，利用或者不利用掩模(未示出)，在暴露的源漏沟槽中分别注入不同类型、剂量、深度的掺杂离子，形成了图6所示的源区1S和漏区1D。此外，还可以执行轻掺杂的垂直或者倾斜离子注入，以形成轻掺杂源漏结构(LDD)或者晕状的源漏掺杂区(halo结构，未示出)。在本发明的其他实施例中，可以在源漏沟槽中执行外延工艺，例如通过PECVD、MOCVD、MBE、ALD等工艺，形成抬升的源漏区，并且同时原位掺杂。抬升的源漏区(未示出)的材料可以与衬底1相同，例如均为Si，也可以不同，例如为SiGe、Si:C、SiGe:C，以便于向残留的ILD 7下方的衬底构成的沟道区施加应力，提高器件的载流子迁移率。在本发明其他实施例中，可以采用外延与注入相结合的工艺形成LDD和/或Halo结构的源漏区
参照图7，在源漏沟槽中形成第三ILD。采用旋涂、喷涂、丝网印刷、CVD沉积等工艺，在图6的多个第二ILD 7之间的间距(也即源漏沟槽)中填充了由第五材料构成的第三ILD8。第五材料与第四材料不同，可以与第一和/或第三材料相同，也即可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)及其组合。随后平坦化第三ILD 8直至暴露第二ILD 7。此时，在整个器件上，第二ILD 7和第三ILD 8紧密相邻，完全覆盖了所有衬底1的表面。
参照图8，去除第二ILD，留下第二栅极沟槽。针对第二ILD 7的材质，可以选用湿法和/或干法刻蚀工艺，去除第二ILD 7，直至暴露衬底1，留下第二栅极沟槽。其中，源区1S与漏区1D之间的区域的第二栅极沟槽，用于填充高k材料(HK)/金属栅极(MG)而形成未来器件的最终栅极堆叠。
参照图9，在第二栅极沟槽中形成栅极堆叠结构。采用LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等方法，沉积高k材料形成栅极绝缘层9，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。随后，采用MOCVD、MBE、ALD、蒸发、溅射等工艺，形成栅极导电层10，其材质为金属、所述金属的合金、所述金属的氮化物及其组合，所述金属包括但不限于W、Mo、Al、Ti、Ta、Cu、Ag、Au、Pt、Ni、Co及其组合。
参照图10，采用CMP、回刻工艺，平坦化栅极堆叠结构10/9，直至暴露第三ILD 8。此后，可以采用常规工艺，完成器件制造，例如包括：刻蚀ILD 8形成接触孔，在接触孔中形成金属硅化物以降低接触电阻(金属硅化物也可以在形成ILD 8之前而在源漏区上形成)，在接触孔中填充金属形成接触塞。
由以上附图可知，利用现有技术能制造的最小线宽(栅极宽度)为第一栅极沟槽的宽度，也即假栅极层3的宽度。而在本发明中，在该第一栅极沟槽内侧填充了两个第二侧墙6，并且在第二侧墙之间填充了第二ILD 7，使得最终第二栅极沟槽的宽度仅为第二ILD 7的宽度，大大缩减了栅极线宽，有利于形成小尺寸器件。
此外，由于第二ILD 7位于两个背靠背的第二侧墙6(通常具有上窄下宽的正梯形剖面形貌)之间，因此，第二栅极沟槽可以具有上宽下窄的倒梯形剖面形貌，有利于提高HK/MG的填充率、避免孔洞的形成，有利于提高器件可靠性。
依照本发明的半导体器件制造方法，采用多个侧墙和层间介质层的组合，多次分步形成栅极沟槽，减小了最终栅极堆叠的线宽，提高了器件的性能和可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (11)
1.一种半导体器件制造方法，包括：
在衬底上形成多个假栅极堆叠、每个假栅极堆叠两侧的多个第一侧墙、以及多个第一侧墙之间的第一层间介质层；
去除假栅极堆叠以及第一层间介质层，在衬底上留下多个第一侧墙；
在每个第一侧墙两侧的衬底上形成多个第二侧墙；
在多个第二侧墙之间形成第二层间介质层以填充多个第二侧墙之间的间距；
去除第一侧墙和第二侧墙，形成多个源漏沟槽；
在每个源漏沟槽中形成第三层间介质层；
去除第二层间介质层，形成栅极沟槽；
在栅极沟槽中形成栅极堆叠。
2.如权利要求1的半导体器件制造方法，其中，第一层间介质层的材料与第一侧墙的材料不同。
3.如权利要求1的半导体器件制造方法，其中，第二侧墙的材料与第一侧墙的材料相同。
4.如权利要求1的半导体器件制造方法，其中，第二层间介质层的材料与第二侧墙的材料不同。
5.如权利要求1的半导体器件制造方法，其中，第二层间介质层的材料与第一侧墙的材料不同。
6.如权利要求1的半导体器件制造方法，其中，第三层间介质层的材料与第二层间介质层的材料不同。
7.如权利要求1至5任一项所述的半导体器件制造方法，其中，第一侧墙、第一层间介质层、第二侧墙、第二层间介质层、第三层间介质层的材料选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、高k材料、低k材料及其组合。
8.如权利要求1的半导体器件制造方法，其中，形成多个源漏沟槽之后进一步包括：在源漏沟槽暴露的衬底中注入形成源漏区，或者在源漏沟槽暴露的衬底上外延生长并原位掺杂形成源漏区。
9.如权利要求1的半导体器件制造方法，其中，栅极堆叠包括栅极绝缘层和栅极导电层。
10.如权利要求8的半导体器件制造方法，其中，栅极绝缘层包括高k材料，栅极导电层包括金属、所述金属的合金、所述金属的氮化物及其组合。
11.如权利要求8的半导体器件制造方法，其中，在形成源漏区之前，执行轻掺杂的注入，形成轻掺杂的源漏区(LDD结构)和/或晕状(Halo)源漏掺杂区。
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