JP2625651B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2625651B2 JP2625651B2 JP7025770A JP2577095A JP2625651B2 JP 2625651 B2 JP2625651 B2 JP 2625651B2 JP 7025770 A JP7025770 A JP 7025770A JP 2577095 A JP2577095 A JP 2577095A JP 2625651 B2 JP2625651 B2 JP 2625651B2
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Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ等に使用する半導
体装置の製造方法に関する。
体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩに使用するパターンの形成
方法としてフォトレジストをマスクとしてパターンを抜
くＰＥＰ（Ｐｈｏｔｏ−Ｅｎｇｒａｖｅ−Ｐｒｏｃｅｓ
ｓ）工程が一般的であった。これに対して最近、自己整
合膜により微細パターンを形成する方法が注目されてい
る。これは、例えば特開昭５８−２１７４９９号に記載
されている様に（図５）シリコン基板（５１）の表面に
酸化膜（５２）を形成し、更に多結晶シリコン層（５
３）をパターニング形成する。そして全面を酸化し薄い
酸化膜（５４）を形成する。（図５ａ）。次に、全面を
反応性イオンエッチングし、多結晶シリコン膜（５３）
の側壁に選択的に熱酸化膜（５４）を自己整合して残す
（図５ｂ）。そして所望により多結晶シリコン層（５
３）を除去する（図５ｃ）、といったものである。
方法としてフォトレジストをマスクとしてパターンを抜
くＰＥＰ（Ｐｈｏｔｏ−Ｅｎｇｒａｖｅ−Ｐｒｏｃｅｓ
ｓ）工程が一般的であった。これに対して最近、自己整
合膜により微細パターンを形成する方法が注目されてい
る。これは、例えば特開昭５８−２１７４９９号に記載
されている様に（図５）シリコン基板（５１）の表面に
酸化膜（５２）を形成し、更に多結晶シリコン層（５
３）をパターニング形成する。そして全面を酸化し薄い
酸化膜（５４）を形成する。（図５ａ）。次に、全面を
反応性イオンエッチングし、多結晶シリコン膜（５３）
の側壁に選択的に熱酸化膜（５４）を自己整合して残す
（図５ｂ）。そして所望により多結晶シリコン層（５
３）を除去する（図５ｃ）、といったものである。
【０００３】
【発明が解決しようとする課題】これによりＰＥＰ工程
によるより微細なパターンが形成できる。しかしながら
従来は、直線的なパターンは形成できても分岐パターン
を形成する方法がなく、従ってパターン設計に制約があ
った。
によるより微細なパターンが形成できる。しかしながら
従来は、直線的なパターンは形成できても分岐パターン
を形成する方法がなく、従ってパターン設計に制約があ
った。
【０００４】本発明は、パターンの設計自由度を大きく
することのできるパターン形成方法を提案し、高密度の
半導体装置を提供することを目的とする。
することのできるパターン形成方法を提案し、高密度の
半導体装置を提供することを目的とする。
【０００５】
【発明が解決するための手段】本発明は、基板の主面に
凹部を設け、次いで前記凹部に膜を形成するようにし、
その際、凹部に幅狭部を設けることにより側壁膜に分岐
部を持たせるものである。
凹部を設け、次いで前記凹部に膜を形成するようにし、
その際、凹部に幅狭部を設けることにより側壁膜に分岐
部を持たせるものである。
【０００６】
【作用】本発明によれば、分岐部を有するパターンを実
現することができる様になる。従ってこれを用いること
により、パターン形成法の設計自由度を大幅に向上させ
ることができる。
現することができる様になる。従ってこれを用いること
により、パターン形成法の設計自由度を大幅に向上させ
ることができる。
【０００７】
【０００８】図１は配線パターンに適用したもので、
（ａ）は平面図、（ｂ）〜（ｄ）は工程断面図を示す。
即ち、先ず、Ｐ型シリコン基板（１１）に必要な素子を
形成する。例えばＭＯＳＦＥＴや拡散配線を形成する。
（１２）はこの様にして得たｎ+ 拡散層を示している。
次に、表面に１μ厚のシリコン酸化膜（１３）を平坦に
形成する。地下に凹凸がある場合には、エッチバックや
バイアススパッタ等によりシリコン酸化膜（１３）を平
坦に形成することができる。次に、コンタクトホールＣ
1 〜Ｃ8 を形成する。各コンタクトホールは拡散層、Ｍ
ＯＳＦＥＴのゲート電極、多結晶シリコン配線等に対し
て開けられる。次に、各コンタクトホールに導体膜、例
えばｎ+ 多結晶シリコン層（１４）を平坦に埋め込む
（図１ｂ）。
（ａ）は平面図、（ｂ）〜（ｄ）は工程断面図を示す。
即ち、先ず、Ｐ型シリコン基板（１１）に必要な素子を
形成する。例えばＭＯＳＦＥＴや拡散配線を形成する。
（１２）はこの様にして得たｎ+ 拡散層を示している。
次に、表面に１μ厚のシリコン酸化膜（１３）を平坦に
形成する。地下に凹凸がある場合には、エッチバックや
バイアススパッタ等によりシリコン酸化膜（１３）を平
坦に形成することができる。次に、コンタクトホールＣ
1 〜Ｃ8 を形成する。各コンタクトホールは拡散層、Ｍ
ＯＳＦＥＴのゲート電極、多結晶シリコン配線等に対し
て開けられる。次に、各コンタクトホールに導体膜、例
えばｎ+ 多結晶シリコン層（１４）を平坦に埋め込む
（図１ｂ）。
【０００９】この後、全面に２μ厚のシリコン酸化膜
（１５）を形成し、パターニングする。これにより、幅
広部（Ａ）では２．５μ、幅狭部（Ｂ）では１μの幅の
凹部が形成される。そして、気相成長法（ＣＶＤ法）に
より導体膜、例えばＷ（タングステン）膜（１６）を成
長する。成長膜厚は０．５μとした（図１ｃ）。Ｗの他
にＭｏ，Ａｌ，ｎ+ 多結晶シリコン等も使用できる。次
にＣＣｌ4 ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によりこれを垂直方向に０．５μエッチングする。
これによりシリコン酸化膜（１５）の側壁にＷ膜（１
６）の自己整合膜パターンが選択形成される（図１
ｄ）。この後、図１（ａ）で破線で囲んだ領域にレジス
トパターンを設け、不要なＷ膜（１６）を除去する。こ
の後は、レジストパターンを除去し、全体を酸化膜で被
覆する。先に形成したシリコン酸化膜（１５）を除去し
てから酸化膜被覆してもよい。或いは更に配線層を形成
することもできる。以上の様にして、コンタクトホール
Ｃ1 ，Ｃ2 間、Ｃ3 ，Ｃ4 間、Ｃ5〜Ｃ8 間が接続され
る。そしてＣ5 〜Ｃ8 間を結ぶＷ膜（１６）により分岐
パターンが形成される。この様に本例においては分岐配
線の形成が可能である。従って、自己整合膜によって配
線を形成する際、その配線パターンの設計自由度を向上
させることができる。
（１５）を形成し、パターニングする。これにより、幅
広部（Ａ）では２．５μ、幅狭部（Ｂ）では１μの幅の
凹部が形成される。そして、気相成長法（ＣＶＤ法）に
より導体膜、例えばＷ（タングステン）膜（１６）を成
長する。成長膜厚は０．５μとした（図１ｃ）。Ｗの他
にＭｏ，Ａｌ，ｎ+ 多結晶シリコン等も使用できる。次
にＣＣｌ4 ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によりこれを垂直方向に０．５μエッチングする。
これによりシリコン酸化膜（１５）の側壁にＷ膜（１
６）の自己整合膜パターンが選択形成される（図１
ｄ）。この後、図１（ａ）で破線で囲んだ領域にレジス
トパターンを設け、不要なＷ膜（１６）を除去する。こ
の後は、レジストパターンを除去し、全体を酸化膜で被
覆する。先に形成したシリコン酸化膜（１５）を除去し
てから酸化膜被覆してもよい。或いは更に配線層を形成
することもできる。以上の様にして、コンタクトホール
Ｃ1 ，Ｃ2 間、Ｃ3 ，Ｃ4 間、Ｃ5〜Ｃ8 間が接続され
る。そしてＣ5 〜Ｃ8 間を結ぶＷ膜（１６）により分岐
パターンが形成される。この様に本例においては分岐配
線の形成が可能である。従って、自己整合膜によって配
線を形成する際、その配線パターンの設計自由度を向上
させることができる。
【００１０】図２は変形例を示す。製造工程は上記例と
同じであるので説明を省略する。この例ではコンタクト
ホールＣ9 ，Ｃ10間、Ｃ11〜Ｃ15間、Ｃ16，Ｃ17間がＷ
膜（１６）によって接続される。
同じであるので説明を省略する。この例ではコンタクト
ホールＣ9 ，Ｃ10間、Ｃ11〜Ｃ15間、Ｃ16，Ｃ17間がＷ
膜（１６）によって接続される。
【００１１】又、以上の様な分岐配線により、高速動作
が実現できる。例えば、Ｃ6 からＣ5 ，Ｃ7 ，Ｃ8 又Ｃ
14からＣ13，Ｃ11，Ｃ12，Ｃ15へ信号伝達する場合、配
線距離が短いので配線抵抗が小さく信号の伝達が早い。
又、所望により破線外のＷ膜（１６）を除去する工程を
なくしても構わない。
が実現できる。例えば、Ｃ6 からＣ5 ，Ｃ7 ，Ｃ8 又Ｃ
14からＣ13，Ｃ11，Ｃ12，Ｃ15へ信号伝達する場合、配
線距離が短いので配線抵抗が小さく信号の伝達が早い。
又、所望により破線外のＷ膜（１６）を除去する工程を
なくしても構わない。
【００１２】図３は、Ｅ2 ＰＲＯＭの電極に適用した例
で（ａ）は平面図（ｂ）〜（ｄ）はその工程断面図を示
す。
で（ａ）は平面図（ｂ）〜（ｄ）はその工程断面図を示
す。
【００１３】即ち、先ずＰ型シリコン基板（３１）のフ
ィールド領域をエッチングして溝を設け、そこに堆積絶
縁膜を平坦に埋込んでフィールド絶縁層（３２）を形成
する。次いで基板全面を酸化して５００オングストロー
ム厚のゲート酸化膜（３３）を形成する。そして書換え
領域（ｃ）の基板上のゲート酸化膜（３３）を除去し、
そこにＡｓをイオン注入してｎ+ 層（３４）を形成し、
その表面に１００オングストローム厚のトンネル絶縁膜
（３５）を熱酸化により形成する。次に１μ厚のリンド
ープ多結晶シリコン層を形成し、これをパターニングし
てフローティングゲートＦＧ（３６）を形成する。この
パターニング時に、露出するゲート酸化膜（３３）、ト
ンネル絶縁膜（３５）も除去する。次いで、全体を再度
熱酸化し、フローティングゲート（３６）表面で１００
０オングストローム、基板表面で５００オングストロー
ム厚の第２ゲート酸化膜（３７）が形成される。これに
より、基板主面に幅広部（Ａ）では８μ幅、幅狭部
（Ｂ）では０．８μ幅の凹部が形成される。次に、ＤＶ
Ｄ法によりリンをドープした多結晶シリコン層を４００
０オングストローム厚形成し、ＣＦ4 ＋Ｈ2 ガスを用い
たＲＩＥにより基板垂直方向に４０００オングストロー
ム厚エッチングする。そして、露出する第２ゲート酸化
膜（３７）を除去する。これにより多結晶シリコン層か
ら成る第１制御ゲート電極ＣＧ1 （３８）が形成され
る。そしてこれをマスクにＡｓイオン注入を行ない、ｎ
+ ソース（３９）、ドレイン（４０）を形成する（図３
ｂ）。この後、シリコン酸化膜（４１）により表面を平
坦にし、多結晶シリコン上で１０００オングストローム
厚の第３ゲート酸化膜（４２）を熱酸化により形成す
る。次いでリンをドープした多結晶シリコン層を形成
し、これをパターニングして第２制御ゲート電極ＣＧ2
（４３）を形成する（図３ｃ）。この後、全面にシリコ
ン酸化膜（４４）を形成し、ドレイン（４０）に達する
コンタクトホールを明け、Ａｌ配線（４５）を形成する
（図３ｄ）。
ィールド領域をエッチングして溝を設け、そこに堆積絶
縁膜を平坦に埋込んでフィールド絶縁層（３２）を形成
する。次いで基板全面を酸化して５００オングストロー
ム厚のゲート酸化膜（３３）を形成する。そして書換え
領域（ｃ）の基板上のゲート酸化膜（３３）を除去し、
そこにＡｓをイオン注入してｎ+ 層（３４）を形成し、
その表面に１００オングストローム厚のトンネル絶縁膜
（３５）を熱酸化により形成する。次に１μ厚のリンド
ープ多結晶シリコン層を形成し、これをパターニングし
てフローティングゲートＦＧ（３６）を形成する。この
パターニング時に、露出するゲート酸化膜（３３）、ト
ンネル絶縁膜（３５）も除去する。次いで、全体を再度
熱酸化し、フローティングゲート（３６）表面で１００
０オングストローム、基板表面で５００オングストロー
ム厚の第２ゲート酸化膜（３７）が形成される。これに
より、基板主面に幅広部（Ａ）では８μ幅、幅狭部
（Ｂ）では０．８μ幅の凹部が形成される。次に、ＤＶ
Ｄ法によりリンをドープした多結晶シリコン層を４００
０オングストローム厚形成し、ＣＦ4 ＋Ｈ2 ガスを用い
たＲＩＥにより基板垂直方向に４０００オングストロー
ム厚エッチングする。そして、露出する第２ゲート酸化
膜（３７）を除去する。これにより多結晶シリコン層か
ら成る第１制御ゲート電極ＣＧ1 （３８）が形成され
る。そしてこれをマスクにＡｓイオン注入を行ない、ｎ
+ ソース（３９）、ドレイン（４０）を形成する（図３
ｂ）。この後、シリコン酸化膜（４１）により表面を平
坦にし、多結晶シリコン上で１０００オングストローム
厚の第３ゲート酸化膜（４２）を熱酸化により形成す
る。次いでリンをドープした多結晶シリコン層を形成
し、これをパターニングして第２制御ゲート電極ＣＧ2
（４３）を形成する（図３ｃ）。この後、全面にシリコ
ン酸化膜（４４）を形成し、ドレイン（４０）に達する
コンタクトホールを明け、Ａｌ配線（４５）を形成する
（図３ｄ）。
【００１４】書込みは、ソース（３９）を全セル０Ｖ、
ＣＧ1 ，ＣＧ2 を＋２０Ｖ、非選択セルのＣＧ1 ，ＣＧ
2 を０Ｖ、ドレイン（４０）を０Ｖ又は開放とする。こ
れにより、ＦＧは高電位となり、ソースと同電位のｎ+
層（３４）から電子をＦＧに注入することにより行な
う。
ＣＧ1 ，ＣＧ2 を＋２０Ｖ、非選択セルのＣＧ1 ，ＣＧ
2 を０Ｖ、ドレイン（４０）を０Ｖ又は開放とする。こ
れにより、ＦＧは高電位となり、ソースと同電位のｎ+
層（３４）から電子をＦＧに注入することにより行な
う。
【００１５】消去時は、ソース（３９）を全セル＋２０
Ｖ、選択したＣＧ1 ，ＣＧ2 を０Ｖ、非選択セルのＣＧ
1 ，ＣＧ2 を＋２０Ｖ、ドレインを０Ｖ又は開放とす
る。これにより、ＦＧは低電位となり、ＦＧからｎ+ 層
（３４）から電子に放出される。
Ｖ、選択したＣＧ1 ，ＣＧ2 を０Ｖ、非選択セルのＣＧ
1 ，ＣＧ2 を＋２０Ｖ、ドレインを０Ｖ又は開放とす
る。これにより、ＦＧは低電位となり、ＦＧからｎ+ 層
（３４）から電子に放出される。
【００１６】セル内容の読出しは、ＣＧ1 に＋５Ｖの選
択電位を与え、ソース（３９）、ドレイン（４０）間の
導通、非導通によりセル内容を検知することにより行な
う。ＣＧ1 によりオフセットゲートが構成されているの
で書換えによりＦＧ下がノーマリオンとなっても選択読
出しできる。
択電位を与え、ソース（３９）、ドレイン（４０）間の
導通、非導通によりセル内容を検知することにより行な
う。ＣＧ1 によりオフセットゲートが構成されているの
で書換えによりＦＧ下がノーマリオンとなっても選択読
出しできる。
【００１７】この例では、鎖状の自己整合電極が形成さ
れ、又、Ｅ2 ＰＲＯＭの密度化，高速書換えが達成され
ている。
れ、又、Ｅ2 ＰＲＯＭの密度化，高速書換えが達成され
ている。
【００１８】又、第２制御ゲート電極ＣＧ2 （４３）を
無くし書換え領域（ｃ）のｎ+ 層（３４）をドレイン
（４０）側から延在させる様にしてもよい。又、以上２
つのメモリの例において多結晶シリコンよりなるフロー
ティングゲート（３６）を横方向の各セル連続に形成
し、ＭｏやＭｏシリサイド等によりその両側壁に第１制
御ゲート電極ＣＧ1 （３８）をＲＩＥによる全面エッチ
ングにより自己整合形成し、その後各セル間のフローテ
ィングゲート（３６）のみを選択エッチングにより切り
離すことも考えられるが本例では工程がより簡略化でき
る。
無くし書換え領域（ｃ）のｎ+ 層（３４）をドレイン
（４０）側から延在させる様にしてもよい。又、以上２
つのメモリの例において多結晶シリコンよりなるフロー
ティングゲート（３６）を横方向の各セル連続に形成
し、ＭｏやＭｏシリサイド等によりその両側壁に第１制
御ゲート電極ＣＧ1 （３８）をＲＩＥによる全面エッチ
ングにより自己整合形成し、その後各セル間のフローテ
ィングゲート（３６）のみを選択エッチングにより切り
離すことも考えられるが本例では工程がより簡略化でき
る。
【００１９】図４に本発明の実施例を示す。図４はＬＳ
Ｉ基板のＷｅｌｌ形成に適用した例である。先ず、Ｐ型
シリコン基板（４６）の主面にシリコン酸化膜マスク
（４７）を形成し、基板を２μの深さエッチングし、市
松状の基板凸部を形成する。これにより幅広部（Ａ）で
は１５μ、最近接部、即ち幅狭部（Ｂ）では１μの幅の
凹部が形成される。次に、ＣＶＤ法によりシリコン酸化
膜（４８）を０．５μ厚形成する（図４ｂ）。これによ
り幅狭部（Ｂ）のみが埋まる。次にＣＦ4 ガスを用いた
ＲＩＥにより、これを０．５μエッチングする。これに
よりシリコン酸化膜（４８）で分離された市松状の凹部
が生じる。そして、ｎ型シリコン層（４９）をエピタキ
シャル選択成長し（図４ｃ）、マスク（４７）を除去す
る（図４）。かかる基板はｎ−Ｗｅｌｌが密にモザイク
配置され、基板凸部と共に素子領域に供される。即ちか
かる基板はｐ−ｃｈ，Ｎ−ｃｈ ＭＯＳＦＥＴの共存す
るＬＳＩに提供することができる。又、上記例に限らず
例えば、図５において、多結晶シリコン層（５３）を例
えば２つ近接して設け、その表面に加工マスク例えばシ
リコン酸化膜を残した状態でパターン（５３）の側壁に
ＷをＳＦ6 ＋Ｈ2 ガスにより選択気相成長させ、図５
（ｃ）において自己整合膜（５４）をかかるＷ膜とした
８の字或いは鎖状の分岐を有するパターンとして得るこ
ともできる。そして（５４）をマスクにしてシリコン酸
化膜（５２）をエッチング加工すれば、これをイオン注
入マスクとして使用することができる。
Ｉ基板のＷｅｌｌ形成に適用した例である。先ず、Ｐ型
シリコン基板（４６）の主面にシリコン酸化膜マスク
（４７）を形成し、基板を２μの深さエッチングし、市
松状の基板凸部を形成する。これにより幅広部（Ａ）で
は１５μ、最近接部、即ち幅狭部（Ｂ）では１μの幅の
凹部が形成される。次に、ＣＶＤ法によりシリコン酸化
膜（４８）を０．５μ厚形成する（図４ｂ）。これによ
り幅狭部（Ｂ）のみが埋まる。次にＣＦ4 ガスを用いた
ＲＩＥにより、これを０．５μエッチングする。これに
よりシリコン酸化膜（４８）で分離された市松状の凹部
が生じる。そして、ｎ型シリコン層（４９）をエピタキ
シャル選択成長し（図４ｃ）、マスク（４７）を除去す
る（図４）。かかる基板はｎ−Ｗｅｌｌが密にモザイク
配置され、基板凸部と共に素子領域に供される。即ちか
かる基板はｐ−ｃｈ，Ｎ−ｃｈ ＭＯＳＦＥＴの共存す
るＬＳＩに提供することができる。又、上記例に限らず
例えば、図５において、多結晶シリコン層（５３）を例
えば２つ近接して設け、その表面に加工マスク例えばシ
リコン酸化膜を残した状態でパターン（５３）の側壁に
ＷをＳＦ6 ＋Ｈ2 ガスにより選択気相成長させ、図５
（ｃ）において自己整合膜（５４）をかかるＷ膜とした
８の字或いは鎖状の分岐を有するパターンとして得るこ
ともできる。そして（５４）をマスクにしてシリコン酸
化膜（５２）をエッチング加工すれば、これをイオン注
入マスクとして使用することができる。
【００２０】
【発明の効果】以上の様に、本発明によれば分岐を有す
るパターンを得ることができ、パターン形成法の設計自
由度を大幅に向上させることができる。又、本発明によ
れば、市松状の基板凸部からなる元来の素子領域以外の
部分に、これと反転形状の市松状の素子領域を挿入し、
かつ、両者を密接して設けることができるので、高密度
の半導体装置を形成することができる。
るパターンを得ることができ、パターン形成法の設計自
由度を大幅に向上させることができる。又、本発明によ
れば、市松状の基板凸部からなる元来の素子領域以外の
部分に、これと反転形状の市松状の素子領域を挿入し、
かつ、両者を密接して設けることができるので、高密度
の半導体装置を形成することができる。
【図１】 分岐パターンを説明する図。
【図２】 他の例の平面図。
【図３】 他の例の平面図。
【図４】 変発明の実施例を示す図。
【図５】 従来例を説明する断面図。
１１…Ｐ型シリコン基板 １２…ｎ+ 層 １３，１５…シリコン酸化膜 １４…ｎ+ 多結晶シリコン層 １６…Ｗ膜 Ａ…凹部の幅広部 Ｂ…凹部の幅狭い部 Ｃ1 〜Ｃ8 …コンタクトホール
Claims (2)
- 【請求項１】基板の表面に相互に離間した複数の凸部を
市松状に設ける工程と、この基板に、互いに隣接する凸
部における最近接部を埋める厚さの気相成長膜を形成
し、この後、前記気相成長膜全面を所定量異方性エッチ
ングして該膜で相互に分離された複数の凹部を設ける工
程と、この凹部を埋め込み、該埋め込み部を前記膜で分
離された基板凸部と共に素子領域として用いる工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】基板の表面に第１の凸部と、この第１の凸
部と第１の距離だけ離間した第２の凸部と、この第２の
凸部と前記第１の距離より大きな第２の距離だけ離間し
た第３の凸部を形成する工程と、 前記第１及び第２の凸部の間を埋める厚さの気相成長膜
を前記基板表面に形成する工程と、 前記気相成長膜全面を所定量異方性エッチングする事に
より、前記第１及び第２の凸部の間及び前記第２及び第
３の凸部の側面に前記気相成長膜を残存させる工程と、 前記第２及び第３の凸部の間に、第２及び第３の凸部の
側面に残存された前記気相成長膜により第２及び第３の
凸部と分離された半導体膜を埋め込む工程と を備えたこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025770A JP2625651B2 (ja) | 1995-01-23 | 1995-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025770A JP2625651B2 (ja) | 1995-01-23 | 1995-01-23 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178402A Division JPH0783009B2 (ja) | 1984-08-29 | 1984-08-29 | パタ−ン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211706A JPH07211706A (ja) | 1995-08-11 |
| JP2625651B2 true JP2625651B2 (ja) | 1997-07-02 |
Family
ID=12175087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025770A Expired - Lifetime JP2625651B2 (ja) | 1995-01-23 | 1995-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625651B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956740A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-01-23 JP JP7025770A patent/JP2625651B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07211706A (ja) | 1995-08-11 |
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