KR19990005504A - 플래쉬 메모리 제조 방법 - Google Patents
플래쉬 메모리 제조 방법 Download PDFInfo
- Publication number
- KR19990005504A KR19990005504A KR1019970029702A KR19970029702A KR19990005504A KR 19990005504 A KR19990005504 A KR 19990005504A KR 1019970029702 A KR1019970029702 A KR 1019970029702A KR 19970029702 A KR19970029702 A KR 19970029702A KR 19990005504 A KR19990005504 A KR 19990005504A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- diffusion layer
- ion implantation
- type
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Non-Volatile Memory (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술 분야
반도체 장치 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
소자가 고집적화됨에 따라 플래쉬 메모리 소자가 갖는 핫 캐리어 효과 및 단채널 효과 등의 문제점을 극복하고자 함.
3. 발명의 해결 방법의 요지
플래쉬 메모리 소자의 확산층 형성시 확산층의 하부에 도즈량을 달리하는 포켓이온 주입 영역을 형성하여 단채널 효과 및 핫캐리어 효과 등의 문제점을 극복한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정 중 집적회로 공정에 이용됨.
Description
본 발명은 EPROM(Erasable Programmable ROM;이하 이피롬)과 같은 반도체 메모리 장치의 제조 공정에서, 포켓이온 주입 영역을 갖고 있는 플래쉬 메모리 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리 장치는 트랜지스터로서 1비트의 저장 상태를 실현하며, 전기적으로 프로그램을 할 수 있고 지울 수 있는 장치를 말한다.
이러한 플래쉬 메모리 장치는 이론상이 아니라 실제적인 물리적 특성상 여러 가지 문제점을 가지고 있다. 그 중 단채널 효과와 핫 캐리어 효과는 소자의 특성을 열화시키는데 큰 영향을 준다. 캐리어중에는 전장 내의 상호 활동에 의하여 주위 온도에 의해 얻을 수 있는 것보다 더 많은 열을 얻을 수 있는데 이러한 캐리어를 핫 캐리어라 부른다. 주로 핫 캐리어는 드레인 에지의 고전장 영역을 지나는 자유 캐리어가 실리콘과 산화막의 전위 장벽(3.1eV)을 충분히 넘을 수 있을 정도의 열을 얻어 생기는데, 이러한 핫 캐리어는 게이트 산화막에 포획되어 소자의 특성에 영향을 준다. 이러한 핫 캐리어로 인한 핫 캐리어 효과는, 단 채널 소자의 경우 더욱 심각한 문제를 일으킨다. 이에 일반적으로, 반도체 소자가 점차 고집적화 되어감에 따라 소자의 단채널(short channel) 효과를 억제함과 동시에 얕은 소오스/드레인 접합 및 게이트 전극의 면저항(sheet resistance) 감소가 요구되고 있다.
도 1A 내지 도1D는 종래기술에 따른 플래쉬 메모리 소자의 공정 단면도로서, 전체적으로, 도면 부호 11은 실리콘 기판, 12는 게이트 산화막, 13은 플로팅 게이트 전극, 14는 유전막, 15는 컨트롤 게이트 전극, 16 및 16a는 포토레지스트 패턴, 17은 소스 및 드레인 확산층, 18 및 19는 포켓이온 주입 영역을 각각 나타낸다.
먼저, 도1A에 도시된 바와 같이, 실리콘 기판(11)상에 게이트 산화막(12), 플로팅 게이트 전극용 제1폴리 실리콘층(!3), 게이트 유전막(14)으로 예를 들면 ONO막, 컨트롤 게이트 전극용 제2폴리 실리콘층(15)을 차례로 적층하고, 게이트 전극용 마스크(도시되지 않음)를 이용하여 차례로 식각 하여 게이트 전극 패턴을 형성한다. 그리고 게이트 전극 패턴을 이온 주입 장벽으로 하여 전면 이온 주입하되, P형으로 도핑된 실리콘 기판(11)상에 N형으로 도핑된 확산층(17)을 형성하기 위해 예를 들어 인 등을 이온 주입한다.
다음으로, 도1B에 도시된 바와 같이, 소스/드레인 쌍을 이루는 확산층의 한쪽을 양자택일적으로 선택하여 예를 들어 드레인 영역에, 이온 주입 장벽용 제1포토레지스트 패턴(16)을 형성하되, 게이트 전극 패턴에도 형성되도록 한다. 그리고 제1포토레지스트 패턴(16)을 이온 주입 장벽으로 하여 확산층(17) 예를 들어 소스 영역의 하부에 포켓이온 주입 영역(18)을 형성하되, 확산층(17) 형성시 사용한 이온을 상대적으로 저 농도로 도핑되도록 이온 주입한다.
다음으로, 도1C에 도시된 바와 같이, 소스/드레인 쌍을 이루는 확산층의 한쪽을 양자택일적으로 선택하여 예를 들어 소스 영역에, 이온주입장벽용 제2포토레지스트 패턴(16a)을 형성하되, 게이트 전극 패턴에도 형성되도록 한다. 그리고 제2포토레지스트 패턴(!6a)을 이온 주입 장벽으로 하여 확산층(17) 예를 들어 드레인 영역의 하부에 포켓이온 주입 영역(19)을 형성하되, 확산층(17)과 대비되는 반도체형으로 도핑하기 위하여 붕소 이온을 고농도로 도핑한다.
마지막으로, 도1D에 도시된 바와 같이, 제2포토레지스트 패턴(16a)을 제거한다.
전술한 바와 같은 방법을 형성된 확산층을 갖는 플래쉬 메모리 소자는 핫 캐리어 효과나, 단 채널 효과에 취약하고 특히 소스/드레인간의 직렬 저항이 커지고, 또한 플래쉬 메모리 소자의 중요한 특성인 프로그램 및 소거 특성이 불량하다. 이에 이러한 문제점을 극복할 수 있는 플래쉬 메모리 소자의 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 기판 효과를 보상함과 동시에 높은 구동 전류를 갖는 확산층을 형성하기 위한 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1A 내지 도 1D는 종래의 플래쉬 메모리 제조 공정 단면도,
도 2A 내지 도 2E는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 26 : 포토레지스트 패턴
22 : 플로팅 게이트 전극 27 : 확산층
23 : 유전막 28,29 : 제1포켓이온 주입 영역
24 : 컨트롤 게이트 전극 30 : 제2포켓이온 주입 영역
25 : 스페이서
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치 제조 방법은, 제1형의 반도체 기판 상에 게이트 산화막 및 플로팅 게이트 전극용 제1폴리 실리콘층, 유전막, 컨트롤 게이트 전극용 제2폴리 실리콘층을 형성하고, 게이트 전극 및 게이트 전극의 양방향으로 제2형의 확산층을 형성하는 단계; 상기 게이트 전극의 양방향중 제1방향의 확산층 하부에 제1형의 제1포켓이온 주입 영역을 형성하는 단계; 및 상기 게이트 전극의 양방향중 제2방향의 확산층 하부에 제2형의 제1포켓이온 주입 영역 및 제1형의 제2포켓이온 주입 영역을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 게이트 전극 하부의 채널 영역의 포켓 이온 주입에 있어서 소스/드레인간의 불순물 농도에 기울기를 주는 방법으로, 소스 에지(Edge)로부터 드레인 에지(Edge)로의 포켓 이온 주입의 불순물 농도를 줄임으로써 기판 효과를 보상하기 위한 것이다.
도2A 내지 도2D는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 형성 공정 단면도로, N채널을 갖는 플래쉬 메모리 소자 형성 공정을 도시한 것이다.
먼저, 도2A에 도시된 바와 같이, P형으로 도핑된 실리콘 기판(21)상에 게이트 산화막, 플로팅 게이트 전극용 제1폴리 실리콘층(22), 게이트 유전막(23)으로 예를 들면 ONO(oxide/nitride/oxide)막, 컨트롤 게이트 전극용 제2폴리 실리콘층(24)을 차례로 적층하고, 게이트 전극용 마스크(도시되지 않음)를 이용하여 차례로 식각 하여 게이트 전극 패턴을 형성한다. 그리고 게이트 전극 패턴을 이온 주입 장벽으로 하여 전면 이온 주입하되, P형으로 도핑된 실리콘 기판(21)상에 N형으로 도핑된 확산층(27)을 형성하기 위해 예를 들어 인 등을 이온 주입한다.
다음으로, 도2B에 도시된 바와 같이, 소스/드레인 쌍을 이루는 확산층의 한쪽을 양자택일적으로 선택하여 예를 들어 소스 영역에, 이온 주입 장벽용 제1포토레지스트 패턴(26)을 형성하되, 게이트 전극 패턴에도 형성되도록 한다. 그리고 제1포토레지스트 패턴(26)을 이온 주입 장벽으로 하여 확산층(27) 예를 들어 드레인 영역의 하부에 제1 포켓이온 주입 영역(28)을 형성하되, 확산층(27)과 대비되는 반도체형으로의 고도핑을 위하여 붕소 이온을 고농도로 도핑한다. 경우에 따라 게이트 전극 패턴 측면에 산화막 스페이서(25)를 형성하기도 한다. 여기서 산화막 스페이서를 형성하기 위하여 적층되는 산화막의 두께는 200Å 내지 1000Å으로 한다.
다음으로, 도2C에 도시된 바와 같이, 소스/드레인 쌍을 이루는 확산층의 한쪽을 양자택일적으로 선택하여 예를 들어 드레인 영역에, 이온주입장벽용 제2포토레지스트 패턴(26a)을 형성하되, 게이트 전극 패턴에도 형성되도록 한다. 그리고 제2포토레지스트 패턴(26a)을 이온 주입 장벽으로 하여 확산층(27) 예를 들어 소스 영역의 하부에 제1 포켓이온주입영역(29)을 형성하되, 확산층(27) 형성시 사용한 이온을 상대적으로 고농도로 도핑되도록 이온주입한다.
다음으로, 도2D에 도시된 바와 같이, 제2포토레지스트 패턴(26a)을 그대로 사용한 붕소 이온의 이온 주입 공정으로 제1 포켓이온주입영역(29)하부에 P형으로 고도핑된 제2포켓이온 주입 영역(30)을 형성한다.
마지막으로 도2E에 도시된 바와 같이, 제2포토레지스트 패턴(26a)을 제거하고 열 공정하여 확산된 불순물들의 깊이를 조절한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 소스 및 드레인의 확산층 하부에 각각 도즈량을 달리하는 포켓이온 주입 영역을 형성함으로 인하여 단채널 효과의 억제, 핫 캐리어 효과의 방지 및 전류 구동력을 크게 향상시킨다.
Claims (4)
- 제1형의 반도체 기판 상에 게이트 산화막 및 플로팅 게이트 전극용 제1폴리 실리콘층, 유전막, 컨트롤 게이트 전극용 제2폴리 실리콘층을 형성하고, 게이트 전극 및 게이트 전극의 양방향으로 제2형의 확산층을 형성하는 단계; 상기 게이트 전극의 양방향중 제1방향의 확산층 하부에 제1형의 제1포켓이온 주입 영역을 형성하는 단계; 및 상기 게이트 전극의 양방항중 제2방향의 확산층 하부에 제2형의 제1포켓이온 주입 영역 및 제1형의 제2포켓이온 주입 영역을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 각 제1포켓이온 주입 영역은 제1형의 반도체 기판 상에 게이트 전극 패턴 형성하는 단계; 상기 게이트 전극 양방향에 제2형의 확산층을 형성하는 단계; 상기 게이트 전극 패턴 측면에 산화막 스페이서를 형성하는 단계; 상기 게이트 전극 양방향중 제1방향의 확산층 하부에 제1형의 제1포켓이온 주입 영역을 형성하는 단계; 및 상기 게이트 전극의 양방항중 제2방향의 확산층 하부에 제2형의 제1포켓이온 주입 영역을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 산화막 스페이서는 200Å내지 1000Å의 두께로 형성되는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 게이트 전극의 제1방향 확산층은 상기 제2방향 확산층보다 상대적인 고전장이 걸리도록 하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970029702A KR100252747B1 (ko) | 1997-06-30 | 1997-06-30 | 플래쉬메모리소자및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970029702A KR100252747B1 (ko) | 1997-06-30 | 1997-06-30 | 플래쉬메모리소자및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990005504A true KR19990005504A (ko) | 1999-01-25 |
| KR100252747B1 KR100252747B1 (ko) | 2000-04-15 |
Family
ID=19512657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970029702A KR100252747B1 (ko) | 1997-06-30 | 1997-06-30 | 플래쉬메모리소자및그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100252747B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433935B1 (ko) * | 2001-12-29 | 2004-06-04 | 주식회사 하이닉스반도체 | 모스 트랜지스터의 제조방법 |
| KR100709069B1 (ko) * | 2005-08-19 | 2007-04-18 | 전북대학교산학협력단 | 과잉운반자의 드레인 효율을 높인 이종접합 반도체소자구조 및 이의 제조방법 |
-
1997
- 1997-06-30 KR KR1019970029702A patent/KR100252747B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433935B1 (ko) * | 2001-12-29 | 2004-06-04 | 주식회사 하이닉스반도체 | 모스 트랜지스터의 제조방법 |
| KR100709069B1 (ko) * | 2005-08-19 | 2007-04-18 | 전북대학교산학협력단 | 과잉운반자의 드레인 효율을 높인 이종접합 반도체소자구조 및 이의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100252747B1 (ko) | 2000-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100221120B1 (ko) | 반도체 장치의 제조 방법 | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| KR950010065A (ko) | 반도체 장치 및 그 제조방법 | |
| US5623154A (en) | Semiconductor device having triple diffusion | |
| US20040124478A1 (en) | Semiconductor device | |
| KR100650901B1 (ko) | 매립 게이트를 갖는 금속 산화물 반도체 트랜지스터 | |
| US6800528B2 (en) | Method of fabricating LDMOS semiconductor devices | |
| US20070114604A1 (en) | Double-extension formation using offset spacer | |
| KR100252747B1 (ko) | 플래쉬메모리소자및그제조방법 | |
| JPH04259258A (ja) | Ｍｉｓ電界効果形半導体装置の製造方法 | |
| KR100587605B1 (ko) | 고전압 트랜지스터 및 그 제조방법 | |
| KR100431324B1 (ko) | 반도체장치의 제조방법 | |
| KR940010543B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR100935248B1 (ko) | Ｄｍｏｓ 트랜지스터 및 그 제조 방법 | |
| KR100333356B1 (ko) | 반도체장치의 제조방법 | |
| KR960012261B1 (ko) | 모스-공핍형 컽-오프 트랜지스터 및 그 트랜지스터를 이용한 마스크롬 셀 제조방법 | |
| JPH11238812A (ja) | マスクｒｏｍセル及びその製造方法 | |
| KR100498592B1 (ko) | 모스트랜지스터 및 그 제조 방법 | |
| JP2608627B2 (ja) | 半導体装置の製造方法 | |
| KR910009743B1 (ko) | 고속 및 고전압 반도체소자와 제조방법 | |
| KR100239457B1 (ko) | 모오스 트랜지스터 제조방법 | |
| KR20030001942A (ko) | 반도체소자 및 그 제조방법 | |
| KR100248807B1 (ko) | 반도체 장치의 전계효과트랜지스터 및 그 제조방법 | |
| KR100943133B1 (ko) | 반도체 소자의 트랜지스터 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080102 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |