JPH0828371B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0828371B2 JPH0828371B2 JP32588387A JP32588387A JPH0828371B2 JP H0828371 B2 JPH0828371 B2 JP H0828371B2 JP 32588387 A JP32588387 A JP 32588387A JP 32588387 A JP32588387 A JP 32588387A JP H0828371 B2 JPH0828371 B2 JP H0828371B2
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- Japan
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- forming
- nitride film
- silicon nitride
- mask
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はシリコン窒化膜を用いたセルアラインバイポ
ーラ集積回路の製造方法に関するものである。
ーラ集積回路の製造方法に関するものである。
従来の技術 従来、この種のバイポーラ集積回路の製造方法は、第
２図（ａ）〜（ｄ）に示すような工程を経て構成され
る。まず、第２図（ａ）において１はシリコン窒化膜、
２は酸化膜、３はシリコン基板上に形成されたＮ型エピ
タキシャル層であり、N+型埋込層、Ｐ型基板は省略して
ある。次に、第１図（ｂ）のように、シリコン窒化膜
１、酸化膜２をマスクとして、P+型グラフトベース領域
６を形成し、ついで、第２図（ｃ）のように、拡散およ
び熱酸化処理し、さらに、第２図（ｄ）のように、NPN
トランジスタのN+型エミッタ領域７、活性ベース領域４
を形成する。
２図（ａ）〜（ｄ）に示すような工程を経て構成され
る。まず、第２図（ａ）において１はシリコン窒化膜、
２は酸化膜、３はシリコン基板上に形成されたＮ型エピ
タキシャル層であり、N+型埋込層、Ｐ型基板は省略して
ある。次に、第１図（ｂ）のように、シリコン窒化膜
１、酸化膜２をマスクとして、P+型グラフトベース領域
６を形成し、ついで、第２図（ｃ）のように、拡散およ
び熱酸化処理し、さらに、第２図（ｄ）のように、NPN
トランジスタのN+型エミッタ領域７、活性ベース領域４
を形成する。
（参考文献：アイ イー ディー エム，テクニカル
ダイジェスト（IEDM Tech,Digest）,1984pp.753〜75
6） 発明が解決しようとする問題点 このような従来の構成では、高濃度グラフトベース領
域６と高濃度エミッタ領域７とで形成される横方向エミ
ッタ・ベース接合８の容量のために高周波特性が劣化し
てしまうという問題があった。
ダイジェスト（IEDM Tech,Digest）,1984pp.753〜75
6） 発明が解決しようとする問題点 このような従来の構成では、高濃度グラフトベース領
域６と高濃度エミッタ領域７とで形成される横方向エミ
ッタ・ベース接合８の容量のために高周波特性が劣化し
てしまうという問題があった。
本発明はこのような問題を解決するもので、高濃度グ
ラフトベース領域とエミッタ領域とが接合を作らないよ
うにすることを目的とするものである。
ラフトベース領域とエミッタ領域とが接合を作らないよ
うにすることを目的とするものである。
問題点を解決するための手段 この問題点を解決するために本発明は、フォトレジス
トマスクを用いて、グラフトベース領域がエミッタ領域
に接しないように構成したものである。
トマスクを用いて、グラフトベース領域がエミッタ領域
に接しないように構成したものである。
作用 この構成により、エミッタ領域とグラフトベース領域
とが接続されることがなく、エミッタ・ベース接合容量
の増大による高周波特性の劣火を防ぐことができる。
とが接続されることがなく、エミッタ・ベース接合容量
の増大による高周波特性の劣火を防ぐことができる。
実施例 第１図（ａ）〜（ｄ）は、本発明の一実施例による、
工程順断面図を示すものであり、まず、第１図（ａ）の
ように、Ｎ型エピタキシャル層３上に形成された酸化膜
２をベース領域となる部分だけ開孔した後、全面にシリ
コン窒化膜１を減圧CVD法により500Å成長させ、ボロン
イオンを打込みエネルギーが50KeV、ドーズ量１×1014
ケ/cm2注入し、Ｐ型活性ベース領域４を形成する。その
後、第１図（ｂ）に示すように、エミッタ領域よりも大
きなサイズのフォトレジストマスク５を形成した後、ボ
ロンイオンを打込みエネルギーが60KeV,ドーズ量１×10
15ケ/cm2注入し、P+型グラフトベース領域６を形成す
る。引きつづき、第１図（ｃ）に示すように、周知のフ
ットリソ技術とシリコン窒化膜のドライエッチング技術
を用いて、エミッタ領域上のシリコン窒化膜１を残し、
1000℃で30分間酸化処理を施すことにより、約3000Åの
酸化膜９をベース領域上に選択的に形成する。更に第１
図（ｄ）に示すように砒素イオンを打込みエネルギー13
0KeV、ドーズ量１×1016ケ/cm2注入し、1000℃の窒素雰
囲気中で30分間アニールすることにより、N+型エミッタ
領域７を形成する。この後は、周知の集積回路プロセス
技術を用いて、電極を形成し、保護膜を成長させて、プ
ロセスが完了する。
工程順断面図を示すものであり、まず、第１図（ａ）の
ように、Ｎ型エピタキシャル層３上に形成された酸化膜
２をベース領域となる部分だけ開孔した後、全面にシリ
コン窒化膜１を減圧CVD法により500Å成長させ、ボロン
イオンを打込みエネルギーが50KeV、ドーズ量１×1014
ケ/cm2注入し、Ｐ型活性ベース領域４を形成する。その
後、第１図（ｂ）に示すように、エミッタ領域よりも大
きなサイズのフォトレジストマスク５を形成した後、ボ
ロンイオンを打込みエネルギーが60KeV,ドーズ量１×10
15ケ/cm2注入し、P+型グラフトベース領域６を形成す
る。引きつづき、第１図（ｃ）に示すように、周知のフ
ットリソ技術とシリコン窒化膜のドライエッチング技術
を用いて、エミッタ領域上のシリコン窒化膜１を残し、
1000℃で30分間酸化処理を施すことにより、約3000Åの
酸化膜９をベース領域上に選択的に形成する。更に第１
図（ｄ）に示すように砒素イオンを打込みエネルギー13
0KeV、ドーズ量１×1016ケ/cm2注入し、1000℃の窒素雰
囲気中で30分間アニールすることにより、N+型エミッタ
領域７を形成する。この後は、周知の集積回路プロセス
技術を用いて、電極を形成し、保護膜を成長させて、プ
ロセスが完了する。
発明の効果 以上のように本発明によれば、シリコン窒化膜を用い
たセルアライントランジスタのエミッタ・ベース接合容
量を低減できるため、高周波特性の性能指数であるカッ
トオフ周波数Ｔ（max）を従来の2GHzから5GHzに改善
できるという効果が得られる。
たセルアライントランジスタのエミッタ・ベース接合容
量を低減できるため、高周波特性の性能指数であるカッ
トオフ周波数Ｔ（max）を従来の2GHzから5GHzに改善
できるという効果が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例工程順断面
図、第２図（ａ）〜（ｄ）は従来例工程順断面図であ
る。 １……シリコン窒化膜、2,9……酸化膜、３……Ｎ型エ
ピタキシャル層、４……Ｐ型活性ベース領域、５……フ
ォトレジストパターン、６……P+型グラフトベース領
域、７……N+型エミッタ領域。
図、第２図（ａ）〜（ｄ）は従来例工程順断面図であ
る。 １……シリコン窒化膜、2,9……酸化膜、３……Ｎ型エ
ピタキシャル層、４……Ｐ型活性ベース領域、５……フ
ォトレジストパターン、６……P+型グラフトベース領
域、７……N+型エミッタ領域。
Claims (1)
- 【請求項１】シリコン基板上のバイポーラトランジスタ
のベース形成部分の絶縁膜を開孔後、上記基板全面にシ
リコン窒化膜を堆積し、このシリコン窒化膜を介して前
記シリコン基板中に不純物を導入して活性ベース領域を
形成する第１の工程と、前記開孔部の少なくとも一部に
マスクパターンを形成し、これをマスクに前記シリコン
基板中に不純物を導入してグラフト・ベース領域を形成
する第２の工程と、前記マスクパターンを除去した後、
エミッタとなるべき部分にフォトレジストパターンを形
成し、これをマスクに前記シリコン窒化膜を選択エッチ
ングし、引き続き、露出した前記シリコン基板の表面を
酸化する第３の工程と、前記エミッタ形成用領域上に残
された前記シリコン窒化膜を介して不純物を導入し、前
記シリコン基板中に前記エミッタを形成する第４の工程
とからなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32588387A JPH0828371B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32588387A JPH0828371B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01168061A JPH01168061A (ja) | 1989-07-03 |
| JPH0828371B2 true JPH0828371B2 (ja) | 1996-03-21 |
Family
ID=18181669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32588387A Expired - Fee Related JPH0828371B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828371B2 (ja) |
-
1987
- 1987-12-23 JP JP32588387A patent/JPH0828371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01168061A (ja) | 1989-07-03 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |