JP2004039996A - 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 - Google Patents
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Abstract
【課題】本発明は、ＴＦＴ装置及びその製造方法、並びにそれを備えたＴＦＴ基板及び表示装置に関し、良好な特性及び高い信頼性の得られるＴＦＴ装置及びその製造方法、並びにそれを備えたＴＦＴ基板及び表示装置を提供することを目的とする。
【解決手段】ゲート絶縁膜４上に金属薄膜を形成し、ｎ型ＴＦＴのソース及びドレイン領域３０１となる半導体層３ｂ上の金属薄膜を除去するようにパターニングし、パターニングされた金属薄膜５ｂをマスクとしてリンイオンを注入してソース及びドレイン領域３０１を形成し、パターニングされた金属薄膜５ｂをさらにパターニングしてｎ型ＴＦＴのゲート電極５２を形成し、ゲート電極５２をマスクとしてリンイオンを注入して、ソース及びドレイン領域３０１とチャネル領域３０７との間にＬＤＤ領域３０６を形成する。
【選択図】 図２
【解決手段】ゲート絶縁膜４上に金属薄膜を形成し、ｎ型ＴＦＴのソース及びドレイン領域３０１となる半導体層３ｂ上の金属薄膜を除去するようにパターニングし、パターニングされた金属薄膜５ｂをマスクとしてリンイオンを注入してソース及びドレイン領域３０１を形成し、パターニングされた金属薄膜５ｂをさらにパターニングしてｎ型ＴＦＴのゲート電極５２を形成し、ゲート電極５２をマスクとしてリンイオンを注入して、ソース及びドレイン領域３０１とチャネル領域３０７との間にＬＤＤ領域３０６を形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）ともいう）を集積した薄膜トランジスタ基板（以下、ＴＦＴ基板ともいう）及びそれを備えた表示装置に関し、より詳しくは多結晶シリコン（ポリシリコン）その他の半導体膜を用いたＴＦＴを集積したＴＦＴ基板及びそれを備えた表示装置に関する。
【０００２】
【従来の技術】
ＴＦＴ基板は、アクティブマトリクス型の液晶表示パネルやＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示パネルの駆動用基板として用いられている。最近では、電子移動度の大きいポリシリコン等を半導体層に用いて、画素のためのＴＦＴだけでなく、周辺回路であるゲートドライバ回路やデータドライバ回路も同一基板上に集積することが行われている。
【０００３】
この際、ＴＦＴによるドライバ回路は、通常、ｎ型とｐ型を組み合わせて相補型ＭＯＳ（Ｃ−ＭＯＳ）トランジスタで構成される。このうち、ｎ型ＴＦＴはホットキャリア現象による特性劣化（以下、ホットキャリア劣化という）やオフリーク電流の発生を抑制するため、低濃度不純物領域のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成する場合が多い。
【０００４】
図１２及び図１３を用いて、液晶表示パネルに用いられるＴＦＴ基板において、Ｃ−ＭＯＳでドライバ回路を構成し、ｎ型ＴＦＴをＬＤＤ構造とした場合のＴＦＴの製造方法（第１の従来例）を説明する。図１２及び図１３においては、図の左側にｎ型ＴＦＴ、右側にｐ型ＴＦＴを示している。
【０００５】
まず、図１２（ａ）に示すように、ガラス等の透明絶縁性基板１０１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層１０２を形成する。その後、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層１０３を形成する。次に、半導体層１０３をパターニングして、島状の半導体層１０３ａ及び１０３ｂを形成する。次に、半導体層１０３ａ及び１０３ｂ上にＳｉＯ２等を厚さ１００ｎｍ程度成膜し、ゲート絶縁膜１０４を形成する。続いて、Ｃｒ等を厚さ４００ｎｍ程度成膜した後パターニングし、ゲート電極１０５ａ及び１０５ｂを形成する。
【０００６】
次に、図１２（ｂ）に示すように、レジストを塗布してパターニングし、ｎ型ＴＦＴのＬＤＤとなる部分及びゲート電極を覆うようにレジストマスクＲ１０６を形成する。次に、レジストマスクＲ１０６をエッチングマスクとして用いてエッチングし、ゲート絶縁膜１０４ａ及び１０４ｂを形成する。ｎ型ＴＦＴは、ゲート絶縁膜１０４ａとゲート電極１０５ａとが階段状に形成されている。その後、レジストマスクＲ１０６を除去する。
【０００７】
次に、図１２（ｃ）に示すように、レジストを塗布してパターニングし、ｐ型ＴＦＴ全体を覆うようにレジストマスクＲ１０７を形成する。次に、レジストマスクＲ１０７、ゲート電極１０５ａ及びゲート絶縁膜１０４ａをマスクとし、リン等の不純物を低加速・高ドーズ量（例えば１０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下で注入し、ｎ型ＴＦＴのソース及びドレイン領域１０３１を半導体層に形成する。続けて、レジストマスクＲ１０７及びゲート電極１０５ａをマスクとし、リン等の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜１０４ａを通して注入し、ＬＤＤ領域１０３２を形成する。１回目のリン等の不純物の注入は、ソース及びドレイン領域に多くの不純物を注入する必要があるがゲート絶縁膜１０４ａは除去されており遮るものがないので、低加速・高ドーズ量での注入となる。一方、２回目のリン等の不純物の注入は、ＬＤＤを形成するため不純物を多く注入する必要はないが、ゲート絶縁膜１０４ａを通して注入しなければならないので、高加速・低ドーズ量での注入となる。なお、ゲート電極１０５ａは２回のリン等の不純物の注入のいずれにおいてもマスクとして用いられるので、チャネル領域１０３３にはリン等の不純物は注入されない。その後、レジストマスクＲ１０７を除去する。
【０００８】
次に、図１３（ａ）に示すように、レジストを塗布してパターニングし、ｎ型ＴＦＴ全体を覆うようにレジストマスクＲ１０８を形成する。次に、レジストマスクＲ１０８及びゲート電極１０５ｂをマスクとして、ボロン等の不純物を所定の加速エネルギー及びドーズ量（例えば１０ｋｅＶ、１×１０１５ｃｍ−２）で注入し、ｐ型ＴＦＴのソース及びドレイン領域１０３５を半導体層に形成する。ゲート電極１０５ｂがマスクとなっているため、チャネル領域１０３６にはボロン等の不純物は注入されない。その後、レジストマスクＲ１０８を除去する。
【０００９】
次に、図１３（ｂ）に示すように、エキシマレーザを照射することにより、注入したリンやボロン等の不純物を活性化させる。ここで、ｎ型ＴＦＴのソース及びドレイン領域１０３１及びｐ型ＴＦＴのソース及びドレイン領域１０３５は、何ら遮るものがないので直接レーザ光が照射されるが、ＬＤＤ領域１０３２はゲート絶縁膜１０４ａを介して照射される点に注意する必要がある。
【００１０】
次に、図１３（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜することにより層間絶縁膜１０９を形成し、層間絶縁膜１０９にコンタクトホールを開口する。また、Ｍｏ等を厚さ３００ｎｍ程度成膜し、パターニングすることにより配線１１０を形成する。これによりｎ型ＴＦＴ及びｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００１１】
図１２及び図１３に示すように、ｎ型ＴＦＴのゲート電極１０５ａとゲート絶縁膜１０４ａを階段状に加工し、ゲート電極１０５ａとゲート絶縁膜１０４ａをマスクとして低加速・高ドーズ量で注入してソース及びドレイン領域を形成し、ゲート電極１０５ａをマスクとしてゲート絶縁膜１０４ａを通して高加速・低ドーズ量で注入してＬＤＤ領域を形成することが多い。なお、図１２及び図１３ではｐ型ＴＦＴではＬＤＤ領域のない構造を示しているが、ｐ型ＴＦＴもゲート電極１０５ｂとゲート絶縁膜１０４ｂを階段状に加工して、ＬＤＤ領域を形成することも可能である。
【００１２】
次に、図１４及び図１５を用いて、液晶表示パネルに用いられるＴＦＴ基板において、ドライバの一部回路等を構成する高速動作可能な低電圧用ＴＦＴと、液晶を駆動する高電圧用の画素ＴＦＴ及びドライバの一部回路等とを同一基板上に形成する際のＴＦＴ基板の製造方法（第２の従来例）を説明する。図１４及び図１５で説明するのはｎ型ＴＦＴの製造方法である。図１４及び図１５においては、図の左側に低電圧用ＴＦＴ、右側に高電圧用ＴＦＴを示している。
【００１３】
まず、図１４（ａ）に示すように、ガラス等の透明絶縁性基板２０１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層２０２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層２０３を形成する。次に、半導体層２０３をパターニングして、島状の半導体層２０３ａ及び２０３ｂを形成する。
【００１４】
次に、図１４（ｂ）に示すように、半導体層２０３ａ及び２０３ｂ上に、ＳｉＯ２等を厚さ３０ｎｍ程度成膜し、低電圧用ＴＦＴのゲート絶縁膜２０４を形成する。続いて、Ｃｒ等を厚さ４００ｎｍ程度成膜してパターニングし、低電圧用ＴＦＴのゲート電極２０５ａ及びゲート絶縁膜２０４ａを形成する。これにより、低電圧用ＴＦＴにのみゲート絶縁膜２０４ａ及びゲート電極２０５ａが形成される。
【００１５】
次に、図１４（ｃ）に示すように、基板全面にＳｉＯ２等を厚さ１００ｎｍ程度成膜し、高電圧用ＴＦＴのゲート絶縁膜２０６を形成する。次に、Ｃｒ等を厚さ４００ｎｍ程度成膜してパターニングし、高電圧用ＴＦＴのゲート電極２０７ｂを形成する。これにより、高電圧用ＴＦＴにゲート電極２０７ｂが形成される。低電圧用ＴＦＴのゲート絶縁膜２０４ａの厚さは比較的薄く、高電圧用ＴＦＴのゲート絶縁膜２０６の厚さは比較的厚くなっている。
【００１６】
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図１５（ａ）に示すように、当該レジストマスクをエッチングマスクとして用いてゲート絶縁膜２０６をエッチングする。ゲート絶縁膜２０６は、高電圧用ＴＦＴのゲート電極２０７ｂより幅広であって高電圧用ＴＦＴの部分のみ残るようにエッチングされる。その後レジストマスクを除去する。この段階で、高電圧用ＴＦＴでは、ゲート電極２０７ｂとゲート絶縁膜２０６ｂとが階段状に形成される。
【００１７】
次に、ゲート電極２０５ａ、ゲート電極２０７ｂ及びゲート絶縁膜２０６ｂをマスクとして、リン等の不純物を低加速・高ドーズ量（例えば１０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下で注入し、低電圧用ＴＦＴのソース及びドレイン領域２０３１と高電圧用ＴＦＴのソース及びドレイン領域２０３５とを形成する。続いて、ゲート電極２０５ａ及びゲート電極２０７ｂをマスクとして、リン等の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜２０６ｂを通して半導体層２０３ｂに注入し、高電圧用ＴＦＴのＬＤＤ領域２０３６を形成する。
【００１８】
１回目のリン等の不純物の注入は、ソース及びドレイン領域に多くの不純物を注入する必要があるが、ゲート絶縁膜２０６は除去されており遮るものがないので、低加速・高ドーズ量での注入となる。一方、２回目のリン等の不純物の注入は、ＬＤＤを形成するため不純物を多く注入する必要はないが、ゲート絶縁膜２０６ｂを通して注入しなければならないので、高加速・低ドーズ量での注入となる。なお、ゲート電極２０５ａ及び２０７ｂは２回のリン等の不純物の注入のいずれにおいてもマスクとして用いられるので、チャネル領域２０３２及び２０３７にはリン等の不純物は注入されない。
【００１９】
なお、図１４及び図１５には示していないが、ドライバ等の周辺回路は通常Ｃ−ＭＯＳで構成されるので、ｐ型となるＴＦＴをレジストマスク等で覆った後にｎ型となるＴＦＴ（画素ＴＦＴを含む）にリン等の不純物を注入し、一方でｎ型となるＴＦＴをレジストマスク等で覆った後にｐ型となるＴＦＴにボロン等の不純物を注入する必要がある。
【００２０】
次に、図１５（ｂ）に示すように、エキシマレーザを照射することにより、注入したリンやボロン等の不純物を活性化させる。ここで、低電圧用ＴＦＴのソース及びドレイン領域２０３１と高電圧用ＴＦＴのソース及びドレイン領域２０３５とは、何ら遮るものがないので直接レーザ光が照射されるが、ＬＤＤ領域２０３６はゲート絶縁膜２０６ｂを介してレーザ光が照射される点に注意する必要がある。
【００２１】
次に、図１５（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜することにより層間絶縁膜２０８を形成し、当該層間絶縁膜２０８にコンタクトホールを開口する。また、Ｍｏ等を厚さ３００ｎｍ程度成膜してパターニングし、配線２０９を形成する。これにより、低電圧用ＴＦＴ及び高電圧用ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００２２】
このように高電圧用ＴＦＴでは、ゲート電極２０７ｂより幅の広いゲート絶縁膜２０６ｂが半導体層２０３ｂ上に設けられており、第１の従来例と同様に階段構造が形成されている。これによりＬＤＤ領域２０３６が形成されることになる。一方、低電圧用ＴＦＴでは、ゲート電極２０５ａとゲート絶縁膜２０４ａは同じ幅となっているため、ＬＤＤ領域は形成されない。
【００２３】
なお、特開２００１−１６８３４６号公報には、ＬＤＤ構造とするため不純物を２回に分けて注入し、１回目と２回目の注入時の間で、マスクとして使用するゲート電極の寸法をＬＤＤ長さに対応して変える技術が開示されている。マスクとして使用するゲート電極の寸法を変える手段として、金属酸化やドライエッチングを利用し、ゲート電極のドライエッチングを精度良く行うためフォトレジストに工夫を凝らすようになっている。しかし、このような技術を用いると、ゲート電極の寸法を変える際にマスクを利用しないので、ＬＤＤ長の制御が容易ではないという問題がある。
【００２４】
また、特開２０００−３６５９８号公報には、異なるＬＤＤ構造を有するＴＦＴを同一基板上に同時に作製する技術が開示されている。この公報では、耐熱性の高いＴａ膜又はＴａを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで、周辺駆動回路部においては、サイドウォールを用いた自己整合プロセスによるＬＤＤ構造を備えたＴＦＴを配置する一方、画素マトリクス部においては、絶縁物を用いた非自己整合プロセスによるＬＤＤ構造を備えたＴＦＴを配置している。この公報では、上で述べたような技術事項の他、ゲート電極形成前に、ゲート絶縁膜を周辺駆動回路部に合わせて薄く全面に形成し、画素マトリクス部で厚くなるようにゲート絶縁膜を再度形成する必要があるため、ゲート絶縁膜のエッチングが必要となる。また、ゲート電極上に絶縁膜を成膜し、画素マトリクス部のＬＤＤとなる部分をレジストで覆った後、このゲート絶縁膜を異方性エッチングするため、画素マトリクス部にはマスク合わせによるＬＤＤ長の長いＬＤＤが形成され、回路部はサイドウォールによる自己整合型ＬＤＤが形成されるが、選択的にＬＤＤを有さないＴＦＴを形成することはできない。
【００２５】
さらに、特開平９−１９１１１１号公報には、同一基板上にＮチャネル型の薄膜トランジスタとＰチャネル型の薄膜トランジスタとを集積化して作製する工程において、陽極酸化可能な材料でなるゲート電極の側面に多孔質状の陽極酸化膜を選択的に形成する工程と、前記陽極酸化膜をマスクとしてｎ型を付与する不純物を添加する工程と、前記陽極酸化膜を除去する工程と、前記ゲート電極をマスクとしてｎ型を付与する不純物を添加し前記陽極酸化膜が存在した領域下にＬＤＤ領域を形成する工程と、Ｎチャネル型の薄膜トランジスタとする領域を選択的にマスクしｐ型を付与する不純物を添加する工程とを有することを特徴とする半導体装置の作製方法が開示されている。本公報の技術では、ゲート電極を陽極酸化する必要がある。また、全てのＴＦＴに同じ長さのＬＤＤが形成され、選択的にＬＤＤのないｎ型ＴＦＴを形成することはできない。
【００２６】
【発明が解決しようとする課題】
以上第１の従来例において説明したように、半導体層とゲート絶縁膜とを階段状に形成することによりＬＤＤを形成するＴＦＴ基板の製造方法においては、注入された不純物を低温で活性化するためエキシマレーザ等をＴＦＴ基板全面に照射することが多い。ＬＤＤ領域１０３２上にはゲート絶縁膜１０４ａが形成されているのに対して、ソース及びドレイン領域１０３１及び１０３５上にはゲート絶縁膜が形成されていない。このため、光の干渉効果によりＬＤＤ領域１０３２とソース及びドレイン領域１０３１及び１０３５とで実際に吸収されるエネルギーが異なり、活性化のエネルギーの最適化が容易ではないという問題が生じる。また、ゲート絶縁膜は、ＴＦＴの高性能化に伴ってより薄膜化されていく傾向にある。ゲート絶縁膜１０４ａが薄膜化されると、ソース及びドレイン領域１０３１及び１０３５への不純物注入時に、不純物イオンをマスクする能力が低下する。このため、ＬＤＤ領域１０３２へも不純物イオンの一部が注入されてしまい、ＬＤＤ領域１０３２の不純物濃度を低濃度に制御するのが困難になってしまうという問題が生じる。
【００２７】
また、第２の従来例において説明したＴＦＴ基板の製造方法においては、第１の従来例の問題点に加え、以下のような問題も存在している。すなわち、高電圧用ＴＦＴの半導体層２０３ｂ上では、低電圧用ＴＦＴのためのゲート絶縁膜２０４を一旦形成した後、ゲート絶縁膜２０４をエッチング除去している。このエッチングは通常ドライエッチングで行われるため、高電圧ＴＦＴの半導体層２０３ｂにはエッチングによるプラズマダメージが非常に発生しやすい。このため、高電圧用ＴＦＴの特性や信頼性が低下してしまうという問題が生じる。また、低電圧用ＴＦＴではゲート電極２０５ａとゲート絶縁膜２０４ａが同じ幅であるため、ゲート電極２０５ａと半導体層２０３ａ（ソース及びドレイン領域２０３１及びチャネル領域２０３２）との間で、ゲート絶縁膜２０４ａの側壁に製造プロセスにより残留したわずかな不純物や汚染イオン等によりリーク電流が流れやすくなる。しかも、低電圧用ＴＦＴではゲート絶縁膜２０４ａが薄いため、よりその傾向が強くなる。したがって、低電圧用ＴＦＴの信頼性も低くなってしまうという問題が生じる。
【００２８】
さらに、周辺回路一体型のＴＦＴ基板に、将来さらに高機能な回路を搭載するには、論理回路部や信号処理回路部の動作をより高速にするため、チャネル長を短くして各素子を微細化したり、ｎ型ＴＦＴであってもＬＤＤをなくすことが考えられる。このためには、液晶やＥＬの駆動用にある程度大きな電圧（例えば１０Ｖから３０Ｖ）の必要な画素ＴＦＴ及び画素ＴＦＴを直接駆動するドライバの一部の回路等に比べて、論理回路部や信号処理回路部のＴＦＴのゲート絶縁膜の膜厚をさらに薄くして動作電圧を下げる必要がある。ゲート絶縁膜を薄くすることで閾値電圧を下げられるので動作電圧を低くすることができ、それゆえチャネル長を短くしたりＬＤＤを形成しなくしてもホットキャリア劣化を抑制することができるためである。
【００２９】
本発明の目的は、良好な特性及び高い信頼性の得られる薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的は、基板上に所定形状の半導体層を形成し、前記半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属薄膜を形成し、第１導電型の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記金属薄膜を除去するようにパターニングし、パターニングされた前記金属薄膜をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域を形成し、パターニングされた前記金属薄膜をさらにパターニングして前記第１導電型の薄膜トランジスタのゲート電極を形成し、前記第１導電型の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成することを特徴とする薄膜トランジスタ装置の製造方法によって達成される。
【００３１】
【発明の実施の形態】
本発明の一実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置として液晶表示装置について図１乃至図１１を用いて説明する。図１は、本実施の形態による液晶表示装置を構成するＴＦＴ基板の構成を示している。液晶表示装置１０００は、ＴＦＴ基板１１００と、ＴＦＴ基板１１００に対向配置された対向基板（図示せず）と、両基板間に封止された液晶とを有している。ＴＦＴ基板１１００には、画素領域がマトリクス状に配置された画素マトリクス部１１１０と、周辺回路であるゲートドライバ１１２０と表示コントローラ１１４０とデータドライバ１１３０とが含まれる。画素マトリクス部１１１０には、複数の画素ＴＦＴが各画素領域毎に形成されている。各画素ＴＦＴは、当該画素ＴＦＴのソース電極に接続されるデータ線によりデータドライバ１１３０と接続され、当該画素ＴＦＴのゲートに接続されるゲート線によりゲートドライバ１１２０と接続されている。
【００３２】
表示コントローラ１１４０には、例えばパーソナル・コンピュータ（図示せず）から水平同期信号Ｈ、垂直同期信号Ｖ、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄが供給される。表示コントローラ１１４０は、供給された信号を用いてＤ−ＳＩ信号及びＤ−ＣＬＫ信号を生成し、データドライバ１１３０のシフトレジスタ１１３１に出力する。また、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもデータドライバ１１３０に供給される。データドライバ１１３０には、高電源電圧ＶＨも供給される。データドライバ１１３０のシフトレジスタ１１３１は、生成した信号をレベルシフタ１１３２に出力する。データドライバ１１３０のアナログスイッチ１１３３には、例えばパーソナル・コンピュータから赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各信号が入力される。アナログスイッチ１１３３は、レベルシフタ１１３２からの信号に従って、画素マトリクス部１１１０に接続された各データ線に信号を出力する。
【００３３】
表示コントローラ１１４０は、供給された信号を用いてＧ−ＳＩ信号及びＧ−ＣＬＫ信号を生成し、ゲートドライバ１１２０のシフトレジスタ１１２１に出力する。低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもゲートドライバ１１２０に供給される。ゲートドライバ１１２０には、高電源電圧ＶＨも供給される。ゲートドライバ１１２０のシフトレジスタ１１２１は、生成した信号をレベルシフタ１１２２に出力する。レベルシフタ１１２２は、入力された信号に基づき出力バッファ１１２３に信号を出力する。出力バッファ１１２３は、入力された信号に基いて、画素マトリクス部１１１０に接続された各ゲート線に信号を出力する。
【００３４】
ここで、表示コントローラ１１４０と、データドライバ１１３０のシフトレジスタ１１３１と、ゲートドライバ１１２０のシフトレジスタ１１２１とは、高速動作が必要なので低電圧用ＴＦＴで構成される。データドライバ１１３０のレベルシフタ１１３２とゲートドライバ１１２０のレベルシフタ１１２２とは、低電圧用ＴＦＴと高電圧ＴＦＴの両方で構成される。ゲートドライバ１１２０の出力バッファ１１２３と、データドライバ１１３０のアナログスイッチ１１３３と、画素マトリクス部１１１０とは、低速動作の高電圧用ＴＦＴで構成される。
【００３５】
以下で説明する実施例１は、低電圧用ＴＦＴにも高電圧用ＴＦＴにも適用可能である。低電圧用ＴＦＴは、ＬＤＤを設けない構成であってもＬＤＤを設ける構成であっても対応できる。また、以下で説明する実施例２乃至５は、低電圧用ＴＦＴ及び高電圧用ＴＦＴを同時に構成する場合を示している。低電圧用ＴＦＴではＬＤＤを設けず、ゲート絶縁膜を単層で薄くしている。高電圧用ＴＦＴではＬＤＤを設けて、ゲート絶縁膜を２層にして高耐圧の構成としている。
【００３６】
［実施例１］
本実施の形態の実施例１によるＴＦＴ基板の製造方法について図２及び図３を用いて説明する。図２及び図３は、ＴＦＴ基板の構成及び製造方法を示す工程断面図である。図２及び図３においては、ＬＤＤが形成されないｐ型ＴＦＴ、ＬＤＤが形成されるｎ型ＴＦＴ、及びＬＤＤが形成されないｎ型ＴＦＴの各例を図の左側から順に示している。
【００３７】
まず、図２（ａ）に示すように、ガラス等の透明絶縁性基板１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、レジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層３ａ、３ｂ及び３ｃを形成する。次に、半導体層３ａ、３ｂ及び３ｃ上にＳｉＯ２等を厚さ１００ｎｍ程度成膜し、ゲート絶縁膜４を形成する。
【００３８】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図２（ｂ）に示すように、レジストマスクをエッチングマスクとして用いてドライエッチングを行い、金属薄膜のうちｎ型ＴＦＴのソース及びドレイン領域３０１に対応する部分を除去する。すなわち金属薄膜は、ＬＤＤが形成されないｐ型ＴＦＴの場合には、ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分５ａが残るようにパターニングされる。ＬＤＤが形成されるｎ型ＴＦＴの場合には、チャネル領域及びＬＤＤ領域に対応する金属薄膜の部分５ｂが残るようにパターニングされる。ＬＤＤが形成されないｎ型ＴＦＴの場合には、ゲート電極５ｃそのものが残るようにパターニングされる。ＬＤＤが形成されるｎ型ＴＦＴの場合には、ＬＤＤ領域の分だけ金属薄膜の部分５ｂの幅がゲート幅より広くなっている。その後レジストマスクを除去する。
【００３９】
次に、金属薄膜の残された部分５ａ、５ｂ及び５ｃをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜４を通して注入する１回目の注入を行う。これにより、ＬＤＤが形成されるｎ型ＴＦＴ及びＬＤＤが形成されないｎ型ＴＦＴのソース及びドレイン領域３０１を形成する。金属薄膜の部分５ｂ及び５ｃがマスクとなっているため、ＬＤＤが形成されるｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分３０２には不純物が注入されず、ＬＤＤが形成されないｎ型ＴＦＴのチャネル領域３０３には不純物が注入されない。また、金属薄膜の部分５ａがマスクとなっているため、ｐ型ＴＦＴの半導体層３ａには不純物が注入されない。
【００４０】
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図２（ｃ）に示すように、レジストマスクをエッチングマスクとして用いてエッチングを行い、Ｍｏ等の金属薄膜のうちｐ型ＴＦＴのソース及びドレイン領域に対応する部分と、ｎ型ＴＦＴのＬＤＤ領域に対応する部分とを除去する。すなわち金属薄膜は、ｐ型ＴＦＴのゲート電極５１と、ＬＤＤが形成されるｎ型ＴＦＴのゲート電極５２と、ＬＤＤが形成されないｎ型ＴＦＴのゲート電極５ｃとが残るようにパターニングされる。ＬＤＤが形成されるｎ型ＴＦＴの金属薄膜は、ＬＤＤ領域の分だけ幅が狭められる。なお、ＬＤＤが形成されないｎ型ＴＦＴでは既にゲート電極５ｃが形成されているので、ｎ型ＴＦＴ全体をレジストマスクで覆っておけばよい。その後レジストマスクを除去する。
【００４１】
次に、各ＴＦＴのゲート電極５１、５２及び５ｃをマスクとし、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜４を通して注入する２回目の注入を行う。これにより、ＬＤＤを形成するｎ型ＴＦＴの半導体層３ｂのソース又はドレイン領域３０１とチャネル領域３０７の間にＬＤＤ領域３０６を形成する。このとき、ＬＤＤが形成されるｎ型ＴＦＴとＬＤＤが形成されないｎ型ＴＦＴとのソース及びドレイン領域３０１にも不純物が再度注入されるが影響はない。一方、ｐ型ＴＦＴのソース及びドレイン領域３０４にも、高加速・低ドーズ量の条件の下、ｎ型の不純物が注入される。
【００４２】
次に、図３（ａ）に示すように、レジストを塗布してパターニングし、ｎ型ＴＦＴ全体を覆うようなレジストマスク６ａ及び６ｂを形成する。これにより、ｎ型ＴＦＴにｐ型の不純物が導入されないようになる。すなわち、ｐ型ＴＦＴのゲート電極５１をマスクとし、ｐ型ＴＦＴにのみ選択的にボロン等のｐ型の不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜４を通して注入する。これにより、ｐ型ＴＦＴの半導体層３ａのソース及びドレイン領域３０４が形成される。本実施例ではｐ型ＴＦＴにＬＤＤ領域を形成しないため、不純物の注入は１回でよい。なお、ｐ型ＴＦＴのチャネル領域３０５にはボロン等のｐ型不純物は注入されない。その後レジストマスク６ａ及び６ｂを剥離する。
【００４３】
次に、図３（ｂ）に示すように、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールにより、ｎ型及びｐ型の不純物を活性化する。
【００４４】
次に、図３（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜７を形成し、当該層間絶縁膜７及びゲート絶縁膜４にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線８を形成する。これにより、ｎ型ＴＦＴ及びｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００４５】
なお、図２（ｃ）で示したＬＤＤ領域形成のためのｎ型不純物の注入は、図３（ａ）に示すレジストマスク６ａ及び６ｂを剥離した後であって、図３（ｂ）で示すレーザ光を照射する工程の前に行うようにしてもよい。
【００４６】
本実施例では、ｎ型ＴＦＴのソース及びドレイン領域３０１を形成するためのｎ型不純物注入時に、ゲート電極となるＭｏ等の金属薄膜５の幅をＬＤＤ領域３０６の幅だけ広くなるように形成しておき、ＬＤＤ領域３０６を形成するときには金属薄膜５をゲート電極の幅に成形している。これにより、従来例のように半導体膜とゲート絶縁膜による階段状の構造を用いずにＬＤＤ領域を形成することができるようになる。またこれにより、レーザ光の照射により不純物を活性化する場合であっても、ゲート絶縁膜４に覆われていない部分がないため活性化のエネルギーの最適化が容易になる。なお、ゲート絶縁膜４については、コンタクトホール部以外はエッチングすることがないので、ゲート電極とソース及びドレイン領域との間のリーク電流も生じにくい。さらに、ソース及びドレイン領域３０１への不純物の注入時には金属薄膜がマスクとなるので、ゲート絶縁膜４が薄膜化しても、マスクの能力が低下するという問題は生じなくなる。
【００４７】
なお、図２（ｃ）でＬＤＤ領域３０６へのｎ型不純物の注入時に、ｐ型ＴＦＴのソース及びドレイン領域３０４にもｎ型不純物が注入されてしまうが、図３（ａ）においてｐ型ＴＦＴのソース及びドレイン領域３０４に注入されるｐ型不純物の１０分の１以下の量であるから、その影響についてはほとんど無視することができる。したがって、製造プロセスを増加させることなしに、不純物の活性化及びＬＤＤ領域における不純物の制御を容易にすることができ、素子特性の向上を図ることができるようになる。
【００４８】
また、本実施例ではｐ型ＴＦＴにＬＤＤが形成されていない。ｐ型ＴＦＴではホットキャリア劣化があまり問題とならないため特にＬＤＤを形成する必要はなく、むしろ駆動能力を上げるためにはＬＤＤが形成されていない方がよい。
【００４９】
［実施例２］
次に、本実施の形態の実施例２によるＴＦＴ基板の製造方法について図４及び図５を用いて説明する。本実施例では、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴが同時に形成されている。図４及び図５は、ＴＦＴ基板の構成及び製造方法を示す工程断面図である。図４及び図５においては、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴを図の左側から順に示している。
【００５０】
まず、図４（ａ）に示すように、ガラス等の透明絶縁性基板２１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層２２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層２３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層２３ａ、２３ｂ、２３ｃ及び２３ｄを形成する。次に、半導体層２３ａ、２３ｂ、２３ｃ及び２３ｄ上にＳｉＯ２等を厚さ３０ｎｍ程度成膜し、第１のゲート絶縁膜２４を形成する。第１のゲート絶縁膜２４は、低電圧用ＴＦＴのためのゲート絶縁膜となる。
【００５１】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴ及び低電圧用ｎ型ＴＦＴのソース及びドレイン領域に対応する部分と、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴの部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴのゲート電極２５ａと、低電圧用ｎ型ＴＦＴのゲート電極２５ｂとが残るようにパターニングされる。次いで、ゲート電極２５ａ及び２５ｂ上にＳｉＯ２等を厚さ７０ｎｍ程度成膜し、第２のゲート絶縁膜２６を形成する。第１のゲート絶縁膜２４は低電圧用ＴＦＴのためのゲート絶縁膜であるため、低電圧用ＴＦＴに合わせて膜厚を決定できる。また、第１のゲート絶縁膜２４及び第２のゲート絶縁膜２６の２層のゲート絶縁膜により高電圧用ＴＦＴのゲート絶縁膜が構成されるので、第２のゲート絶縁膜２６の膜厚を調整することにより、高電圧用ＴＦＴに合わせてゲート絶縁膜の膜厚を決定できる。
【００５２】
次に、図４（ｂ）に示すように、高電圧用ＴＦＴのゲート電極となるＡｌ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｎ型ＴＦＴの部分と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域２３１に対応する部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分２７ａ、高電圧用ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分２７ｂ、及び高電圧用ｎ型ＴＦＴのチャネル領域及びＬＤＤ領域に対応する金属薄膜の部分２７ｃが残るようにパターニングされる。高電圧用ｎ型ＴＦＴにはＬＤＤ領域が設けられるため、ＬＤＤ領域の分だけ金属薄膜の部分２７ｃの幅がゲート幅より広くなっている。その後レジストマスクを除去する。
【００５３】
次に、Ａｌ等の金属薄膜の残された部分２７ａ、２７ｂ及び２７ｃをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜２４及び２６を通して注入する１回目の注入を行う。これにより、低電圧用ｎ型ＴＦＴのソース及びドレイン領域２４０と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域２３１とが形成される。金属薄膜の部分２７ａ、２７ｂ及び２７ｃがマスクとなっているため、低電圧用ｐ型ＴＦＴの半導体層２３ａ、高電圧用ｐ型ＴＦＴの半導体層２３ｃ、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分２３３には不純物が注入されない。また、ゲート電極２５ｂがマスクとなるため、低電圧用ｎ型ＴＦＴのチャネル２３２には不純物は注入されない。
【００５４】
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、レジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴの部分２７ａと、高電圧用ｐ型ＴＦＴのソース及びドレイン領域２３６に対応する部分と、高電圧用ｎ型ＴＦＴのＬＤＤ領域２３８に対応する部分を除去する。すなわち金属薄膜は、高電圧用ｐ型ＴＦＴのゲート電極２７１と、高電圧用ｎ型ＴＦＴのゲート電極２７２とが残るようにパターニングされる。その後レジストマスクを除去する。
【００５５】
次に、図４（ｃ）に示すように、高電圧用ｐ型ＴＦＴのゲート電極２７１及び高電圧用ｎ型ＴＦＴのゲート電極２７２をマスクとし、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜２４及び２６を通して注入する２回目の注入を行う。これにより、高電圧用ｎ型ＴＦＴのソース又はドレイン領域２３１とチャネル領域２３９の間の半導体層にＬＤＤ領域２３８を形成する。一方、低電圧用ｐ型ＴＦＴのソース及びドレイン領域２３４と高電圧用ｐ型ＴＦＴのソース及びドレイン領域２３６とにも、高加速・低ドーズ量の条件の下、ｎ型の不純物が注入される。なお、高電圧用ｐ型ＴＦＴのチャネル領域２３７及び高電圧用ｎ型ＴＦＴのチャネル領域２３９には、ゲート電極２７１及び２７２がマスクとなるためｎ型の不純物は注入されない。また、低電圧用ｐ型ＴＦＴのゲート電極２５ａ及び低電圧用ｎ型ＴＦＴのゲート電極２５ｂもマスクとして作用して、チャネル領域２３５及び２３２にはｎ型の不純物が注入されない。
【００５６】
次に、図５（ａ）に示すように、レジストを塗布してパターニングし、低電圧用ｎ型ＴＦＴ全体及び高電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク２８ａ及び２８ｂを形成する。これにより、低電圧用ｎ型ＴＦＴ及び高電圧用ｎ型ＴＦＴにｐ型の不純物が導入されないようになる。すなわち、低電圧用ｐ型ＴＦＴのゲート電極２５ａ及び高電圧用ｐ型ＴＦＴのゲート電極２７１をマスクとして、高電圧用ｐ型ＴＦＴ及び低電圧用ｐ型ＴＦＴにのみ選択的にボロン等のｐ型不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜２４及び２６を通して注入する。これにより、低電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域２３４と、高電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域２３６とを形成する。ｐ型ＴＦＴにはＬＤＤ領域を形成しないので、不純物の注入は１回でよい。
【００５７】
その後レジストマスク２８ａ及び２８ｂを剥離する。次に、図５（ｂ）に示すように、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、ｎ型及びｐ型の不純物を活性化する。
【００５８】
次に、図５（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜２９を形成し、当該層間絶縁膜２９及びゲート絶縁膜２４及び２６にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線３０を形成する。これにより、低電圧用ｎ型ＴＦＴ、低電圧用ｐ型ＴＦＴ、高電圧用ｎ型ＴＦＴ及び高電圧用ｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００５９】
本実施例によるＴＦＴ基板の低電圧用ｐ型ＴＦＴは、透明絶縁性基板２１上にこの順番に形成されたバッファ層２２と、ｐ型のソース及びドレイン領域２３４とチャネル領域２３５とを含む半導体層２３と、第１のゲート絶縁膜２４と、チャネル領域２３５上に形成されたゲート電極２５ａと、第２のゲート絶縁膜２６と、層間絶縁膜２９と、層間絶縁膜２９及び第１及び第２のゲート絶縁膜２４及び２６に設けられ且つソース及びドレイン領域２３４と接触させるためのコンタクトホールに接続された配線３０とから構成される。また低電圧用ｎ型ＴＦＴは、透明絶縁性基板２１上にこの順番に形成されたバッファ層２２と、ｎ型のソース及びドレイン領域２４０及びチャネル領域２３２を含む半導体層２３と、第１のゲート絶縁膜２４と、チャネル領域２３２上に形成されたゲート電極２５ｂと、第２のゲート絶縁膜２６と、層間絶縁膜２９と、層間絶縁膜２９及び第１及び第２のゲート絶縁膜２４及び２６に設けられ且つソース及びドレイン領域２４０と接続するためのコンタクトホールに接続された配線３０とから構成される。
【００６０】
高電圧用ｐ型ＴＦＴは、透明性絶縁性基板２１上にこの順番に形成されたバッファ層２２と、ｐ型のソース及びドレイン領域２３６とチャネル領域２３７とを含む半導体層２３と、第１のゲート絶縁膜２４と、第２のゲート絶縁膜２６と、チャネル領域２３７上に形成されたゲート電極２７１と、層間絶縁膜２９と、層間絶縁膜２９及び第１及び第２のゲート絶縁膜２４及び２６に設けられ且つソース及びドレイン領域２３６と接続するためのコンタクトホールに接続された配線３０とから構成される。また、高電圧用ｎ型ＴＦＴは、透明性絶縁性基板２１上にこの順番に形成されたバッファ層２２と、ｎ型のソース及びドレイン領域２３１とＬＤＤ領域２３８とチャネル領域２３９とを含む半導体層２３と、第１のゲート絶縁膜２４と、第２のゲート絶縁膜２６と、チャネル領域２３９上に形成されたゲート電極２７２と、層間絶縁膜２９と、層間絶縁膜２９及び第１及び第２のゲート絶縁膜２４及び２６に設けられ且つソース及びドレイン領域２３１と接続するためのコンタクトホールに接続された配線３０とから構成される。
【００６１】
なお、図４（ｃ）で示したＬＤＤ領域形成のためのｎ型不純物の注入は、図５（ａ）に示すレジストマスク２８ａ及び２８ｂを剥離した後であって、図５（ｂ）に示すレーザ光を照射する工程の前に行うようにしてもよい。また、一部の高電圧用ｎ型ＴＦＴにおいて、図４（ｂ）に示す金属薄膜の部分２７ｃを予めゲート電極に成形して１回目のｎ型不純物の注入を行い、図４（ｃ）に示すゲート電極２７１及び２７２の形成工程において、当該一部の高電圧用ｎ型ＴＦＴのゲート電極２７２を覆うレジストマスクを形成しておいてもよい。そうすればエッチングがなされないので、レジストマスク剥離後２回目のｎ型不純物の注入が行われてもＬＤＤ領域が設けられない高電圧用ｎ型ＴＦＴを形成することができるようになる。
【００６２】
本実施例では、２層のゲート絶縁膜が形成されている。低電圧用ＴＦＴのゲート絶縁膜はゲート絶縁膜２４の１層で構成され、高電圧用ＴＦＴのゲート絶縁膜はゲート絶縁膜２４及び２６の２層で構成される。また、ゲート絶縁膜をドライエッチング・加工せずに高電圧用ＴＦＴ及び低電圧用ＴＦＴを製造しているため、ゲート絶縁膜のドライエッチングにより生ずる半導体層へのプラズマダメージを回避できる。また、低電圧用ＴＦＴのゲート絶縁膜２４は基板全面に形成されているため、ゲート電極２５ａ及び２５ｂと半導体層との間のリーク電流は防止できる。また、高電圧用ｎ型ＴＦＴの金属薄膜２７ｃは、１回目のｎ型不純物注入時にはＬＤＤ領域２３８の幅だけゲート電極２７２より広く形成されており、２回目のｎ型不純物注入時には本来のゲート幅のゲート電極２７２に成形されるようになっている。したがって、半導体層及びゲート絶縁膜による階段状の構造を用いずにＬＤＤ領域を形成することができるため、従来例における問題点は解決できる。本実施例では、高電圧用ＴＦＴは厚いゲート絶縁膜でＬＤＤ構造があり、低電圧用ＴＦＴには薄いゲート絶縁膜でＬＤＤ構造がないため、高耐圧なＴＦＴと高速なＴＦＴを両立することができる。
【００６３】
また、本実施例ではｐ型ＴＦＴにはＬＤＤが形成されない。ｐ型ＴＦＴではホットキャリア劣化があまり問題とならないため特にＬＤＤを形成する必要はなく、むしろ駆動能力を上げるためにはＬＤＤが形成されていない方がよい。
【００６４】
［実施例３］
次に、実施例２の変形例として、本実施の形態の実施例３によるＴＦＴ基板の製造方法について図６及び図７を用いて説明する。図６及び図７は、ＴＦＴ基板構成及び製造方法を示す工程断面図である。図６及び図７においては、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴを図の左側から順に示している。
【００６５】
まず、図６（ａ）に示すように、ガラス等の透明絶縁性基板３１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層３２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層３３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層３３ａ、３３ｂ、３３ｃ及び３３ｄを形成する。半導体層３３ａ、３３ｂ、３３ｃ及び３３ｄ上にＳｉＯ２等を厚さ３０ｎｍ程度成膜し、第１のゲート絶縁膜３４を形成する。第１のゲート絶縁膜３４は、低電圧用ＴＦＴのためのゲート絶縁膜となる。
【００６６】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴ及び低電圧用ｎ型ＴＦＴのソース及びドレイン領域に対応する部分と、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴの部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴのゲート電極３５ａと低電圧用ｎ型ＴＦＴのゲート電極３５ｂとが残るようにパターニングされる。次いで、ゲート電極３５ａ及び３５ｂ上にＳｉＯ２等を厚さ７０ｎｍ程度成膜し、第２のゲート絶縁膜３６を形成する。第１のゲート絶縁膜３４は低電圧用ＴＦＴのためのゲート絶縁膜であるので低電圧用ＴＦＴに合わせて膜厚を決定できる。また、第１のゲート絶縁膜３４及び第２のゲート絶縁膜３６の２層のゲート絶縁膜により高電圧用ＴＦＴのゲート絶縁膜が構成されるので、第２のゲート絶縁膜３６の膜厚を調整することにより高電圧用ＴＦＴに合わせてゲート絶縁膜の膜厚を決定できる。
【００６７】
次に、図６（ｂ）に示すように、高電圧用ＴＦＴのゲート電極となるＡｌ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスク３８ａ、３８ｂ及び３８ｃを形成する。レジストマスク３８ａ、３８ｂ及び３８ｃをエッチングマスクとしてドライエッチングを行い、金属薄膜のうち低電圧用ｎ型ＴＦＴの部分と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域３３３に対応する部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分、高電圧用ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分、及び高電圧用ｎ型ＴＦＴの場合にはＬＤＤ領域及びチャネル領域に対応する部分が残るようにパターニングされる。
【００６８】
その後ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残ったＡｌ等の金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。すなわち、低電圧用ｐ型ＴＦＴ全体の幅を有する金属薄膜の部分３７ａ、高電圧用ｐ型ＴＦＴ全体の幅を有する金属薄膜の部分３７ｂ、及び高電圧用ｎ型ＴＦＴの場合にはチャネル領域に対応する金属薄膜の部分３７ｃ（高電圧用ｎ型ＴＦＴのゲート電極）が残るようにエッチングする。高電圧用ｎ型ＴＦＴの場合にはＬＤＤ領域が設けられるため、レジストマスク３８ｃはＬＤＤ領域の分だけゲート電極３７ｃより幅が広くなっている。
【００６９】
続いて、レジストマスク３８ａ、３８ｂ及び３８ｃを残したまま、レジストマスク３８ａ、３８ｂ及び３８ｃと低電圧用ｎ型ＴＦＴのゲート電極３５ｂとをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜３４及び３６を通して注入する１回目の注入を行う。これにより、低電圧用ｎ型ＴＦＴのソース及びドレイン領域３３１と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域３３３とを形成する。金属薄膜３７ａ、３７ｂ及び３７ｃより幅の広いレジストマスク３８ａ、３８ｂ及び３８ｃがマスクとなっているため、低電圧用ｐ型ＴＦＴの半導体層３３ａ、高電圧用ｐ型ＴＦＴの半導体層３３ｃ、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分３３４には不純物は注入されない。また、低電圧用ｎ型ＴＦＴのゲート電極もマスクとなるため、チャネル領域３３２には不純物が注入されない。
【００７０】
次に、レジストマスク３８ａ、３８ｂ及び３８ｃを除去する。次に、図６（ｃ）に示すように、低電圧用ｐ型ＴＦＴのための金属薄膜の部分３７ａ、低電圧用ｎ型ＴＦＴのゲート電極３５ｂ、高電圧用ｐ型ＴＦＴのための金属薄膜の部分３７ｂ及び高電圧用ｎ型ＴＦＴのゲート電極３７ｃをマスクとし、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜３４及び３６を通して注入する２回目の注入を行う。これにより、高電圧用ｎ型ＴＦＴのソース又はドレイン領域３３３とチャネル領域３３６との間の半導体層にＬＤＤ領域３３５を形成する。低電圧用ｎ型ＴＦＴのゲート電極もマスクとなるため、チャネル領域３３２には不純物は注入されない。
【００７１】
次に、図６（ｄ）に示すように、レジストを塗布してパターニングし、低電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク３９ａ、高電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク３９ｃ、高電圧用ｐ型ＴＦＴのゲート電極３７１を形成するためのレジストマスク３９ｂを形成する。これにより、低電圧用ｎ型ＴＦＴ及び高電圧用ｎ型ＴＦＴにｐ型の不純物が導入されないようになるとともに、高電圧用ｐ型ＴＦＴのゲート電極３７１を形成できるようになる。レジストマスク３９ａ、３９ｂ及び３９ｃを用いてエッチングを行うことにより、低電圧用ｐ型ＴＦＴの金属薄膜の部分３７ａと、高電圧用ｐ型ＴＦＴのソース及びドレイン領域に対応する金属薄膜の部分とを除去する。
【００７２】
なお、エッチング方法がドライエッチングであってもＡｌをエッチングすると一般的に側面が削れしまうため、レジストマスク３９ｂの幅よりも金属薄膜の部分３７１の幅は狭くなることがある。このままボロン等のｐ型の不純物を注入すると、高電圧用ｐ型ＴＦＴのソース及びドレイン領域とチャネル領域の間に不純物が注入されない領域が生じて、いわゆるオフセット構造になってしまう。
【００７３】
そこで、図７（ａ）に示すように、酸素プラズマ中でレジストマスク３９ｂの表面をアッシング（灰化）し、金属薄膜の部分３７１の幅と同等か又はやや狭くなうように加工して、レジストマスク３９ｄを形成する。その後、レジストマスク３９ａ及び３９ｃ並びに金属薄膜の部分３７１（高電圧用ｐ型ＴＦＴのゲート電極）をマスクとして、高電圧用ｐ型ＴＦＴ及び低電圧用ｐ型ＴＦＴにのみ選択的にボロン等のｐ型の不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜３４及び３６を通して注入する。これにより、低電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域３３７と、高電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域３３９とを形成する。ｐ型ＴＦＴにはＬＤＤ領域を形成しないので、不純物の注入は１回でよい。低電圧用ｐ型ＴＦＴについてはゲート電極３５ａ、高電圧用ｐ型ＴＦＴについてはゲート電極３７１によりマスクされるチャネル領域３３８及び３４０にはボロン等のｐ型の不純物は注入されない。
【００７４】
その後レジストマスク３９ａ、３９ｄ及び３９ｃを剥離する。次に、図７（ｂ）に示すように、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、ｎ型及びｐ型の不純物を活性化する。
【００７５】
次に、図７（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜４０を形成し、当該層間絶縁膜４０及びゲート絶縁膜３４及び３６にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線４０１を形成する。これにより、低電圧用ｎ型ＴＦＴ、低電圧用ｐ型ＴＦＴ、高電圧用ｎ型ＴＦＴ及び高電圧用ｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００７６】
図６（ｃ）に示したＬＤＤ領域３３５形成のための不純物注入は、図７（ｂ）で示したレーザ光照射の前に行うようにしてもよい。すなわち図７（ａ）に示すレジストマスク３９ａ、３９ｄ及び３９ｃの剥離後である。また、図６（ｂ）において、ドライエッチングに続いてサイドエッチングを行ってレジストマスク３８ｃより金属薄膜の幅を狭くしているが、ドライエッチングは用いず、ウエットエッチングにより金属薄膜をエッチングしながら同時にサイドエッチングを行うようにしてもよいし、また、１回目のｎ型不純物の注入後（ただし、レジストマスク３８ｃ剥離前）、サイドエッチングを行ってもよい。
【００７７】
本実施例では、ＬＤＤ領域３３５の形成のためゲート電極３７ｃのサイドエッチングを行い、金属薄膜のエッチングに利用したレジストマスク３８ｃをマスクとして高電圧用ｎ型ＴＦＴのソース及びドレイン領域３３３を形成している。このため、実施例２に比べてフォトリソグラフィ工程が１工程少なくできる。なお、低電圧用ＴＦＴでは高速動作のためチャネル長（＝ゲート電極３５ａ及び３５ｂの幅）はできるだけ短くする必要があり、制御の難しいゲート電極のサイドエッチングを積極的に利用することは現実的ではない。しかし、本実施例では低電圧用ＴＦＴと高電圧用ＴＦＴのゲート電極はそれぞれ別工程で形成されている。すなわち本実施例では、あまりチャネル長を短くする必要のない高電圧用ＴＦＴのゲート電極のみにサイドエッチングを行ってＬＤＤを形成しているため、特に問題はない。また、サイドエッチングを利用してＬＤＤ領域３３５を形成すると、ゲート電極３７ｃ形成時における１乃至３μｍ前後の高精度なマスク合わせが不要になるという利点もある。
【００７８】
［実施例４］
次に、本実施の形態の実施例４によるＴＦＴ基板の製造方法について図８及び図９を用いて説明する。図８及び図９は、ＴＦＴ基板の構成及び製造方法を示す工程断面図である。図８及び図９においては、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴを図の左側から順に示している。
【００７９】
まず、図８（ａ）に示すように、ガラス等の透明絶縁性基板４１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層４２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層４３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層４３ａ、４３ｂ、４３ｃ及び４３ｄを形成する。半導体層４３ａ、４３ｂ、４３ｃ及び４３ｄ上にＳｉＯ２等を厚さ３０ｎｍ程度成膜し、第１のゲート絶縁膜４４を形成する。第１のゲート絶縁膜４４は、低電圧用ＴＦＴのためのゲート絶縁膜となる。
【００８０】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴ及び低電圧用ｎ型ＴＦＴのソース及びドレイン領域に対応する部分と、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴの部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴのゲート電極４５ａと低電圧用ｎ型ＴＦＴのゲート電極４５ｂとが残るようにパターニングされる。次いで、ゲート電極４５ａ及び４５ｂ上にＳｉＯ２等を厚さ７０ｎｍ程度成膜し、第２のゲート絶縁膜４６を形成する。第１のゲート絶縁膜４４は低電圧用ＴＦＴのためのゲート絶縁膜であるため、低電圧用ＴＦＴに合わせて膜厚を決定できる。また、第１のゲート絶縁膜４４及び第２のゲート絶縁膜４６の２層のゲート絶縁膜により高電圧用ＴＦＴのゲート絶縁膜が構成されるので、第２のゲート絶縁膜４６の膜厚を調整することにより、高電圧用ＴＦＴに合わせてゲート絶縁膜の膜厚を決定できる。
【００８１】
次に、図８（ｂ）に示すように、高電圧用ＴＦＴのゲート電極となるＡｌ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとしてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴの部分と、高電圧用ｐ型ＴＦＴのソース及びドレイン領域４３３に対応する部分とを除去する。すなわち金属薄膜は、低電圧用ｎ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分４７ａと、高電圧用ｎ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分４７ｃと、高電圧用ｐ型ＴＦＴのゲート電極４７ｂが残るようにパターニングされる。その後、レジストマスクを除去する。
【００８２】
次に、図８（ｂ）に示すように、低電圧用ｎ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分４７ａと、低電圧用ｐ型ＴＦＴのゲート電極４５ａと、高電圧用ｐ型ＴＦＴのゲート電極４７ｂと、高電圧用ｎ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分４７ｃとをマスクとして、ボロン等のｐ型の不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下で注入する。これにより、低電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域４３１と、高電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域４３３とを形成する。ｐ型ＴＦＴにはＬＤＤ領域を形成しないので、不純物の注入は１回でよい。この注入においても、低電圧用ｐ型ＴＦＴのチャネル領域４３２と高電圧用ｐ型ＴＦＴのチャネル領域４３４とには、ボロン等のｐ型不純物は注入されない。
【００８３】
次に、図８（ｃ）に示すように、レジストを塗布してパターニングし、低電圧用ｐ型ＴＦＴ全体を覆うようなレジストマスク４８ａ、高電圧用ｐ型ＴＦＴ全体を覆うようなレジストマスク４８ｂ、高電圧用ｎ型ＴＦＴのチャネル領域及びＬＤＤ領域となる部分に対応する金属薄膜を覆うようなレジストマスク４８ｃを形成する。レジストマスク４８ａ、４８ｂ、４８ｃをエッチングマスクとして用いてドライエッチングを行い、Ａｌ等の金属薄膜のうち低電圧用ｎ型ＴＦＴの部分と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域４３７に対応する部分とを除去する。すなわち金属薄膜は、高電圧用ｐ型ＴＦＴのゲート電極４７ｂと、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域４３８になるべき領域に対応する部分が残るようにパターニングされる。
【００８４】
その後、ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残ったＡｌ等の金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。すなわち、高電圧用ｎ型ＴＦＴのチャネル領域に対応する金属薄膜の部分４７１（高電圧用ｎ型ＴＦＴのゲート電極）が残るようにエッチングする。高電圧用ｎ型ＴＦＴの場合にはＬＤＤ領域が設けられるため、レジストマスク４８ｃはＬＤＤ領域の分だけゲート電極４７１より幅が広くなっている。
【００８５】
続いて、レジストマスク４８ａ、４８ｂ及び４８ｃを残したまま、レジストマスク４８ａ、４８ｂ及び４８ｃと低電圧用ｎ型ＴＦＴのゲート電極４５ｂとをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜４４及び４６を通して注入する１回目の注入を行う。これにより、低電圧用ｎ型ＴＦＴのソース及びドレイン領域４３５と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域４３７とを形成する。金属薄膜の部分４７１より幅の広いレジストマスク４８ｃがマスクとなっているため、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分４３８には不純物は注入されない。レジストマスク４８ａ及び４８ｂのため、低電圧用ｐ型ＴＦＴ及び高電圧用ｐ型ＴＦＴにはｎ型の不純物は注入されない。また、低電圧用ｎ型ＴＦＴのゲート電極４５ｂがマスクとなるため、チャネル領域４３６にもｎ型の不純物は注入されない。
【００８６】
次に、レジストマスク４８ａ、４８ｂ及び４８ｃを除去する。次に、図９（ａ）に示すように、Ａｌ等の金属薄膜の残された部分４７ｂ及び４７１と、低電圧用ｐ型ＴＦＴのゲート電極４５ａと、低電圧用ｎ型ＴＦＴのゲート電極４５ｂとをマスクとして、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜４４及び４６を通して注入する２回目の注入を行う。これにより、高電圧用ｎ型ＴＦＴのソース又はドレイン領域４３７とチャネル領域４５０との間の半導体層にＬＤＤ領域４３９を形成する。一方、低電圧用ｐ型ＴＦＴのソース及びドレイン領域４３１と、高電圧用ｐ型ＴＦＴのソース及びドレイン領域４３３とにも、高加速・低ドーズ量の条件の下でｎ型不純物が注入される。高電圧用ｐ型ＴＦＴのチャネル領域４３４及び高電圧用ｎ型ＴＦＴのチャネル領域４５０には、ゲート電極４７ｂ及び４７１がマスクとなるため、ｎ型不純物が注入されない。また、低電圧用ｐ型ＴＦＴのゲート電極４５ａ及び低電圧用ｎ型ＴＦＴのゲート電極４５ｂもマスクとなるため、チャネル領域４３２及び４３６にはｎ型不純物が注入されないようになっている。
【００８７】
次に、図９（ｂ）に示すように、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、ｎ型及びｐ型の不純物を活性化する。
【００８８】
次に、図９（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜４９を形成し、当該層間絶縁膜４９及びゲート絶縁膜４４及び４６にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線５０を形成する。これにより、低電圧用ｎ型ＴＦＴ、低電圧用ｐ型ＴＦＴ、高電圧用ｎ型ＴＦＴ及び高電圧用ｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００８９】
本実施例では、レジストマスクを利用した不純物注入（又はイオンドープ、イオンシャワー）の工程は、図８（ｃ）に示す１工程だけである。それに対し実施例３では、レジストマスクを利用した不純物注入工程が２工程必要になる。不純物注入後のレジストを剥離するには、酸素プラズマによる長時間のアッシングが必要である。このため、本実施例では実施例３よりも短時間でＴＦＴ基板を製造できるようになる。なお、図８（ｃ）において、金属薄膜のサイドエッチングを行ってレジストマスク４８ｃより金属薄膜の幅を狭くしているが、１回目のｎ型不純物の注入後であってレジストマスク４８ｃ剥離前にサイドエッチングを行うようにしてもよい。
【００９０】
なお、本実施例では、図９（ａ）に示すＬＤＤ領域４３９へのｎ型不純物の注入時に、ｐ型ＴＦＴのソース及びドレイン領域４３１及び４３３にもｎ型不純物が注入されてしまうが、図８（ｂ）に示す工程でｐ型ＴＦＴのソース及びドレイン領域４３１及び４３３に注入されるｐ型不純物の１０分の１以下の量であるから、その影響についてはほとんど無視することができる。
【００９１】
また、本実施例ではｐ型ＴＦＴにはＬＤＤが形成されない。ｐ型ＴＦＴではホットキャリア劣化があまり問題とならないため特にＬＤＤを形成する必要はなく、むしろ駆動能力を上げるためにはＬＤＤが形成されていない方がよい。
【００９２】
［実施例５］
次に、実施例２の変形例として、本実施の形態の実施例５によるＴＦＴ基板の製造方法について図１０及び図１１を用いて説明する。図１０及び図１１は、ＴＦＴ基板の構成及び製造方法を示す工程断面図である。図１０及び図１１においては、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴを図の左側から順に示している。
【００９３】
まず、図１０（ａ）に示すように、ガラス等の透明絶縁性基板６１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層６２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層６３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、島状の半導体層６３ａ、６３ｂ、６３ｃ及び６３ｄを形成する。半導体層６３ａ、６３ｂ、６３ｃ及び６３ｄ上にＳｉＯ２等を厚さ３０ｎｍ程度成膜し、第１のゲート絶縁膜６４を形成する。第１のゲート絶縁膜６４は、低電圧用ＴＦＴのためのゲート絶縁膜となる。
【００９４】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴ及び低電圧用ｎ型ＴＦＴのソース及びドレイン領域に対応する部分と、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴの部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴのゲート電極６５ａと低電圧用ｎ型ＴＦＴのゲート電極６５ｂとが残るようにパターニングされる。次いで、ゲート電極６５ａ及び６５ｂ上にＳｉＯ２等を厚さ７０ｎｍ程度成膜し、第２のゲート絶縁膜６６を形成する。第１のゲート絶縁膜６４は低電圧用ＴＦＴのためのゲート絶縁膜であるため、低電圧用ＴＦＴに合わせて膜厚を決定できる。また、第１のゲート絶縁膜６４及び第２のゲート絶縁膜６６の２層のゲート絶縁膜により高電圧用ＴＦＴのゲート絶縁膜が構成されるので、第２のゲート絶縁膜６６の膜厚を調整することにより、高電圧用ＴＦＴに合わせてゲート絶縁膜の膜厚を決定できる。
【００９５】
次に、図１０（ｂ）に示すように、高電圧用ＴＦＴのゲート電極となるＡｌ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスク６８ａ及び６８ｂを形成する。レジストマスク６８ａ及び６８ｂをエッチングマスクとして用いてドライエッチングを行い、Ａｌ等の金属薄膜のうち、低電圧用ｎ型ＴＦＴ及び低電圧用ｐ型ＴＦＴの部分と、高電圧用ｐ型ＴＦＴのソース及びドレイン領域より幅の狭い部分６３５と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域６３７に対応する部分とを除去する。すなわちこのドライエッチングでは、高電圧用ｐ型ＴＦＴのゲート電極より幅の広い金属薄膜の部分、及び高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域に対応する金属薄膜の部分が残る。
【００９６】
続いて、ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残った金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。これにより、高電圧用ｐ型ＴＦＴのゲート電極６７ａと、高電圧用ｎ型ＴＦＴのゲート電極６７ｂとが形成される。高電圧用ｎ型ＴＦＴにＬＤＤ領域を設けるために、レジストマスク６８ｂはＬＤＤ領域の分だけゲート電極６７ｂの幅より広くなっている。なお、高電圧用ｐ型ＴＦＴにはＬＤＤ領域を形成しないが、レジストマスク６８ａはゲート電極６７ａの幅より広くなっている。
【００９７】
次に、レジストマスク６８ａ及び６８ｂを残したまま、レジストマスク６８ａ及び６８ｂ、低電圧用ｐ型ＴＦＴのゲート電極６５ａ及び低電圧用ｎ型ＴＦＴのゲート電極６５ｂをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜６４及び６６を通して注入する１回目の注入を行う。これにより、低電圧用ｎ型ＴＦＴのソース及びドレイン領域６３３と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域６３７とを形成する。金属薄膜６７ｂより幅の広いレジストマスク６８ｂがマスクとなっているため、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分６３８には不純物は注入されない。また、低電圧用ｎ型ＴＦＴのゲート電極６５ｂもマスクとなるため、チャネル領域６３４にはｎ型不純物が注入されない。ただし、低電圧用ｐ型ＴＦＴのソース及びドレイン領域となるべき部分６３１や高電圧用ｐ型ＴＦＴのソース及びドレイン領域となるべき部分の一部６３５には、ｎ型の不純物が注入されてしまう。
【００９８】
次に、レジストマスク６８ａ及び６８ｂを除去する。次に、図１０（ｃ）に示すように、低電圧用ｐ型ＴＦＴのゲート電極６５ａ、低電圧用ｎ型ＴＦＴのゲート電極６５ｂ、高電圧用ｐ型ＴＦＴのゲート電極６７ａ、及び高電圧用ｎ型ＴＦＴのゲート電極６７ｂをマスクとし、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜６４及び６６を通して注入する２回目の注入を行う。これにより、高電圧用ｎ型ＴＦＴのソース又はドレイン領域６３７とチャネル領域６４２との間の半導体層にＬＤＤ領域６４１を形成する。本工程までは、高電圧用ｐ型ＴＦＴとＬＤＤ領域を有する高電圧用ｎ型ＴＦＴとは、ほぼ同構成に形成される。同様に、本工程までは、低電圧用ｐ型ＴＦＴと低電圧用ｎ型ＴＦＴとは、ほぼ同構成に形成される。すなわち本工程までは、全てのＴＦＴがｎ型ＴＦＴとして形成される。
【００９９】
次に、図１１（ａ）に示すように、レジストを塗布してパターニングし、低電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク６９ａと、高電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク６９ｂとを形成する。これにより、低電圧用ｎ型ＴＦＴ及び高電圧用ｎ型ＴＦＴにｐ型不純物が導入されないようになる。
【０１００】
次に、図１１（ａ）に示すように、レジストマスク６９ａ及び６９ｂと高電圧用ｐ型ＴＦＴのゲート電極６７ａと低電圧用ｐ型ＴＦＴのゲート電極６５ａとをマスクとして、高電圧用ｐ型ＴＦＴ及び低電圧用ｐ型ＴＦＴにのみ選択的にボロン等のｐ型の不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、２×１０１５ｃｍ−２）の条件の下でゲート絶縁膜６４及び６６を通して注入する。これにより、低電圧用ｐ型ＴＦＴのソース及びドレイン領域６４４と、高電圧用ｐ型ＴＦＴのソース及びドレイン領域６４３とを形成する。ソース及びドレイン領域６４４及び６４３には、前工程でｎ型不純物が注入されている。このため、ここではｎ型不純物の２倍程度の量のｐ型不純物をソース及びドレイン領域６４４及び６４３に注入し、ソース及びドレイン領域６４４及び６４３をｐ型に反転させる。ｐ型ＴＦＴにはＬＤＤ領域を形成しないので、不純物の注入は１回でよい。低電圧用ｐ型ＴＦＴではゲート電極６５ａがマスクとなり、高電圧用ｐ型ＴＦＴではゲート電極６７ａがマスクとなるため、チャネル領域６３２及び６４０にはｐ型不純物は注入されない。
【０１０１】
次に、図１１（ｂ）に示すように、レジストマスク６９ａ及び６９ｂを剥離する。次に、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、ｎ型及びｐ型の不純物を活性化する。
【０１０２】
次に、図１１（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜７０を形成し、当該層間絶縁膜７０及びゲート絶縁膜６４及び６６にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線７１を形成する。これにより、低電圧用ｎ型ＴＦＴ、低電圧用ｐ型ＴＦＴ、高電圧用ｎ型ＴＦＴ及び高電圧用ｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【０１０３】
本実施例では実施例２乃至４とは異なり、高電圧用ｎ型ＴＦＴのゲート電極６７ｂ及び高電圧用ｐ型ＴＦＴのゲート電極６７ａを同時に加工しているため、ゲート電極のエッチングは１工程でよい。ただし、ｐ型ＴＦＴにも高ドーズ量のｎ型不純物が注入されるので、ｐ型ＴＦＴのソース及びドレイン領域６４３及び６４４の形成には反転ドーピングが必要になる。なお、本実施例においてもレジストマスクを利用したイオン注入は２工程必要になる。また、図１０（ｃ）に示すＬＤＤ形成のためのｎ型不純物の注入は、図１１（ｂ）に示すレーザ光照射の前であれば、ｐ型不純物をｐ型ＴＦＴのソース及びドレイン領域へ注入してレジストマスク６９ａ及び６９ｂを剥離した後であってもよい。さらに、本実施例では金属薄膜のドライエッチングに続いてサイドエッチングを行い、図１０（ｂ）に示すようにゲート電極６７ａ及び６７ｂの幅をレジストマスク６８ａ及び６８ｂの幅より狭くしているが、サイドエッチングは１回目のｎ型不純物の注入後（ただしレジストマスク６８ａ及び６８ｂの剥離前）に行うようにしてもよい。
【０１０４】
以上本実施の形態の５つの実施例について説明したが、本発明はこれに限定されるものではない。特に実施例２乃至５については、上述のような製造方法ではなく、他の製造方法により同様の構造を実現するようにしてもよい。すなわち、第１及び第２のゲート絶縁膜を分けて形成するとともに、ゲート絶縁膜をエッチングしないで、ＬＤＤを伴う高電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ及び低電圧用ｐ型ＴＦＴを共通の製造プロセスで同時に製造することができれば、どのような製造方法であってもよい。
【０１０５】
また、本実施の形態では液晶表示装置を例に挙げたが、本発明はこれに限らず、有機ＥＬ表示装置や無機ＥＬ表示装置等の他の表示装置にも適用できる。
【０１０６】
以上説明した本実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置は、以下のようにまとめられる。
（付記１）
基板上に所定形状の半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に金属薄膜を形成し、
第１導電型の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記金属薄膜を除去するようにパターニングし、
パターニングされた前記金属薄膜をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域を形成し、
パターニングされた前記金属薄膜をさらにパターニングして前記第１導電型の薄膜トランジスタのゲート電極を形成し、
前記第１導電型の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０７】
（付記２）
付記１記載の薄膜トランジスタ装置の製造方法において、
前記第１導電型の薄膜トランジスタのゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を形成し、
前記第１導電型の薄膜トランジスタを覆うようにレジストマスクを形成した後に、第２導電型の不純物を前記半導体層に注入して前記第２導電型の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０８】
（付記３）
付記２記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクを除去した後に、前記第１導電型の不純物を注入して前記低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０９】
（付記４）
付記１乃至３のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第１導電型及び／又は前記第２導電型の薄膜トランジスタのゲート電極を形成する工程は、前記低濃度不純物領域を形成しない前記第１導電型の薄膜トランジスタのゲート電極がエッチングされないようにレジストマスクで覆うこと
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１０】
（付記５）
基板上に形成された半導体層と、前記半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第１のゲート電極とを備え、前記半導体層のソース及びドレイン領域とチャネル領域との間に低濃度不純物領域が形成された第１導電型の第１の薄膜トランジスタと、
前記半導体層と、前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極上に形成され、前記第２のゲート絶縁膜と同一の形成材料で形成された絶縁膜とを備えた第２の薄膜トランジスタと
を有することを特徴とする薄膜トランジスタ装置。
【０１１１】
（付記６）
付記５記載の薄膜トランジスタ装置において、
前記半導体層と、前記第１のゲート絶縁膜と、前記第２のゲート絶縁膜と、前記第１のゲート電極とを備えた第２導電型の第３の薄膜トランジスタをさらに有していること
を特徴とする薄膜トランジスタ装置。
【０１１２】
（付記７）
基板上に互いに絶縁膜を介して交差して形成された複数のバスラインと、前記基板上の表示領域にマトリクス状に配置された画素領域と前記表示領域の周囲に配置された周辺回路とに形成された薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記薄膜トランジスタ装置は、付記５又は６に記載の薄膜トランジスタ装置であること
を特徴とする薄膜トランジスタ基板。
【０１１３】
（付記８）
スイッチング素子として薄膜トランジスタを有する基板を備えた表示装置において、
前記基板に、付記７記載の薄膜トランジスタ基板が用いられていること
を特徴とする表示装置。
【０１１４】
（付記９）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するようにパターニングし、
前記第１の薄膜トランジスタのゲート電極と、パターニングされた前記第２の金属薄膜とをマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成し、
パターニングされた前記第２の金属薄膜をさらにパターニングして前記第２の薄膜トランジスタのゲート電極を形成し、
前記第２の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第２の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１５】
（付記１０）
付記９記載の薄膜トランジスタ装置の製造方法において、
前記第１の薄膜トランジスタのゲート電極の形成と同時に第３の薄膜トランジスタのゲート電極を形成し、
前記第２の薄膜トランジスタのゲート電極の形成と同時に第４の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタを覆うようにレジストマスクを形成し、前記レジストマスク並びに前記第３及び第４の薄膜トランジスタのゲート電極をマスクとして第２導電型の不純物を前記半導体層に注入して、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１６】
（付記１１）
付記１０記載の薄膜トランジスタ装置の製造方法において、
前記第２及び第４の薄膜トランジスタのゲート電極の形成と同時に、前記第３の薄膜トランジスタ上の前記第２の金属薄膜を除去すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１７】
（付記１２）
付記１０又は１１に記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクを除去した後に、前記第２の薄膜トランジスタの低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１８】
（付記１３）
付記９乃至１２のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２及び／又は第４の薄膜トランジスタのゲート電極を形成する工程は、前記低濃度不純物領域を形成しない前記第２の薄膜トランジスタのゲート電極がエッチングされないようにレジストマスクで覆うこと
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１９】
（付記１４）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第２の金属薄膜上に第１のレジストマスクを形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するように、前記第１のレジストマスクを用いてパターニングし、
パターニングされた前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工し、
前記第１のレジストマスク及び前記第１の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第１のレジストマスクを除去し、
加工された前記第２の金属薄膜をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第２の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２０】
（付記１５）
付記１４記載の薄膜トランジスタ装置の製造方法において、
前記第１の薄膜トランジスタのゲート電極の形成と同時に第３の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタ上と、第４の薄膜トランジスタのゲート電極となる前記第２の金属薄膜上とに第２のレジストマスクを形成し、
前記第３の薄膜トランジスタ上と、前記第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するように、前記第２のレジストマスクを用いてパターニングし、
前記第２のレジストマスクをマスクとして第２導電型の不純物を前記半導体層に注入して、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第２のレジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２１】
（付記１６）
付記１５記載の薄膜トランジスタ装置の製造方法において、
前記第１のレジストマスクをマスクとして前記第１導電型の不純物を前記半導体層に注入した後に、前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２２】
（付記１７）
付記１５又は１６に記載の薄膜トランジスタ装置の製造方法において、
前記第２のレジストマスクを除去した後に、前記第２の金属薄膜をマスクとして前記第１導電型の不純物を前記半導体層に注入して、前記第２の薄膜トランジスタの前記低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２３】
（付記１８）
付記１５乃至１７のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２のレジストマスクをマスクとして第２導電型の不純物を前記半導体層に注入する前に、前記第４の薄膜トランジスタのゲート電極上の前記第２のレジストマスクの幅を当該ゲート電極の幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２４】
（付記１９）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するようにパターニングし、
前記第１の薄膜トランジスタのゲート電極と、パターニングされた前記第２の金属薄膜とをマスクとして第２導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２５】
（付記２０）
付記１９記載の薄膜トランジスタ装置の製造方法において、
前記第１の薄膜トランジスタのゲート電極の形成と同時に第３の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタ上と、第４の薄膜トランジスタのゲート電極となる領域の前記第２の金属薄膜上とにレジストマスクを形成し、
パターニングされた前記第２の金属薄膜の前記第３の薄膜トランジスタ上と、前記第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上とを除去するように、前記レジストマスクを用いてさらにパターニングし、
さらにパターニングされた前記第２の金属薄膜の幅を前記レジストマスクの幅より狭く加工して、前記第４の薄膜トランジスタのゲート電極を形成し、
前記レジストマスク及び前記第３の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去し、
前記第４の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入し、前記第４の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成し、
前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２６】
（付記２１）
付記２０記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクをマスクとして前記第１導電型の不純物を前記半導体層に注入した後に、前記第２の金属薄膜の幅を前記レジストマスクの幅より狭く加工して前記第４の薄膜トランジスタのゲート電極を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２７】
（付記２２）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１乃至第４の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１及び第２の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタのゲート電極上に前記第３及び第４の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第２の金属薄膜上に第１のレジストマスクを形成し、
前記第１及び第２の薄膜トランジスタ上と、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するように前記第１のレジストマスクを用いてパターニングし、
前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工して、前記第３及び第４の薄膜トランジスタのゲート電極を形成し、
前記第１のレジストマスクと前記第１及び第２の薄膜トランジスタのゲート電極とをマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第３の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第１のレジストマスクを除去し、
前記第３の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第３の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２８】
（付記２３）
付記２２記載の薄膜トランジスタ装置の製造方法において、
前記第１及び第３の薄膜トランジスタを覆う第２のレジストマスクを形成し、
前記第２のレジストマスクをマスクとして第２導電型の不純物を前記半導体層に注入して、前記第２及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第２のレジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２９】
（付記２４）
付記２３記載の薄膜トランジスタ装置の製造方法において、
前記第２及び第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層には、前記第１及び第３の薄膜トランジスタのソース及びドレイン領域並びに低濃度不純物領域を形成する際に、前記第１導電型の不純物が注入されること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１３０】
（付記２５）
付記２３又は２４に記載の薄膜トランジスタ装置の製造方法において、
前記第１のレジストマスクをマスクとして前記第１導電型の不純物を前記半導体層に注入した後に、前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１３１】
（付記２６）
付記２３乃至２５のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２のレジストマスクを除去した後に、前記第２の金属薄膜をマスクとして前記第１導電型の不純物を前記半導体層に注入して、前記第３の薄膜トランジスタの低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１３２】
【発明の効果】
以上の通り、本発明によれば、良好な特性及び高い信頼性の得られる薄膜トランジスタ装置を得ることができる。
【０１３３】
また、注入した不純物の活性化エネルギーにＴＦＴのソース及びドレイン領域とＬＤＤ領域との間で差が出ないようになる。さらに、ＴＦＴのゲート電極と半導体層との間のリーク電流が抑制されるようになる。
【０１３４】
また、低電圧用ＴＦＴのためにゲート絶縁膜を薄くしても問題が生じないようになる。さらに、ＴＦＴ毎のＬＤＤ長を容易に制御でき、選択的にＬＤＤを有さないＴＦＴを形成することもできる。
【０１３５】
さらに、ゲート絶縁膜をエッチングせずに形成されるｎ型及びｐ型、低電圧用及び高電圧用ＴＦＴ若しくはこれらの組合せ、これらのＴＦＴを含むＴＦＴ基板、並びに当該ＴＦＴ基板を含む表示装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶表示装置の構成を示す図である。
【図２】本発明の一実施の形態の実施例１によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図３】本発明の一実施の形態の実施例１によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図４】本発明の一実施の形態の実施例２によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図５】本発明の一実施の形態の実施例２によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図６】本発明の一実施の形態の実施例３によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図７】本発明の一実施の形態の実施例３によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図８】本発明の一実施の形態の実施例４によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図９】本発明の一実施の形態の実施例４によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１０】本発明の一実施の形態の実施例５によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１１】本発明の一実施の形態の実施例５によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１２】第１の従来例によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１３】第１の従来例によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１４】第２の従来例によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１５】第２の従来例によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【符号の説明】
１，２１，３１，４１，６１ 透明絶縁性基板
２，２２，３２，４２，６２ バッファ層
３，２３，３３，４３，６３ 半導体層
４，２４，２６，３４，３６，４４，４６，６４，６６ ゲート絶縁膜
５，２５，２７，３５，３７，４５，４７，６５，６７ 金属薄膜
６，２８，３８，３９，４８，６８，６９ レジストマスク
７，２９，４０，４９，７０ 層間絶縁膜
８，３０，４０１，５０，７１ 配線
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）ともいう）を集積した薄膜トランジスタ基板（以下、ＴＦＴ基板ともいう）及びそれを備えた表示装置に関し、より詳しくは多結晶シリコン（ポリシリコン）その他の半導体膜を用いたＴＦＴを集積したＴＦＴ基板及びそれを備えた表示装置に関する。
【０００２】
【従来の技術】
ＴＦＴ基板は、アクティブマトリクス型の液晶表示パネルやＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示パネルの駆動用基板として用いられている。最近では、電子移動度の大きいポリシリコン等を半導体層に用いて、画素のためのＴＦＴだけでなく、周辺回路であるゲートドライバ回路やデータドライバ回路も同一基板上に集積することが行われている。
【０００３】
この際、ＴＦＴによるドライバ回路は、通常、ｎ型とｐ型を組み合わせて相補型ＭＯＳ（Ｃ−ＭＯＳ）トランジスタで構成される。このうち、ｎ型ＴＦＴはホットキャリア現象による特性劣化（以下、ホットキャリア劣化という）やオフリーク電流の発生を抑制するため、低濃度不純物領域のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成する場合が多い。
【０００４】
図１２及び図１３を用いて、液晶表示パネルに用いられるＴＦＴ基板において、Ｃ−ＭＯＳでドライバ回路を構成し、ｎ型ＴＦＴをＬＤＤ構造とした場合のＴＦＴの製造方法（第１の従来例）を説明する。図１２及び図１３においては、図の左側にｎ型ＴＦＴ、右側にｐ型ＴＦＴを示している。
【０００５】
まず、図１２（ａ）に示すように、ガラス等の透明絶縁性基板１０１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層１０２を形成する。その後、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層１０３を形成する。次に、半導体層１０３をパターニングして、島状の半導体層１０３ａ及び１０３ｂを形成する。次に、半導体層１０３ａ及び１０３ｂ上にＳｉＯ２等を厚さ１００ｎｍ程度成膜し、ゲート絶縁膜１０４を形成する。続いて、Ｃｒ等を厚さ４００ｎｍ程度成膜した後パターニングし、ゲート電極１０５ａ及び１０５ｂを形成する。
【０００６】
次に、図１２（ｂ）に示すように、レジストを塗布してパターニングし、ｎ型ＴＦＴのＬＤＤとなる部分及びゲート電極を覆うようにレジストマスクＲ１０６を形成する。次に、レジストマスクＲ１０６をエッチングマスクとして用いてエッチングし、ゲート絶縁膜１０４ａ及び１０４ｂを形成する。ｎ型ＴＦＴは、ゲート絶縁膜１０４ａとゲート電極１０５ａとが階段状に形成されている。その後、レジストマスクＲ１０６を除去する。
【０００７】
次に、図１２（ｃ）に示すように、レジストを塗布してパターニングし、ｐ型ＴＦＴ全体を覆うようにレジストマスクＲ１０７を形成する。次に、レジストマスクＲ１０７、ゲート電極１０５ａ及びゲート絶縁膜１０４ａをマスクとし、リン等の不純物を低加速・高ドーズ量（例えば１０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下で注入し、ｎ型ＴＦＴのソース及びドレイン領域１０３１を半導体層に形成する。続けて、レジストマスクＲ１０７及びゲート電極１０５ａをマスクとし、リン等の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜１０４ａを通して注入し、ＬＤＤ領域１０３２を形成する。１回目のリン等の不純物の注入は、ソース及びドレイン領域に多くの不純物を注入する必要があるがゲート絶縁膜１０４ａは除去されており遮るものがないので、低加速・高ドーズ量での注入となる。一方、２回目のリン等の不純物の注入は、ＬＤＤを形成するため不純物を多く注入する必要はないが、ゲート絶縁膜１０４ａを通して注入しなければならないので、高加速・低ドーズ量での注入となる。なお、ゲート電極１０５ａは２回のリン等の不純物の注入のいずれにおいてもマスクとして用いられるので、チャネル領域１０３３にはリン等の不純物は注入されない。その後、レジストマスクＲ１０７を除去する。
【０００８】
次に、図１３（ａ）に示すように、レジストを塗布してパターニングし、ｎ型ＴＦＴ全体を覆うようにレジストマスクＲ１０８を形成する。次に、レジストマスクＲ１０８及びゲート電極１０５ｂをマスクとして、ボロン等の不純物を所定の加速エネルギー及びドーズ量（例えば１０ｋｅＶ、１×１０１５ｃｍ−２）で注入し、ｐ型ＴＦＴのソース及びドレイン領域１０３５を半導体層に形成する。ゲート電極１０５ｂがマスクとなっているため、チャネル領域１０３６にはボロン等の不純物は注入されない。その後、レジストマスクＲ１０８を除去する。
【０００９】
次に、図１３（ｂ）に示すように、エキシマレーザを照射することにより、注入したリンやボロン等の不純物を活性化させる。ここで、ｎ型ＴＦＴのソース及びドレイン領域１０３１及びｐ型ＴＦＴのソース及びドレイン領域１０３５は、何ら遮るものがないので直接レーザ光が照射されるが、ＬＤＤ領域１０３２はゲート絶縁膜１０４ａを介して照射される点に注意する必要がある。
【００１０】
次に、図１３（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜することにより層間絶縁膜１０９を形成し、層間絶縁膜１０９にコンタクトホールを開口する。また、Ｍｏ等を厚さ３００ｎｍ程度成膜し、パターニングすることにより配線１１０を形成する。これによりｎ型ＴＦＴ及びｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００１１】
図１２及び図１３に示すように、ｎ型ＴＦＴのゲート電極１０５ａとゲート絶縁膜１０４ａを階段状に加工し、ゲート電極１０５ａとゲート絶縁膜１０４ａをマスクとして低加速・高ドーズ量で注入してソース及びドレイン領域を形成し、ゲート電極１０５ａをマスクとしてゲート絶縁膜１０４ａを通して高加速・低ドーズ量で注入してＬＤＤ領域を形成することが多い。なお、図１２及び図１３ではｐ型ＴＦＴではＬＤＤ領域のない構造を示しているが、ｐ型ＴＦＴもゲート電極１０５ｂとゲート絶縁膜１０４ｂを階段状に加工して、ＬＤＤ領域を形成することも可能である。
【００１２】
次に、図１４及び図１５を用いて、液晶表示パネルに用いられるＴＦＴ基板において、ドライバの一部回路等を構成する高速動作可能な低電圧用ＴＦＴと、液晶を駆動する高電圧用の画素ＴＦＴ及びドライバの一部回路等とを同一基板上に形成する際のＴＦＴ基板の製造方法（第２の従来例）を説明する。図１４及び図１５で説明するのはｎ型ＴＦＴの製造方法である。図１４及び図１５においては、図の左側に低電圧用ＴＦＴ、右側に高電圧用ＴＦＴを示している。
【００１３】
まず、図１４（ａ）に示すように、ガラス等の透明絶縁性基板２０１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層２０２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層２０３を形成する。次に、半導体層２０３をパターニングして、島状の半導体層２０３ａ及び２０３ｂを形成する。
【００１４】
次に、図１４（ｂ）に示すように、半導体層２０３ａ及び２０３ｂ上に、ＳｉＯ２等を厚さ３０ｎｍ程度成膜し、低電圧用ＴＦＴのゲート絶縁膜２０４を形成する。続いて、Ｃｒ等を厚さ４００ｎｍ程度成膜してパターニングし、低電圧用ＴＦＴのゲート電極２０５ａ及びゲート絶縁膜２０４ａを形成する。これにより、低電圧用ＴＦＴにのみゲート絶縁膜２０４ａ及びゲート電極２０５ａが形成される。
【００１５】
次に、図１４（ｃ）に示すように、基板全面にＳｉＯ２等を厚さ１００ｎｍ程度成膜し、高電圧用ＴＦＴのゲート絶縁膜２０６を形成する。次に、Ｃｒ等を厚さ４００ｎｍ程度成膜してパターニングし、高電圧用ＴＦＴのゲート電極２０７ｂを形成する。これにより、高電圧用ＴＦＴにゲート電極２０７ｂが形成される。低電圧用ＴＦＴのゲート絶縁膜２０４ａの厚さは比較的薄く、高電圧用ＴＦＴのゲート絶縁膜２０６の厚さは比較的厚くなっている。
【００１６】
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図１５（ａ）に示すように、当該レジストマスクをエッチングマスクとして用いてゲート絶縁膜２０６をエッチングする。ゲート絶縁膜２０６は、高電圧用ＴＦＴのゲート電極２０７ｂより幅広であって高電圧用ＴＦＴの部分のみ残るようにエッチングされる。その後レジストマスクを除去する。この段階で、高電圧用ＴＦＴでは、ゲート電極２０７ｂとゲート絶縁膜２０６ｂとが階段状に形成される。
【００１７】
次に、ゲート電極２０５ａ、ゲート電極２０７ｂ及びゲート絶縁膜２０６ｂをマスクとして、リン等の不純物を低加速・高ドーズ量（例えば１０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下で注入し、低電圧用ＴＦＴのソース及びドレイン領域２０３１と高電圧用ＴＦＴのソース及びドレイン領域２０３５とを形成する。続いて、ゲート電極２０５ａ及びゲート電極２０７ｂをマスクとして、リン等の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜２０６ｂを通して半導体層２０３ｂに注入し、高電圧用ＴＦＴのＬＤＤ領域２０３６を形成する。
【００１８】
１回目のリン等の不純物の注入は、ソース及びドレイン領域に多くの不純物を注入する必要があるが、ゲート絶縁膜２０６は除去されており遮るものがないので、低加速・高ドーズ量での注入となる。一方、２回目のリン等の不純物の注入は、ＬＤＤを形成するため不純物を多く注入する必要はないが、ゲート絶縁膜２０６ｂを通して注入しなければならないので、高加速・低ドーズ量での注入となる。なお、ゲート電極２０５ａ及び２０７ｂは２回のリン等の不純物の注入のいずれにおいてもマスクとして用いられるので、チャネル領域２０３２及び２０３７にはリン等の不純物は注入されない。
【００１９】
なお、図１４及び図１５には示していないが、ドライバ等の周辺回路は通常Ｃ−ＭＯＳで構成されるので、ｐ型となるＴＦＴをレジストマスク等で覆った後にｎ型となるＴＦＴ（画素ＴＦＴを含む）にリン等の不純物を注入し、一方でｎ型となるＴＦＴをレジストマスク等で覆った後にｐ型となるＴＦＴにボロン等の不純物を注入する必要がある。
【００２０】
次に、図１５（ｂ）に示すように、エキシマレーザを照射することにより、注入したリンやボロン等の不純物を活性化させる。ここで、低電圧用ＴＦＴのソース及びドレイン領域２０３１と高電圧用ＴＦＴのソース及びドレイン領域２０３５とは、何ら遮るものがないので直接レーザ光が照射されるが、ＬＤＤ領域２０３６はゲート絶縁膜２０６ｂを介してレーザ光が照射される点に注意する必要がある。
【００２１】
次に、図１５（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜することにより層間絶縁膜２０８を形成し、当該層間絶縁膜２０８にコンタクトホールを開口する。また、Ｍｏ等を厚さ３００ｎｍ程度成膜してパターニングし、配線２０９を形成する。これにより、低電圧用ＴＦＴ及び高電圧用ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００２２】
このように高電圧用ＴＦＴでは、ゲート電極２０７ｂより幅の広いゲート絶縁膜２０６ｂが半導体層２０３ｂ上に設けられており、第１の従来例と同様に階段構造が形成されている。これによりＬＤＤ領域２０３６が形成されることになる。一方、低電圧用ＴＦＴでは、ゲート電極２０５ａとゲート絶縁膜２０４ａは同じ幅となっているため、ＬＤＤ領域は形成されない。
【００２３】
なお、特開２００１−１６８３４６号公報には、ＬＤＤ構造とするため不純物を２回に分けて注入し、１回目と２回目の注入時の間で、マスクとして使用するゲート電極の寸法をＬＤＤ長さに対応して変える技術が開示されている。マスクとして使用するゲート電極の寸法を変える手段として、金属酸化やドライエッチングを利用し、ゲート電極のドライエッチングを精度良く行うためフォトレジストに工夫を凝らすようになっている。しかし、このような技術を用いると、ゲート電極の寸法を変える際にマスクを利用しないので、ＬＤＤ長の制御が容易ではないという問題がある。
【００２４】
また、特開２０００−３６５９８号公報には、異なるＬＤＤ構造を有するＴＦＴを同一基板上に同時に作製する技術が開示されている。この公報では、耐熱性の高いＴａ膜又はＴａを主成分とする膜を配線材料に用い、さらに保護層で覆うことで、高温での加熱処理を施すことが可能となり、且つ保護層をエッチングストッパーとして用いることで、周辺駆動回路部においては、サイドウォールを用いた自己整合プロセスによるＬＤＤ構造を備えたＴＦＴを配置する一方、画素マトリクス部においては、絶縁物を用いた非自己整合プロセスによるＬＤＤ構造を備えたＴＦＴを配置している。この公報では、上で述べたような技術事項の他、ゲート電極形成前に、ゲート絶縁膜を周辺駆動回路部に合わせて薄く全面に形成し、画素マトリクス部で厚くなるようにゲート絶縁膜を再度形成する必要があるため、ゲート絶縁膜のエッチングが必要となる。また、ゲート電極上に絶縁膜を成膜し、画素マトリクス部のＬＤＤとなる部分をレジストで覆った後、このゲート絶縁膜を異方性エッチングするため、画素マトリクス部にはマスク合わせによるＬＤＤ長の長いＬＤＤが形成され、回路部はサイドウォールによる自己整合型ＬＤＤが形成されるが、選択的にＬＤＤを有さないＴＦＴを形成することはできない。
【００２５】
さらに、特開平９−１９１１１１号公報には、同一基板上にＮチャネル型の薄膜トランジスタとＰチャネル型の薄膜トランジスタとを集積化して作製する工程において、陽極酸化可能な材料でなるゲート電極の側面に多孔質状の陽極酸化膜を選択的に形成する工程と、前記陽極酸化膜をマスクとしてｎ型を付与する不純物を添加する工程と、前記陽極酸化膜を除去する工程と、前記ゲート電極をマスクとしてｎ型を付与する不純物を添加し前記陽極酸化膜が存在した領域下にＬＤＤ領域を形成する工程と、Ｎチャネル型の薄膜トランジスタとする領域を選択的にマスクしｐ型を付与する不純物を添加する工程とを有することを特徴とする半導体装置の作製方法が開示されている。本公報の技術では、ゲート電極を陽極酸化する必要がある。また、全てのＴＦＴに同じ長さのＬＤＤが形成され、選択的にＬＤＤのないｎ型ＴＦＴを形成することはできない。
【００２６】
【発明が解決しようとする課題】
以上第１の従来例において説明したように、半導体層とゲート絶縁膜とを階段状に形成することによりＬＤＤを形成するＴＦＴ基板の製造方法においては、注入された不純物を低温で活性化するためエキシマレーザ等をＴＦＴ基板全面に照射することが多い。ＬＤＤ領域１０３２上にはゲート絶縁膜１０４ａが形成されているのに対して、ソース及びドレイン領域１０３１及び１０３５上にはゲート絶縁膜が形成されていない。このため、光の干渉効果によりＬＤＤ領域１０３２とソース及びドレイン領域１０３１及び１０３５とで実際に吸収されるエネルギーが異なり、活性化のエネルギーの最適化が容易ではないという問題が生じる。また、ゲート絶縁膜は、ＴＦＴの高性能化に伴ってより薄膜化されていく傾向にある。ゲート絶縁膜１０４ａが薄膜化されると、ソース及びドレイン領域１０３１及び１０３５への不純物注入時に、不純物イオンをマスクする能力が低下する。このため、ＬＤＤ領域１０３２へも不純物イオンの一部が注入されてしまい、ＬＤＤ領域１０３２の不純物濃度を低濃度に制御するのが困難になってしまうという問題が生じる。
【００２７】
また、第２の従来例において説明したＴＦＴ基板の製造方法においては、第１の従来例の問題点に加え、以下のような問題も存在している。すなわち、高電圧用ＴＦＴの半導体層２０３ｂ上では、低電圧用ＴＦＴのためのゲート絶縁膜２０４を一旦形成した後、ゲート絶縁膜２０４をエッチング除去している。このエッチングは通常ドライエッチングで行われるため、高電圧ＴＦＴの半導体層２０３ｂにはエッチングによるプラズマダメージが非常に発生しやすい。このため、高電圧用ＴＦＴの特性や信頼性が低下してしまうという問題が生じる。また、低電圧用ＴＦＴではゲート電極２０５ａとゲート絶縁膜２０４ａが同じ幅であるため、ゲート電極２０５ａと半導体層２０３ａ（ソース及びドレイン領域２０３１及びチャネル領域２０３２）との間で、ゲート絶縁膜２０４ａの側壁に製造プロセスにより残留したわずかな不純物や汚染イオン等によりリーク電流が流れやすくなる。しかも、低電圧用ＴＦＴではゲート絶縁膜２０４ａが薄いため、よりその傾向が強くなる。したがって、低電圧用ＴＦＴの信頼性も低くなってしまうという問題が生じる。
【００２８】
さらに、周辺回路一体型のＴＦＴ基板に、将来さらに高機能な回路を搭載するには、論理回路部や信号処理回路部の動作をより高速にするため、チャネル長を短くして各素子を微細化したり、ｎ型ＴＦＴであってもＬＤＤをなくすことが考えられる。このためには、液晶やＥＬの駆動用にある程度大きな電圧（例えば１０Ｖから３０Ｖ）の必要な画素ＴＦＴ及び画素ＴＦＴを直接駆動するドライバの一部の回路等に比べて、論理回路部や信号処理回路部のＴＦＴのゲート絶縁膜の膜厚をさらに薄くして動作電圧を下げる必要がある。ゲート絶縁膜を薄くすることで閾値電圧を下げられるので動作電圧を低くすることができ、それゆえチャネル長を短くしたりＬＤＤを形成しなくしてもホットキャリア劣化を抑制することができるためである。
【００２９】
本発明の目的は、良好な特性及び高い信頼性の得られる薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的は、基板上に所定形状の半導体層を形成し、前記半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属薄膜を形成し、第１導電型の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記金属薄膜を除去するようにパターニングし、パターニングされた前記金属薄膜をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域を形成し、パターニングされた前記金属薄膜をさらにパターニングして前記第１導電型の薄膜トランジスタのゲート電極を形成し、前記第１導電型の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成することを特徴とする薄膜トランジスタ装置の製造方法によって達成される。
【００３１】
【発明の実施の形態】
本発明の一実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置として液晶表示装置について図１乃至図１１を用いて説明する。図１は、本実施の形態による液晶表示装置を構成するＴＦＴ基板の構成を示している。液晶表示装置１０００は、ＴＦＴ基板１１００と、ＴＦＴ基板１１００に対向配置された対向基板（図示せず）と、両基板間に封止された液晶とを有している。ＴＦＴ基板１１００には、画素領域がマトリクス状に配置された画素マトリクス部１１１０と、周辺回路であるゲートドライバ１１２０と表示コントローラ１１４０とデータドライバ１１３０とが含まれる。画素マトリクス部１１１０には、複数の画素ＴＦＴが各画素領域毎に形成されている。各画素ＴＦＴは、当該画素ＴＦＴのソース電極に接続されるデータ線によりデータドライバ１１３０と接続され、当該画素ＴＦＴのゲートに接続されるゲート線によりゲートドライバ１１２０と接続されている。
【００３２】
表示コントローラ１１４０には、例えばパーソナル・コンピュータ（図示せず）から水平同期信号Ｈ、垂直同期信号Ｖ、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄが供給される。表示コントローラ１１４０は、供給された信号を用いてＤ−ＳＩ信号及びＤ−ＣＬＫ信号を生成し、データドライバ１１３０のシフトレジスタ１１３１に出力する。また、低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもデータドライバ１１３０に供給される。データドライバ１１３０には、高電源電圧ＶＨも供給される。データドライバ１１３０のシフトレジスタ１１３１は、生成した信号をレベルシフタ１１３２に出力する。データドライバ１１３０のアナログスイッチ１１３３には、例えばパーソナル・コンピュータから赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各信号が入力される。アナログスイッチ１１３３は、レベルシフタ１１３２からの信号に従って、画素マトリクス部１１１０に接続された各データ線に信号を出力する。
【００３３】
表示コントローラ１１４０は、供給された信号を用いてＧ−ＳＩ信号及びＧ−ＣＬＫ信号を生成し、ゲートドライバ１１２０のシフトレジスタ１１２１に出力する。低電源電圧ＶＬ及びグランド電圧Ｖｇｎｄもゲートドライバ１１２０に供給される。ゲートドライバ１１２０には、高電源電圧ＶＨも供給される。ゲートドライバ１１２０のシフトレジスタ１１２１は、生成した信号をレベルシフタ１１２２に出力する。レベルシフタ１１２２は、入力された信号に基づき出力バッファ１１２３に信号を出力する。出力バッファ１１２３は、入力された信号に基いて、画素マトリクス部１１１０に接続された各ゲート線に信号を出力する。
【００３４】
ここで、表示コントローラ１１４０と、データドライバ１１３０のシフトレジスタ１１３１と、ゲートドライバ１１２０のシフトレジスタ１１２１とは、高速動作が必要なので低電圧用ＴＦＴで構成される。データドライバ１１３０のレベルシフタ１１３２とゲートドライバ１１２０のレベルシフタ１１２２とは、低電圧用ＴＦＴと高電圧ＴＦＴの両方で構成される。ゲートドライバ１１２０の出力バッファ１１２３と、データドライバ１１３０のアナログスイッチ１１３３と、画素マトリクス部１１１０とは、低速動作の高電圧用ＴＦＴで構成される。
【００３５】
以下で説明する実施例１は、低電圧用ＴＦＴにも高電圧用ＴＦＴにも適用可能である。低電圧用ＴＦＴは、ＬＤＤを設けない構成であってもＬＤＤを設ける構成であっても対応できる。また、以下で説明する実施例２乃至５は、低電圧用ＴＦＴ及び高電圧用ＴＦＴを同時に構成する場合を示している。低電圧用ＴＦＴではＬＤＤを設けず、ゲート絶縁膜を単層で薄くしている。高電圧用ＴＦＴではＬＤＤを設けて、ゲート絶縁膜を２層にして高耐圧の構成としている。
【００３６】
［実施例１］
本実施の形態の実施例１によるＴＦＴ基板の製造方法について図２及び図３を用いて説明する。図２及び図３は、ＴＦＴ基板の構成及び製造方法を示す工程断面図である。図２及び図３においては、ＬＤＤが形成されないｐ型ＴＦＴ、ＬＤＤが形成されるｎ型ＴＦＴ、及びＬＤＤが形成されないｎ型ＴＦＴの各例を図の左側から順に示している。
【００３７】
まず、図２（ａ）に示すように、ガラス等の透明絶縁性基板１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、レジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層３ａ、３ｂ及び３ｃを形成する。次に、半導体層３ａ、３ｂ及び３ｃ上にＳｉＯ２等を厚さ１００ｎｍ程度成膜し、ゲート絶縁膜４を形成する。
【００３８】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図２（ｂ）に示すように、レジストマスクをエッチングマスクとして用いてドライエッチングを行い、金属薄膜のうちｎ型ＴＦＴのソース及びドレイン領域３０１に対応する部分を除去する。すなわち金属薄膜は、ＬＤＤが形成されないｐ型ＴＦＴの場合には、ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分５ａが残るようにパターニングされる。ＬＤＤが形成されるｎ型ＴＦＴの場合には、チャネル領域及びＬＤＤ領域に対応する金属薄膜の部分５ｂが残るようにパターニングされる。ＬＤＤが形成されないｎ型ＴＦＴの場合には、ゲート電極５ｃそのものが残るようにパターニングされる。ＬＤＤが形成されるｎ型ＴＦＴの場合には、ＬＤＤ領域の分だけ金属薄膜の部分５ｂの幅がゲート幅より広くなっている。その後レジストマスクを除去する。
【００３９】
次に、金属薄膜の残された部分５ａ、５ｂ及び５ｃをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜４を通して注入する１回目の注入を行う。これにより、ＬＤＤが形成されるｎ型ＴＦＴ及びＬＤＤが形成されないｎ型ＴＦＴのソース及びドレイン領域３０１を形成する。金属薄膜の部分５ｂ及び５ｃがマスクとなっているため、ＬＤＤが形成されるｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分３０２には不純物が注入されず、ＬＤＤが形成されないｎ型ＴＦＴのチャネル領域３０３には不純物が注入されない。また、金属薄膜の部分５ａがマスクとなっているため、ｐ型ＴＦＴの半導体層３ａには不純物が注入されない。
【００４０】
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、図２（ｃ）に示すように、レジストマスクをエッチングマスクとして用いてエッチングを行い、Ｍｏ等の金属薄膜のうちｐ型ＴＦＴのソース及びドレイン領域に対応する部分と、ｎ型ＴＦＴのＬＤＤ領域に対応する部分とを除去する。すなわち金属薄膜は、ｐ型ＴＦＴのゲート電極５１と、ＬＤＤが形成されるｎ型ＴＦＴのゲート電極５２と、ＬＤＤが形成されないｎ型ＴＦＴのゲート電極５ｃとが残るようにパターニングされる。ＬＤＤが形成されるｎ型ＴＦＴの金属薄膜は、ＬＤＤ領域の分だけ幅が狭められる。なお、ＬＤＤが形成されないｎ型ＴＦＴでは既にゲート電極５ｃが形成されているので、ｎ型ＴＦＴ全体をレジストマスクで覆っておけばよい。その後レジストマスクを除去する。
【００４１】
次に、各ＴＦＴのゲート電極５１、５２及び５ｃをマスクとし、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜４を通して注入する２回目の注入を行う。これにより、ＬＤＤを形成するｎ型ＴＦＴの半導体層３ｂのソース又はドレイン領域３０１とチャネル領域３０７の間にＬＤＤ領域３０６を形成する。このとき、ＬＤＤが形成されるｎ型ＴＦＴとＬＤＤが形成されないｎ型ＴＦＴとのソース及びドレイン領域３０１にも不純物が再度注入されるが影響はない。一方、ｐ型ＴＦＴのソース及びドレイン領域３０４にも、高加速・低ドーズ量の条件の下、ｎ型の不純物が注入される。
【００４２】
次に、図３（ａ）に示すように、レジストを塗布してパターニングし、ｎ型ＴＦＴ全体を覆うようなレジストマスク６ａ及び６ｂを形成する。これにより、ｎ型ＴＦＴにｐ型の不純物が導入されないようになる。すなわち、ｐ型ＴＦＴのゲート電極５１をマスクとし、ｐ型ＴＦＴにのみ選択的にボロン等のｐ型の不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜４を通して注入する。これにより、ｐ型ＴＦＴの半導体層３ａのソース及びドレイン領域３０４が形成される。本実施例ではｐ型ＴＦＴにＬＤＤ領域を形成しないため、不純物の注入は１回でよい。なお、ｐ型ＴＦＴのチャネル領域３０５にはボロン等のｐ型不純物は注入されない。その後レジストマスク６ａ及び６ｂを剥離する。
【００４３】
次に、図３（ｂ）に示すように、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールにより、ｎ型及びｐ型の不純物を活性化する。
【００４４】
次に、図３（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜７を形成し、当該層間絶縁膜７及びゲート絶縁膜４にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線８を形成する。これにより、ｎ型ＴＦＴ及びｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００４５】
なお、図２（ｃ）で示したＬＤＤ領域形成のためのｎ型不純物の注入は、図３（ａ）に示すレジストマスク６ａ及び６ｂを剥離した後であって、図３（ｂ）で示すレーザ光を照射する工程の前に行うようにしてもよい。
【００４６】
本実施例では、ｎ型ＴＦＴのソース及びドレイン領域３０１を形成するためのｎ型不純物注入時に、ゲート電極となるＭｏ等の金属薄膜５の幅をＬＤＤ領域３０６の幅だけ広くなるように形成しておき、ＬＤＤ領域３０６を形成するときには金属薄膜５をゲート電極の幅に成形している。これにより、従来例のように半導体膜とゲート絶縁膜による階段状の構造を用いずにＬＤＤ領域を形成することができるようになる。またこれにより、レーザ光の照射により不純物を活性化する場合であっても、ゲート絶縁膜４に覆われていない部分がないため活性化のエネルギーの最適化が容易になる。なお、ゲート絶縁膜４については、コンタクトホール部以外はエッチングすることがないので、ゲート電極とソース及びドレイン領域との間のリーク電流も生じにくい。さらに、ソース及びドレイン領域３０１への不純物の注入時には金属薄膜がマスクとなるので、ゲート絶縁膜４が薄膜化しても、マスクの能力が低下するという問題は生じなくなる。
【００４７】
なお、図２（ｃ）でＬＤＤ領域３０６へのｎ型不純物の注入時に、ｐ型ＴＦＴのソース及びドレイン領域３０４にもｎ型不純物が注入されてしまうが、図３（ａ）においてｐ型ＴＦＴのソース及びドレイン領域３０４に注入されるｐ型不純物の１０分の１以下の量であるから、その影響についてはほとんど無視することができる。したがって、製造プロセスを増加させることなしに、不純物の活性化及びＬＤＤ領域における不純物の制御を容易にすることができ、素子特性の向上を図ることができるようになる。
【００４８】
また、本実施例ではｐ型ＴＦＴにＬＤＤが形成されていない。ｐ型ＴＦＴではホットキャリア劣化があまり問題とならないため特にＬＤＤを形成する必要はなく、むしろ駆動能力を上げるためにはＬＤＤが形成されていない方がよい。
【００４９】
［実施例２］
次に、本実施の形態の実施例２によるＴＦＴ基板の製造方法について図４及び図５を用いて説明する。本実施例では、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴが同時に形成されている。図４及び図５は、ＴＦＴ基板の構成及び製造方法を示す工程断面図である。図４及び図５においては、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴを図の左側から順に示している。
【００５０】
まず、図４（ａ）に示すように、ガラス等の透明絶縁性基板２１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層２２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層２３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層２３ａ、２３ｂ、２３ｃ及び２３ｄを形成する。次に、半導体層２３ａ、２３ｂ、２３ｃ及び２３ｄ上にＳｉＯ２等を厚さ３０ｎｍ程度成膜し、第１のゲート絶縁膜２４を形成する。第１のゲート絶縁膜２４は、低電圧用ＴＦＴのためのゲート絶縁膜となる。
【００５１】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴ及び低電圧用ｎ型ＴＦＴのソース及びドレイン領域に対応する部分と、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴの部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴのゲート電極２５ａと、低電圧用ｎ型ＴＦＴのゲート電極２５ｂとが残るようにパターニングされる。次いで、ゲート電極２５ａ及び２５ｂ上にＳｉＯ２等を厚さ７０ｎｍ程度成膜し、第２のゲート絶縁膜２６を形成する。第１のゲート絶縁膜２４は低電圧用ＴＦＴのためのゲート絶縁膜であるため、低電圧用ＴＦＴに合わせて膜厚を決定できる。また、第１のゲート絶縁膜２４及び第２のゲート絶縁膜２６の２層のゲート絶縁膜により高電圧用ＴＦＴのゲート絶縁膜が構成されるので、第２のゲート絶縁膜２６の膜厚を調整することにより、高電圧用ＴＦＴに合わせてゲート絶縁膜の膜厚を決定できる。
【００５２】
次に、図４（ｂ）に示すように、高電圧用ＴＦＴのゲート電極となるＡｌ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｎ型ＴＦＴの部分と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域２３１に対応する部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分２７ａ、高電圧用ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分２７ｂ、及び高電圧用ｎ型ＴＦＴのチャネル領域及びＬＤＤ領域に対応する金属薄膜の部分２７ｃが残るようにパターニングされる。高電圧用ｎ型ＴＦＴにはＬＤＤ領域が設けられるため、ＬＤＤ領域の分だけ金属薄膜の部分２７ｃの幅がゲート幅より広くなっている。その後レジストマスクを除去する。
【００５３】
次に、Ａｌ等の金属薄膜の残された部分２７ａ、２７ｂ及び２７ｃをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜２４及び２６を通して注入する１回目の注入を行う。これにより、低電圧用ｎ型ＴＦＴのソース及びドレイン領域２４０と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域２３１とが形成される。金属薄膜の部分２７ａ、２７ｂ及び２７ｃがマスクとなっているため、低電圧用ｐ型ＴＦＴの半導体層２３ａ、高電圧用ｐ型ＴＦＴの半導体層２３ｃ、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分２３３には不純物が注入されない。また、ゲート電極２５ｂがマスクとなるため、低電圧用ｎ型ＴＦＴのチャネル２３２には不純物は注入されない。
【００５４】
次に、レジストを塗布してパターニングし、レジストマスクを形成する。次に、レジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴの部分２７ａと、高電圧用ｐ型ＴＦＴのソース及びドレイン領域２３６に対応する部分と、高電圧用ｎ型ＴＦＴのＬＤＤ領域２３８に対応する部分を除去する。すなわち金属薄膜は、高電圧用ｐ型ＴＦＴのゲート電極２７１と、高電圧用ｎ型ＴＦＴのゲート電極２７２とが残るようにパターニングされる。その後レジストマスクを除去する。
【００５５】
次に、図４（ｃ）に示すように、高電圧用ｐ型ＴＦＴのゲート電極２７１及び高電圧用ｎ型ＴＦＴのゲート電極２７２をマスクとし、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜２４及び２６を通して注入する２回目の注入を行う。これにより、高電圧用ｎ型ＴＦＴのソース又はドレイン領域２３１とチャネル領域２３９の間の半導体層にＬＤＤ領域２３８を形成する。一方、低電圧用ｐ型ＴＦＴのソース及びドレイン領域２３４と高電圧用ｐ型ＴＦＴのソース及びドレイン領域２３６とにも、高加速・低ドーズ量の条件の下、ｎ型の不純物が注入される。なお、高電圧用ｐ型ＴＦＴのチャネル領域２３７及び高電圧用ｎ型ＴＦＴのチャネル領域２３９には、ゲート電極２７１及び２７２がマスクとなるためｎ型の不純物は注入されない。また、低電圧用ｐ型ＴＦＴのゲート電極２５ａ及び低電圧用ｎ型ＴＦＴのゲート電極２５ｂもマスクとして作用して、チャネル領域２３５及び２３２にはｎ型の不純物が注入されない。
【００５６】
次に、図５（ａ）に示すように、レジストを塗布してパターニングし、低電圧用ｎ型ＴＦＴ全体及び高電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク２８ａ及び２８ｂを形成する。これにより、低電圧用ｎ型ＴＦＴ及び高電圧用ｎ型ＴＦＴにｐ型の不純物が導入されないようになる。すなわち、低電圧用ｐ型ＴＦＴのゲート電極２５ａ及び高電圧用ｐ型ＴＦＴのゲート電極２７１をマスクとして、高電圧用ｐ型ＴＦＴ及び低電圧用ｐ型ＴＦＴにのみ選択的にボロン等のｐ型不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜２４及び２６を通して注入する。これにより、低電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域２３４と、高電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域２３６とを形成する。ｐ型ＴＦＴにはＬＤＤ領域を形成しないので、不純物の注入は１回でよい。
【００５７】
その後レジストマスク２８ａ及び２８ｂを剥離する。次に、図５（ｂ）に示すように、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、ｎ型及びｐ型の不純物を活性化する。
【００５８】
次に、図５（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜２９を形成し、当該層間絶縁膜２９及びゲート絶縁膜２４及び２６にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線３０を形成する。これにより、低電圧用ｎ型ＴＦＴ、低電圧用ｐ型ＴＦＴ、高電圧用ｎ型ＴＦＴ及び高電圧用ｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００５９】
本実施例によるＴＦＴ基板の低電圧用ｐ型ＴＦＴは、透明絶縁性基板２１上にこの順番に形成されたバッファ層２２と、ｐ型のソース及びドレイン領域２３４とチャネル領域２３５とを含む半導体層２３と、第１のゲート絶縁膜２４と、チャネル領域２３５上に形成されたゲート電極２５ａと、第２のゲート絶縁膜２６と、層間絶縁膜２９と、層間絶縁膜２９及び第１及び第２のゲート絶縁膜２４及び２６に設けられ且つソース及びドレイン領域２３４と接触させるためのコンタクトホールに接続された配線３０とから構成される。また低電圧用ｎ型ＴＦＴは、透明絶縁性基板２１上にこの順番に形成されたバッファ層２２と、ｎ型のソース及びドレイン領域２４０及びチャネル領域２３２を含む半導体層２３と、第１のゲート絶縁膜２４と、チャネル領域２３２上に形成されたゲート電極２５ｂと、第２のゲート絶縁膜２６と、層間絶縁膜２９と、層間絶縁膜２９及び第１及び第２のゲート絶縁膜２４及び２６に設けられ且つソース及びドレイン領域２４０と接続するためのコンタクトホールに接続された配線３０とから構成される。
【００６０】
高電圧用ｐ型ＴＦＴは、透明性絶縁性基板２１上にこの順番に形成されたバッファ層２２と、ｐ型のソース及びドレイン領域２３６とチャネル領域２３７とを含む半導体層２３と、第１のゲート絶縁膜２４と、第２のゲート絶縁膜２６と、チャネル領域２３７上に形成されたゲート電極２７１と、層間絶縁膜２９と、層間絶縁膜２９及び第１及び第２のゲート絶縁膜２４及び２６に設けられ且つソース及びドレイン領域２３６と接続するためのコンタクトホールに接続された配線３０とから構成される。また、高電圧用ｎ型ＴＦＴは、透明性絶縁性基板２１上にこの順番に形成されたバッファ層２２と、ｎ型のソース及びドレイン領域２３１とＬＤＤ領域２３８とチャネル領域２３９とを含む半導体層２３と、第１のゲート絶縁膜２４と、第２のゲート絶縁膜２６と、チャネル領域２３９上に形成されたゲート電極２７２と、層間絶縁膜２９と、層間絶縁膜２９及び第１及び第２のゲート絶縁膜２４及び２６に設けられ且つソース及びドレイン領域２３１と接続するためのコンタクトホールに接続された配線３０とから構成される。
【００６１】
なお、図４（ｃ）で示したＬＤＤ領域形成のためのｎ型不純物の注入は、図５（ａ）に示すレジストマスク２８ａ及び２８ｂを剥離した後であって、図５（ｂ）に示すレーザ光を照射する工程の前に行うようにしてもよい。また、一部の高電圧用ｎ型ＴＦＴにおいて、図４（ｂ）に示す金属薄膜の部分２７ｃを予めゲート電極に成形して１回目のｎ型不純物の注入を行い、図４（ｃ）に示すゲート電極２７１及び２７２の形成工程において、当該一部の高電圧用ｎ型ＴＦＴのゲート電極２７２を覆うレジストマスクを形成しておいてもよい。そうすればエッチングがなされないので、レジストマスク剥離後２回目のｎ型不純物の注入が行われてもＬＤＤ領域が設けられない高電圧用ｎ型ＴＦＴを形成することができるようになる。
【００６２】
本実施例では、２層のゲート絶縁膜が形成されている。低電圧用ＴＦＴのゲート絶縁膜はゲート絶縁膜２４の１層で構成され、高電圧用ＴＦＴのゲート絶縁膜はゲート絶縁膜２４及び２６の２層で構成される。また、ゲート絶縁膜をドライエッチング・加工せずに高電圧用ＴＦＴ及び低電圧用ＴＦＴを製造しているため、ゲート絶縁膜のドライエッチングにより生ずる半導体層へのプラズマダメージを回避できる。また、低電圧用ＴＦＴのゲート絶縁膜２４は基板全面に形成されているため、ゲート電極２５ａ及び２５ｂと半導体層との間のリーク電流は防止できる。また、高電圧用ｎ型ＴＦＴの金属薄膜２７ｃは、１回目のｎ型不純物注入時にはＬＤＤ領域２３８の幅だけゲート電極２７２より広く形成されており、２回目のｎ型不純物注入時には本来のゲート幅のゲート電極２７２に成形されるようになっている。したがって、半導体層及びゲート絶縁膜による階段状の構造を用いずにＬＤＤ領域を形成することができるため、従来例における問題点は解決できる。本実施例では、高電圧用ＴＦＴは厚いゲート絶縁膜でＬＤＤ構造があり、低電圧用ＴＦＴには薄いゲート絶縁膜でＬＤＤ構造がないため、高耐圧なＴＦＴと高速なＴＦＴを両立することができる。
【００６３】
また、本実施例ではｐ型ＴＦＴにはＬＤＤが形成されない。ｐ型ＴＦＴではホットキャリア劣化があまり問題とならないため特にＬＤＤを形成する必要はなく、むしろ駆動能力を上げるためにはＬＤＤが形成されていない方がよい。
【００６４】
［実施例３］
次に、実施例２の変形例として、本実施の形態の実施例３によるＴＦＴ基板の製造方法について図６及び図７を用いて説明する。図６及び図７は、ＴＦＴ基板構成及び製造方法を示す工程断面図である。図６及び図７においては、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴを図の左側から順に示している。
【００６５】
まず、図６（ａ）に示すように、ガラス等の透明絶縁性基板３１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層３２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層３３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層３３ａ、３３ｂ、３３ｃ及び３３ｄを形成する。半導体層３３ａ、３３ｂ、３３ｃ及び３３ｄ上にＳｉＯ２等を厚さ３０ｎｍ程度成膜し、第１のゲート絶縁膜３４を形成する。第１のゲート絶縁膜３４は、低電圧用ＴＦＴのためのゲート絶縁膜となる。
【００６６】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴ及び低電圧用ｎ型ＴＦＴのソース及びドレイン領域に対応する部分と、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴの部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴのゲート電極３５ａと低電圧用ｎ型ＴＦＴのゲート電極３５ｂとが残るようにパターニングされる。次いで、ゲート電極３５ａ及び３５ｂ上にＳｉＯ２等を厚さ７０ｎｍ程度成膜し、第２のゲート絶縁膜３６を形成する。第１のゲート絶縁膜３４は低電圧用ＴＦＴのためのゲート絶縁膜であるので低電圧用ＴＦＴに合わせて膜厚を決定できる。また、第１のゲート絶縁膜３４及び第２のゲート絶縁膜３６の２層のゲート絶縁膜により高電圧用ＴＦＴのゲート絶縁膜が構成されるので、第２のゲート絶縁膜３６の膜厚を調整することにより高電圧用ＴＦＴに合わせてゲート絶縁膜の膜厚を決定できる。
【００６７】
次に、図６（ｂ）に示すように、高電圧用ＴＦＴのゲート電極となるＡｌ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスク３８ａ、３８ｂ及び３８ｃを形成する。レジストマスク３８ａ、３８ｂ及び３８ｃをエッチングマスクとしてドライエッチングを行い、金属薄膜のうち低電圧用ｎ型ＴＦＴの部分と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域３３３に対応する部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分、高電圧用ｐ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分、及び高電圧用ｎ型ＴＦＴの場合にはＬＤＤ領域及びチャネル領域に対応する部分が残るようにパターニングされる。
【００６８】
その後ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残ったＡｌ等の金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。すなわち、低電圧用ｐ型ＴＦＴ全体の幅を有する金属薄膜の部分３７ａ、高電圧用ｐ型ＴＦＴ全体の幅を有する金属薄膜の部分３７ｂ、及び高電圧用ｎ型ＴＦＴの場合にはチャネル領域に対応する金属薄膜の部分３７ｃ（高電圧用ｎ型ＴＦＴのゲート電極）が残るようにエッチングする。高電圧用ｎ型ＴＦＴの場合にはＬＤＤ領域が設けられるため、レジストマスク３８ｃはＬＤＤ領域の分だけゲート電極３７ｃより幅が広くなっている。
【００６９】
続いて、レジストマスク３８ａ、３８ｂ及び３８ｃを残したまま、レジストマスク３８ａ、３８ｂ及び３８ｃと低電圧用ｎ型ＴＦＴのゲート電極３５ｂとをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜３４及び３６を通して注入する１回目の注入を行う。これにより、低電圧用ｎ型ＴＦＴのソース及びドレイン領域３３１と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域３３３とを形成する。金属薄膜３７ａ、３７ｂ及び３７ｃより幅の広いレジストマスク３８ａ、３８ｂ及び３８ｃがマスクとなっているため、低電圧用ｐ型ＴＦＴの半導体層３３ａ、高電圧用ｐ型ＴＦＴの半導体層３３ｃ、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分３３４には不純物は注入されない。また、低電圧用ｎ型ＴＦＴのゲート電極もマスクとなるため、チャネル領域３３２には不純物が注入されない。
【００７０】
次に、レジストマスク３８ａ、３８ｂ及び３８ｃを除去する。次に、図６（ｃ）に示すように、低電圧用ｐ型ＴＦＴのための金属薄膜の部分３７ａ、低電圧用ｎ型ＴＦＴのゲート電極３５ｂ、高電圧用ｐ型ＴＦＴのための金属薄膜の部分３７ｂ及び高電圧用ｎ型ＴＦＴのゲート電極３７ｃをマスクとし、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜３４及び３６を通して注入する２回目の注入を行う。これにより、高電圧用ｎ型ＴＦＴのソース又はドレイン領域３３３とチャネル領域３３６との間の半導体層にＬＤＤ領域３３５を形成する。低電圧用ｎ型ＴＦＴのゲート電極もマスクとなるため、チャネル領域３３２には不純物は注入されない。
【００７１】
次に、図６（ｄ）に示すように、レジストを塗布してパターニングし、低電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク３９ａ、高電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク３９ｃ、高電圧用ｐ型ＴＦＴのゲート電極３７１を形成するためのレジストマスク３９ｂを形成する。これにより、低電圧用ｎ型ＴＦＴ及び高電圧用ｎ型ＴＦＴにｐ型の不純物が導入されないようになるとともに、高電圧用ｐ型ＴＦＴのゲート電極３７１を形成できるようになる。レジストマスク３９ａ、３９ｂ及び３９ｃを用いてエッチングを行うことにより、低電圧用ｐ型ＴＦＴの金属薄膜の部分３７ａと、高電圧用ｐ型ＴＦＴのソース及びドレイン領域に対応する金属薄膜の部分とを除去する。
【００７２】
なお、エッチング方法がドライエッチングであってもＡｌをエッチングすると一般的に側面が削れしまうため、レジストマスク３９ｂの幅よりも金属薄膜の部分３７１の幅は狭くなることがある。このままボロン等のｐ型の不純物を注入すると、高電圧用ｐ型ＴＦＴのソース及びドレイン領域とチャネル領域の間に不純物が注入されない領域が生じて、いわゆるオフセット構造になってしまう。
【００７３】
そこで、図７（ａ）に示すように、酸素プラズマ中でレジストマスク３９ｂの表面をアッシング（灰化）し、金属薄膜の部分３７１の幅と同等か又はやや狭くなうように加工して、レジストマスク３９ｄを形成する。その後、レジストマスク３９ａ及び３９ｃ並びに金属薄膜の部分３７１（高電圧用ｐ型ＴＦＴのゲート電極）をマスクとして、高電圧用ｐ型ＴＦＴ及び低電圧用ｐ型ＴＦＴにのみ選択的にボロン等のｐ型の不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜３４及び３６を通して注入する。これにより、低電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域３３７と、高電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域３３９とを形成する。ｐ型ＴＦＴにはＬＤＤ領域を形成しないので、不純物の注入は１回でよい。低電圧用ｐ型ＴＦＴについてはゲート電極３５ａ、高電圧用ｐ型ＴＦＴについてはゲート電極３７１によりマスクされるチャネル領域３３８及び３４０にはボロン等のｐ型の不純物は注入されない。
【００７４】
その後レジストマスク３９ａ、３９ｄ及び３９ｃを剥離する。次に、図７（ｂ）に示すように、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、ｎ型及びｐ型の不純物を活性化する。
【００７５】
次に、図７（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜４０を形成し、当該層間絶縁膜４０及びゲート絶縁膜３４及び３６にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線４０１を形成する。これにより、低電圧用ｎ型ＴＦＴ、低電圧用ｐ型ＴＦＴ、高電圧用ｎ型ＴＦＴ及び高電圧用ｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００７６】
図６（ｃ）に示したＬＤＤ領域３３５形成のための不純物注入は、図７（ｂ）で示したレーザ光照射の前に行うようにしてもよい。すなわち図７（ａ）に示すレジストマスク３９ａ、３９ｄ及び３９ｃの剥離後である。また、図６（ｂ）において、ドライエッチングに続いてサイドエッチングを行ってレジストマスク３８ｃより金属薄膜の幅を狭くしているが、ドライエッチングは用いず、ウエットエッチングにより金属薄膜をエッチングしながら同時にサイドエッチングを行うようにしてもよいし、また、１回目のｎ型不純物の注入後（ただし、レジストマスク３８ｃ剥離前）、サイドエッチングを行ってもよい。
【００７７】
本実施例では、ＬＤＤ領域３３５の形成のためゲート電極３７ｃのサイドエッチングを行い、金属薄膜のエッチングに利用したレジストマスク３８ｃをマスクとして高電圧用ｎ型ＴＦＴのソース及びドレイン領域３３３を形成している。このため、実施例２に比べてフォトリソグラフィ工程が１工程少なくできる。なお、低電圧用ＴＦＴでは高速動作のためチャネル長（＝ゲート電極３５ａ及び３５ｂの幅）はできるだけ短くする必要があり、制御の難しいゲート電極のサイドエッチングを積極的に利用することは現実的ではない。しかし、本実施例では低電圧用ＴＦＴと高電圧用ＴＦＴのゲート電極はそれぞれ別工程で形成されている。すなわち本実施例では、あまりチャネル長を短くする必要のない高電圧用ＴＦＴのゲート電極のみにサイドエッチングを行ってＬＤＤを形成しているため、特に問題はない。また、サイドエッチングを利用してＬＤＤ領域３３５を形成すると、ゲート電極３７ｃ形成時における１乃至３μｍ前後の高精度なマスク合わせが不要になるという利点もある。
【００７８】
［実施例４］
次に、本実施の形態の実施例４によるＴＦＴ基板の製造方法について図８及び図９を用いて説明する。図８及び図９は、ＴＦＴ基板の構成及び製造方法を示す工程断面図である。図８及び図９においては、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴを図の左側から順に示している。
【００７９】
まず、図８（ａ）に示すように、ガラス等の透明絶縁性基板４１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層４２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層４３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてドライエッチングを行い、島状の半導体層４３ａ、４３ｂ、４３ｃ及び４３ｄを形成する。半導体層４３ａ、４３ｂ、４３ｃ及び４３ｄ上にＳｉＯ２等を厚さ３０ｎｍ程度成膜し、第１のゲート絶縁膜４４を形成する。第１のゲート絶縁膜４４は、低電圧用ＴＦＴのためのゲート絶縁膜となる。
【００８０】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴ及び低電圧用ｎ型ＴＦＴのソース及びドレイン領域に対応する部分と、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴの部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴのゲート電極４５ａと低電圧用ｎ型ＴＦＴのゲート電極４５ｂとが残るようにパターニングされる。次いで、ゲート電極４５ａ及び４５ｂ上にＳｉＯ２等を厚さ７０ｎｍ程度成膜し、第２のゲート絶縁膜４６を形成する。第１のゲート絶縁膜４４は低電圧用ＴＦＴのためのゲート絶縁膜であるため、低電圧用ＴＦＴに合わせて膜厚を決定できる。また、第１のゲート絶縁膜４４及び第２のゲート絶縁膜４６の２層のゲート絶縁膜により高電圧用ＴＦＴのゲート絶縁膜が構成されるので、第２のゲート絶縁膜４６の膜厚を調整することにより、高電圧用ＴＦＴに合わせてゲート絶縁膜の膜厚を決定できる。
【００８１】
次に、図８（ｂ）に示すように、高電圧用ＴＦＴのゲート電極となるＡｌ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとしてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴの部分と、高電圧用ｐ型ＴＦＴのソース及びドレイン領域４３３に対応する部分とを除去する。すなわち金属薄膜は、低電圧用ｎ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分４７ａと、高電圧用ｎ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分４７ｃと、高電圧用ｐ型ＴＦＴのゲート電極４７ｂが残るようにパターニングされる。その後、レジストマスクを除去する。
【００８２】
次に、図８（ｂ）に示すように、低電圧用ｎ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分４７ａと、低電圧用ｐ型ＴＦＴのゲート電極４５ａと、高電圧用ｐ型ＴＦＴのゲート電極４７ｂと、高電圧用ｎ型ＴＦＴ全体の幅以上の幅を有する金属薄膜の部分４７ｃとをマスクとして、ボロン等のｐ型の不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下で注入する。これにより、低電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域４３１と、高電圧用ｐ型ＴＦＴの半導体層のソース及びドレイン領域４３３とを形成する。ｐ型ＴＦＴにはＬＤＤ領域を形成しないので、不純物の注入は１回でよい。この注入においても、低電圧用ｐ型ＴＦＴのチャネル領域４３２と高電圧用ｐ型ＴＦＴのチャネル領域４３４とには、ボロン等のｐ型不純物は注入されない。
【００８３】
次に、図８（ｃ）に示すように、レジストを塗布してパターニングし、低電圧用ｐ型ＴＦＴ全体を覆うようなレジストマスク４８ａ、高電圧用ｐ型ＴＦＴ全体を覆うようなレジストマスク４８ｂ、高電圧用ｎ型ＴＦＴのチャネル領域及びＬＤＤ領域となる部分に対応する金属薄膜を覆うようなレジストマスク４８ｃを形成する。レジストマスク４８ａ、４８ｂ、４８ｃをエッチングマスクとして用いてドライエッチングを行い、Ａｌ等の金属薄膜のうち低電圧用ｎ型ＴＦＴの部分と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域４３７に対応する部分とを除去する。すなわち金属薄膜は、高電圧用ｐ型ＴＦＴのゲート電極４７ｂと、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域４３８になるべき領域に対応する部分が残るようにパターニングされる。
【００８４】
その後、ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残ったＡｌ等の金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。すなわち、高電圧用ｎ型ＴＦＴのチャネル領域に対応する金属薄膜の部分４７１（高電圧用ｎ型ＴＦＴのゲート電極）が残るようにエッチングする。高電圧用ｎ型ＴＦＴの場合にはＬＤＤ領域が設けられるため、レジストマスク４８ｃはＬＤＤ領域の分だけゲート電極４７１より幅が広くなっている。
【００８５】
続いて、レジストマスク４８ａ、４８ｂ及び４８ｃを残したまま、レジストマスク４８ａ、４８ｂ及び４８ｃと低電圧用ｎ型ＴＦＴのゲート電極４５ｂとをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜４４及び４６を通して注入する１回目の注入を行う。これにより、低電圧用ｎ型ＴＦＴのソース及びドレイン領域４３５と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域４３７とを形成する。金属薄膜の部分４７１より幅の広いレジストマスク４８ｃがマスクとなっているため、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分４３８には不純物は注入されない。レジストマスク４８ａ及び４８ｂのため、低電圧用ｐ型ＴＦＴ及び高電圧用ｐ型ＴＦＴにはｎ型の不純物は注入されない。また、低電圧用ｎ型ＴＦＴのゲート電極４５ｂがマスクとなるため、チャネル領域４３６にもｎ型の不純物は注入されない。
【００８６】
次に、レジストマスク４８ａ、４８ｂ及び４８ｃを除去する。次に、図９（ａ）に示すように、Ａｌ等の金属薄膜の残された部分４７ｂ及び４７１と、低電圧用ｐ型ＴＦＴのゲート電極４５ａと、低電圧用ｎ型ＴＦＴのゲート電極４５ｂとをマスクとして、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜４４及び４６を通して注入する２回目の注入を行う。これにより、高電圧用ｎ型ＴＦＴのソース又はドレイン領域４３７とチャネル領域４５０との間の半導体層にＬＤＤ領域４３９を形成する。一方、低電圧用ｐ型ＴＦＴのソース及びドレイン領域４３１と、高電圧用ｐ型ＴＦＴのソース及びドレイン領域４３３とにも、高加速・低ドーズ量の条件の下でｎ型不純物が注入される。高電圧用ｐ型ＴＦＴのチャネル領域４３４及び高電圧用ｎ型ＴＦＴのチャネル領域４５０には、ゲート電極４７ｂ及び４７１がマスクとなるため、ｎ型不純物が注入されない。また、低電圧用ｐ型ＴＦＴのゲート電極４５ａ及び低電圧用ｎ型ＴＦＴのゲート電極４５ｂもマスクとなるため、チャネル領域４３２及び４３６にはｎ型不純物が注入されないようになっている。
【００８７】
次に、図９（ｂ）に示すように、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、ｎ型及びｐ型の不純物を活性化する。
【００８８】
次に、図９（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜４９を形成し、当該層間絶縁膜４９及びゲート絶縁膜４４及び４６にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線５０を形成する。これにより、低電圧用ｎ型ＴＦＴ、低電圧用ｐ型ＴＦＴ、高電圧用ｎ型ＴＦＴ及び高電圧用ｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【００８９】
本実施例では、レジストマスクを利用した不純物注入（又はイオンドープ、イオンシャワー）の工程は、図８（ｃ）に示す１工程だけである。それに対し実施例３では、レジストマスクを利用した不純物注入工程が２工程必要になる。不純物注入後のレジストを剥離するには、酸素プラズマによる長時間のアッシングが必要である。このため、本実施例では実施例３よりも短時間でＴＦＴ基板を製造できるようになる。なお、図８（ｃ）において、金属薄膜のサイドエッチングを行ってレジストマスク４８ｃより金属薄膜の幅を狭くしているが、１回目のｎ型不純物の注入後であってレジストマスク４８ｃ剥離前にサイドエッチングを行うようにしてもよい。
【００９０】
なお、本実施例では、図９（ａ）に示すＬＤＤ領域４３９へのｎ型不純物の注入時に、ｐ型ＴＦＴのソース及びドレイン領域４３１及び４３３にもｎ型不純物が注入されてしまうが、図８（ｂ）に示す工程でｐ型ＴＦＴのソース及びドレイン領域４３１及び４３３に注入されるｐ型不純物の１０分の１以下の量であるから、その影響についてはほとんど無視することができる。
【００９１】
また、本実施例ではｐ型ＴＦＴにはＬＤＤが形成されない。ｐ型ＴＦＴではホットキャリア劣化があまり問題とならないため特にＬＤＤを形成する必要はなく、むしろ駆動能力を上げるためにはＬＤＤが形成されていない方がよい。
【００９２】
［実施例５］
次に、実施例２の変形例として、本実施の形態の実施例５によるＴＦＴ基板の製造方法について図１０及び図１１を用いて説明する。図１０及び図１１は、ＴＦＴ基板の構成及び製造方法を示す工程断面図である。図１０及び図１１においては、低電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴを図の左側から順に示している。
【００９３】
まず、図１０（ａ）に示すように、ガラス等の透明絶縁性基板６１上にＳｉＯ２等を厚さ８０ｎｍ程度成膜し、バッファ層６２を形成する。次に、プラズマＣＶＤ等によりアモルファスシリコンを成膜した後、エキシマレーザ等でアニールしてアモルファスシリコンを結晶化させ、厚さ５０ｎｍ程度のポリシリコンの半導体層６３を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、島状の半導体層６３ａ、６３ｂ、６３ｃ及び６３ｄを形成する。半導体層６３ａ、６３ｂ、６３ｃ及び６３ｄ上にＳｉＯ２等を厚さ３０ｎｍ程度成膜し、第１のゲート絶縁膜６４を形成する。第１のゲート絶縁膜６４は、低電圧用ＴＦＴのためのゲート絶縁膜となる。
【００９４】
次に、Ｍｏ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスクを形成する。このレジストマスクをエッチングマスクとして用いてエッチングを行い、金属薄膜のうち低電圧用ｐ型ＴＦＴ及び低電圧用ｎ型ＴＦＴのソース及びドレイン領域に対応する部分と、高電圧用ｐ型ＴＦＴ及び高電圧用ｎ型ＴＦＴの部分とを除去する。すなわち金属薄膜は、低電圧用ｐ型ＴＦＴのゲート電極６５ａと低電圧用ｎ型ＴＦＴのゲート電極６５ｂとが残るようにパターニングされる。次いで、ゲート電極６５ａ及び６５ｂ上にＳｉＯ２等を厚さ７０ｎｍ程度成膜し、第２のゲート絶縁膜６６を形成する。第１のゲート絶縁膜６４は低電圧用ＴＦＴのためのゲート絶縁膜であるため、低電圧用ＴＦＴに合わせて膜厚を決定できる。また、第１のゲート絶縁膜６４及び第２のゲート絶縁膜６６の２層のゲート絶縁膜により高電圧用ＴＦＴのゲート絶縁膜が構成されるので、第２のゲート絶縁膜６６の膜厚を調整することにより、高電圧用ＴＦＴに合わせてゲート絶縁膜の膜厚を決定できる。
【００９５】
次に、図１０（ｂ）に示すように、高電圧用ＴＦＴのゲート電極となるＡｌ等を厚さ３００ｎｍ程度成膜して金属薄膜を形成する。次に、レジストを塗布してパターニングし、レジストマスク６８ａ及び６８ｂを形成する。レジストマスク６８ａ及び６８ｂをエッチングマスクとして用いてドライエッチングを行い、Ａｌ等の金属薄膜のうち、低電圧用ｎ型ＴＦＴ及び低電圧用ｐ型ＴＦＴの部分と、高電圧用ｐ型ＴＦＴのソース及びドレイン領域より幅の狭い部分６３５と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域６３７に対応する部分とを除去する。すなわちこのドライエッチングでは、高電圧用ｐ型ＴＦＴのゲート電極より幅の広い金属薄膜の部分、及び高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域に対応する金属薄膜の部分が残る。
【００９６】
続いて、ウエットエッチングによるサイドエッチングを行う。ドライエッチングにより残った金属薄膜の幅を狭くするように、金属薄膜の側面をエッチングするためである。これにより、高電圧用ｐ型ＴＦＴのゲート電極６７ａと、高電圧用ｎ型ＴＦＴのゲート電極６７ｂとが形成される。高電圧用ｎ型ＴＦＴにＬＤＤ領域を設けるために、レジストマスク６８ｂはＬＤＤ領域の分だけゲート電極６７ｂの幅より広くなっている。なお、高電圧用ｐ型ＴＦＴにはＬＤＤ領域を形成しないが、レジストマスク６８ａはゲート電極６７ａの幅より広くなっている。
【００９７】
次に、レジストマスク６８ａ及び６８ｂを残したまま、レジストマスク６８ａ及び６８ｂ、低電圧用ｐ型ＴＦＴのゲート電極６５ａ及び低電圧用ｎ型ＴＦＴのゲート電極６５ｂをマスクとして、リン等のｎ型の不純物を高加速・高ドーズ量（例えば９０ｋｅＶ、１×１０１５ｃｍ−２）の条件の下でゲート絶縁膜６４及び６６を通して注入する１回目の注入を行う。これにより、低電圧用ｎ型ＴＦＴのソース及びドレイン領域６３３と、高電圧用ｎ型ＴＦＴのソース及びドレイン領域６３７とを形成する。金属薄膜６７ｂより幅の広いレジストマスク６８ｂがマスクとなっているため、高電圧用ｎ型ＴＦＴのＬＤＤ領域及びチャネル領域となるべき部分６３８には不純物は注入されない。また、低電圧用ｎ型ＴＦＴのゲート電極６５ｂもマスクとなるため、チャネル領域６３４にはｎ型不純物が注入されない。ただし、低電圧用ｐ型ＴＦＴのソース及びドレイン領域となるべき部分６３１や高電圧用ｐ型ＴＦＴのソース及びドレイン領域となるべき部分の一部６３５には、ｎ型の不純物が注入されてしまう。
【００９８】
次に、レジストマスク６８ａ及び６８ｂを除去する。次に、図１０（ｃ）に示すように、低電圧用ｐ型ＴＦＴのゲート電極６５ａ、低電圧用ｎ型ＴＦＴのゲート電極６５ｂ、高電圧用ｐ型ＴＦＴのゲート電極６７ａ、及び高電圧用ｎ型ＴＦＴのゲート電極６７ｂをマスクとし、リン等のｎ型の不純物を高加速・低ドーズ量（例えば９０ｋｅＶ、５×１０１３ｃｍ−２）の条件の下でゲート絶縁膜６４及び６６を通して注入する２回目の注入を行う。これにより、高電圧用ｎ型ＴＦＴのソース又はドレイン領域６３７とチャネル領域６４２との間の半導体層にＬＤＤ領域６４１を形成する。本工程までは、高電圧用ｐ型ＴＦＴとＬＤＤ領域を有する高電圧用ｎ型ＴＦＴとは、ほぼ同構成に形成される。同様に、本工程までは、低電圧用ｐ型ＴＦＴと低電圧用ｎ型ＴＦＴとは、ほぼ同構成に形成される。すなわち本工程までは、全てのＴＦＴがｎ型ＴＦＴとして形成される。
【００９９】
次に、図１１（ａ）に示すように、レジストを塗布してパターニングし、低電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク６９ａと、高電圧用ｎ型ＴＦＴ全体を覆うようなレジストマスク６９ｂとを形成する。これにより、低電圧用ｎ型ＴＦＴ及び高電圧用ｎ型ＴＦＴにｐ型不純物が導入されないようになる。
【０１００】
次に、図１１（ａ）に示すように、レジストマスク６９ａ及び６９ｂと高電圧用ｐ型ＴＦＴのゲート電極６７ａと低電圧用ｐ型ＴＦＴのゲート電極６５ａとをマスクとして、高電圧用ｐ型ＴＦＴ及び低電圧用ｐ型ＴＦＴにのみ選択的にボロン等のｐ型の不純物を高加速・高ドーズ量の条件（例えば７０ｋｅＶ、２×１０１５ｃｍ−２）の条件の下でゲート絶縁膜６４及び６６を通して注入する。これにより、低電圧用ｐ型ＴＦＴのソース及びドレイン領域６４４と、高電圧用ｐ型ＴＦＴのソース及びドレイン領域６４３とを形成する。ソース及びドレイン領域６４４及び６４３には、前工程でｎ型不純物が注入されている。このため、ここではｎ型不純物の２倍程度の量のｐ型不純物をソース及びドレイン領域６４４及び６４３に注入し、ソース及びドレイン領域６４４及び６４３をｐ型に反転させる。ｐ型ＴＦＴにはＬＤＤ領域を形成しないので、不純物の注入は１回でよい。低電圧用ｐ型ＴＦＴではゲート電極６５ａがマスクとなり、高電圧用ｐ型ＴＦＴではゲート電極６７ａがマスクとなるため、チャネル領域６３２及び６４０にはｐ型不純物は注入されない。
【０１０１】
次に、図１１（ｂ）に示すように、レジストマスク６９ａ及び６９ｂを剥離する。次に、５００℃前後の熱処理あるいはエキシマレーザ等によるアニールを行い、ｎ型及びｐ型の不純物を活性化する。
【０１０２】
次に、図１１（ｃ）に示すように、ＳｉＮ等を厚さ３００ｎｍ程度成膜して層間絶縁膜７０を形成し、当該層間絶縁膜７０及びゲート絶縁膜６４及び６６にコンタクトホールを開口する。また、Ａｌ等を厚さ３００ｎｍ程度成膜してパターニングし、配線７１を形成する。これにより、低電圧用ｎ型ＴＦＴ、低電圧用ｐ型ＴＦＴ、高電圧用ｎ型ＴＦＴ及び高電圧用ｐ型ＴＦＴが完成する。なお、図示していないが、さらに保護膜及び画素電極などを形成してＴＦＴ基板が完成する。
【０１０３】
本実施例では実施例２乃至４とは異なり、高電圧用ｎ型ＴＦＴのゲート電極６７ｂ及び高電圧用ｐ型ＴＦＴのゲート電極６７ａを同時に加工しているため、ゲート電極のエッチングは１工程でよい。ただし、ｐ型ＴＦＴにも高ドーズ量のｎ型不純物が注入されるので、ｐ型ＴＦＴのソース及びドレイン領域６４３及び６４４の形成には反転ドーピングが必要になる。なお、本実施例においてもレジストマスクを利用したイオン注入は２工程必要になる。また、図１０（ｃ）に示すＬＤＤ形成のためのｎ型不純物の注入は、図１１（ｂ）に示すレーザ光照射の前であれば、ｐ型不純物をｐ型ＴＦＴのソース及びドレイン領域へ注入してレジストマスク６９ａ及び６９ｂを剥離した後であってもよい。さらに、本実施例では金属薄膜のドライエッチングに続いてサイドエッチングを行い、図１０（ｂ）に示すようにゲート電極６７ａ及び６７ｂの幅をレジストマスク６８ａ及び６８ｂの幅より狭くしているが、サイドエッチングは１回目のｎ型不純物の注入後（ただしレジストマスク６８ａ及び６８ｂの剥離前）に行うようにしてもよい。
【０１０４】
以上本実施の形態の５つの実施例について説明したが、本発明はこれに限定されるものではない。特に実施例２乃至５については、上述のような製造方法ではなく、他の製造方法により同様の構造を実現するようにしてもよい。すなわち、第１及び第２のゲート絶縁膜を分けて形成するとともに、ゲート絶縁膜をエッチングしないで、ＬＤＤを伴う高電圧用ｎ型ＴＦＴ、高電圧用ｐ型ＴＦＴ、低電圧用ｎ型ＴＦＴ及び低電圧用ｐ型ＴＦＴを共通の製造プロセスで同時に製造することができれば、どのような製造方法であってもよい。
【０１０５】
また、本実施の形態では液晶表示装置を例に挙げたが、本発明はこれに限らず、有機ＥＬ表示装置や無機ＥＬ表示装置等の他の表示装置にも適用できる。
【０１０６】
以上説明した本実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置は、以下のようにまとめられる。
（付記１）
基板上に所定形状の半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に金属薄膜を形成し、
第１導電型の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記金属薄膜を除去するようにパターニングし、
パターニングされた前記金属薄膜をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域を形成し、
パターニングされた前記金属薄膜をさらにパターニングして前記第１導電型の薄膜トランジスタのゲート電極を形成し、
前記第１導電型の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０７】
（付記２）
付記１記載の薄膜トランジスタ装置の製造方法において、
前記第１導電型の薄膜トランジスタのゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を形成し、
前記第１導電型の薄膜トランジスタを覆うようにレジストマスクを形成した後に、第２導電型の不純物を前記半導体層に注入して前記第２導電型の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０８】
（付記３）
付記２記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクを除去した後に、前記第１導電型の不純物を注入して前記低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０９】
（付記４）
付記１乃至３のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第１導電型及び／又は前記第２導電型の薄膜トランジスタのゲート電極を形成する工程は、前記低濃度不純物領域を形成しない前記第１導電型の薄膜トランジスタのゲート電極がエッチングされないようにレジストマスクで覆うこと
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１０】
（付記５）
基板上に形成された半導体層と、前記半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第１のゲート電極とを備え、前記半導体層のソース及びドレイン領域とチャネル領域との間に低濃度不純物領域が形成された第１導電型の第１の薄膜トランジスタと、
前記半導体層と、前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極上に形成され、前記第２のゲート絶縁膜と同一の形成材料で形成された絶縁膜とを備えた第２の薄膜トランジスタと
を有することを特徴とする薄膜トランジスタ装置。
【０１１１】
（付記６）
付記５記載の薄膜トランジスタ装置において、
前記半導体層と、前記第１のゲート絶縁膜と、前記第２のゲート絶縁膜と、前記第１のゲート電極とを備えた第２導電型の第３の薄膜トランジスタをさらに有していること
を特徴とする薄膜トランジスタ装置。
【０１１２】
（付記７）
基板上に互いに絶縁膜を介して交差して形成された複数のバスラインと、前記基板上の表示領域にマトリクス状に配置された画素領域と前記表示領域の周囲に配置された周辺回路とに形成された薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記薄膜トランジスタ装置は、付記５又は６に記載の薄膜トランジスタ装置であること
を特徴とする薄膜トランジスタ基板。
【０１１３】
（付記８）
スイッチング素子として薄膜トランジスタを有する基板を備えた表示装置において、
前記基板に、付記７記載の薄膜トランジスタ基板が用いられていること
を特徴とする表示装置。
【０１１４】
（付記９）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するようにパターニングし、
前記第１の薄膜トランジスタのゲート電極と、パターニングされた前記第２の金属薄膜とをマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成し、
パターニングされた前記第２の金属薄膜をさらにパターニングして前記第２の薄膜トランジスタのゲート電極を形成し、
前記第２の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第２の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１５】
（付記１０）
付記９記載の薄膜トランジスタ装置の製造方法において、
前記第１の薄膜トランジスタのゲート電極の形成と同時に第３の薄膜トランジスタのゲート電極を形成し、
前記第２の薄膜トランジスタのゲート電極の形成と同時に第４の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタを覆うようにレジストマスクを形成し、前記レジストマスク並びに前記第３及び第４の薄膜トランジスタのゲート電極をマスクとして第２導電型の不純物を前記半導体層に注入して、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１６】
（付記１１）
付記１０記載の薄膜トランジスタ装置の製造方法において、
前記第２及び第４の薄膜トランジスタのゲート電極の形成と同時に、前記第３の薄膜トランジスタ上の前記第２の金属薄膜を除去すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１７】
（付記１２）
付記１０又は１１に記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクを除去した後に、前記第２の薄膜トランジスタの低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１８】
（付記１３）
付記９乃至１２のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２及び／又は第４の薄膜トランジスタのゲート電極を形成する工程は、前記低濃度不純物領域を形成しない前記第２の薄膜トランジスタのゲート電極がエッチングされないようにレジストマスクで覆うこと
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１９】
（付記１４）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第２の金属薄膜上に第１のレジストマスクを形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するように、前記第１のレジストマスクを用いてパターニングし、
パターニングされた前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工し、
前記第１のレジストマスク及び前記第１の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第１のレジストマスクを除去し、
加工された前記第２の金属薄膜をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第２の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２０】
（付記１５）
付記１４記載の薄膜トランジスタ装置の製造方法において、
前記第１の薄膜トランジスタのゲート電極の形成と同時に第３の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタ上と、第４の薄膜トランジスタのゲート電極となる前記第２の金属薄膜上とに第２のレジストマスクを形成し、
前記第３の薄膜トランジスタ上と、前記第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するように、前記第２のレジストマスクを用いてパターニングし、
前記第２のレジストマスクをマスクとして第２導電型の不純物を前記半導体層に注入して、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第２のレジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２１】
（付記１６）
付記１５記載の薄膜トランジスタ装置の製造方法において、
前記第１のレジストマスクをマスクとして前記第１導電型の不純物を前記半導体層に注入した後に、前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２２】
（付記１７）
付記１５又は１６に記載の薄膜トランジスタ装置の製造方法において、
前記第２のレジストマスクを除去した後に、前記第２の金属薄膜をマスクとして前記第１導電型の不純物を前記半導体層に注入して、前記第２の薄膜トランジスタの前記低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２３】
（付記１８）
付記１５乃至１７のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２のレジストマスクをマスクとして第２導電型の不純物を前記半導体層に注入する前に、前記第４の薄膜トランジスタのゲート電極上の前記第２のレジストマスクの幅を当該ゲート電極の幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２４】
（付記１９）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するようにパターニングし、
前記第１の薄膜トランジスタのゲート電極と、パターニングされた前記第２の金属薄膜とをマスクとして第２導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２５】
（付記２０）
付記１９記載の薄膜トランジスタ装置の製造方法において、
前記第１の薄膜トランジスタのゲート電極の形成と同時に第３の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタ上と、第４の薄膜トランジスタのゲート電極となる領域の前記第２の金属薄膜上とにレジストマスクを形成し、
パターニングされた前記第２の金属薄膜の前記第３の薄膜トランジスタ上と、前記第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上とを除去するように、前記レジストマスクを用いてさらにパターニングし、
さらにパターニングされた前記第２の金属薄膜の幅を前記レジストマスクの幅より狭く加工して、前記第４の薄膜トランジスタのゲート電極を形成し、
前記レジストマスク及び前記第３の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去し、
前記第４の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入し、前記第４の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成し、
前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２６】
（付記２１）
付記２０記載の薄膜トランジスタ装置の製造方法において、
前記レジストマスクをマスクとして前記第１導電型の不純物を前記半導体層に注入した後に、前記第２の金属薄膜の幅を前記レジストマスクの幅より狭く加工して前記第４の薄膜トランジスタのゲート電極を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２７】
（付記２２）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１乃至第４の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１及び第２の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタのゲート電極上に前記第３及び第４の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第２の金属薄膜上に第１のレジストマスクを形成し、
前記第１及び第２の薄膜トランジスタ上と、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するように前記第１のレジストマスクを用いてパターニングし、
前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工して、前記第３及び第４の薄膜トランジスタのゲート電極を形成し、
前記第１のレジストマスクと前記第１及び第２の薄膜トランジスタのゲート電極とをマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第３の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第１のレジストマスクを除去し、
前記第３の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第３の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２８】
（付記２３）
付記２２記載の薄膜トランジスタ装置の製造方法において、
前記第１及び第３の薄膜トランジスタを覆う第２のレジストマスクを形成し、
前記第２のレジストマスクをマスクとして第２導電型の不純物を前記半導体層に注入して、前記第２及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第２のレジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１２９】
（付記２４）
付記２３記載の薄膜トランジスタ装置の製造方法において、
前記第２及び第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層には、前記第１及び第３の薄膜トランジスタのソース及びドレイン領域並びに低濃度不純物領域を形成する際に、前記第１導電型の不純物が注入されること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１３０】
（付記２５）
付記２３又は２４に記載の薄膜トランジスタ装置の製造方法において、
前記第１のレジストマスクをマスクとして前記第１導電型の不純物を前記半導体層に注入した後に、前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１３１】
（付記２６）
付記２３乃至２５のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２のレジストマスクを除去した後に、前記第２の金属薄膜をマスクとして前記第１導電型の不純物を前記半導体層に注入して、前記第３の薄膜トランジスタの低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１３２】
【発明の効果】
以上の通り、本発明によれば、良好な特性及び高い信頼性の得られる薄膜トランジスタ装置を得ることができる。
【０１３３】
また、注入した不純物の活性化エネルギーにＴＦＴのソース及びドレイン領域とＬＤＤ領域との間で差が出ないようになる。さらに、ＴＦＴのゲート電極と半導体層との間のリーク電流が抑制されるようになる。
【０１３４】
また、低電圧用ＴＦＴのためにゲート絶縁膜を薄くしても問題が生じないようになる。さらに、ＴＦＴ毎のＬＤＤ長を容易に制御でき、選択的にＬＤＤを有さないＴＦＴを形成することもできる。
【０１３５】
さらに、ゲート絶縁膜をエッチングせずに形成されるｎ型及びｐ型、低電圧用及び高電圧用ＴＦＴ若しくはこれらの組合せ、これらのＴＦＴを含むＴＦＴ基板、並びに当該ＴＦＴ基板を含む表示装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶表示装置の構成を示す図である。
【図２】本発明の一実施の形態の実施例１によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図３】本発明の一実施の形態の実施例１によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図４】本発明の一実施の形態の実施例２によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図５】本発明の一実施の形態の実施例２によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図６】本発明の一実施の形態の実施例３によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図７】本発明の一実施の形態の実施例３によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図８】本発明の一実施の形態の実施例４によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図９】本発明の一実施の形態の実施例４によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１０】本発明の一実施の形態の実施例５によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１１】本発明の一実施の形態の実施例５によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１２】第１の従来例によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１３】第１の従来例によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１４】第２の従来例によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【図１５】第２の従来例によるＴＦＴ基板の構成及び製造方法を示す工程断面図である。
【符号の説明】
１，２１，３１，４１，６１ 透明絶縁性基板
２，２２，３２，４２，６２ バッファ層
３，２３，３３，４３，６３ 半導体層
４，２４，２６，３４，３６，４４，４６，６４，６６ ゲート絶縁膜
５，２５，２７，３５，３７，４５，４７，６５，６７ 金属薄膜
６，２８，３８，３９，４８，６８，６９ レジストマスク
７，２９，４０，４９，７０ 層間絶縁膜
８，３０，４０１，５０，７１ 配線
Claims (10)
- 基板上に所定形状の半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に金属薄膜を形成し、
第１導電型の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記金属薄膜を除去するようにパターニングし、
パターニングされた前記金属薄膜をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域を形成し、
パターニングされた前記金属薄膜をさらにパターニングして前記第１導電型の薄膜トランジスタのゲート電極を形成し、
前記第１導電型の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１導電型の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 請求項１記載の薄膜トランジスタ装置の製造方法において、
前記第１導電型の薄膜トランジスタのゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を形成し、
前記第１導電型の薄膜トランジスタを覆うようにレジストマスクを形成した後に、第２導電型の不純物を前記半導体層に注入して前記第２導電型の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 基板上に形成された半導体層と、前記半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第１のゲート電極とを備え、前記半導体層のソース及びドレイン領域とチャネル領域との間に低濃度不純物領域が形成された第１導電型の第１の薄膜トランジスタと、
前記半導体層と、前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極上に形成され、前記第２のゲート絶縁膜と同一の形成材料で形成された絶縁膜とを備えた第２の薄膜トランジスタと
を有することを特徴とする薄膜トランジスタ装置。 - 基板上に互いに絶縁膜を介して交差して形成された複数のバスラインと、前記基板上の表示領域にマトリクス状に配置された画素領域と前記表示領域の周囲に配置された周辺回路とに形成された薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記薄膜トランジスタ装置は、請求項３記載の薄膜トランジスタ装置であること
を特徴とする薄膜トランジスタ基板。 - スイッチング素子として薄膜トランジスタを有する基板を備えた表示装置において、
前記基板に、請求項４記載の薄膜トランジスタ基板が用いられていること
を特徴とする表示装置。 - 基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するようにパターニングし、
前記第１の薄膜トランジスタのゲート電極と、パターニングされた前記第２の金属薄膜とをマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成し、
パターニングされた前記第２の金属薄膜をさらにパターニングして前記第２の薄膜トランジスタのゲート電極を形成し、
前記第２の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第２の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 請求項６記載の薄膜トランジスタ装置の製造方法において、
前記第１の薄膜トランジスタのゲート電極の形成と同時に第３の薄膜トランジスタのゲート電極を形成し、
前記第２の薄膜トランジスタのゲート電極の形成と同時に第４の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタを覆うようにレジストマスクを形成し、前記レジストマスク並びに前記第３及び第４の薄膜トランジスタのゲート電極をマスクとして第２導電型の不純物を前記半導体層に注入して、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域を形成し、
前記レジストマスクを除去した後に前記第１及び第２導電型の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第２の金属薄膜上に第１のレジストマスクを形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するように、前記第１のレジストマスクを用いてパターニングし、
パターニングされた前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工し、
前記第１のレジストマスク及び前記第１の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第１のレジストマスクを除去し、
加工された前記第２の金属薄膜をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第２の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 基板上に所定形状の半導体層を形成し、
前記半導体層上に第１及び第２の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１の薄膜トランジスタのゲート電極を形成し、
前記第１の薄膜トランジスタのゲート電極上に前記第２の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第１の薄膜トランジスタ上と、前記第２の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するようにパターニングし、
前記第１の薄膜トランジスタのゲート電極と、パターニングされた前記第２の金属薄膜とをマスクとして第２導電型の不純物を前記半導体層に注入して、前記第１及び第２の薄膜トランジスタのソース及びドレイン領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 基板上に所定形状の半導体層を形成し、
前記半導体層上に第１乃至第４の薄膜トランジスタの第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の金属薄膜を形成し、
前記第１の金属薄膜をパターニングして前記第１及び第２の薄膜トランジスタのゲート電極を形成し、
前記第１及び第２の薄膜トランジスタのゲート電極上に前記第３及び第４の薄膜トランジスタの第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の金属薄膜を形成し、
前記第２の金属薄膜上に第１のレジストマスクを形成し、
前記第１及び第２の薄膜トランジスタ上と、前記第３及び第４の薄膜トランジスタのソース及びドレイン領域となる前記半導体層上の前記第２の金属薄膜を除去するように前記第１のレジストマスクを用いてパターニングし、
前記第２の金属薄膜の幅を前記第１のレジストマスクの幅より狭く加工して、前記第３及び第４の薄膜トランジスタのゲート電極を形成し、
前記第１のレジストマスクと前記第１及び第２の薄膜トランジスタのゲート電極とをマスクとして第１導電型の不純物を前記半導体層に注入して、前記第１及び第３の薄膜トランジスタのソース及びドレイン領域を形成し、
前記第１のレジストマスクを除去し、
前記第３の薄膜トランジスタのゲート電極をマスクとして第１導電型の不純物を前記半導体層に注入して、前記第３の薄膜トランジスタのソース及びドレイン領域とチャネル領域との間に低濃度不純物領域を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
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