JPH08167721A - 薄膜トランジスタの構造及びその製造方法 - Google Patents
薄膜トランジスタの構造及びその製造方法Info
- Publication number
- JPH08167721A JPH08167721A JP6330993A JP33099394A JPH08167721A JP H08167721 A JPH08167721 A JP H08167721A JP 6330993 A JP6330993 A JP 6330993A JP 33099394 A JP33099394 A JP 33099394A JP H08167721 A JPH08167721 A JP H08167721A
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- Japan
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- gate electrode
- film transistor
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Abstract
(57)【要約】
【目的】 工程を単純化するのはもとより、オフ電流を
減少させ、オン電流を増加させたＳＲＡＭメモリ素子に
適する薄膜トランジスタを提供すること。 【構成】 絶縁基板上に壁状に半導体層を形成させ、そ
の上をゲート絶縁膜で覆い、半導体層の中央部分にゲー
ト電極を形成させる。
減少させ、オン電流を増加させたＳＲＡＭメモリ素子に
適する薄膜トランジスタを提供すること。 【構成】 絶縁基板上に壁状に半導体層を形成させ、そ
の上をゲート絶縁膜で覆い、半導体層の中央部分にゲー
ト電極を形成させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の薄膜トラ
ンジスタに係り、特にＳＲＡＭのメモリセルに適する薄
膜トランジスタの構造及びその製造方法に関する。
ンジスタに係り、特にＳＲＡＭのメモリセルに適する薄
膜トランジスタの構造及びその製造方法に関する。
【０００２】
【従来の技術】一般的に薄膜トランジスタは、１Ｍ級以
上のＳＲＡＭ素子で負荷抵抗の代わりに用いられ、また
は液晶表示素子で各画素領域の画像データ信号をスイッ
チングするスイッチング素子として広く用いられてい
る。
上のＳＲＡＭ素子で負荷抵抗の代わりに用いられ、また
は液晶表示素子で各画素領域の画像データ信号をスイッ
チングするスイッチング素子として広く用いられてい
る。
【０００３】高品質のＳＲＡＭを作るためには、薄膜ト
ランジスタのオフ電流を減少させ、オン電流を増加しな
ければならない。これにより、ＳＲＡＭセルの消費電力
を減少することができ、記憶特性を向上させることがで
きる。このような原理によって最近オン／オフ電流比を
向上させるための研究が活発に行われている。
ランジスタのオフ電流を減少させ、オン電流を増加しな
ければならない。これにより、ＳＲＡＭセルの消費電力
を減少することができ、記憶特性を向上させることがで
きる。このような原理によって最近オン／オフ電流比を
向上させるための研究が活発に行われている。
【０００４】このようにオン／オフ電流比を向上させる
ための従来の薄膜トランジスタの製造方法を添付図面と
ともに説明する。図１は従来の薄膜トランジスタの工程
断面図である。従来のＭＯＳ薄膜トランジスタは、ボタ
ムゲート（Ｂｏｔｔｏｍ Ｇａｔｅ）を基本にしたボデ
イ・ポリシリコンの固相成長によって結晶粒径を大きく
して製造した。この際の固相成長方法は、６００℃付近
で２４時間程度の長時間熱処理を行う。
ための従来の薄膜トランジスタの製造方法を添付図面と
ともに説明する。図１は従来の薄膜トランジスタの工程
断面図である。従来のＭＯＳ薄膜トランジスタは、ボタ
ムゲート（Ｂｏｔｔｏｍ Ｇａｔｅ）を基本にしたボデ
イ・ポリシリコンの固相成長によって結晶粒径を大きく
して製造した。この際の固相成長方法は、６００℃付近
で２４時間程度の長時間熱処理を行う。
【０００５】図１ａのように、絶縁基板１または絶縁膜
上にポリシリコンを蒸着し、ゲートマスクを用いたホト
エッチング工程によってポリシリコンをパターニングし
てゲート電極２を形成する。そして、図１ｂのように全
面にわたりＣＶＤ法によってゲート絶縁膜３とボデイ・
ポリシリコン４とを順次蒸着する。その後、６００℃付
近で２４時間程度の長時間熱処理を行う固相成長法によ
ってボデイ・ポリシリコンの結晶粒径を大きくする。図
１ｃのように前記ボデイ・ポリシリコン４上に感光膜５
を蒸着し、露光及び現像工程によってチャネル領域をマ
スキングする。この際、ソース領域６ａはゲート電極２
にオーバーラップするよう、ドレーン領域６ｂはゲート
電極２とオフセットになるようチャネル領域をマスキン
グする。そして、図１ｄのように露出したボデイ・ポリ
シリコン４にｐ型不純物ＢＦ2 イオンを注入してソース
及びドレーン領域６ａ，６ｂを形成して、ｐ型ＭＯＳ薄
膜トランジスタを完成する。（ａ：ソース領域、ｂ：チ
ャネル領域、ｃ：オフセット領域、ｄ：ドレーン領域）
上にポリシリコンを蒸着し、ゲートマスクを用いたホト
エッチング工程によってポリシリコンをパターニングし
てゲート電極２を形成する。そして、図１ｂのように全
面にわたりＣＶＤ法によってゲート絶縁膜３とボデイ・
ポリシリコン４とを順次蒸着する。その後、６００℃付
近で２４時間程度の長時間熱処理を行う固相成長法によ
ってボデイ・ポリシリコンの結晶粒径を大きくする。図
１ｃのように前記ボデイ・ポリシリコン４上に感光膜５
を蒸着し、露光及び現像工程によってチャネル領域をマ
スキングする。この際、ソース領域６ａはゲート電極２
にオーバーラップするよう、ドレーン領域６ｂはゲート
電極２とオフセットになるようチャネル領域をマスキン
グする。そして、図１ｄのように露出したボデイ・ポリ
シリコン４にｐ型不純物ＢＦ2 イオンを注入してソース
及びドレーン領域６ａ，６ｂを形成して、ｐ型ＭＯＳ薄
膜トランジスタを完成する。（ａ：ソース領域、ｂ：チ
ャネル領域、ｃ：オフセット領域、ｄ：ドレーン領域）
【０００６】
【発明が解決しようとする課題】しかし、このような従
来の薄膜トランジスタの製造方法においては、次のよう
な問題点があった。一．ホトマスク工程によってチャネ
ル領域を限定するとともに、オフセット領域を限定する
ので、工程が複雑で再現性が難しく、アライン程度によ
ってオフ電流の変化が激しいために、薄膜トランジスタ
の信頼性が低下する。二．薄膜トランジスタのチャネル
が平面的に構成されるためセルサイズが小さくなると、
チャネルの長さも小さくなって薄膜トランジスタのリー
ク電流が増加し、さらにセルサイズに影響を与えること
になるので、集積度に困難がある。
来の薄膜トランジスタの製造方法においては、次のよう
な問題点があった。一．ホトマスク工程によってチャネ
ル領域を限定するとともに、オフセット領域を限定する
ので、工程が複雑で再現性が難しく、アライン程度によ
ってオフ電流の変化が激しいために、薄膜トランジスタ
の信頼性が低下する。二．薄膜トランジスタのチャネル
が平面的に構成されるためセルサイズが小さくなると、
チャネルの長さも小さくなって薄膜トランジスタのリー
ク電流が増加し、さらにセルサイズに影響を与えること
になるので、集積度に困難がある。
【０００７】本発明は、上記問題点を解決するためのも
のであり、その目的は、工程を単純化するのはもとよ
り、オフ電流を減少させ、オン電流を増加させたＳＲＡ
Ｍメモリ素子に適する薄膜トランジスタを提供すること
にある。
のであり、その目的は、工程を単純化するのはもとよ
り、オフ電流を減少させ、オン電流を増加させたＳＲＡ
Ｍメモリ素子に適する薄膜トランジスタを提供すること
にある。
【０００８】
【課題を解決するための手段】前記のような目的を達成
するための本発明の薄膜トランジスタの構造は、絶縁基
板と、前記絶縁基板上に壁状に形成される半導体層と、
前記半導体層と絶縁基板の全面にわたって形成されるゲ
ート絶縁膜と、前記半導体層の中央部分の前記ゲート絶
縁膜上に形成されるゲート電極と、前記ゲート電極の両
側の半導体層に形成される不純物領域とを含んで構成さ
れる。本発明の薄膜トランジスタの製造方法は、絶縁基
板上に壁状の半導体層を形成する第１工程と、前記半導
体層が形成された絶縁基板の全面にわたってゲート絶縁
膜を形成する第２工程と、前記半導体層の中央部分の上
側のゲート絶縁膜上にゲート電極を形成する第３工程
と、前記ゲート電極の両側の前記半導体層に不純物領域
を形成する第４工程とを含んでなることを特徴とする。
するための本発明の薄膜トランジスタの構造は、絶縁基
板と、前記絶縁基板上に壁状に形成される半導体層と、
前記半導体層と絶縁基板の全面にわたって形成されるゲ
ート絶縁膜と、前記半導体層の中央部分の前記ゲート絶
縁膜上に形成されるゲート電極と、前記ゲート電極の両
側の半導体層に形成される不純物領域とを含んで構成さ
れる。本発明の薄膜トランジスタの製造方法は、絶縁基
板上に壁状の半導体層を形成する第１工程と、前記半導
体層が形成された絶縁基板の全面にわたってゲート絶縁
膜を形成する第２工程と、前記半導体層の中央部分の上
側のゲート絶縁膜上にゲート電極を形成する第３工程
と、前記ゲート電極の両側の前記半導体層に不純物領域
を形成する第４工程とを含んでなることを特徴とする。
【０００９】
【実施例】本発明を添付図面とともに説明する。図２は
本発明の薄膜トランジスタの構造斜視図であり、図３ａ
〜ｄは図２のＡ−Ａ′線に沿った本発明の薄膜トランジ
スタの工程断面図であり、図４は図２Ｂ−Ｂ′線に沿っ
た断面図である。
本発明の薄膜トランジスタの構造斜視図であり、図３ａ
〜ｄは図２のＡ−Ａ′線に沿った本発明の薄膜トランジ
スタの工程断面図であり、図４は図２Ｂ−Ｂ′線に沿っ
た断面図である。
【００１０】図を参照すると、本発明の薄膜トランジス
タの構造は、絶縁基板１１上にトランジスタの活性層と
して用いられる半導体層１２が基板１１とほぼ直角方向
に立ち上がった壁状に形成されている。その絶縁基板１
１と半導体層１２に全面にわたってゲート絶縁膜１３が
形成され、前記ゲート絶縁膜１３上の半導体層１２の中
央部分に相当する位置に半導体層の長手方向と直角方向
に帯状にゲート電極１４が形成されている。半導体層１
２のゲート電極１４の両側の部分にソース／ドレーン領
域である不純物領域１５ａ，１５ｂを形成させる。
タの構造は、絶縁基板１１上にトランジスタの活性層と
して用いられる半導体層１２が基板１１とほぼ直角方向
に立ち上がった壁状に形成されている。その絶縁基板１
１と半導体層１２に全面にわたってゲート絶縁膜１３が
形成され、前記ゲート絶縁膜１３上の半導体層１２の中
央部分に相当する位置に半導体層の長手方向と直角方向
に帯状にゲート電極１４が形成されている。半導体層１
２のゲート電極１４の両側の部分にソース／ドレーン領
域である不純物領域１５ａ，１５ｂを形成させる。
【００１１】このような構造をもつ本発明の薄膜トラン
ジスタの製造方法は、次の通りである。図３ａのよう
に、絶縁基板１１上に窒化膜などの絶縁膜１６を蒸着
し、ホトエッチング工程によってトランジスタの活性領
域となる部分を中心として一方の側だけが残るよう絶縁
膜１６を除去した後、その全面にポリシリコン等の半導
体層１２ａを蒸着する。ここで、絶縁膜１６を前記のよ
うにパターニングする理由は、活性領域を絶縁膜１６の
側壁に形成するためである。絶縁膜の厚さが活性領域の
高さに大きい影響を及ぼす。
ジスタの製造方法は、次の通りである。図３ａのよう
に、絶縁基板１１上に窒化膜などの絶縁膜１６を蒸着
し、ホトエッチング工程によってトランジスタの活性領
域となる部分を中心として一方の側だけが残るよう絶縁
膜１６を除去した後、その全面にポリシリコン等の半導
体層１２ａを蒸着する。ここで、絶縁膜１６を前記のよ
うにパターニングする理由は、活性領域を絶縁膜１６の
側壁に形成するためである。絶縁膜の厚さが活性領域の
高さに大きい影響を及ぼす。
【００１２】そして、図３ｂのように前記半導体層１２
ａを異方性エッチングして絶縁膜１６の側壁に側壁半導
体層１２を形成して、トランジスタの活性領域をパター
ニングする。即ち、絶縁膜１６の側壁壁面に沿ってチャ
ネルを有するように基板１１からほぼ垂直に立ち上がっ
た薄い壁状の半導体層１２を形成する。
ａを異方性エッチングして絶縁膜１６の側壁に側壁半導
体層１２を形成して、トランジスタの活性領域をパター
ニングする。即ち、絶縁膜１６の側壁壁面に沿ってチャ
ネルを有するように基板１１からほぼ垂直に立ち上がっ
た薄い壁状の半導体層１２を形成する。
【００１３】図３ｃのように、前記絶縁膜１６をウェッ
トエッチング工程によって（絶縁膜として窒化膜を蒸着
した場合、Ｈ3ＰＯ4等で）すべて除去する。
トエッチング工程によって（絶縁膜として窒化膜を蒸着
した場合、Ｈ3ＰＯ4等で）すべて除去する。
【００１４】図３ｄのように、半導体層１２が形成され
た絶縁基板１１の全面にわたってシリコン酸化膜などの
ゲート絶縁膜１３を蒸着し、前記ゲート絶縁膜１３の上
にドープされたポリシリコン等の伝導性の物質１４ａを
蒸着する。ここで、ゲート絶縁膜１３は壁状の半導体層
１２を覆うように形成する。
た絶縁基板１１の全面にわたってシリコン酸化膜などの
ゲート絶縁膜１３を蒸着し、前記ゲート絶縁膜１３の上
にドープされたポリシリコン等の伝導性の物質１４ａを
蒸着する。ここで、ゲート絶縁膜１３は壁状の半導体層
１２を覆うように形成する。
【００１５】そして、図２及び図４のように、ゲート電
極のパターン用マスクを用いて伝導性の物質１４ａを選
択的に除去してゲート電極１４を形成する。この際、ゲ
ート電極１４は、前記活性領域である半導体層１２の長
手方向の中央部分にのみかけるように形成する。次い
で、ゲート電極１４をマスクとして用いてゲート電極１
４の両側の前記半導体層１２に不純物イオン（ｐ+） 注
入して、ソース／ドレーン領域である不純物領域１５
ａ，１５ｂを形成する。
極のパターン用マスクを用いて伝導性の物質１４ａを選
択的に除去してゲート電極１４を形成する。この際、ゲ
ート電極１４は、前記活性領域である半導体層１２の長
手方向の中央部分にのみかけるように形成する。次い
で、ゲート電極１４をマスクとして用いてゲート電極１
４の両側の前記半導体層１２に不純物イオン（ｐ+） 注
入して、ソース／ドレーン領域である不純物領域１５
ａ，１５ｂを形成する。
【００１６】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの構造及びその製造方法においては、次のよう
な効果がある。 一．活性領域である半導体層１２が壁状に形成され、壁
状態の半導体層１２の左右側上にゲート電極１４が形成
されるので、チャネル全体の電界分布が一定となり、オ
フ電流（Ｉoff） が減少してオン電流（Ｉon）が増加す
ることになり、ＳＲＡＭメモリ素子の特性を向上させる
ことができる。 二．活性領域である半導体層を絶縁膜の側壁を用いて形
成し、ソース／ドレーン領域の形成もゲート電極をマス
クとしたセルフアラインで形成するため、マスク工程が
減少し、工程が単純になる。
ンジスタの構造及びその製造方法においては、次のよう
な効果がある。 一．活性領域である半導体層１２が壁状に形成され、壁
状態の半導体層１２の左右側上にゲート電極１４が形成
されるので、チャネル全体の電界分布が一定となり、オ
フ電流（Ｉoff） が減少してオン電流（Ｉon）が増加す
ることになり、ＳＲＡＭメモリ素子の特性を向上させる
ことができる。 二．活性領域である半導体層を絶縁膜の側壁を用いて形
成し、ソース／ドレーン領域の形成もゲート電極をマス
クとしたセルフアラインで形成するため、マスク工程が
減少し、工程が単純になる。
【図１】 従来の薄膜トランジスタの工程断面図であ
る。
る。
【図２】 本発明の薄膜トランジスタの斜視図である。
【図３】 図２のＡ−Ａ′線に沿った本発明の薄膜トラ
ンジスタの工程断面図である。
ンジスタの工程断面図である。
【図４】 図２のＢ−Ｂ′線に沿った断面図である。
１１…絶縁基板、１２…半導体層、１３…ゲート絶縁
膜、１４…ゲート電極、１５ａ，１５ｂ…不純物領域、
１６…絶縁膜。
膜、１４…ゲート電極、１５ａ，１５ｂ…不純物領域、
１６…絶縁膜。
Claims (5)
- 【請求項１】 絶縁基板と、 前記絶縁基板上に壁状に形成される半導体層と、 前記半導体層と絶縁基板の全面にわたって形成されるゲ
ート絶縁膜と、 前記ゲート絶縁膜上の前記半導体層の中央部分に形成さ
れるゲート電極と、 半導体層の前記ゲート電極の両側に形成される不純物領
域と、を有することを特徴とする薄膜トランジスタの構
造。 - 【請求項２】 ゲート電極は、半導体層の長手方向に垂
直に半導体層の左右側及び上部にかけて形成されること
を特徴とする請求項１記載の薄膜トランジスタの構造。 - 【請求項３】 絶縁基板上に壁状の半導体層を形成する
第１工程と、 前記半導体層が形成された絶縁基板の全面にわたってゲ
ート絶縁膜を形成する第２工程と、 ゲート絶縁膜上で前記半導体層の中央部分にゲート電極
を形成する第３工程と、 前記半導体層の前記ゲート電極の両側の部分に不純物領
域を形成する第４工程と、を有することを特徴とする薄
膜トランジスタの製造方法。 - 【請求項４】 第１工程は、絶縁基板上に半導体層の壁
の高さに相応する厚さに絶縁膜を蒸着する工程と、 トランジスタの活性領域になる部分を中心として一方の
側のみが残るよう絶縁膜を除去し、その全面にわたって
半導体層を蒸着する工程と、 前記半導体層を異方性エッチングして前記絶縁膜の側壁
に沿ってチャネルを有するように壁状の半導体層を形成
する工程と、 前記絶縁膜を除去する工程と、からなることを特徴とす
る請求項３記載の薄膜トランジスタの製造方法。 - 【請求項５】 絶縁膜として窒化膜を使用し、Ｈ3ＰＯ4
を用いて絶縁膜を除去することを特徴とする請求項４記
載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330993A JPH08167721A (ja) | 1994-12-09 | 1994-12-09 | 薄膜トランジスタの構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330993A JPH08167721A (ja) | 1994-12-09 | 1994-12-09 | 薄膜トランジスタの構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167721A true JPH08167721A (ja) | 1996-06-25 |
Family
ID=18238642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6330993A Pending JPH08167721A (ja) | 1994-12-09 | 1994-12-09 | 薄膜トランジスタの構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511077A (ja) * | 2003-11-05 | 2007-04-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | フィン型ｆｅｔを製造する方法 |
| JP2009206306A (ja) * | 2008-02-28 | 2009-09-10 | Seiko Epson Corp | 半導体装置の製造方法及び電気光学装置の製造方法 |
-
1994
- 1994-12-09 JP JP6330993A patent/JPH08167721A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511077A (ja) * | 2003-11-05 | 2007-04-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | フィン型ｆｅｔを製造する方法 |
| JP2009206306A (ja) * | 2008-02-28 | 2009-09-10 | Seiko Epson Corp | 半導体装置の製造方法及び電気光学装置の製造方法 |
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