KR100234650B1 - 이중 박막 트랜지스터 제조방법및 수직이중 게이트 박막 트랜지스터 장치 - Google Patents

이중 박막 트랜지스터 제조방법및 수직이중 게이트 박막 트랜지스터 장치 Download PDF

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Abstract

본 발명에 따라, 측벽 채널, 자기-정렬된 게이트, 오프-셋 드레인을 갖는 이중 게이트 박막 트랜지스터(TFT)를 제작하는 공정이 개시되었다. 절연 영역을 구비한 표면을 갖는 기판이 제공되었다. 폴리실리콘 하부 층과 절연 상부 층을 갖는 이중층이 절연 층을 위에 갖는 TFT의 하부 전극을 형성하도록 패터닝된다. 제 1 게이트 절연체가 하부 전극의 노출면들 상에 접촉하여 형성된다. 양쪽에는 소스 및 드레인을 갖고 중간에는 채널 영역을 갖는 제 2 폴리실리콘층이 형성되며, 채널 영역은 제 1 게이트 절연층에 접촉하여 하부 전극과 절연층의 측면을 따라 수직방향으로 위치된다. 제 2 게이트 절연체는 제 2 폴리실리콘 층 위에 형성된다. 접촉 구멍은 하부 전극의 일부를 노출시키기 위하여 제 2 폴리실리콘이외의 영역에서 하부 전극 위에 있는 절연층을 에칭하여 만든다. 제 3 폴리실리콘 층은 접촉 구멍 위에 위치하여 하부 전극과 접촉하는 수평 영역을 구비하고, 채널 영역에 근접하여 위치되고 제 2 게이트 절연체와 접촉하여 TFT의 상부 전극으로서 작용하는 측벽 전극 영역을 구비하도록 침착되고 패터닝된다. 측벽 스페이서 전극 영역은 제 3 폴리실리콘의 수평 영역에 접속된다. 따라서, 상부 및 하부 전극 또한 서로 전기적으로 접속된다. 소스 및 드레인 영역은 선택적으로 도핑된다. 이온주입조건의 선택에 따라, 장치 층 농도와는 다른 바람직한 도판트 농도를 갖는 오프-셋영역이 이중 게이트 TFT의 드레인 측면에 형성될 수 있다.

Description

이중 박막 트랜지스터 제조 방법 및 수직 이중 게이트 박막 트랜지스터 장치
본 발명은 일반적으로 박막 트랜지스터 장치(thin film transistordevice;TFT)를 제조하기 위한 반도체 프로세스에 관한 것으로, 더욱 상세히 설명하면, 이중 게이트 박막 트랜지스터를 규정하기 위한 개선된 프로세스에 관한 것이다.
박막 트랜지스터는 비용 및 밀도면에서 뛰어난 장점을 제공하는 전계 효과 트랜지스터(filed effect transistiors;FETs)이다. 그러나, TFT는 보다 낮은 이득(gain)및 오프-상태 누설 전류(off-state leakage current)와 같은 어떤 바람직하지 못한 특성을 갖는다. 소스, 드레인, 채널 영역이 단일 결정 기판에 형성되는 종래의 FET와는 달리, TFT의 장치 영역은 기판 상부의 폴리실리콘이나 비정질 실리콘층(장치채널 영역)내에 형성된다. 폴리실리콘채널 영역 비교적 낮은 온도에서 형성되고 또한 폴리실리콘층이 단일 결정 기판내에 있을 필요가 없기 때문에, 장치 영역을 기판상에 형성하여 스택형 트랜지스터를 형성할 수 있어, 보다 큰 밀도가 제공되고 비용은 보다 덜 들게 된다. 그러나, 폴리실리콘 채널은 단결정 실리콘 채널에 비해 보다 작은 동작-전류(on-current)를 제공한다. TFT는 스위칭 트랜지스터로서 평면 패널 디스플레이(flat panel display) 및 부하 장치로서 정적 랜덤 액세스 메모리(Static Random Access Memory)에 가장 일반적으로 사용된다.
이중 게이트 폴리실리콘 TFT(dual-gated polysilicon TFT)로서 알려진 본 발명의 구조는 단일 게이트 장치로부터의 동작-전류의 2 배로 증가된 동작-전류를 제공하는 것으로 알려져 있다. 하시모토(Hashimoto) 등은("Thin Film Effects of Double-Gate polysilicon MOSFET", Extended Abstracts of the 22nd conference on Solid State Devices and Materials, Sendai, 1990, ppp393-396에서) 이중 게이트 TFT 장치를 개시하였는데, 여기서는 채널 본체 폴리실리콘 층(channel body polysilicon layer)이 상부 및 하부 전극사이에 삽입되어 있다. 하시모토 등에 의해 기술된 장치의 상부 및 하부 게이트 전극이 도 1에서 도시되고 있는데, 이들은 독립적인 리소그래피적 프로세스 단계들을 이용하여 패터닝 되는 것으로 보인다. 하시모토의 연구는 또한 2 개의 게이트와 함께 보다 얇은 폴리실리콘 채널을 이용함으로써 동작-전류의 크기 단위가 1 내지 2 정도 증가될 수 있음을 보여준다. 케이.이타바시 등도 "A split Wordline Cell For 16Mb SRAM Using Polysilicon Sidewell Contacts"(IEDM pp 477-480, 1991)이라고 명명된 자신들의 논문에서 16Mb SRAM 내에 이중-게이트 PMOS 박막 트랜지스터 부하 장치를 사용하는 것을 기술하였다. 이타바시의 SRAM 셀은 5 개의 폴리실리콘 층(도면에서는 도시되지 않음)으로 이루어졌는데, 최하위 폴리실리콘 층은 MOS 트랜지스트의 게이트 전극이고, 폴리실리콘 2, 3, 4 층은 이중 게이트 TFT 트랜지스트를 정의하며, 최상위 폴리실리콘 층은 접지 평면(ground plane)이다. 이타바시의 공정에서는, 폴리실리콘 채널 영역3 층과 중간 절연체를 통해 접촉 구멍(contact opening)을 에칭하여, 폴리실리콘 4 층을 침착하고 패터닝하는 때에, 측벽이 (각각의 위치에서) 전극(2, 3)과 접촉하게 된다. 따라서, TFT의 하부 및 상부 게이트가 서로 접속되고 TFT 채널 층과 MOS 게이트 전극이 서로 접속된다. 이들 두 가지 종래 기술에 따른 방법에 있어서는, 공정의 복잡성을 증가시키는 개별적인 단계로 하부 및 상부 게이트를 패터닝하는 것이 공정에 포함된다.
TFT에서 요구되는 다른 특징은, FET내의 약하게 도핑된 드레인(lightly doped drains;LDDs)과 다소 유사한, 게이트 전극/채널 영역의 외부에 약하게 도핑된 본체 실리콘 부분인 드레인 오프-셋(drain off-set)이다. 리우(LIU) 등은("High Reliability, high performance 채널 영역 um Gate Inverted TFT for 16Mbit SRAM Application Using Self-Aligned LDD Structures", 1992 IEDM 823-826에서)희생적인(sacrificial) 측벽 스페이서를 이용하여 하부 게이트 TFT내에 LDD 형 스페이서 영역을 형성하는 것을 기술한다. 드레인 오프-셋은 펀치-스루(punch-thru) 문제점 및 오프-상태 누설 전류(off-state leakage current)를 감소시킨다.
모리(Mori)(미국 특허 제 5,160,491호)는 트렌치(trench)의 측벽상에 전계 효과 트랜지스터를 형성하는 것을 개시하였다. 모리의 장치에서, 소스, 채널, 채널 영역인은 트렌치에 인접하여 수직으로 배치되고 게이트 절연체 및 전극은 트렌치의 측벽상에 형성된다. 수직으로 형성된 FET는 보다 큰 농도를 제공하는 것으로 주장된다. 쉼보(Shimbo)(미국 특허 제 4,924,279호)는 구조면에서 모리의 것과 다소 유사한 박막 트랜지스터 장치를 기술한다. 쉼보의 공정에서, 수직 단계는 소스 층, 절연 스페이서, 드레인 층을 겹쳐서 형성된다. 이렇게 겹쳐진 층의 측벽을 따라, 채널, 게이트 절연체, 게이트 전극이 순차적으로 침착된다. 이 구조는 짧은 채널 길이(절연 스페이서의 두께)를 제공하는 것으로 주장되며 나아가 채널 영역은 액정 장치(liquid crystal device)를 사용하는 TFT 디스플레이에서 특히 장점이 되는 광 방사로부터 채널 영역된다. 쉼보의 공정에서 흥미를 끄는 것은, 이것이 하부 TFT게이트를 제공하지 않는다는 것이다. 게다가 쉼보 장치 구성내의 소스와 드레인의 위치는 그것들을 다른 장치 부분에 접속하는 부가적인 공정을 요구할 수도 있다.
이시하라(미국 특허 제 5,001,540호)는 게이트 스택을 형성하고 이 게이트 스택 위에 TFT 장치 폴리실리콘층의 침착한다. 측벽 절연체는 장치 층의 수직 부분을 보호하는데 사용되며, 보호되지 않는 수평 부분에는 이온주입이 행해져 소스와 드레인 연장부가 규정된다. 이시하라 공정에서 측벽 스페이서의 폭은 오프-셋 영역의 길이를 결정한다. 게다가 이시하라의 방법은 이중 게이트 TFT 형성을 위한 공정을 제시하지 못하고 있다. 이시하라의 장치에서 오프-셋 영역은 단순히 채널 층과 동일한 도판트 농도를 갖는 채널층의 연장부에 불과하다. 여기에는 오프-셋 영역의 저항율(resistivity)을 최적화시키기 위해 오프-셋 영역의 도판트 농도를 조절할 수 있는 유연성(flexibility)이 결여되어 있다. 또한 저항값(resistance)은 보다 빠른 스위칭 속도(switching speed)와 보다 큰 "동작" 전류를 요구하는 응용에 사용되기엔 너무 클 수도 있다.
따라서, TFT 제조에 있어서, 자기-정렬식이고 선택된 저항율을 갖는 오프-셋 영역의 형성을 가능하게 하며, 보다 적은 수의 쉽게 제어될 수 있는 제작 단계를 포함하는, 이중-게이트 TFT를 형성하기 위한 간단하고도 수율(yielding)이 높은 공정에 대한 필요성이 명백하다.
본 발명의 목적은 이중 게이트 TFT의 수율과 신뢰성을 개선시킨 제조 공정을 제공하는데 있다.
본 발명의 다른 목적은 이중 게이트 TFT의 소스 및 드레인 영역을 형성하는 자기-정렬식 공정을 제공하고 나아가 사전선택된 도판트 농도를 갖는 오프-셋 영역을 형성할 수 있게 하는 것이다.
본 발명의 또다른 목적은 TFT의 소스 및 드레인영역을 동시에 불순물 도핑함으로써 부가적인 침착없이 상부 및 하부 게이트 전극을 동시에 접속하는 것이다.
채널 영역 또다른 목적은 큰 기판상에서 사용가능하고 작은 셀 크기를 제공 할 수 있는 저가의 제작 공정을 제공하는 것이다.
제1도는 종래 기술의 이중 게이트 구조체를 예시한 도면.
제2도 내지 제4도는 본 발명의 바람직한 실시예를 예시한 단면도.
제5도는 본 발명에서 예시된 이중 게이트 TFT에 대한 평면도.
제6도는 제5도의 평면도에 대응하는 이중 게이트 TFT에 대한 단면도.
제7도는 소스, 드레인, 게이트 영역에의 접촉을 보여주는 완성된 이중 게이트 TFT 장치에 대한 단면도.
〈 도면의 주요부분에 대한 부호의 설명〉
C : 접촉 구멍 GC, SC, DC: 접촉 구멍
20 : 폴리실리콘 게이트 전극 30 : 캡 절연 층
40 : 제 1 게이트 절연 층 50,70, 70' : 장치 TFT 층의 수평 부분
60 : 장치 TFT 층의 수직 부분 80 : 게이트 옥사이드 층
100 : 폴리실리콘 층 100', 100" : 측벽 스페이서 영역
120 : 평탄화된 절연체채널 영역 150, 160, 170 : 접촉 스터드
본 발명에 따라, 측벽 채널, 자기-정렬된 게이트, 오프-셋 드레인을 갖는 이중 게이트 박막 트랜지스터(TFT)를 제작하는 공정이 개시되었다. 절연 영역을 구비한 표면을 갖는 기판이 제공되었다. 폴리실리콘 하부 층과 절연 상부 층을 갖는 이중층이 절연 층을 위에 갖는 TFT의 하부 전극을 형성하도록 패터닝된다. 제 1 게이트 절연체가 하부 전극의 노출면들 상에 접촉하여 형성된다. 양쪽에는 소스 및 드레인을 갖고 중간에는 채널 영역을 갖는 제 2 폴리실리콘층이 형성되며, 채널 영역은 제 1 게이트 절연층에 접촉하여 하부 전극과 절연층의 측면을 따라 수직방향으로 위치된다. 제 2 게이트 절연체는 제 2 폴리실리콘 층 위에 형성된다. 접촉 구멍은 하부 전극의 일부를 노출시키기 위하여 제 2 폴리실리콘이외의 영역에서 하부 전극 위에 있는 절연층을 에칭하여 만든다. 제 3 폴리실리콘 층은 접촉구멍 위에 위치하여 하부 전극과 접촉하는 수평 영역을 구비하고, 채널 영역에 근접하여 위치되고 제 2 게이트 절연체와 접촉하여 TFT의 상부 전극으로서 작용하는 측벽 전극 영역을 구비하도록 침착되고 패터닝된다. 측벽 스페이서 전극 영역은 제 3 폴리실리콘의 수평 영역에 접속된다. 따라서, 상부 및 하부 전극 또한 서로 전기적으로 접속된다. 소스 및 드레인 영역은 선택적으로 도핑된다. 이온주입조건의 선택에 따라, 장치 층 농도와는 다른 바람직한 도판트 농도를 갖는 오프-셋 영역이 이 중 게이트 TFT의 드레인 측면에 형성될 수 있다.
본 발명은 게이트 채널 영역의 측벽을 따라, 독립적인 포토마스크를 사용하지 않고 자기 정렬되는 방식으로, 측벽 TFT 채널을 형성함으로써 종래의 공정에 관련된 다수의 공정상 어려움을 해결하였다. 또한, 상부와 하부 게이트 전극이 새로운 방식으로 상부 전극 층을 사용함으로써 서로 접속되었다. 본 발명의 이러한 측면 및 다른 측면들이 도2 내지 도7을 사용하여 더욱 잘 이해될 수 있다.
도 2를 참조하면, 상부에 절연 층(30)을 갖는 폴리 실리콘 게이트 전극(20)이 절연 층(10) 또는 절연 표면 층(10)을 갖는 기판위에 게이트 적층(gate stack)으로서 패터닝된다. 전극(20)은 본 발명의 이중 게이트 TFT의 하부 게이트 전극이 된다. 폴리실리콘은 1019내지 1021/cc의 불순물 농도를 갖는 도핑 층으로 침착되는 것이 바람직하다. 전극의 두께는 1000Å 내지 5000Å 범위내에서 선택되며, 바람직하게는 3000Å이다. 캡 절연 층(cap insulating layer)(30)은 플라즈마 보강 화학증착법(Plasma enhanced chemical vapor deposition;PECVD)과 같은 저온 화학 증착 공정에 의해 침착되는 것이 바람직하며, 두께는 500Å 내지 3000Å의 범위, 바람직하게는 1000Å으로 침착된다. 바람직한 모드에서, 캡 절연 층은 실리콘 다이옥사이드(silicon dioxide)층이다. 폴리실리콘 및 실리콘 다이옥사이드의 복합층의 두께가 주로 채널 영역된 장치의 채널 층을 결정한다. 폴리실리콘층(20)과 산화물층(30)은 둘다 알려진 리소그래피적 공정을 이용한 이방성 플라즈마 에칭 공정(anisotropic plasmaetch process)에 의해 플루오르 케미스트리(fluorine chemistry)을 이용하여 에칭된다. 다시 도 2를 참조하면, 100Å 내지 500Å 의 두께 범위, 바람직하게는 200Å의 두께를 갖는 제 1 게이트 절연 층(40)이 층(30)과 게이트 전극(20)의 노출면들을 콘포멀하게(conformally) 덮으면서, 전체 기판상에 침착된다. 절연 층(40)은 실리콘 다이옥사이드로서, 실란(Silane)이나 테트라 에틸올소시릴케이트(tetraethylorthosilicate;TEOS)를 프리커서(precursor)로 이용한 화학 증착법에 의해 침착되는 것이 바람직하다.
이제 도 3을 참조하면, 폴리실리콘이나 비정질(amorphous) 실리콘 층이 TFT 장치 층으로서 침착되고 패터닝되며, 이 장치층은 게이트 전극 스택에 의해 생성된 층위에 놓인다. 장치 TFT 층은 두 개의 수평부분(50,70)과 그들사이(in-between)의 수직부분(60)을 갖는다. 영역(50, 70) 은, 예를 들면 붕소(boron)를 이용한 이온주입에 의해, 1017~ 1018의 농도로 도핑되며, 이것은 보통 P-도핑으로 언급된다. 이것의 목적은 이후 소자가 완성될 때 확연해 질 것이다. 이온주입 에너지는 이온주입이 얕게 되도록 선택된다. 이온주입 각도가 수직이기 때문에 TFT 장치 층의 수직부분(60)에서는 이온주입이 인지되지 않는다.
이제 도 4를 참조하면, 100Å 내지 500Å의 두께 범위를 가지며 바람직하게는 200Å의 두께를 갖는 블랭킷(blanket) 실리콘 다이옥사이드 층(80)이 수평, 수직부분(50, 60, 70)을 구비하는 TFT 폴리실리콘 장치 층을 포함하여 전체 표면위에 침착된다. TFT 채널 영역(60) 위의 절연 층 부분은 수직 채널 영역(60)의 전도도를 제어하는 상부 게이트 절연체로서 작용한다. 하부 게이트 전극 영역(20)을 노출시키기 위해 층(80, 40)을 에칭하여 접촉 구멍(contact hole)을 만든다. 접촉 구멍 "C"는 반응성 이온 에칭 공정(reactive ion etch process)에 의해 에칭되거나 희석된 하이드로플루오릭 에시드(dilute hydrofluoric acid)를 이용하여 에칭된다. 에칭 공정은 포토레지스트 마스크를 사용하는 것이 바람직하다. 접촉 구멍 "C"는 TFT 장치 폴리실리콘 층과 겹치지 않는 하부 전극 부분 위에 위치될 수 있다. 바람직한 공정에서는, 보호용 폴리실리콘 층이 층(80) 위에 침착될 수도 있으며, 접촉 구멍 에칭후에도 제자리에 남아있다(단면도에는 도시되지 않음). 보호 층은 게이트 채널 영역 층(80)이 레지스트내의 "핀홀(pin hole)"을 통해 에칭되지 않도록 차폐하고 소듐(sodium)과 같은 빠른 이온에 의해 옥사이드 층(80)이 오염되는 것을 방지하기 위한 것이다. 이 보호용 폴리실리콘 층은 다음의 폴리실리콘층이 침착될 때 상부 게이트 전극 형성과 같이 이루어 진다.
이제 도 5를 참조하면, TFT의 다른 부분들의 레이아웃(layout)에 대한 평면도의 예를 도시하고 있다. 많은 변형이 가능함을 생각 할 수 있다. 제 3 폴리실리콘전극 층(100)은 전체 기판위에 컨포멀하게 침착되고, TFT 장치 층 영역(50)의 바깥쪽 하부 게이트 전극과 겹치는 접촉 구멍 "C"를 제외한 전 영역에서 이방성 공정에 의해 제거된다. 따라서 부가적인 층이나 공정을 요구하지 않고, 하부 및 상부 게이트 전극이 서로 전기적으로 접속된다. 사용된 이방성 공정으로 채널 영역 도시된 바와 같이 장치 층의 채널 영역(60) 위와 하부 게이트 전극(20)의 에지를 따라 폴리 실리콘 층(100)의 측벽도 형성된다. 또한, 접촉 구멍 "C"위의 층(100)을 보호하기 위해 사용된 마스킹(masking)도 층(100)의 남은 수평 부분과 층(100)의 측벽 스페이서 부분(100') 사이에 접속을 제공하도록 설계된다. 이들 공정의 세부사항들은 A-A'로 표시된 면을 따라 그림 5에서 도시된 장치의 단면도에 의해 더욱 잘 이해된다. 채널 영역에서 도시된 단면도는 접촉 구멍 "C"를 통해 층(20)에 접촉되고, 측벽 스페이서 영역(100')과 (100'')에 접속되는 폴리실리콘 층(100)을 예시한다. 영역(100'')은 폴리실리콘 층(100)의 일부로서 TFT 상부 게이트 전극이다. 침착된 층(100)은 1019내지 1021의 농도로 도핑되는 것이 바람직하다. 측벽 스페이서(100'')로 마스킹되지 않은 영역(50, 70)에는 다시 1019내지 1021의 농도로 얕은 도핑 에너지에 의해 붕소가 이온주입된다(P-채널 TFT를 제작하는 경우). 채널 영역을 참조하면, 참조부호(70')로 표시된 부분을 제외한 전 영역(50, 70)은 이온주입 공정(implant process)에 의해 도핑된다. 이온주입 동안 영역(70')은 측벽 전극(100'')으로 마스킹된다. 영역(70')은 제 1 이온주입으로부터 도판트 농도 p-를 가지며 폴리실리콘 상부 게이트 전극(100'')의 두께에 의해 정의된 특성 길이를 갖는다. 영역(70')은 TFT의 드레인 측에만 형성된 오프-셋으로서, 오프-전류(off-current)를 감소시키며, 이는 소스 및 드레인 측 모두에 오프-셋 영역을 형성하는 공정에 비해 개선채널 영역 이 오프-셋 영역은 고온 전자(hot electron)나 펀치-스루(punch-thru)에 대한 염려없이 동작-전류를 증가시키기 위해 보다 높은 전계를 사용할 수 있게 한다. 도판트의 예로서 붕소가 사용되었지만, 비소(arsenic), 안티몬(antimony), 인(phosphorus)와 같은 다른 불순물이 사용될 수 있다. 적당하게는, 이온주입 대신에 확산과 같은 다른 도판트 방법이 사용될 수 있다.
도 6의 장치 다음에, 도 7은 평탄화된(planarized) 절연체 층(120)으로 보호된 이중 게이트 TFT 구조를 도시한다. 절연체를 에칭하여 만들어진 접촉 구멍 Dc, Sc와 Gc은 금속화되어 제각기 게이트, 소스, 드레인에 연결되는 접촉 스터드(contact stud)(150, 160, 170)를 제공한다. 장치 영역에 접촉하여, 인접한 장치들 사이나 TFT와 기판상의 다른 장치 사이의 상호접속을 이루는 데에는 다른 방법이 사용될 수도 있다.
본 발명은 1 개의 바람직한 실시예에 대해 기술되었지만, 본 기술 분야의 당업자라면 본 발명을 벗어나지 않고도 다양한 대안이나 수정이 가능하다. 따라서, 본 발명은 첨부된 특허청구범위의 범주를 벗어나지 않는 모든 이러한 대안을 포함하는 것으로 의도된다.
본 발명은 이중 게이트 TFT의 소스 및 드레인 영역을 형성하는 자기-정렬식 공정을 제공하고 나아가 사전선택된 도판트 농도를 갖는 오프-셋 영역을 형성하고 TFT의 소스 및 드레인영역을 동시에 불순물 도핑함으로써 부가적인 침착없이 상부 및 하부 게이트 전극을 동시에 접속할 수 있다.
또한, 본 발명의의 제작 공정에 따르면 이중 게이트 TET의 수율과 신뢰성이 개선되며, 큰 기판상에서 사용가능하고 작은 셀 크기를 제공할 수 있는 저가의 제조공정이 제공될 수 있다.

Claims (19)

  1. 하부 및 상부 전극과 측벽 채널을 갖는 이중 게이트(dual gated) 박막 트랜지스터(thin film transistor;TFT)를 제조하는 방법에 있어서, ① 기판을 제공하는 단계와, ② 상기 기판 위에 놓이는 제 1 폴리실리콘(polysilicon) 층과 상기 제 1 폴리실리콘 위에 놓이는 절연체 층으로 구성된 이중층(bilayer)을 패터닝하여, 상기 박막 트랜지스터의 하부전극과 그 위의 절연 층을 형성하는 단계와, ③ 상기 하부 전극의 노출면들상에 제 1 게이트 절연체를 형성하는 단계와, ④ 양쪽에 소스 및 드레인 영역을 갖고, 이들 사이에 채널 영역을 갖는 제 2 폴리실리콘 층을 패터닝하는 단계-상기 채널 영역은 상기 제 1 게이트 절연체와 접촉하며 상기 하부 전극과 상기 절연층의 측면을 따라 수직방향으로 형성됨-와, ⑤ 상기 제 2 폴리실리콘상에 제 2 게이트 절연체를 형성하는 단계와, ⑥ 상기 하부 전극의 일부 표편을 노출시키기 위해 상기 절연 층내에 접촉구멍(contact opening)을 형성하는 단계와, ⑦ 상기 제 2 게이트 절연체 위에 제 3 폴리실리콘 층을 컨포멀(conformally)하게 침착하는 단계-상기 제 3 폴리실리콘층은 상기 접촉 구멍을 통해 상기 제 1 폴리실리콘과 접촉됨-와, ⑧ 측벽 스페이서 전극 영역(sidewell spacer electrode regions)과 상기 접촉 구멍에 겹치는 수평 영역(horizontal regions)을 형성하도록 상기 제 3 폴리실리콘 층을 패터닝하는 단계-상기 측벽 스페이서 전극 영역은 상기 상부 전극(top electrode)으로서 작용하기 위해 상기 채널 영역에 인접하여 위치되며 상기 제 2 게이트 절연체와 접촉됨-와, ⑨ 상기 제 2 폴리실리콘의 상기 소스 및 드레인 영역을 도핑하는 단계를 포함하는 이중 박막 트랜지스터 제조 방법.
  2. 제1항에 있어서, 1017내지 1018/cc 범위의 농도로 소스 및 드레인 영역을 도핑하기 위해서, 상기 제 2 폴리실리콘을 패터닝하는 단계 후에 수직 방향으로 도판트 불순물을 이온주입(implanting)하는 단계를 더 포함하는 이중 박막 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 제 2 게이트 절연체를 형성하는 단계 후에 상기 제 2 게이트 절연체 위에 100Å 내지 500Å 범위의 두께로 보호용 폴리실리콘 층을 침착하는 단계를 더 포함하는 이중 박막 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 제 1 폴리실리콘은 1019내지 1021/cc 범위내의 불순물 농도(impurity concentration)를 갖는 것을 특징으로 하는 이중 박막 트랜지스터 제조 방법.
  5. 제1항에 있어서, 상기 제 2 폴리실리콘은 1015내지 1016/cc 범위내의 도판트 농도를 갖는 것을 특징으로 하는 이중 박막 트랜지스터 제조 방법.
  6. 제1항에 있어서, 상기 제 1 폴리실리콘과 제 3 폴리실리콘의 두께는 1000Å 내지 5000Å 범위 내에서 선택되는 이중 박막 트랜지스터 제조 방법.
  7. 제1항에 있어서, 상기 제 1 게이트 절연체 및 제 2 게이트 절연체는 바람직하게는 실리콘 다이옥사이드(silicon dioxide)인 이중 박막 트랜지스터 제조 방법.
  8. 제7항에 있어서, 상기 실리콘 다이옥사이드 두께는 100Å 내지 500Å의 범위내에 있는 이중 박막 트랜지스터 제조 방법.
  9. 제1항에 있어서, 상기 하부 게이트 표면을 노출시키기 위해 접촉 구멍을 형성하는 단계는, ① 상기 접촉 구멍에 대응하는 구멍을 갖는 리소그래픽 마스크(lithographic mask)를 형성하는 단계와 ② 화학적 습식 에칭(chemical wet etching), 플라즈마 에칭(plasma etching), 반응성 이온 에칭(reactive ion etching)으로 구성된 그룹으로부터 선택된 공정에 의해 상기 노출된 절연 층을 에칭하는 단계를 포함하는 이중 박막 트랜지스터 제조 방법.
  10. 제1항에 있어서, 상기 제 3 폴리실리콘은 1019내지 1021/cc 범위내의 불순물 농도로 도핑되어 장소에 침착되는 이중 박막 트랜지스터 제조 방법.
  11. 제1항에 있어서, 상기 제 2 폴리실리콘의 소스 및 드레인 영역을 도핑하는 단계는 수직 이온주입에 의해 수행되어, 상기 상부 게이트 스페이서 아래에 드레인 오프-셋(off-set)영역을 형성하는 이중 박막 트랜지스터 제조 방법.
  12. 하부 및 상부 전극, 측벽 채널(sidewell channel), 드레인 오프-셋을 갖는 수직 이중 게이트 박막 트랜지스터 장치에 있어서, ① 기판과, ② 상기 기판의 상부에 위치한 폴리실리콘 하부 전극 및 상기 하부 전극의 상부에 접촉하는 상태로 위치한 동일 공간상의(co-extensive) 절연체를 갖는 이중층과, ③ 상기 하부 전극의 측면에 접하며 그 위에 놓인 제 1 절연체 게이트 층과, ④ 양쪽에 소스 및 드레인 영역을 가지며 이들 사이에 채널 영역을 가진 폴리실리콘 장치층-상기 채널 영역은 상기 제 1 게이트 절연체와 접촉되고 상기 하부 전극과 상기 절연체의 측면을 따라 수직방향으로 형성되며, 상기 소스 및 드레인 영역중 하나는 상기 하부 전극 위에 놓인 절연체의 상부상에 위치됨-과 ⑤ 상기 채널 영역에 접촉하며 상기 폴리실리콘 장치 층 위에 놓인 제 2 절연 게이트 층과 ⑥ 상기 채널 영역에 인접하여 위치되고 상기 제 2 게이트 절연체와 접촉되며 수평 폴리실리콘 부분에 물리적으로 접속된 측벽 스페이서 폴리실리콘 상부 전극-상기 수평 폴리실리콘 부분은 상기 하부 전극 위에 놓인 절연체내의 구멍을 통해 상기 하부 전극에 접속됨-과 ⑦ 상기 장치 층의 상기 채널과 드레인 영역 사이에 위치된 상기 상부 전극 아래에 위치하는 상기 장치 층의 오프-셋 영역을 포함하는 수직 이중 게이트 박막 트랜지스터 장치.
  13. 제12항에 있어서, 상기 장치 층내의 오프-셋 영역은 1017내지 1018/cc 범위의 농도로 도핑된 수직 이중 게이트 박막 트랜지스터 장치.
  14. 제12항에 있어서, 상기 하부 전극은 1019내지 1021/cc 범위의 불순물 농도로 도핑된 수직 이중 게이트 박막 트랜지스터 장치.
  15. 제12항에 있어서, 상기 장치 층의 채널 영역은 1015내지 1016/cc 범위의 불순물 농도로 도핑된 수직 이중 게이트 박막 트랜지스터 장치.
  16. 제12항에 있어서, 상기 하부 전극 및 상부 전극의 두께는 1000Å 내지 5000Å 범위내에서 선택되는 수직 이중 게이트 박막 트랜지스터 장치.
  17. 제12항에 있어서, 상기 제 1 게이트 절연체 및 제 2 게이트 절연체는 실리콘 다이옥사이드인 수직 이중 게이트 박막 트랜지스터 장치.
  18. 제17항에 있어서, 상기 실리콘 다이옥사이드는 100Å 내지 500Å 범위내의 두께를 갖는 수직 이중 게이트 박막 트랜지스터 장치.
  19. 제12항에 있어서, 상기 장치 층의 소스 및 드레인 영역은 1019내지 1021범위의 도판트 농도를 갖는 수직 이중 게이트 박막 트랜지스터 장치.
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