TWI477868B - 顯示裝置、陣列基板與其薄膜電晶體 - Google Patents

Description

顯示裝置、陣列基板與其薄膜電晶體

本發明是有關於一種顯示裝置、陣列基板與其薄膜電晶體，且特別是有關於一種顯示裝置、陣列基板與其薄膜電晶體的結構。

平面顯示器的一個重要規格為亮度，而決定亮度之最重要的因素就是開口率，也就是光線能透過之有效區域的比例。因此，開口率越大，平面顯示器的亮度就越大。影響開口率的一個重要因素為每個畫素的薄膜電晶體所佔據的面積。

現有的薄膜電晶體(thin film transistor；TFT)技術為將其半導體層、閘極、源極與汲極水平地配置在基板上。而且，為了避免薄膜電晶體的結構受到光的影響，形成光電流而造成漏電，必須在薄膜電晶體上覆蓋一層不透明材料來遮光。因此，薄膜電晶體在每個畫素區域中所佔據的區域無法透光，使得顯示器的亮度受到限制。也就是薄膜電晶體所佔據的面積越大，則平面顯示器的開口率就會越小，使得平面顯示器的亮度越低。

但是，若要得到更好的元件特性，例如可增加薄膜電晶體之源極和汲極的寬度，以增加薄膜電晶體之電流達到更快充放電的目的，但此舉勢必要增加薄膜電晶體所佔據的面積，則反而會進一步減少開口率。

目前，雖然隨著氧化物半導體被發現後，可大幅縮小 薄膜電晶體的尺寸，但仍不免占用相當大的有效畫素面積。

因此，本發明之一態樣是在提供一種薄膜電晶體，以減少薄膜電晶體所佔據的體積，增加顯示器的開口率，以利於增加顯示器的亮度。

上述之薄膜電晶體包含閘極、閘介電層、半導體層、源極與汲極。上述之閘極位於一基底上，且具有連接基底之第一側面，而閘介電層設置於閘極上。上述之半導體層設置於閘介電層上，並覆蓋閘極之第一側面。源極與汲極分別設置於半導體層上並位於半導體層之相對兩側，且源極與汲極位於閘極之第一側面上。

依據一實施例，上述之源極與汲極皆覆蓋閘極之第一側面，且源極與汲極相對於基底係位於同一高度。

依據另一實施例，上述之源極與汲極分別設置於閘極之第一側面的兩端，且源極與汲極相對於基底係位於不同高度。

依據又一實施例，上述之閘極的厚度為0.1-5μm。

依據再一實施例，上述之閘極的第一側面與其鄰接該基底之底面的夾角為45°-90°。

依據再一實施例，上述之半導體層的電荷載子的遷移率至少為5cm2/Vs。

依據再一實施例，上述之半導體層的材料為金屬氧化物半導體或多晶矽。

依據再一實施例，上述之半導體層的厚度為20-200nm。

依據再一實施例，上述之閘介電層的厚度為300-400nm。

本發明之另一態樣為提供一種陣列基板，其包含基底與位於基底上之上述薄膜電晶體。

本發明之又一態樣為提供一種顯示裝置，其包含上述之陣列基板、對向基板與位於二基板間之顯示層。

由上述可知，由於薄膜電晶體的通道主要位於閘極的第一側面上，因此可以有效地減少通道投影至基底的面積。因此，可有效地減少薄膜電晶體的佔據面積，以增加平面顯示器的開口率及其亮度。

上述發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。在參閱下文實施方式後，本發明所屬技術領域中具有通常知識者當可輕易瞭解本發明之基本精神及其他發明目的，以及本發明所採用之技術手段與實施態樣。

依據上述，提供一種薄膜電晶體。此薄膜電晶體能減少薄膜電晶體所佔據的體積，增加顯示器的開口率，以利於增加顯示器的亮度。在下面的敘述中，將會介紹上述之薄膜電晶體的例示結構與其例示之製造方法。為了容易瞭解所述實施例之故，下面將會提供不少技術細節。當然，並不是所有的實施例皆需要這些技術細節。同時，一些廣為人知之結構或元件，僅會以示意的方式在圖式中繪出， 以適當地簡化圖式內容。

實施例一

請參照第1A，其係繪示依照本發明一實施方式的一種薄膜電晶體的俯視結構示意圖。在第1A圖中，薄膜電晶體100係由閘極110、閘介電層120、半導體層130、源極140a與汲極140b所組成。

第1B圖是第1A圖之剖線BB’的剖面結構示意圖。在第1B圖中，上述之閘極110位於基底105之上，其具有頂面112、連接基底105與頂面112之第一側面114與鄰接於基底105之底面118。

閘極110之第一側面114與底面118之夾角θ1較佳為45°-90°，此夾角θ1之大小必須考慮後續薄膜沉積時之階梯覆蓋率(step coverage)來決定之。若階梯覆蓋率較差，則夾角θ1需較小；反之，則夾角θ1可較大。

閘極110的厚度(底面118與頂面112間之垂直距離)為0.1-5μm。閘極110的厚度將直接影響薄膜電晶體100之通道的寬度：閘極110越厚，則通道越寬；反之，則通道越窄。而通道的寬度又會影響薄膜電晶體100的工作電流及充放電速率。

上述之閘介電層120的配置位置，請亦同時參考第1C圖，第1C圖是第1A圖之剖線CC’的剖面結構示意圖。在第1B-1C圖中，共形(conformal)之閘介電層120自閘極110的頂面112經過閘極110之第一側面114，並延伸至基底105之頂面上。

閘介電層120的厚度為300-400nm。依據一實施例，其厚度之分布為閘介電層120在閘極110之頂面112上的厚度H1比其在基底105上的厚度H2要厚。但在其他實施例中，閘介電層120在閘極110之頂面112上的厚度H1亦可相等於在基底105上的厚度H2。閘介電層120的材料例如可為氧化矽、氮化矽、氧化鋁或氧化鉿。

上述之半導體層130共形地覆蓋於閘介電層120之上。在第1A圖中，半導體層130靠近閘極110且與基底105頂面平行部分的長度為L1，由於此部分與閘極110之間只隔著一層閘介電層120，所以此部分的半導體層120可對薄膜電晶體的通道產生貢獻。L1值越大，通道寬度越大；反之，則通道寬度越小。

而半導體層120遠離閘極110且位於基底105頂面上方部分的長度為L2。由於此部分與閘極110間的距離已經較遠，所以L2值越大反而會讓閘極越難控制此部分是否可以形成通道，造成漏電的問題。

依據一實施例，半導體層130的厚度為20-200nm。半導體層130的電荷載子的遷移率至少為5cm2/Vs，因此其材料例如可為金屬氧化物半導體或多晶矽。

請參考第1A圖，上述之源極140a與汲極140b分別設置於半導體層130上，並位於半導體層130之相對兩側。在第1B圖中，則可清楚地看到源極140a與汲極140b主要是位於閘極110之第一側面114上；且相對於基底105，源極140a與汲極140b係位於同一高度。

位於源極140a與汲極140b間之半導體層130做為薄膜電晶體100之通道用。由第1B圖可知，位於源極140a 與汲極140b間之通道主要位於第一側面114上。又，由於第一側面114與底面118間之夾角θ1為45°-90°，所以縱然要增加通道的寬度以增加薄膜電晶體100的效能，薄膜電晶體100佔用基底100面積的增加也很有限。

因此，根據本發明之一實施方式，在此揭露的薄膜電晶體包含一閘極110、一閘介電層120、一半導體層130、一源極140a及一汲極140b。閘極110設置於基底105上，閘極具有鄰接基底105之一第一傾斜側面111。閘介電層120包含一第二傾斜側面121，其共形地形成在閘極110的第一傾斜側面111上。半導體層130包含一第三傾斜側面131，其共形地形成在第二傾斜側面121上。源極140a與汲極140b分別設置於半導體層130上，並位於第三傾斜側面131之相對兩側，其中第三傾斜側面131之一部分位於源極140a與汲極140b之間，且源極140a以及汲極140b各自覆蓋第三傾斜側面131的一部分。在上述實施例一中，半導體層130包含不同高度之一第一平面130a及一第二平面130b，且第三傾斜側面131橋接第一平面130a和第二平面130b。源極140a及汲極140b分別從第一平面131經由第三傾斜側面131延伸至第二平面130b。

實施例二

實施例二中之薄膜電晶體200與實施例一中之薄膜電晶體100的主要差異點為源極240a與汲極240b的配置方位，詳細說明如後。請先參照第2A圖，其係繪示依照本發明另一實施方式的一種薄膜電晶體的俯視結構示意圖。 在第2A圖中，薄膜電晶體200係由閘極210、閘介電層220、半導體層230、源極240a與汲極240b所組成。

第2B圖是第2A圖之剖線BB’的剖面結構示意圖。在第2B圖中，上述之閘極210位於基底205之上，其具有頂面212、連接基底205與頂面212之第一側面214與鄰接於基底105之底面218。

閘極210之第一側面214與底面218之夾角θ2較佳為45°-90°，此夾角θ2之大小必須考慮後續薄膜沉積時之階梯覆蓋率(step coverage)來決定之。若階梯覆蓋率較差，則夾角θ2需較小；反之，則夾角θ2可較大。

閘極210的厚度(底面218與頂面212間之垂直距離)為0.1-5μm。閘極210的厚度將直接影響薄膜電晶體100之通道的長度。

閘介電層220的配置位置，請亦同時參考第2C圖，第2C圖是第2A圖之剖線CC’的剖面結構示意圖。在第2B-2C圖中，共形之閘介電層220自閘極210的頂面212經過閘極210之第一側面214，並延伸至基底205之頂面上。

閘介電層220的厚度為300-400nm。依據一實施例，其厚度之分布為閘介電層220在閘極210之頂面212上的厚度H1比其在基底205上的厚度H2要厚。但在其他實施例中，閘介電層220在閘極210之頂面212上的厚度H1亦可相等於在基底205上的厚度H2。閘介電層220的材料例如可為氧化矽、氮化矽、氧化鋁或氧化鉿。

上述之半導體層230共形地覆蓋於閘介電層220之上。半導體層230的電荷載子的遷移率至少為5cm2/Vs，因此其材料例如可為金屬氧化物半導體或多晶矽。

請參考第2A圖，上述之源極240a與汲極240b分別設置於半導體層230上，並位於半導體層230之相對兩側。在第2B圖中，可清楚地看到源極140a與汲極140b分別設置於閘極210之第一側面214的兩端；且相對於基底205，源極240a與汲極240b係位於不同高度。

位於源極240a與汲極240b間之半導體層230做為薄膜電晶體200之通道用。由第2B圖可知，位於源極240a與汲極240b間之通道主要位於第一側面214上。又，由於第一側面214與底面218間之夾角θ2為45°-90°，所以縱然要增加通道的寬度以增加薄膜電晶體200的效能，薄膜電晶體200佔用基底200面積的增加也很有限。

根據以上實施例二，半導體層230包含不同高度之一第一平面230a及一第二平面230b，且半導體層230還包含第三傾斜側面231，第三傾斜側面231橋接第一平面230a和第二平面230b，源極240a從第一平面130a向第三傾斜側面231延伸並覆蓋第三傾斜側面231的一部分，汲極240b從第二平面230b向第三傾斜側面231延伸並覆蓋第三傾斜側面231的一部分。

顯示裝置

上述實施例一、二之薄膜電晶體100、200，可應用在製造顯示裝置之陣列基板上。

請參考第3圖，第3圖為一顯示裝置之剖面結構示意圖。在第3圖中，顯示裝置300具有一陣列基板310、一對向基板320與位於前述兩者之間的顯示層330。上述之 陣列基板310具有由前述薄膜電晶體100、200所組成之薄膜電晶體陣列，而對向基板320則相對於陣列基板310而設置。上述之顯示層330例如可為電子墨水層、液晶層或其他可用之顯示材料。

由上述本發明實施方式可知，利用增加的閘極厚度以及共形堆疊的閘介電層、半導體層、源極與汲極，讓薄膜電晶體的通道主要位於閘極的側壁上。由於閘極的側壁與底面的夾角為45°-90°，有效地減少通道投影至基底的面積，因此可有效地減少薄膜電晶體的佔據面積。所以，可增加平面顯示器的開口率及其亮度。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200‧‧‧薄膜電晶體

105、205‧‧‧基底

110、210‧‧‧閘極

111‧‧‧第一傾斜側面

112、212‧‧‧頂面

114、214‧‧‧第一側面

118、218‧‧‧底面

120、220‧‧‧閘介電層

121‧‧‧第二傾斜側面

130、230‧‧‧半導體層

130a‧‧‧第一平面

130b‧‧‧第二平面

131‧‧‧第三傾斜側面

230a‧‧‧第一平面

230b‧‧‧第二平面

231‧‧‧第三傾斜側面

140a、240a‧‧‧源極

140b、240b‧‧‧汲極

300‧‧‧顯示裝置

310‧‧‧陣列基板

320‧‧‧對向基板

330‧‧‧顯示層

θ1、θ2‧‧‧夾角

L1、L2‧‧‧長度

H1、H2‧‧‧厚度

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：

第1A圖是依據本發明一實施方式之一種薄膜電晶體的俯視結構示意圖。

第1B圖是第1A圖之剖線BB’的剖面結構示意圖。

第1C圖是第1A圖之剖線CC’的剖面結構示意圖。

第2A圖係繪示依照本發明另一實施方式的一種薄膜電晶體的俯視結構示意圖。

第2B圖是第2A圖之剖線BB’的剖面結構示意圖。

第2C圖是第2A圖之剖線CC’的剖面結構示意圖。

第3圖為一顯示裝置之剖面結構示意圖。

100‧‧‧薄膜電晶體

105‧‧‧基底

110‧‧‧閘極

112‧‧‧頂面

114‧‧‧第一側面

118‧‧‧底面

120‧‧‧閘介電層

130‧‧‧半導體層

140a‧‧‧源極

θ1‧‧‧夾角

L1、L2‧‧‧長度

H1、H2‧‧‧厚度

Claims (11)

1. 一種薄膜電晶體，該薄膜電晶體包含：一閘極，設置於一基底上，其中該閘極具有鄰接該基底之一第一傾斜側面；一閘介電層，包含一第二傾斜側面共形地形成在該閘極的該第一傾斜側面上；一半導體層，包含一第三傾斜側面共形地形成在該第二傾斜側面上；以及一源極與一汲極，分別設置於該半導體層上並位於該第三傾斜側面之相對兩側，其中該第三傾斜側面之一部分位於該源極與該汲極之間，且該源極以及該汲極各自覆蓋該第三傾斜側面的一部分。
2. 如請求項1所述之薄膜電晶體，其中該半導體層更包含不同高度之一第一平面及一第二平面，且該第三傾斜側面橋接該第一平面和該第二平面，且該源極及該汲極分別從該第一平面經由該第三傾斜側面延伸至該第二平面。
3. 如請求項1所述之薄膜電晶體，其中該半導體層更包含不同高度之一第一平面及一第二平面，且該第三傾斜側面橋接該第一平面和該第二平面，該源極從該第一平面向該第三傾斜側面延伸並覆蓋該第三傾斜側面的一部分，該汲極從該第二平面向該第三傾斜側面延伸並覆蓋該第三傾斜側面的一部分。
4. 如請求項1所述之薄膜電晶體，其中該閘極的厚度為0.1-5μm。
5. 如請求項1所述之薄膜電晶體，其中該閘極之該第一傾斜側面與其鄰接該基底之一底面的夾角大於45°，但小於90°。
6. 如請求項1所述之薄膜電晶體，其中該半導體層的電荷載子的遷移率至少為5cm2/Vs。
7. 如請求項1所述之薄膜電晶體，其中該半導體層的材料為金屬氧化物半導體或多晶矽。
8. 如請求項1所述之薄膜電晶體，其中該半導體層的厚度為20-200nm。
9. 如請求項1所述之薄膜電晶體，其中該閘介電層的厚度為300-400nm。
10. 一種陣列基板，包含：一基底；以及如請求項1所述之一薄膜電晶體，設置於該基底上。
11. 一種顯示裝置，包含：如請求項10所述之一陣列基板一對向基板，相對該陣列基板設置；以及一顯示層，位於該陣列基板與該對向基板之間。