WO2011083598A1 - 半導体装置、アクティブマトリクス基板、及び表示装置 - Google Patents

半導体装置、アクティブマトリクス基板、及び表示装置 Download PDF

Info

Publication number
WO2011083598A1
WO2011083598A1 PCT/JP2010/066544 JP2010066544W WO2011083598A1 WO 2011083598 A1 WO2011083598 A1 WO 2011083598A1 JP 2010066544 W JP2010066544 W JP 2010066544W WO 2011083598 A1 WO2011083598 A1 WO 2011083598A1
Authority
WO
WIPO (PCT)
Prior art keywords
switching
liquid crystal
unit
semiconductor device
gate electrode
Prior art date
Application number
PCT/JP2010/066544
Other languages
English (en)
French (fr)
Inventor
北角英人
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US13/520,853 priority Critical patent/US9059294B2/en
Publication of WO2011083598A1 publication Critical patent/WO2011083598A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1334—Constructional arrangements; Manufacturing methods based on polymer dispersed liquid crystals, e.g. microencapsulated liquid crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/041—Temperature compensation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0435—Change or adaptation of the frame rate of the video stream
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/14—Detecting light within display terminals, e.g. using a single or a plurality of photosensors
    • G09G2360/144—Detecting light within display terminals, e.g. using a single or a plurality of photosensors the light being ambient light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Definitions

  • the present invention relates to a semiconductor device including a switching element such as a transistor, an active matrix substrate using the same, and a display device.
  • liquid crystal display devices have been widely used in liquid crystal televisions, monitors, mobile phones and the like as flat panel displays having features such as thinness and light weight compared to conventional cathode ray tubes.
  • a plurality of data wirings (source electrode wirings) and a plurality of scanning wirings (gate electrode wirings) are wired in a matrix, and a thin film transistor (TFT) is provided in the vicinity of the intersection of the data wirings and the scanning wirings.
  • a liquid crystal panel as a display panel comprising an active matrix substrate in which a switching element such as a thin film transistor (hereinafter abbreviated as “TFT”) and pixels having pixel electrodes connected to the switching element are arranged in a matrix. The one used for is known.
  • TFT thin film transistor
  • a thin film transistor for a peripheral circuit is integrally provided in addition to the thin film transistor for driving a pixel as the above-described switching element.
  • the active matrix substrate when used in a liquid crystal display device with a touch panel or a liquid crystal display device with an illuminance sensor (ambient sensor), the active matrix substrate includes a thin film transistor for the pixel driving and peripheral circuits.
  • a photodiode thin film diode; TFD
  • a semiconductor device including a plurality of thin film transistors and photodiodes is used for the active matrix substrate.
  • a thin film transistor (transistor) is used in order to meet the demand for low power consumption, for example, in a liquid crystal panel incorporating the above-described optical sensor or a liquid crystal panel incorporating a pixel memory. Reduction of leakage current has been demanded. Further, in a conventional semiconductor device, as a structure for suppressing leakage current of a transistor, a low-concentration impurity region having a resistance value higher than that of the source region and the drain region is provided in at least one of the channel region, the source region, and the drain region.
  • An LDD structure provided with (LDD region: Lightly Doped Drain) is known.
  • a plurality of, for example, two first and second thin film transistors are connected in series to a conventional semiconductor device, and the first
  • a storage capacitor capacitor
  • the voltage between the source and drain of the second thin film transistor to which the liquid crystal capacitance of the liquid crystal panel is connected is set to approximately 0 V
  • the second thin film transistor It was also possible to reduce the leakage current of the battery.
  • this conventional semiconductor device it has been possible to suppress fluctuations in the pixel voltage in the liquid crystal capacitance.
  • a pixel voltage on one end side of the first and second thin film transistors is connected to the second thin film transistor by connecting another holding capacitor so as to be in parallel with the liquid crystal capacitance. It has also been proposed to further suppress the fluctuations.
  • the light shielding film is not provided for the second thin film transistor (switching unit). For this reason, in this conventional semiconductor device, there is a problem that the leak current cannot be reliably suppressed and the pixel voltage cannot be suppressed from fluctuating.
  • FIG. 28 is a graph showing the relationship between the source / drain voltage and the leakage current in the thin film transistor.
  • the voltage Vds on the horizontal axis indicates the source / drain voltage per one thin film transistor connected in series.
  • a curve 80 shows a relationship between the voltage Vds and (light) leakage current Ioff due to irradiation of illumination light (for example, 4200 lux) from a backlight device provided in the liquid crystal display device. Yes.
  • curves 81 and 82 show the relationship between the voltage Vds and the leakage current Ioff when the ambient temperature of the thin film transistor is 40 ° C. and 60 ° C., respectively.
  • the conventional semiconductor device cannot reliably suppress the leakage current.
  • fluctuations in the pixel voltage on one end side of the first and second thin film transistors (switching units) cannot be suppressed.
  • the present invention can reliably suppress a leakage current even when a plurality of switching units are connected in series and a capacitor is connected to the connection unit of the switching unit.
  • An object of the present invention is to provide a semiconductor device capable of suppressing voltage fluctuation on one end side of a switching unit, an active matrix substrate using the same, and a display device.
  • a semiconductor device is a semiconductor device including a switching unit including at least one switching element, A plurality of the switching units are connected in series, A plurality of capacitors each having one electrode connected to each connection portion of the plurality of switching portions and one end portion of the plurality of switching portions, Supplying a constant voltage or an in-phase signal to the other electrode of each of the plurality of capacitors; and In the plurality of switching portions, a light shielding film is formed at least for the switching portions having capacitors connected to both sides of the switching portion.
  • a constant voltage or an in-phase signal is supplied to the other electrode of each of the plurality of capacitors.
  • the voltage between the plurality of switching units can be set to the same voltage, and the occurrence of leakage current due to the voltage difference between the one end and the other end of each switching unit can be prevented.
  • a light shielding film is formed at least for the switching units having capacitors connected to both sides of the switching unit. Thereby, it is possible to prevent a leakage current due to light from occurring.
  • a MIS (Metal-Insulator-Semiconductor) type transistor is used as the switching element of the switching unit.
  • the configuration of the switching unit can be simplified, and a semiconductor device that is easy to manufacture can be easily configured.
  • a transistor having a double gate structure having a semiconductor layer and a top gate electrode and a bottom gate electrode provided so as to sandwich the semiconductor layer is used as the MIS transistor in the switching unit. It is preferable.
  • the current driving force (ON current) of the switching unit can be easily increased.
  • the top gate electrode and the bottom gate electrode may be electrically connected to each other.
  • the potential at the bottom gate electrode due to capacitive coupling between the bottom gate electrode and the semiconductor layer is prevented from changing, and the leakage current is reduced. It can be prevented from occurring.
  • the top gate electrode and the bottom gate electrode may be capacitively coupled to each other.
  • the potential of the bottom gate electrode can be appropriately controlled by controlling the potential of the top gate electrode, and the bottom gate electrode caused by capacitive coupling between the bottom gate electrode and the semiconductor layer can be controlled. Can be prevented from fluctuating to an inappropriate value at which leakage current is likely to occur, thereby preventing leakage current.
  • the potential of the bottom gate electrode may be controlled to control the potential of the capacitively coupled top gate electrode.
  • the bottom gate electrode is preferably used as the light shielding film.
  • the structure of the semiconductor device can be prevented from becoming complicated and large, and a semiconductor device that is easy to manufacture can be easily configured.
  • the plurality of capacitors are preferably connected in parallel to each other.
  • the area of each of the plurality of capacitors can be reduced, and a compact semiconductor device can be easily configured.
  • the plurality of switching units are configured by first and second switching units connected in series, and the first switching unit is connected between the first and second switching units.
  • the capacitance value of the capacitor is Cs1
  • the capacitance value of the second capacitor connected to the end of the second switching unit opposite to the first switching unit is Cs2
  • the capacitance value of the second switching unit is When the off-leakage current value Ioff is approximated by the following equation (1),
  • the capacity ratios R1 and R2 of the first and second capacitors may satisfy the following expressions (2) and (3), respectively.
  • Ioff Io ⁇ Vds n - ( 1)
  • R1 ⁇ n / (n + 1) ⁇ ⁇ ⁇ (C + Cv) / C ⁇ ⁇ 0.2
  • R2 ⁇ 1 / (n + 1) ⁇ ⁇ ⁇ (Cn ⁇ Cv) / C ⁇ ⁇ 0.2
  • Vds is a voltage between one end and the other end of the second switching unit (where 0 ⁇ Vds ⁇ 1)
  • N 0.7 to 0.8.
  • the plurality of switching units are configured by first, second, and third switching units connected in series, and are connected between the first and second switching units.
  • the capacitance value of the first capacitor is Cs1
  • the capacitance value of the second capacitor connected between the second and third switching units is Cs2, and the second switching of the third switching unit is performed.
  • the capacitance value of the third capacitor connected to the end opposite to the portion is Cs3, and the off-leak current value Ioff of each of the second and third switching portions is approximated by the following equation (1)
  • the capacity ratios R1, R2, and R3 of the first, second, and third capacitors may satisfy the following expressions (4), (5), and (6), respectively.
  • Ioff Io ⁇ Vds n - ( 1)
  • R1 ⁇ n ⁇ n / (n ⁇ n + n + 1) ⁇ ⁇ ⁇ (C + Cv) / C ⁇ ⁇ 0.15
  • R2 ⁇ n / (n ⁇ n + n + 1) ⁇ ⁇ ⁇ (C + Cv) / C ⁇ ⁇ 0.15
  • R3 ⁇ 1 / (n ⁇ n + n + 1) ⁇ ⁇ ⁇ (Cn ⁇ n ⁇ Cv ⁇ n ⁇ Cv) / C ⁇ ⁇ 0.10 (6)
  • the plurality of switching units are configured by first, second, and third switching units connected in series, and are connected between the first and second switching units.
  • the capacitance value of the first capacitor is Cs1
  • the capacitance value of the second capacitor connected between the second and third switching units is Cs2
  • the second switching of the third switching unit is performed.
  • the capacitance value of the third capacitor connected to the end opposite to the portion is Cs3
  • the off-leak current value Ioff of each of the second and third switching portions is approximated by the following equation (1)
  • the capacity ratios R1 and R2 of the first and second capacitors may satisfy the following expressions (7) and (8), respectively.
  • Ioff Io ⁇ Vds n - ( 1)
  • R1 ⁇ n / (n + 1) ⁇ ⁇ ⁇ (C ⁇ Cs3) / C ⁇ ⁇ 0.1
  • R2 ⁇ 1 / (n + 1) ⁇ ⁇ ⁇ (C ⁇ Cs3) / C ⁇ ⁇ 0.1 (8)
  • Vds is a voltage between one end and the other end of each of the second and third switching sections (where 0 ⁇ Vds ⁇ 1)
  • the voltage at one end side of the plurality of switching units is set with the capacity ratios R1 and R2 of the first and second capacitors as the optimum ratio. Fluctuations can be reliably suppressed.
  • the plurality of capacitors may be formed separately on both sides of the plurality of switching units so as to sandwich the plurality of switching units.
  • a compact semiconductor device can be easily configured as compared with the case where a plurality of capacitors are formed on one side of the switching unit.
  • the active matrix substrate of the present invention is characterized by using any of the semiconductor devices described above.
  • the leakage current can be reliably suppressed. Since a semiconductor device that can suppress voltage fluctuation on one end side of each switching unit is used, an active matrix substrate with high performance and low power consumption can be easily configured.
  • the display device of the present invention includes a display unit that displays information, Any one of the above semiconductor devices is used.
  • the leakage current can be reliably suppressed, Since a semiconductor device capable of suppressing voltage fluctuation on one end side of the switching unit is used, a display device with high performance and low power consumption can be easily configured.
  • a liquid crystal panel may be used as the display unit.
  • the fluctuation of the pixel voltage in the liquid crystal capacitance of the liquid crystal panel provided on one end side of the plurality of switching units can be suppressed, and a liquid crystal display device excellent in display performance can be easily configured.
  • the leakage current can be reliably suppressed and the fluctuation of the pixel voltage can be suppressed, the frame frequency in the liquid crystal panel can be greatly reduced, and the power consumption of the liquid crystal display device can be easily reduced. Can do.
  • a reflective liquid crystal panel may be used as the display unit.
  • the fluctuation of the pixel voltage in the liquid crystal capacitance of the liquid crystal panel provided on one end side of the plurality of switching units can be suppressed, and a liquid crystal display device excellent in display performance can be easily configured.
  • the leak current can be reliably suppressed and the fluctuation of the pixel voltage can be suppressed, the frame frequency in the liquid crystal panel can be greatly reduced.
  • the reflective liquid crystal panel includes a polymer dispersed liquid crystal in a liquid crystal layer thereof.
  • the reflective liquid crystal panel is preferably a retroreflective liquid crystal panel including a retroreflective plate.
  • a reflective liquid crystal display device with high display performance using a retroreflector can be configured.
  • a sensor that detects a state of an ambient environment of the display unit; A video signal is input, and a display control unit that performs drive control of the display unit is provided. It is preferable that the display control unit is provided with a frame frequency adjusting unit that adjusts a frame frequency based on at least one of a detection result from the sensor and an input video signal.
  • the frame frequency adjusting unit can appropriately adjust the frame frequency of the display image displayed on the display unit, and a display device having excellent display performance can be easily configured.
  • the frame frequency adjusting unit may adjust the frame frequency to a predetermined frequency or less according to the input video signal.
  • the power consumption of the display unit can be reduced, and the power consumption of the display device can be reduced.
  • the leakage current can be reliably suppressed, and one end of the plurality of switching parts can be suppressed. It is possible to provide a semiconductor device capable of suppressing voltage fluctuation on the part side, an active matrix substrate using the semiconductor device, and a display device.
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the switching circuit shown in FIG.
  • FIG. 4 is a plan view showing the main configuration of the switching circuit.
  • FIGS. 5A, 5B, and 5C are a cross-sectional view taken along the line Va-Va, a cross-sectional view taken along the line Vb-Vb, and a cross-sectional view taken along the line Vc-Vc in FIG. 4, respectively.
  • FIG. 6 is a graph showing the relationship between the optimum capacitance ratio and the pixel voltage fluctuation in the switching circuit.
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a circuit diagram showing an
  • FIG. 7 is a circuit diagram showing an equivalent circuit of the switching circuit according to the second embodiment of the present invention.
  • FIG. 8 is a plan view showing a main configuration of the switching circuit shown in FIG.
  • FIGS. 9A, 9B, and 9C are a cross-sectional view taken along line IXa-IXa, a cross-sectional view taken along line IXb-IXb, and a cross-sectional view taken along line IXc-IXc in FIG. 8, respectively.
  • FIG. 10 is a circuit diagram showing an equivalent circuit of the switching circuit according to the third embodiment of the present invention.
  • FIG. 11 is a plan view showing a main configuration of the switching circuit shown in FIG. FIGS.
  • FIG. 12A, 12B, and 12C are a cross-sectional view taken along line XIIa-XIIa, a cross-sectional view taken along line XIIb-XIIb, and a cross-sectional view taken along line XIIc-XIIc in FIG. 11, respectively.
  • FIG. 13 is a circuit diagram showing an equivalent circuit of a switching circuit according to the fourth embodiment of the present invention.
  • FIG. 14 is a plan view showing a main configuration of the switching circuit shown in FIG. FIGS.
  • FIG. 15A, 15B, and 15C are a cross-sectional view taken along line XVa-XVa, a cross-sectional view taken along line XVb-XVb, and a cross-sectional view taken along line XVc-XVc in FIG. 14, respectively.
  • FIG. 16 is a top view which shows the principal part structure of the switching circuit concerning the 5th Embodiment of this invention.
  • FIGS. 17A, 17B, and 17C are a cross-sectional view taken along line XVIIa-XVIIa, a cross-sectional view taken along line XVIIb-XVIIb, and a cross-sectional view taken along line XVIIc-XVIIc in FIG.
  • FIG. 18 is a circuit diagram showing an equivalent circuit of the switching circuit according to the sixth embodiment of the present invention.
  • FIG. 19 is a plan view showing a main configuration of the switching circuit shown in FIG. 20A and 20B are a cross-sectional view taken along line XXa-XXa and a cross-sectional view taken along line XXb-XXb in FIG. 19, respectively.
  • FIG. 21 is a graph showing the relationship between the optimum capacitance ratio and pixel voltage fluctuation in the switching circuit shown in FIG.
  • FIG. 22 is a graph showing another relationship between the optimum capacitance ratio and pixel voltage fluctuation in the switching circuit shown in FIG.
  • FIG. 23 is a circuit diagram showing an equivalent circuit of the switching circuit according to the seventh embodiment of the present invention.
  • FIG. 24 is a plan view showing a main configuration of the switching circuit shown in FIG.
  • FIGS. 25A and 25B are a cross-sectional view taken along line XXVa-XXVa and a cross-sectional view taken along line XXVb-XXVb in FIG. 19, respectively.
  • FIG. 26A and FIG. 26B are diagrams for explaining the states when the voltage is on and when the voltage is off, respectively, in the liquid crystal display device according to the eighth embodiment of the present invention.
  • FIG. 27 is a plan view showing a main configuration of a switching circuit used in the liquid crystal display device shown in FIG.
  • FIG. 28 is a graph showing the relationship between the source / drain voltage and the leakage current in the thin film transistor.
  • FIG. 1 is a diagram for explaining a liquid crystal display device according to a first embodiment of the present invention.
  • the liquid crystal display device 1 according to the present embodiment includes a liquid crystal panel 2 in which the upper side of FIG. 1 is installed as a viewing side (display surface side), and a non-display surface side of the liquid crystal panel 2 (lower side of FIG. 1). And a backlight device 3 that generates illumination light for illuminating the liquid crystal panel 2.
  • the liquid crystal panel 2 constitutes a display unit that displays information.
  • the liquid crystal panel 2 includes a color filter substrate 4 and an active matrix substrate 5 constituting a pair of substrates, and polarizing plates 6 and 7 provided on the outer surfaces of the color filter substrate 4 and the active matrix substrate 5, respectively. .
  • a liquid crystal layer (not shown) is sandwiched between the color filter substrate 4 and the active matrix substrate 5.
  • the color filter substrate 4 and the active matrix substrate 5 are made of a transparent transparent resin such as a flat transparent glass material or an acrylic resin.
  • Resin films such as TAC (triacetyl cellulose) or PVA (polyvinyl alcohol) are used for the polarizing plates 6 and 7 and correspond to cover at least the effective display area of the display surface provided in the liquid crystal panel 2. It is bonded to the color filter substrate 4 or the active matrix substrate 5.
  • the active matrix substrate 5 constitutes one of the pair of substrates.
  • pixel electrodes and thin film transistors thin film transistors (in accordance with a plurality of pixels included in the display surface of the liquid crystal panel 2) are provided.
  • a TFT (Thin Film Transistor) or the like is formed between the liquid crystal layer (details will be described later).
  • the switching circuit (semiconductor device) of the present invention including the thin film transistor is provided for each pixel.
  • the color filter substrate 4 constitutes the other of the pair of substrates, and the color filter substrate 4 is formed with a color filter, a counter electrode, and the like between the liquid crystal layer (not shown). )
  • the liquid crystal panel 2 is provided with an FPC (Flexible Printed Circuit) 8 connected to a control device (not shown) for controlling the drive of the liquid crystal panel 2 and operates the liquid crystal layer in units of pixels.
  • FPC Flexible Printed Circuit
  • the display surface is driven in units of pixels and a desired image is displayed on the display surface.
  • the liquid crystal mode and pixel structure of the liquid crystal panel 2 are arbitrary. Moreover, the drive mode of the liquid crystal panel 2 is also arbitrary. That is, as the liquid crystal panel 2, any liquid crystal panel that can display information can be used. Therefore, the detailed structure of the liquid crystal panel 2 is not shown in FIG.
  • the backlight device 3 includes a light emitting diode 9 as a light source, and a light guide plate 10 disposed to face the light emitting diode 9. Further, in the backlight device 3, the light emitting diode 9 and the light guide plate 10 are sandwiched by the bezel 14 having an L-shaped cross section in a state where the liquid crystal panel 2 is installed above the light guide plate 10. A case 11 is placed on the color filter substrate 4. Thus, the backlight device 3 is assembled to the liquid crystal panel 2 and is integrated as a transmissive liquid crystal display device 1 in which illumination light from the backlight device 3 is incident on the liquid crystal panel 2.
  • the light guide plate 10 for example, a synthetic resin such as a transparent acrylic resin is used, and light from the light emitting diode 9 enters.
  • a reflection sheet 12 is installed on the opposite side (opposite surface side) of the light guide plate 10 to the liquid crystal panel 2.
  • an optical sheet 13 such as a lens sheet or a diffusion sheet is provided on the liquid crystal panel 2 side (light emitting surface side) of the light guide plate 10, and the inside of the light guide plate 10 has a predetermined light guide direction (left side in FIG. 1). The light from the light emitting diode 9 guided in the direction from the right side to the right side is changed to the planar illumination light having uniform luminance and applied to the liquid crystal panel 2.
  • the present embodiment is not limited to this, and a direct type backlight device is used. May be.
  • a backlight device having other light sources such as a cold cathode fluorescent tube and a hot cathode fluorescent tube other than the light emitting diode can also be used.
  • liquid crystal panel 2 of the present embodiment will be specifically described with reference to FIGS.
  • FIG. 2 is a diagram for explaining the configuration of the liquid crystal panel shown in FIG.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the switching circuit shown in FIG.
  • the liquid crystal display device 1 (FIG. 1) includes a panel control unit 15 as a display control unit that controls driving of the liquid crystal panel 2 (FIG. 1) as the display unit that displays information such as characters and images.
  • a source driver 16 and a gate driver 17 that operate based on an instruction signal from the panel control unit 15 are provided.
  • the liquid crystal display device 1 is provided with a storage capacitor driver 21 that outputs a predetermined signal to a plurality of storage capacitors described later.
  • the storage capacitor driver 21 operates based on an instruction signal from the panel control unit 15, as with the source driver 16 and the gate driver 17.
  • the panel control unit 15 is provided in the control device, and receives a video signal from the outside of the liquid crystal display device 1. Further, the panel control unit 15 includes a detection result from the temperature sensor TS that detects the ambient temperature of the liquid crystal panel 2 and a detection result from the optical sensor OS that detects the magnitude of external light incident on the liquid crystal panel 2. Is entered.
  • the temperature sensor TS and the optical sensor OS constitute a sensor that detects the surrounding environment of the liquid crystal panel (display unit) 2.
  • the panel control unit 15 performs predetermined image processing on the input video signal to generate each instruction signal to the source driver 16 and the gate driver 17, and the input video signal.
  • a frame buffer 15b capable of storing display data for one frame included, and a frame frequency adjusting unit 15c for adjusting the frame frequency of a display image displayed on the liquid crystal panel 2 are provided. Then, the panel control unit 15 performs drive control of the source driver 16 and the gate driver 17 according to the input video signal, so that information according to the video signal is displayed on the liquid crystal panel 2.
  • the frame frequency adjustment unit 15c is configured to adjust the frame frequency based on the detection results of the temperature sensor TS and the optical sensor OS and the input video signal (details will be described later).
  • the source driver 16, the gate driver 17, and the storage capacitor driver 21 are installed on the active matrix substrate 5.
  • the source driver 16 is installed on the surface of the active matrix substrate 5 along the lateral direction of the liquid crystal panel 2 in the outer region of the effective display area A of the liquid crystal panel 2 as a display panel.
  • the gate driver 17 is installed on the surface of the active matrix substrate 5 so as to be along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A.
  • the storage capacitor driver 21 is installed on the surface of the active matrix substrate 5 so as to face the gate driver 17 and along the vertical direction of the liquid crystal panel 2 in the outer region of the effective display region A. Yes.
  • the source driver 16 and the gate driver 17 are drive circuits that drive a plurality of pixels P provided on the liquid crystal panel 2 side by pixel, and the source driver 16 and the gate driver 17 include a plurality of source electrode lines S1.
  • S is an integer of 2 or more, hereinafter collectively referred to as “S”
  • G is an integer of 2 or more, and is generally referred to as “G” hereinafter).
  • S and G constitute a data wiring and a scanning wiring, respectively, and are made of a transparent glass material or a transparent synthetic resin base material (not shown) included in the active matrix substrate 5.
  • the source electrode wiring S is provided on the substrate so as to be parallel to the matrix column direction (vertical direction of the liquid crystal panel 2), and the gate electrode wiring G is arranged in the matrix row direction (liquid crystal panel 2). In the horizontal direction) on the base material.
  • a plurality of bottom gate electrode wirings G1 ′ to GN ′ (N ′ is an integer of 2 or more, hereinafter collectively referred to as “G ′”) includes a plurality of gate electrode wirings G1 to GN. It is provided so that it may become parallel. Similar to the gate electrode wiring G, the bottom gate electrode wiring G ′ is connected to the gate driver 17, and supplies a predetermined bottom gate signal to the bottom gate electrode described later. For this bottom gate signal, for example, a signal different from a scanning signal (gate signal) supplied to a later-described gate electrode connected to the gate electrode wiring G is used.
  • a plurality of storage capacitor common electrode wirings H1 to HP are parallel to the plurality of gate electrode wirings G1 to GN. It is provided to become.
  • the storage capacitor common electrode wiring H is connected to the storage capacitor driver 21 and supplies a predetermined signal, for example, a constant voltage signal or the same phase, to the plurality of storage capacitor electrodes (the other electrode). Is configured to supply the following signals.
  • a switching circuit for a pixel electrode (that is, for a pixel driving circuit) using the semiconductor device of the present invention. 18 and the pixel P having a pixel electrode 19 connected to the switching circuit 18 is provided.
  • the common electrode 20 is configured to face the pixel electrode 19 with the liquid crystal layer provided on the liquid crystal panel 2 interposed therebetween. That is, in the active matrix substrate 5, the switching circuit 18, the pixel electrode 19, and the common electrode 20 are provided for each pixel.
  • a plurality of, for example, two first and second switching sections SW1 and SW2 are connected to the switching circuit 18 in series.
  • the first switching unit SW1 two thin film transistors Tr1a and Tr1b are connected in series
  • the second switching unit SW2 two thin film transistors Tr2a and Tr2b are connected in series.
  • Each of these thin film transistors Tr1a, Tr1b, Tr2a, Tr2b constitutes a switching element
  • each of the thin film transistors Tr1a, Tr1b, Tr2a, Tr2b uses a MIS (Metal-Insulator-Semiconductor) type transistor.
  • MIS Metal-Insulator-Semiconductor
  • the gate electrodes g1, g2, g3, and g4 as the top gate electrodes of the thin film transistors Tr1a, Tr1b, Tr2a, and Tr2b are connected to the gate electrode wiring G.
  • the thin film transistors Tr2a and Tr2b of the second switching unit SW2 are double-gate transistors having the top gate electrodes (gate electrodes g3 and g4) and the bottom gate electrode 22.
  • the bottom gate electrode 22 is connected to the bottom gate electrode wiring G ′.
  • the bottom gate electrode 22 is a single unit formed integrally with the two gate electrodes g3 and g4. Further, the bottom gate electrode 22 is formed from the backlight device 3. It also functions as a light shielding film (lower part) that shields the illumination light (details will be described later).
  • an upper light shielding film described later is provided so as to cover the first and second switching units SW ⁇ b> 1 and SW ⁇ b> 2, and light (external light) from the outside of the liquid crystal panel 2 is the first and second light-shielding films. Light entering the second switching units SW1 and SW2 can be prevented as much as possible.
  • the first and second storage capacitors CS ⁇ b> 1 as the first and second capacitors are connected to the connection portion of the first and second switching portions SW ⁇ b> 1 and SW ⁇ b> 2 and one end portion of the switching circuit 18.
  • CS2 is connected. That is, one electrode of the first storage capacitor CS1 is connected to the connection part of the first and second switching parts SW1 and SW2. One electrode of the second storage capacitor CS2 is connected to the end of the second switching unit SW2 on the side opposite to the connection unit. The other electrodes of the first and second storage capacitors CS1 and CS2 are connected to the storage capacitor common electrode wiring H. The first and second storage capacitors CS1 and CS2 are connected in parallel to each other.
  • the source electrode and the drain electrode of the switching circuit 18 are connected to the source electrode wiring S and the pixel electrode 19, respectively.
  • a liquid crystal capacitor CLC is formed between the pixel electrode 19 and the common electrode 20.
  • the liquid crystal capacitor CLC constitutes an external capacitor connected in parallel with the second storage capacitor CS2 with respect to the second switching unit SW2.
  • the capacitance ratio of the first and second holding capacitors CS1 and CS2 is set to an optimum ratio considering the size of the liquid crystal capacitor CLC, as will be described in detail later.
  • the voltage variation on the one end side of the switching circuit 18, that is, the pixel voltage variation in the liquid crystal capacitor CLC can be reliably suppressed.
  • regions of a plurality of pixels P are formed in regions partitioned in a matrix by the source electrode wiring S, the gate electrode wiring G, and the bottom gate electrode wiring G ′.
  • the plurality of pixels P include red (R), green (G), and blue (B) pixels. Further, these RGB pixels are sequentially arranged in this order, for example, in parallel with the gate electrode wirings G1 to GN. Further, these RGB pixels can display corresponding colors by a color filter layer (not shown) provided on the color filter substrate 4 side.
  • the gate driver 17 turns on the gate electrodes g1 to g4 of the corresponding switching circuit 18 for the gate electrode wirings G1 to GN based on the instruction signal from the image processing unit 15a.
  • the scanning signal (gate signal) to be output is sequentially output.
  • the gate driver 17 sequentially outputs a bottom gate signal to the bottom gate electrode 22 of the corresponding switching circuit 18 simultaneously with the paired gate electrode wirings G1 to GN for the bottom gate electrode wirings G1 ′ to GN ′. .
  • the storage capacitor driver 21 applies the first and second storage capacitors CS1 of the switching circuit 18 corresponding to the storage capacitor common electrode wirings H1 to HP based on the instruction signal from the image processing unit 15a.
  • a constant voltage or a signal having the same phase is sequentially supplied to the other electrode of CS2 simultaneously with the paired gate electrode wirings G1 to GN.
  • the source driver 16 applies the data signal (voltage signal (gradation voltage)) corresponding to the luminance (gradation) of the display image based on the instruction signal from the image processing unit 15a to the corresponding source electrode wirings S1 to SM. Output to.
  • FIG. 4 is a plan view showing a main configuration of the switching circuit.
  • FIGS. 5A, 5B, and 5C are a cross-sectional view taken along the line Va-Va, a cross-sectional view taken along the line Vb-Vb, and a cross-sectional view taken along the line Vc-Vc in FIG. 4, respectively.
  • the silicon layer SL as a semiconductor layer configured in a substantially linear shape is provided below the gate electrodes g 1 to g 4 connected to the gate electrode wiring G. .
  • the bottom gate electrode 22 is formed below the silicon layer SL.
  • the bottom gate electrode 22 is provided so as to overlap the gate electrode wiring G in a direction perpendicular to the paper surface of FIG. 4 (thickness direction of the active matrix substrate 5), and a straight line constituting the bottom gate electrode wiring G ′.
  • the upper light-shielding film 24 is formed above the silicon layer SL, as indicated by a one-dot chain line in FIG.
  • the upper light shielding film 24 is provided so as to cover the thin film transistors Tr1a, Tr1b, Tr2a, Tr2b of the first and second switching units SW1, SW2. Further, the upper light shielding film 24 is electrically connected to the gate electrode wiring G through the contact 23.
  • a low concentration impurity region (LDD region: Lightly : Doped ⁇ Drain region) 45 for generating the first storage capacitor CS1 and a low concentration impurity region for generating the second storage capacitor CS2.
  • these low-concentration impurity regions 45 and 46 are respectively provided below the storage capacitor common electrode wiring H, so that a predetermined storage capacitor is generated.
  • a switching circuit 18 is provided on a substrate body 5a made of a glass substrate for each pixel. Further, as shown in FIGS. 5A and 5B, in the switching circuit 18, the bottom gate electrode 22 is formed on the substrate body 5a.
  • a base insulating film 47 is formed so as to cover the bottom gate electrode 22 and the substrate body 5 a, and a silicon layer SL is provided on the base insulating film 47.
  • a gate insulating film 48 is formed so as to cover the silicon layer SL and the base insulating film 47, and gate electrodes g 1 to g 4 are formed on the gate insulating film 48.
  • the source electrode and the drain electrode 44 formed on the source electrode wiring S are formed on an interlayer film 49 formed so as to cover the gate electrodes g1 to g4.
  • the source electrode is connected to the source region 25 provided in the silicon layer SL through the contact hole 42, and the drain electrode 44 is connected to the drain region 41 provided in the silicon layer SL through the contact hole 43. .
  • N-type transistors are used for the thin film transistors Tr1a, Tr1b, Tr2a, Tr2b. That is, in the silicon layer SL, for example, high-concentration regions (indicated by cross hatching in FIG. 5) 25, 29, 33, 37, and 41 in which N-type impurities such as phosphorus are implanted at high concentration, Low concentration impurity regions (LDD regions, indicated by dots in FIG. 5) 26, 28, 30, 32, 34, 36, 38, 40, 45, 46, and gate electrodes g1 to g4 into which impurities are implanted at a low concentration Channel regions 27, 31, 35, and 39 formed respectively immediately below are provided.
  • high-concentration regions indicated by cross hatching in FIG. 5
  • LDD regions Low concentration impurity regions, indicated by dots in FIG. 5
  • gate electrodes g1 to g4 into which impurities are implanted at a low concentration Channel regions 27, 31, 35, and 39 formed respectively immediately below are provided.
  • the bottom gate electrode 22 is formed below the silicon layer SL between the central portion of the high concentration region 33 and the end portion of the drain region 41. Yes. That is, as described above, the bottom gate electrode 22 is formed only below the thin film transistors Tr2a and Tr2b of the second switching unit SW2. Further, as will be described in detail later, an opaque electrode material is used for the bottom gate electrode 22, and the bottom gate electrode 22 emits light from the lower side of FIG. 5B, for example, the backlight device 3. Is configured to also serve as a (lower) light-shielding film that prevents the illumination light from entering the low-concentration impurity regions 34, 36, 38, 40 and the channel regions 35, 39. Thereby, in the switching circuit 18, the leakage current by the said illumination light can be suppressed in 2nd switching part SW2.
  • the upper light shielding film 24 is provided on the interlayer film 49 so as to be in the same layer as the source and drain electrodes 44. As shown in FIG. 5B, the upper light shielding film 24 is provided above the gate electrodes g1 to g4 between the source electrode and the drain electrode 44, and the low-concentration impurity regions 26, 28, 30 are provided. 32, 34, 36, 38, 40 and the channel regions 27, 31, 35, 39 are shielded from light. That is, in the upper light shielding film 24, light from the upper side in FIG. 5B is incident on the low concentration impurity regions 26, 28, 30, 32, 34, 36, 38, 40 and the channel regions 27, 31, 35, 39. Can be prevented.
  • a metal such as molybdenum or tungsten is formed on the substrate body 5a by sputtering, and then patterned by photolithography and etching, whereby the bottom gate electrode 22 is formed.
  • the specific thickness of the bottom gate electrode 22 is about 100 to 200 nm.
  • the base insulating film 47 for example, a SiN film and a SiO 2 film are sequentially formed with a thickness of 100 nm by CVD (Chemical Vapor Deposition). Thereafter, an amorphous silicon film having a thickness of 50 nm is formed above the base insulating film 47, and then polysilicon is formed by laser crystallization. Then, boron is doped into this polysilicon as a channel dope for threshold adjustment.
  • CVD Chemical Vapor Deposition
  • an SiO 2 film having a thickness of 80 nm is formed as a gate insulating film 48 above the polysilicon, and a metal film such as molybdenum or tungsten is formed above the gate insulating film 48 and patterned.
  • gate electrodes g1 to g4 are formed.
  • N type impurities such as phosphorus are doped at a low concentration. .
  • the doping amount is adjusted so that the sheet resistance value is about 50 k ⁇ to 150 k ⁇ (for example, 1 ⁇ 10 10 13 to 10 14 / cm 2 ).
  • This doping amount is doped so as to cancel the previously doped P-type impurity (boron) for channel doping, so that the N-type low-concentration impurity regions 26, 28, 30, 32, 34, 36, 38, 40 are formed. It is formed.
  • phosphorus doping of about 1 ⁇ 10 15 / cm 2 is performed so that the sheet resistance value is 1 k ⁇ or less.
  • heat treatment is performed at 500 to 600 ° C. for 1 hour in order to activate the impurities.
  • heat treatment may be performed at 650 ° C. to 700 ° C. for several minutes using a lamp annealing apparatus.
  • an interlayer film 49 an SiO 2 film and an SiN film are formed to a thickness of about 100 nm to 300 nm, respectively, contact holes 42 and 43 for connection with the source electrode and the drain electrode 44 are formed, and the source electrode, The drain electrode 44 and a wiring metal, such as Al or an alloy thereof, or a laminated film thereof are formed and patterned.
  • the liquid crystal display device 1 forms the pixel electrode 19, and therefore, after forming the wiring, a flattening film made of a resin film or the like is formed, and a transparent film that becomes the pixel electrode 19 is formed thereon.
  • An electrode for example, ITO
  • Al, Ag, or an alloy thereof is formed on the ITO as a reflective electrode.
  • the method of forming the thin film transistors Tr1a, Tr1b, Tr2a, Tr2b with N-type transistors has been described.
  • the impurity for forming the source region 25 and the drain region 41 may be a P-type impurity such as boron.
  • the switching circuit 18 having this structure can be applied to a switching element that requires a low leakage current.
  • FIG. 6 is a graph showing the relationship between the optimum capacitance ratio and pixel voltage fluctuation in the switching circuit.
  • the capacitance ratios R1 and R2 of the first and second holding capacitors CS1 and CS2 are set so as to satisfy the following equations (2) and (3).
  • the capacitance ratios R1 and R2 of the first and second holding capacitors CS1 and CS2 are optimized, and the fluctuation of the pixel voltage can be reliably suppressed. Yes.
  • the inventor of the present application determines that the voltage Vds between the one end and the other end of the second switching unit SW2 is in the region of 0 (V) to 1 (V). It has been found that the leakage current Ioff of the second switching unit SW2 follows the following equation (1). Further, the inventor of the present application uses the approximate expression (1) to provide the first and second storage capacitors that minimize the (voltage) fluctuation ⁇ Vpix of the pixel voltage Vpix that is desired to reduce the voltage fluctuation due to the leakage current. It was found that the capacitance values Cs1 and Cs2 of CS1 and CS2 can be expressed by the following formulas (A) and (B).
  • Ioff Io ⁇ Vds n - ( 1)
  • Cs1 n / (n + 1) ⁇ (C + Cv) (B)
  • Cs2 1 / (n + 1) ⁇ (Cn ⁇ Cv) (B)
  • R1 ⁇ n / (n + 1) ⁇ ⁇ ⁇ (C + Cv) / C ⁇ ⁇ 0.2
  • R2 ⁇ 1 / (n + 1) ⁇ ⁇ ⁇ (Cn ⁇ Cv) / C ⁇ ⁇ 0.2
  • the leakage current in the first and second switching units SW1 and SW2 is significantly reduced, and the variation ⁇ Vpix of the pixel voltage Vpix is illustrated in the plot 70 as illustrated in FIG. It is a small value.
  • the frame frequency adjusting unit 15c can adjust the frame frequency to a predetermined frequency (for example, 10 (Hz)) or less in accordance with the input video signal. ing.
  • the time for ⁇ Vpix to be 10 (mV) (that is, the voltage holding time in the liquid crystal capacitor CLC) is 437 (ms). Therefore, in the switching circuit 18 of the present embodiment, the minimum frame frequency can be 2.3 (Hz).
  • this frame frequency is a calculation result based on the leakage current when the ambient temperature of the liquid crystal panel 2 (switching circuit 18) is 40 ° C. Therefore, in the actual switching circuit 18, the frame frequency adjusting unit 15 c needs to determine the minimum frame frequency in consideration of the increase in the leak current due to the increase in the ambient temperature and the increase in the leak current due to the sneak in light. .
  • the frame frequency adjusting unit 15c is configured to adjust the frame frequency based on the detection results of the temperature sensor TS and the optical sensor OS and the input video signal. That is, in each of the first and second switching units SW1 and SW2, the leakage current varies depending on the usage environment of the liquid crystal panel 2, that is, the ambient temperature and external light. For this reason, the frame frequency adjusting unit 15c determines the leakage currents of the first and second switching units SW1 and SW2 based on the detection results of the temperature sensor TS and the optical sensor OS, and the liquid crystal The frame frequency is adjusted so that the display image on the panel 2 does not fluctuate.
  • the frame frequency adjusting unit 15c sets the frame frequency to a low frequency equal to or lower than the predetermined frequency when the display image (video signal) is a still image, and when the display image is a moving image,
  • the frame frequency is set to a high frequency equal to or higher than a second predetermined frequency (for example, 50 (Hz)).
  • a constant voltage or an in-phase signal is applied to the other electrodes of the first and second storage capacitors (capacitors) CS1 and CS2. Supply.
  • the voltage between each of the first and second switching units SW1 and SW2 connected in series can be the same voltage, and one end of each of the first and second switching units SW1 and SW2 and Leakage current due to the voltage difference between the other ends can be prevented.
  • a switching circuit (semiconductor device) 18 that can suppress voltage fluctuation on one end side of the unit can be configured.
  • transistors having a double gate structure are used as the thin film transistors Tr2a and Tr2b.
  • the current driving force (ON current) of the second switching unit SW2 can be easily increased.
  • the on-current can be easily increased as described above, in this embodiment, it is possible to easily reduce the charging time for the liquid crystal capacitor CLC.
  • first and second storage capacitors CS1 and CS2 are connected in parallel to each other, the areas of the first and second storage capacitors CS1 and CS2 can be reduced.
  • a compact switching circuit (semiconductor device) 18 can be easily configured.
  • the leakage current can be reliably suppressed, since the switching circuit (semiconductor device) 18 capable of suppressing the voltage fluctuation on the one end side is used, the active matrix substrate 5 and the liquid crystal display device (display device) 1 which have high performance and low power consumption can be easily obtained. Can be configured.
  • the liquid crystal panel 2 is used as the display unit, fluctuations in the pixel voltage in the liquid crystal capacitance CLC of the liquid crystal panel 2 provided on one end side of the switching circuit 18 can be suppressed.
  • the liquid crystal display device 1 having excellent display performance can be easily configured. Further, in the present embodiment, since the leak current can be reliably suppressed and the fluctuation of the pixel voltage can be suppressed, the frame frequency in the liquid crystal panel 2 can be greatly reduced, and the low consumption of the liquid crystal display device 1 can be achieved. Electricity can be easily achieved.
  • the frame frequency adjustment unit 15c is configured to adjust the frame frequency based on the detection results of the temperature sensor TS and the optical sensor OS and the input video signal.
  • the unit 15c can appropriately adjust the frame frequency of the display image displayed on the liquid crystal panel (display unit) 2 and can easily configure the liquid crystal display device 1 having excellent display performance.
  • the frame frequency adjusting unit 15c adjusts the frame frequency to a predetermined frequency or less in accordance with the input video signal, so that the power consumption of the liquid crystal panel (display unit) 2 can be reduced.
  • the power consumption of the liquid crystal display device 1 can be reduced.
  • FIG. 7 is a circuit diagram showing an equivalent circuit of the switching circuit according to the second embodiment of the present invention.
  • FIG. 8 is a plan view showing a main configuration of the switching circuit shown in FIG.
  • FIGS. 9A, 9B, and 9C are a cross-sectional view taken along line IXa-IXa, a cross-sectional view taken along line IXb-IXb, and a cross-sectional view taken along line IXc-IXc in FIG. 8, respectively.
  • the main difference between the present embodiment and the first embodiment is that a double-gate transistor is used as a thin film transistor (switching element) included in the first switching unit.
  • symbol is attached
  • the switching circuit 18 of the present embodiment double-gate transistors are used for the thin film transistors Tr3a and Tr3b of the first switching unit SW1.
  • the thin film transistors Tr3a and Tr3b include gate electrodes g1 and g2 and a bottom gate electrode 22.
  • the bottom gate electrode 22 includes four gate electrodes g1 to For g4, one unit configured integrally is used, and as in the first embodiment, the illumination light from the backlight device 3 can be shielded (lower part) as a light shielding film. It is supposed to function. That is, as shown in FIG. 9B, the bottom gate electrode 22 is formed below the silicon layer SL between the end of the source region 25 and the end of the drain region 41. ) From below, for example, illumination light from the backlight device 3 is incident on the low-concentration impurity regions 26, 28, 30, 32, 34, 36, 38, 40 and the channel regions 27, 31, 35, 39. Is designed to prevent
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the switching circuit semiconductor of the present embodiment.
  • the current driving force ON current
  • the charging time for the liquid crystal capacitor CLC can be more easily reduced.
  • FIG. 10 is a circuit diagram showing an equivalent circuit of the switching circuit according to the third embodiment of the present invention.
  • FIG. 11 is a plan view showing a main configuration of the switching circuit shown in FIG.
  • FIGS. 12A, 12B, and 12C are a cross-sectional view taken along line XIIa-XIIa, a cross-sectional view taken along line XIIb-XIIb, and a cross-sectional view taken along line XIIc-XIIc in FIG. 11, respectively.
  • the main difference between the present embodiment and the second embodiment is that the number of thin film transistors (switching elements) included in the second switching unit is one.
  • symbol is attached
  • the thin film transistor Tr2 is a double-gate transistor, and includes a gate electrode g3 and a bottom gate electrode 22.
  • the bottom gate electrode 22 includes three gate electrodes g1 to For g3, one unit configured integrally is used, and as in the second embodiment, the illumination light from the backlight device 3 is shielded (lower part) as a light shielding film. It is supposed to function. That is, as shown in FIG. 12B, the bottom gate electrode 22 is formed below the silicon layer SL between the end of the source region 25 and the end of the drain region 41. ) Light from the lower side, for example, illumination light from the backlight device 3 is prevented from entering the low concentration impurity regions 26, 28, 30, 32, 34, 36 and the channel regions 27, 31, 35. ing.
  • the high concentration region 50 is provided between the low concentration impurity region 36 and the drain region 41.
  • the present embodiment can achieve the same operations and effects as those of the second embodiment.
  • FIG. 13 is a circuit diagram showing an equivalent circuit of a switching circuit according to the fourth embodiment of the present invention.
  • FIG. 14 is a plan view showing a main configuration of the switching circuit shown in FIG.
  • FIGS. 15A, 15B, and 15C are a cross-sectional view taken along line XVa-XVa, a cross-sectional view taken along line XVb-XVb, and a cross-sectional view taken along line XVc-XVc in FIG. 14, respectively.
  • the main difference between this embodiment and the first embodiment is that the (top) gate electrode and the bottom gate electrode are electrically connected.
  • symbol is attached
  • the gate electrode wiring G and the bottom gate electrode wiring G ′ are electrically connected.
  • the gate electrodes (top gate electrodes) g1 to g4 and the bottom gate electrode 22 are electrically connected to each other, and these gate electrodes g1 to g4 and the bottom gate electrode are connected. 22 is supplied with the same gate signal.
  • the gate electrode wiring G is connected to the bottom gate electrode via the contact 51. 22 (bottom gate electrode wiring G ′) is electrically connected.
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the potential of the bottom gate electrode 22 is controlled by controlling the potential of the gate electrodes g1 to g4. It becomes possible to control appropriately.
  • the potential at the bottom gate electrode 22 caused by capacitive coupling between the bottom gate electrode 22 and the silicon layer (semiconductor layer) SL is prevented from changing, thereby preventing a leak current from being generated. can do.
  • FIG. 16 is a top view which shows the principal part structure of the switching circuit concerning the 5th Embodiment of this invention.
  • FIGS. 17A, 17B, and 17C are a cross-sectional view taken along line XVIIa-XVIIa, a cross-sectional view taken along line XVIIb-XVIIb, and a cross-sectional view taken along line XVIIc-XVIIc in FIG.
  • the main difference between the present embodiment and the fourth embodiment is that two storage capacitor common electrode wirings that are formed in parallel with each other and are electrically connected are used.
  • symbol is attached
  • two storage capacitor common electrode wirings H and H ′ are formed in the switching circuit 18 of this embodiment. Is provided. These storage capacitor common electrode wirings H and H 'are provided so as to overlap each other in the direction perpendicular to the paper surface of FIG. 16 with the low concentration regions 45 and 46 interposed therebetween. Further, the storage capacitor common electrode wirings H and H ′ are electrically connected to each other through a contact 52.
  • the first storage capacitor CS1 includes the low concentration region 45, the gate insulating film 48 and the storage capacitor common electrode wiring H immediately above the low concentration region 45, and The base insulating film 47 and the storage capacitor common electrode wiring H ′ are formed immediately below the low concentration region 45.
  • the second storage capacitor CS2 includes a low concentration region 46, a portion of the gate insulating film 48 and the storage capacitor common electrode wiring H directly above the low concentration region 46, and a base insulation immediately below the low concentration region 46.
  • the film 47 and the storage capacitor common electrode wiring H ′ are formed.
  • the present embodiment can achieve the same operations and effects as the fourth embodiment.
  • the two storage capacitor common electrode lines H and H ′ are provided, the capacitance values of the first and second storage capacitors can be easily increased.
  • FIG. 18 is a circuit diagram showing an equivalent circuit of the switching circuit according to the sixth embodiment of the present invention.
  • FIG. 19 is a plan view showing a main configuration of the switching circuit shown in FIG. 20A and 20B are a cross-sectional view taken along line XXa-XXa and a cross-sectional view taken along line XXb-XXb in FIG. 19, respectively.
  • the main difference between this embodiment and the first embodiment is that three switching units are connected in series and first to third holding capacitors are provided.
  • the (top) gate electrode and the bottom gate electrode are coupled to each other by capacitive coupling.
  • symbol is attached
  • the first, second, and third switching units SW1, SW2, and SW3 are sequentially connected in series.
  • the first, second, and third switching units SW1, SW2, and SW3 are thin film transistors Tr1, Tr2, and Tr3 each having a double-gate transistor.
  • the bottom gate electrode 22 is one piece integrally formed with respect to the three gate electrodes g1 to g3. As in the first embodiment, it also functions as a (lower) light-shielding film that shields illumination light from the backlight device 3. That is, as shown in FIG. 20A, the bottom gate electrode 22 is formed below the silicon layer SL between the end of the source region 25 and the end of the drain region 41. ) Light from the lower side, for example, illumination light from the backlight device 3 is prevented from entering the low concentration impurity regions 26, 28, 30, 32, 34, 36 and the channel regions 27, 31, 35. ing.
  • the first, second, and third holding capacitors CS1, CS2, and CS3 are connected in parallel to each other. That is, one electrode of the first storage capacitor (first capacitor) CS1 is connected to the connection portion of the first and second switching units SW1 and SW2. One electrode of the second storage capacitor (second capacitor) CS2 is connected to the connection part of the second and third switching parts SW2 and SW3. In addition, one electrode of the third storage capacitor (third capacitor) CS3 is connected to the end of the third switching unit SW3 opposite to the connection unit with the second switching unit SW2. . The other electrodes of the first, second, and third storage capacitors CS1, CS2, and CS3 are connected to the storage capacitor common electrode wiring H. In the present embodiment, the liquid crystal capacitor CLC constitutes an external capacitor connected to the third switching capacitor SW3 in parallel with the third holding capacitor CS3.
  • the first storage capacitor CS1 includes a low-concentration region 45, a gate insulating film 48 directly above the low-concentration region 45, and a portion of the storage capacitor common electrode wiring H, as in the first embodiment. Is formed.
  • the second storage capacitor CS2 includes a low concentration region 46, a portion of the gate insulating film 48 and the storage capacitor common electrode wiring H directly above the low concentration region 46, and Is formed.
  • the third storage capacitor CS3 is formed with the low concentration region 53 and the gate insulating film 48 and the storage capacitor common electrode wiring H immediately above the low concentration region 53.
  • the capacitance ratio of the first, second, and third holding capacitors CS1, CS2, and CS3 is an optimum considering the size of the liquid crystal capacitor CLC as will be described in detail later.
  • the ratio is set so that the voltage variation on the one end side of the switching circuit 18, that is, the pixel voltage variation in the liquid crystal capacitor CLC can be reliably suppressed.
  • the gate electrodes (top gate electrodes) g1 to g3 and the bottom gate electrode 22 are coupled to each other by capacitive coupling. That is, as shown in FIG. 20B, the gate electrode wiring G and the bottom gate electrode 22 are provided so as to overlap each other with the gate insulating film 48 and the base insulating film 47 interposed therebetween, and the gate electrodes g1 to g3. And the bottom gate electrode 22 are configured to be capacitively coupled to each other.
  • FIG. 21 is a graph showing the relationship between the optimum capacitance ratio and pixel voltage fluctuation in the switching circuit shown in FIG.
  • the capacitance ratios R1, R2, and R3 of the first, second, and third holding capacitors CS1, CS2, and CS3 are expressed by the following equations (4), (5), and (6). It is set to satisfy the formula.
  • the capacitance ratios R1, R2, and R3 of the first, second, and third holding capacitors CS1, CS2, and CS3 are optimized, and pixel voltage fluctuations are ensured. It can be suppressed.
  • the inventor of the present application indicates that the voltage Vds between one end and the other end of each of the second and third switching units SW2 and SW3 is 0 (V) or more and 1 (V) or less. It has been found that the leakage current Ioff of each of the second and third switching units SW2 and SW3 follows the following equation (1) in the case of the above region. Further, the inventor of the present application uses the approximate expression (1) to minimize the (voltage) fluctuation ⁇ Vpix of the pixel voltage Vpix whose voltage fluctuation is desired to be reduced by the leakage current.
  • the capacitance values Cs1, Cs2, and Cs3 of the three holding capacitors CS1, CS2, and CS3 can be expressed by the following formulas (c), (d), and (e). Then, the inventor of the present application uses the first, second, and second formulas based on these formulas (c), (d), (e), and plots 71, 72, 73, 74 of FIG. It was obtained that the optimum capacity ratios R1, R2, and R3 of the third holding capacitors CS1, CS2, and CS3 can be expressed by the following expressions (4), (5), and (6), respectively.
  • the value of ⁇ 0.15 in the above formulas (4) and (5) and the value of ⁇ 0.10 in the formula (6) are the formulas (c), (d), and (e)
  • n 0.73
  • C 200 (fF)
  • Cv 100 (fF)
  • optimum R1 0.35
  • R2 0.48
  • R3 0.16
  • R3 is fixed to a certain value
  • a change ⁇ Vpix when the ratio of R1: R2 is changed is obtained by calculation.
  • the relationship between R1 and the variation ⁇ Vpix when the value of R3 is fixed to 0.05, 0.16, 0.25, and 0.35 is shown in plots 71, 72, 73, and 74 in FIG.
  • the leakage current in each of the first, second, and third switching units SW1, SW2, and SW3 is greatly reduced, and the variation ⁇ Vpix of the pixel voltage Vpix is plotted 72.
  • the value is set to a small value.
  • the frame frequency adjusting unit 15c sets the frame frequency to a predetermined frequency (for example, 10 (Hz) according to the input video signal, as in the first embodiment. )) The following can be adjusted.
  • the time when ⁇ Vpix is 10 (mV) (that is, the voltage holding time in the liquid crystal capacitor CLC) is 1017 (ms). Therefore, in the switching circuit 18 of this embodiment, the minimum frame frequency can be set to 1.0 (Hz). However, this frame frequency is a calculation result based on the leakage current when the ambient temperature of the liquid crystal panel 2 (switching circuit 18) is 40 ° C.
  • the frame frequency adjustment unit 15c considers the increase in the leakage current due to the increase in the ambient temperature and the increase in the leakage current due to the wraparound of light. It is necessary to determine the minimum frame frequency.
  • the present embodiment can achieve the same operations and effects as the first embodiment.
  • the potential of the bottom gate electrode 22 is appropriately controlled by controlling the potential of the gate electrodes g1 to g3. It becomes possible to control.
  • the potential at the bottom gate electrode 22 due to capacitive coupling between the bottom gate electrode 22 and the silicon layer (semiconductor layer) SL is prevented from changing, and the occurrence of leakage current is prevented. can do.
  • FIG. 22 is a graph showing another relationship between the optimum capacitance ratio and pixel voltage fluctuation in the switching circuit shown in FIG.
  • the main difference between this embodiment and the sixth embodiment is that the capacity value of the first and second storage capacitors is determined with the capacitance value of the third storage capacitor as a predetermined value. is there.
  • symbol is attached
  • the capacitance value Cs3 of the third storage capacitor CS3 is set to a predetermined value from the viewpoint of reducing the feedthrough voltage in the liquid crystal display device 1. It is preferable to set a value equal to or greater than the value.
  • the capacitance ratios R1, R2, and R3 of the first, second, and third holding capacitors CS1, CS2, and CS3 are optimized, these The areas of the first, second, and third holding capacitors CS1, CS2, and CS3 are too large, and it is difficult to actually form the first, second, and third holding capacitors CS1, CS2, and CS3. It may become.
  • the inventor of the present application fixes the capacitance value Cs3 of the third holding capacitor CS3 to a predetermined value, optimizes the capacitance ratios R1 and R2 of the first and second holding capacitors CS1 and CS2, and sets the pixel voltage. Reduction of Vpix variation ⁇ Vpix was attempted.
  • the capacitance ratios R1 and R2 of the first and second holding capacitors CS1 and CS2 are set so as to satisfy the following equations (7) and (8).
  • the capacitance ratios R1 and R2 of the first and second holding capacitors CS1 and CS2 are optimized, and the fluctuation of the pixel voltage can be reliably suppressed. Yes.
  • the inventor of the present application indicates that the voltage Vds between one end and the other end of each of the second and third switching units SW2 and SW3 is 0 (V) or more and 1 (V) or less. It was found that the leakage current Ioff of each of the second and third switching units SW2 and SW3 conforms to the following equation (1) when in the region. Further, the inventor of the present application uses the approximate expression (1) to minimize the (voltage) fluctuation ⁇ Vpix of the pixel voltage Vpix whose voltage fluctuation is desired to be reduced by the leakage current.
  • the capacitance values Cs1, Cs2, and Cs3 of the three storage capacitors CS1, CS2, and CS3 can be expressed by the following formulas (f), (g), and (h). Then, the inventor of the present application uses the formulas (f), (g), and (h), and the plot 75 in FIG. 22 and the optimum values of the first and second holding capacitors CS1 and CS2. It was acquired that the capacity ratios R1 and R2 can be expressed by the following formulas (7) and (8), respectively.
  • Ioff Io ⁇ Vds n - ( 1)
  • Cs1 n / (n + 1) ⁇ (C ⁇ Cs3)
  • Cs2 1 / (n + 1) ⁇ (C ⁇ Cs3)
  • G Cs1 + Cs2 + Cs3 ⁇ (H)
  • R1 ⁇ n / (n + 1) ⁇ ⁇ ⁇ (C ⁇ Cs3) / C ⁇ ⁇ 0.1
  • R2 ⁇ 1 / (n + 1) ⁇ ⁇ ⁇ (C ⁇ Cs3) / C ⁇ ⁇ 0.1 (8)
  • Cs1: Cs2 R1: R2.
  • the leakage current in the first, second, and third switching units SW1, SW2, and SW3 is greatly reduced, and the variation ⁇ Vpix of the pixel voltage Vpix is plotted 75.
  • the value is set to a small value.
  • the frame frequency adjusting unit 15c sets the frame frequency to a predetermined frequency (for example, 10 (Hz) according to the input video signal, as in the first embodiment. )) The following can be adjusted.
  • n 0.73
  • C 200 (fF)
  • Cs3 100 (fF)
  • Cv 100 (fF )
  • the time when the variation ⁇ Vpix is 10 (mV) (that is, the voltage holding time in the liquid crystal capacitor CLC) is 458 (ms). Therefore, in the switching circuit 18 of this embodiment, the minimum frame frequency can be 2.2 (Hz). However, this frame frequency is a calculation result based on the leakage current when the ambient temperature of the liquid crystal panel 2 (switching circuit 18) is 40 ° C.
  • the frame frequency adjustment unit 15c considers the increase in the leakage current due to the increase in the ambient temperature and the increase in the leakage current due to the wraparound of light. It is necessary to determine the minimum frame frequency.
  • the present embodiment can achieve the same operations and effects as the sixth embodiment.
  • the capacitance value Cs3 of the third holding capacitor CS3 is fixed to a predetermined value, the optimum capacitance ratios R1 and R2 of the first and second holding capacitors CS1 and CS2 are obtained.
  • the feedthrough voltage in the liquid crystal display device 1 can be easily reduced, and the first, second, and third holding capacitors CS1, CS2, and CS3 can be appropriately formed.
  • FIG. 23 is a circuit diagram showing an equivalent circuit of the switching circuit according to the seventh embodiment of the present invention.
  • FIG. 24 is a plan view showing a main configuration of the switching circuit shown in FIG.
  • FIGS. 25A and 25B are a cross-sectional view taken along line XXVa-XXVa and a cross-sectional view taken along line XXVb-XXVb in FIG. 19, respectively.
  • the main difference between the present embodiment and the sixth embodiment is that the first to third holding capacitors are arranged so as to sandwich the first to third switching sections. This is a point formed separately on both sides of the switching unit.
  • symbol is attached
  • the first and second holding capacitors CS1 and CS2 are connected in parallel to each other, and the third holding capacitor CS3 is connected to the first and second holding capacitors CS1 and CS2.
  • the two holding capacitors CS1 and CS2 are provided separately. That is, one electrode of the first storage capacitor (first capacitor) CS1 is connected to the connection portion of the first and second switching units SW1 and SW2. One electrode of the second storage capacitor (second capacitor) CS2 is connected to the connection part of the second and third switching parts SW2 and SW3. In addition, one electrode of the third storage capacitor (third capacitor) CS3 is connected to the end of the third switching unit SW3 opposite to the connection unit with the second switching unit SW2. .
  • each of the first and second storage capacitors CS1 and CS2 is connected to the storage capacitor common electrode wiring H
  • the other electrode of the third storage capacitor CS3 is connected to the storage capacitor common electrode wiring H.
  • the storage capacitor common electrode wirings H and H ′′ sandwich the gate electrode wiring G as shown in FIGS. 24, 25A, and 25B.
  • the first and second holding capacitors CS1, CS2 and the third holding capacitor CS3 are connected to the first to third switching units SW1 to SW3. It is formed so as to sandwich it.
  • the present embodiment can achieve the same operations and effects as the sixth embodiment.
  • the first and second holding capacitors CS1, CS2 and the third holding capacitor CS3 are formed so as to sandwich the first to third switching units SW1 to SW3.
  • the compact switching circuit 18 can be easily configured.
  • FIG. 26A and FIG. 26B are diagrams for explaining the states when the voltage is on and when the voltage is off, respectively, in the liquid crystal display device according to the eighth embodiment of the present invention.
  • FIG. 27 is a plan view showing a main configuration of a switching circuit used in the liquid crystal display device shown in FIG. In the figure, the main difference between this embodiment and the first embodiment is that a retroreflective liquid crystal panel including a retroreflective plate is used.
  • symbol is attached
  • the liquid crystal display device 1 of the present embodiment uses a retroreflective liquid crystal panel 2 '.
  • the common electrode 20 and the horizontal alignment film 54 a are sequentially formed on the color filter substrate 4.
  • a retroreflective plate 55, a pixel electrode 19, and a horizontal alignment film 54b are sequentially provided.
  • a liquid crystal layer LC including a polymer dispersed liquid crystal 56 is provided between the horizontal alignment films 54a and 54b.
  • the polymer dispersed liquid crystal 56 includes liquid crystal molecules 56a and polymer liquid crystal groups 56b. In the polymer-dispersed liquid crystal 56, only the liquid crystal molecules 56a change the direction according to the electric field.
  • the liquid crystal molecules 56a are directed in the direction of the electric field, and the liquid crystal group 56b is not changed in direction, so that the liquid crystal layer LC is in a transmissive state. Yes.
  • the light incident from above the color filter substrate 4 is refracted by the color filter substrate 4 and the liquid crystal layer LC and is recursed by the retroreflector 55 and then the color filter substrate 4 and the liquid crystal layer LC. Refracted to reach the vicinity of the viewer's eyes. As a result, only light from the vicinity of the viewer's eyes is visually recognized by the viewer, and black display is performed.
  • the present embodiment can achieve the same operations and effects as the first embodiment. Further, in the present embodiment, since the reflective liquid crystal panel 2 ′ is used as the display unit, the fluctuation of the pixel voltage in the liquid crystal capacitance CLC of the liquid crystal panel 2 ′ provided on one end side of the switching circuit 18 is used. The liquid crystal display device 1 having excellent display performance can be easily configured. Further, in the present embodiment, since the leak current can be reliably suppressed and the fluctuation of the pixel voltage can be suppressed, the frame frequency in the liquid crystal panel 2 ′ can be greatly reduced. In addition, it is possible to omit the installation of a (lower) light-shielding film that shields light from the backlight device, and a liquid crystal display device with a simple structure and lower power consumption can be easily configured.
  • liquid crystal layer LC including the polymer dispersed liquid crystal 56 is used and the retroreflective plate 55 is used, a reflective liquid crystal display device having high display performance using the retroreflective plate 55. 1 can be configured.
  • the switching circuit 18 shown in any one of the second to seventh embodiments may be used.
  • the semiconductor device of the present invention is a semiconductor device including a switching unit including at least one switching element, and a plurality of switching units are connected in series, and each connection unit of the plurality of switching units, And a plurality of capacitors each having one electrode connected to one end of the plurality of switching units, and supplying a constant voltage or an in-phase signal to the other electrode of each of the plurality of capacitors.
  • the plurality of switching units there is no limitation as long as a light shielding film is formed at least on the switching units having capacitors connected to both sides of the switching unit.
  • various display devices such as transflective or reflective liquid crystal panels or organic EL (Electronic Luminescence) elements, inorganic EL elements, field emission displays, and active matrix substrates used therefor Etc.
  • the semiconductor device of the present invention can be applied to a switching circuit used in a peripheral circuit such as a driver circuit. Further, the number of switching units connected in series is not limited to the above two to three.
  • the switching element of the present invention is not limited to this, for example, an N-type transistor.
  • a transistor and a P-type transistor connected in parallel can be used as one switching element.
  • the configuration of the switching unit can be simplified and the manufacture is simplified. It is preferable in that a simple semiconductor device can be easily configured.
  • the frame frequency adjustment unit adjusts the frame frequency using both the detection results of the temperature sensor and the optical sensor and the input video signal.
  • the unit is not limited to this, and may be any unit that adjusts the frame frequency based on at least one of the detection result from the sensor that detects the state of the surrounding environment of the display unit and the input video signal.
  • the frame frequency adjustment unit of the present invention determines the magnitude of the leakage current in the switching circuit based on the detection result of the ambient temperature of the display unit from the temperature sensor and the detection result of external light from the optical sensor to the display unit. It may be determined and the frame frequency may be adjusted appropriately, or the frame frequency may be adjusted appropriately according to the display image displayed on the display unit.
  • the upper light-shielding film is composed of a conductor and electrically connected to the gate electrode wiring.
  • the upper light-shielding film of the present invention is not limited to this. Without being electrically connected to the electrode wiring, the upper light-shielding film may be in a floating state, or the upper light-shielding film may be constituted by a nonconductor.
  • the upper light shielding film is formed in the same layer as the source electrode and the drain electrode as in each of the above embodiments, it is preferable that the upper light shielding film is electrically connected to the gate electrode wiring.
  • the capacitor of the present invention is limited to this.
  • a channel region can be used instead of the low concentration impurity region.
  • top gate electrode structure transistor is used
  • a bottom gate electrode structure (reverse stagger structure) transistor may be used, and the light shielding film in this case is formed above the transistor.
  • This transistor may be a microcrystalline silicon or amorphous silicon transistor as well as a polycrystalline silicon transistor.
  • the bottom gate electrode is used as the (lower) light shielding film
  • the present invention is not limited to this.
  • the bottom gate electrode may be formed using a transparent electrode, and a light shielding film may be provided below the bottom gate electrode below the semiconductor layer.
  • a light shielding film made of a nonconductor can be used.
  • the case where the bottom gate electrode and the light shielding film are used together can more reliably prevent the structure of the semiconductor device from becoming complicated and large, and can be easily manufactured. This is preferable in that the semiconductor device can be configured more easily.
  • the present invention even when a plurality of switching parts are connected in series and a capacitor is connected to the connection part of the switching part, leakage current can be reliably suppressed, and one end side of the plurality of switching parts This is useful for a semiconductor device capable of suppressing voltage fluctuations in the semiconductor device, an active matrix substrate using the same, and a display device.
  • Liquid crystal display device (display device) 2, 2 'liquid crystal panel (display) 5 Active matrix substrate 15 Panel controller (display controller) 15c Frame frequency adjustment unit 18 Switching circuit (semiconductor device) 22 Bottom gate electrode ((lower part) light shielding film) 24 upper light shielding film 55 retroreflective plate 56 polymer dispersed liquid crystal SW1 first switching unit SW2 second switching unit SW3 third switching unit CS1 first holding capacitor (first capacitor) CS2 Second holding capacity (second capacity) CS3 Third holding capacity (third capacity) SL Silicon layer (semiconductor layer) Tr1a, Tr1b, Tr1, Tr2a, Tr2b, Tr2, Tr3a, Tr3b, Tr3 Thin film transistor (switching element) g1, g2, g3, g4 Gate electrode (top gate electrode) CLC liquid crystal capacity (external capacity) TS Temperature sensor (sensor) OS Light sensor (sensor) LC liquid crystal layer

Abstract

　スイッチング回路（半導体装置）（１８）において、２個のスイッチング部（ＳＷ１、ＳＷ２）が直列に接続され、スイッチング部（ＳＷ１、ＳＷ２）の各接続部及び当該スイッチング部（ＳＷ１、ＳＷ２）の一端部に、一方の電極がそれぞれ接続された２個の容量（ＣＳ１、ＣＳ２）を備え、各容量（ＣＳ１、ＣＳ２）の他方の電極に対して定電圧または同位相の信号を供給し、スイッチング部（ＳＷ２）に対してボトムゲート電極（遮光膜）（２２）を形成する。

Description

半導体装置、アクティブマトリクス基板、及び表示装置
　本発明は、トランジスタなどのスイッチング素子を備えた半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置に関する。
　近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のデータ配線（ソース電極配線）及び複数の走査配線（ゲート電極配線）をマトリクス状に配線するとともに、データ配線と走査配線との交差部の近傍に薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、以下、“ＴＦＴ”と略称する。）などのスイッチング素子と、このスイッチング素子に接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
　また、上記のようなアクティブマトリクス基板では、一般的に、上述のスイッチング素子としての画素駆動用の薄膜トランジスタ以外に、周辺回路用の薄膜トランジスタが一体的に設けられている。さらに、アクティブマトリクス基板には、当該アクティブマトリクス基板がタッチパネル付きの液晶表示装置や照度センサー（アンビニエントセンサー）付きの液晶表示装置などに用いられる場合、上記画素駆動用及び周辺回路用の薄膜トランジスタに加えて、光センサーとしてのフォトダイオード（薄膜ダイオード；ＴＦＤ）を一体的に設けることが提案されている。このように、アクティブマトリクス基板には、複数の薄膜トランジスタやフォトダイオードを備えた半導体装置が用いられている。
　また、上記のような半導体装置では、近年、例えば上述の光センサーを内蔵した液晶パネルや画素メモリーを内蔵した液晶パネルなどにおいて、その低消費電力化の要求に対応するために、薄膜トランジスタ（トランジスタ）のリーク電流の低減が求められてきている。また、在来の半導体装置では、トランジスタのリーク電流を抑制する構造として、チャネル領域とソース領域及びドレイン領域との間の少なくとも一方に、ソース領域及びドレイン領域よりも抵抗値が高い低濃度不純物領域（ＬＤＤ領域：Lightly Doped Drain）を設けたＬＤＤ構造が知られている。
　また、従来の半導体装置には、例えば下記特許文献１に記載されているように、複数、例えば２個の第１及び第２の薄膜トランジスタ（スイッチング部）を直列に接続し、かつ、これら第１及び第２の薄膜トランジスタの接続部に保持容量（容量）を接続することにより、液晶パネルの液晶容量が接続される第２の薄膜トランジスタのソース／ドレイン間電圧をほぼ０Ｖにして、当該第２の薄膜トランジスタのリーク電流も極めて小さくすることが可能とされていた。そして、この従来の半導体装置では、液晶容量での画素電圧の変動を抑えることが可能とされていた。また、この従来の半導体装置では、第２の薄膜トランジスタに対し、液晶容量と並列となるように別の保持容量を接続することによって、第１及び第２の薄膜トランジスタの一端部側である、画素電圧の変動を一層抑えることも提案されていた。
特開平４－２５１８１８号公報
　しかしながら、上記のような従来の半導体装置では、第２の薄膜トランジスタ（スイッチング部）に対して、遮光膜が設けられていなかった。このため、この従来の半導体装置では、リーク電流を確実に抑制することができずに、画素電圧が変動するのを抑えることができないという問題点を発生することがあった。
　ここで、図２８を参照して、従来の半導体装置での問題点について具体的に説明する。
　図２８は、薄膜トランジスタでのソース／ドレイン間電圧とリーク電流との関係を示すグラフである。
　図２８において、横軸の電圧Ｖｄｓは、直列に接続された薄膜トランジスタの１個当たりのソース／ドレイン間電圧を示している。また、図２８においては、曲線８０は、液晶表示装置に設けられたバックライト装置からの照明光（例えば、４２００ルクス）の照射による上記電圧Ｖｄｓと（光）リーク電流Ｉoffとの関係を示している。さらに、曲線８１及び８２はそれぞれ薄膜トランジスタの周囲温度が４０℃及び６０℃であるときの上記電圧Ｖｄｓとリーク電流Ｉoffとの関係を示している。
　曲線８０と曲線８１、８２とから明らかなように、薄膜トランジスタでは、１個当たりのソース／ドレイン間電圧Ｖｄｓが約１Ｖ未満である場合、周囲温度の上昇によるリーク電流Ｉoffよりも、上記照明光によるリーク電流Ｉoffの方が大きいものであった。このため、従来の半導体装置では、リーク電流を確実に抑制することができなかった。この結果、従来の半導体装置では、第１及び第２の薄膜トランジスタ（スイッチング部）の一端部側である、画素電圧の変動を抑えることができなかった。
　上記の課題を鑑み、本発明は、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができる半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置を提供することを目的とする。
　上記の目的を達成するために、本発明にかかる半導体装置は、少なくとも１個のスイッチング素子を含んだスイッチング部を備えた半導体装置であって、
　複数個の前記スイッチング部が直列に接続されるとともに、
　前記複数個のスイッチング部の各接続部、及び当該複数個のスイッチング部の一端部に、一方の電極がそれぞれ接続された複数個の容量を備え、
　前記複数個の各容量の他方の電極に対して、定電圧または同位相の信号を供給し、かつ、
　前記複数個のスイッチング部において、少なくともスイッチング部の両側に容量が接続されているスイッチング部に対して、遮光膜を形成したことを特徴とするものである。
　上記のように構成された半導体装置では、複数個の各容量の他方の電極に対して、定電圧または同位相の信号を供給している。これにより、複数個の各スイッチング部の間の電圧を同じ電圧とすることができ、各スイッチング部での一端部及び他端部間の電圧差に起因するリーク電流の発生を防ぐことができる。また、複数個のスイッチング部において、少なくともスイッチング部の両側に容量が接続されているスイッチング部に対して、遮光膜を形成している。これにより、光によるリーク電流が発生するのを防ぐことができる。この結果、上記従来例と異なり、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができる半導体装置を構成することができる。
　また、上記半導体装置において、前記スイッチング部のスイッチング素子として、ＭＩＳ（Metal-Insulator-Semiconductor）型のトランジスタが用いられていることが好ましい。
　この場合、スイッチング部の構成を簡単化することができ、製造簡単な半導体装置を容易に構成することができる。
　また、上記半導体装置において、前記スイッチング部において、前記ＭＩＳ型のトランジスタとして、半導体層と、前記半導体層を挟むように設けられたトップゲート電極及びボトムゲート電極を有するダブルゲート構造のトランジスタが用いられていることが好ましい。
　この場合、スイッチング部の電流駆動力（オン電流）を容易に増大させることができる。
　また、上記半導体装置において、前記ダブルゲート構造のトランジスタでは、前記トップゲート電極と前記ボトムゲート電極とが、互いに電気的に接続されてもよい。
　この場合、トップゲート電極とボトムゲート電極の電位を制御することにより、ボトムゲート電極と上記半導体層との容量結合に起因する当該ボトムゲート電極での電位が変動するのを防いで、リーク電流が生じるのを防止することができる。
　また、上記半導体装置において、前記ダブルゲート構造のトランジスタでは、前記トップゲート電極と前記ボトムゲート電極とが、互いに容量結合されてもよい。
　この場合、トップゲート電極の電位を制御することにより、ボトムゲート電極の電位を適切に制御することが可能となって、ボトムゲート電極と上記半導体層との容量結合に起因する当該ボトムゲート電極での電位が、リーク電流が発生しやすい不適切な値に変動するのを防いで、リーク電流が生じるのを防止することができる。また逆に、ボトムゲート電極の電位を制御して、容量結合されたトップゲート電極の電位を制御してもよい。
　また、上記半導体装置において、前記ボトムゲート電極が、前記遮光膜として用いられていることが好ましい。
　この場合、半導体装置の構造が複雑で大型化するのを防ぐことができるとともに、製造簡単な半導体装置を容易に構成することができる。
　また、上記半導体装置において、前記複数個の容量は、互いに並列に接続されていることが好ましい。
　この場合、複数個の各容量の面積を小さくすることができ、コンパクトな半導体装置を容易に構成することができる。
　また、上記半導体装置では、前記複数個のスイッチング部が、直列に接続された第１及び第２のスイッチング部によって構成され、前記第１及び第２のスイッチング部の間に接続された第１の容量の容量値をＣｓ１とし、前記第２のスイッチング部の前記第１のスイッチング部とは反対側の端部に接続された第２の容量の容量値をＣｓ２とし、前記第２のスイッチング部のオフリーク電流の値Ｉoffを下記（１）式で近似した場合において、
　前記第１及び第２の容量の容量比Ｒ１、Ｒ２が、それぞれ下記（２）式及び（３）式を満足してもよい。
　Ｉoff＝Ｉo×Ｖdsn　――（１）
　Ｒ１＝｛ｎ／（ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．２　――（２）
　Ｒ２＝｛１／（ｎ＋１）｝×｛（Ｃ－ｎ×Ｃｖ）／Ｃ｝±０．２　――（３）
　ここで、Ｖdsは前記第２のスイッチング部の一端部と他端部との間の電圧（但し、０≦Ｖds≦１）であり、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２＝Ｒ１：Ｒ２、Ｒ１＋Ｒ２＝１、Ｃｓ１＋Ｃｓ２＝Ｃ、Ｃｖは前記第２のスイッチング部に対して、前記第２の容量と並列に接続された外部容量の容量値である。
　この場合、第１及び第２の容量の容量比Ｒ１、Ｒ２を最適な比率として、複数個のスイッチング部の一端部側での電圧変動を確実に抑えることができる。
　また、上記半導体装置では、前記複数個のスイッチング部が、直列に接続された第１、第２、及び第３のスイッチング部によって構成され、前記第１及び第２のスイッチング部の間に接続された第１の容量の容量値をＣｓ１とし、前記第２及び第３のイッチング部の間に接続された第２の容量の容量値をＣｓ２とし、前記第３のスイッチング部の前記第２のスイッチング部とは反対側の端部に接続された第３の容量の容量値をＣｓ３とし、前記第２、及び第３の各スイッチング部のオフリーク電流の値Ｉoffを下記（１）式で近似した場合において、
　前記第１、第２、及び第３の容量の容量比Ｒ１、Ｒ２、Ｒ３が、それぞれ下記（４）式、（５）式、及び（６）式を満足してもよい。
　Ｉoff＝Ｉo×Ｖdsn　――（１）
　Ｒ１＝｛ｎ×ｎ／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．１５　――（４）
　Ｒ２＝｛ｎ／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．１５　――（５）
　Ｒ３＝｛１／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ－ｎ×ｎ×Ｃｖ－ｎ×Ｃｖ）／Ｃ｝±０．１０　――（６）
　ここで、Ｖdsは前記第２、及び第３の各スイッチング部の一端部と他端部との間の電圧（但し、０≦Ｖds≦１）であり、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２：Ｃｓ３＝Ｒ１：Ｒ２：Ｒ３、Ｒ１＋Ｒ２＋Ｒ３＝１、Ｃｓ１＋Ｃｓ２＋Ｃｓ３＝Ｃ、Ｃｖは前記第３のスイッチング部に対して、前記第３の容量と並列に接続された外部容量の容量値である。
　この場合、第１及び第２の容量の容量比Ｒ１、Ｒ２、Ｒ３を最適な比率として、複数個のスイッチング部の一端部側での電圧変動を確実に抑えることができる。
　また、上記半導体装置では、前記複数個のスイッチング部が、直列に接続された第１、第２、及び第３のスイッチング部によって構成され、前記第１及び第２のスイッチング部の間に接続された第１の容量の容量値をＣｓ１とし、前記第２及び第３のイッチング部の間に接続された第２の容量の容量値をＣｓ２とし、前記第３のスイッチング部の前記第２のスイッチング部とは反対側の端部に接続された第３の容量の容量値をＣｓ３とし、前記第２、及び第３の各スイッチング部のオフリーク電流の値Ｉoffを下記（１）式で近似した場合において、
　前記第１、及び第２の容量の容量比Ｒ１、Ｒ２が、それぞれ下記（７）式、（８）式を満足してもよい。
　Ｉoff＝Ｉo×Ｖdsn　――（１）
　Ｒ１＝｛ｎ／（ｎ＋１）｝×｛（Ｃ－Ｃｓ３）／Ｃ｝±０．１　――（７）
　Ｒ２＝｛１／（ｎ＋１）｝×｛（Ｃ－Ｃｓ３）／Ｃ｝±０．１　――（８）
　ここで、Ｖdsは前記第２、及び第３の各スイッチング部の一端部と他端部との間の電圧（但し、０≦Ｖds≦１）であり、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２＝Ｒ１：Ｒ２、Ｃｓ１＋Ｃｓ２＋Ｃｓ３＝Ｃである。
　この場合、第３の容量の容量値Ｃｓ３を所定値としたときでも、第１及び第２の容量の容量比Ｒ１、Ｒ２を最適な比率として、複数個のスイッチング部の一端部側での電圧変動を確実に抑えることができる。
　また、上記半導体装置において、前記複数個の容量は、前記複数個のスイッチング部を挟むように、当該複数個のスイッチング部の両側に分けられて形成されてもよい。
　この場合、スイッチング部の片側に複数個の容量を形成する場合に比べて、コンパクトな半導体装置を容易に構成することができる。
　また、本発明のアクティブマトリクス基板は、上記いずれかの半導体装置を用いたことを特徴とするものである。
　上記のように構成されたアクティブマトリクス基板では、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができる半導体装置が用いられているので、高性能で低消費電力化されたアクティブマトリクス基板を容易に構成することができる。
　また、本発明の表示装置は、情報を表示する表示部を備えるとともに、
　上記いずれかの半導体装置を用いたことを特徴とするものである。
　上記のように構成された表示装置では、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができる半導体装置が用いられているので、高性能で低消費電力化された表示装置を容易に構成することができる。
　また、上記表示装置において、前記表示部として、液晶パネルが用いられてもよい。
　この場合、複数個のスイッチング部の一端部側に設けられた液晶パネルの液晶容量での画素電圧の変動を抑えることができ、表示性能に優れた液晶表示装置を容易に構成することができる。また、リーク電流を確実に抑制して、画素電圧の変動を抑えることができるので、液晶パネルでのフレーム周波数を大幅に低減することができ、液晶表示装置の低消費電力化を容易に図ることができる。
　また、上記表示装置において、前記表示部として、反射型の液晶パネルが用いられてもよい。
　この場合、複数個のスイッチング部の一端部側に設けられた液晶パネルの液晶容量での画素電圧の変動を抑えることができ、表示性能に優れた液晶表示装置を容易に構成することができる。また、リーク電流を確実に抑制して、画素電圧の変動を抑えることができるので、液晶パネルでのフレーム周波数を大幅に低減することができる。しかも、バックライト装置からの光を遮光する遮光膜の設置を割愛することができ、構造簡単でより低消費電力化された液晶表示装置を容易に構成することができる。
　また、上記表示装置において、前記反射型の液晶パネルでは、その液晶層に高分子分散液晶が含まれ、
　前記反射型の液晶パネルは、再帰反射板を備えた再帰反射型の液晶パネルであることが好ましい。
　この場合、再帰反射板を利用した表示性能の高い反射型液晶表示装置を構成することができる。
　また、上記表示装置において、前記表示部の周囲環境の状態を検出するセンサーと、
　映像信号が入力されるとともに、前記表示部の駆動制御を行う表示制御部を備え、
　前記表示制御部には、前記センサーからの検出結果及び入力された映像信号の少なくとも一方に基づいて、フレーム周波数を調整するフレーム周波数調整部が設けられていることが好ましい。
　この場合、フレーム周波数調整部は表示部で表示される表示画像のフレーム周波数を適切に調整することができ、優れた表示性能を有する表示装置を容易に構成することができる。
　また、上記表示装置において、前記フレーム周波数調整部は、入力された映像信号に応じて、フレーム周波数を所定の周波数以下に調整してもよい。
　この場合、表示部の消費電力を低減することができ、表示装置の低消費電力化を図ることができる。
　本発明によれば、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができる半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置を提供することが可能となる。
図１は、本発明の第１の実施形態にかかる液晶表示装置を説明する図である。 図２は、図１に示した液晶パネルの構成を説明する図である。 図３は、図２に示したスイッチング回路の等価回路を示す回路図である。 図４は、上記スイッチング回路の要部構成を示す平面図である。 図５（ａ）、図５（ｂ）、及び図５（ｃ）は、それぞれ図４のＶａ－Ｖａ線断面図、Ｖｂ－Ｖｂ線断面図、及びＶｃ－Ｖｃ線断面図である。 図６は、上記スイッチング回路での最適な容量比と画素電圧の変動との関係を示すグラフである。 図７は、本発明の第２の実施形態にかかるスイッチング回路の等価回路を示す回路図である。 図８は、図７に示したスイッチング回路の要部構成を示す平面図である。 図９（ａ）、図９（ｂ）、及び図９（ｃ）は、それぞれ図８のＩＸａ－ＩＸａ線断面図、ＩＸｂ－ＩＸｂ線断面図、及びＩＸｃ－ＩＸｃ線断面図である。 図１０は、本発明の第３の実施形態にかかるスイッチング回路の等価回路を示す回路図である。 図１１は、図１０に示したスイッチング回路の要部構成を示す平面図である。 図１２（ａ）、図１２（ｂ）、及び図１２（ｃ）は、それぞれ図１１のＸＩＩａ－ＸＩＩａ線断面図、ＸＩＩｂ－ＸＩＩｂ線断面図、及びＸＩＩｃ－ＸＩＩｃ線断面図である。 図１３は、本発明の第４の実施形態にかかるスイッチング回路の等価回路を示す回路図である。 図１４は、図１３に示したスイッチング回路の要部構成を示す平面図である。 図１５（ａ）、図１５（ｂ）、及び図１５（ｃ）は、それぞれ図１４のＸＶａ－ＸＶａ線断面図、ＸＶｂ－ＸＶｂ線断面図、及びＸＶｃ－ＸＶｃ線断面図である。 図１６は、本発明の第５の実施形態にかかるスイッチング回路の要部構成を示す平面図である。 図１７（ａ）、図１７（ｂ）、及び図１７（ｃ）は、それぞれ図１６のＸＶＩＩａ－ＸＶＩＩａ線断面図、ＸＶＩＩｂ－ＸＶＩＩｂ線断面図、及びＸＶＩＩｃ－ＸＶＩＩｃ線断面図である。 図１８は、本発明の第６の実施形態にかかるスイッチング回路の等価回路を示す回路図である。 図１９は、図１８に示したスイッチング回路の要部構成を示す平面図である。 図２０（ａ）及び図２０（ｂ）は、それぞれ図１９のＸＸａ－ＸＸａ線断面図及びＸＸｂ－ＸＸｂ線断面図である。 図２１は、図１８に示したスイッチング回路での最適な容量比と画素電圧の変動との関係を示すグラフである。 図２２は、図１８に示したスイッチング回路での最適な容量比と画素電圧の変動との別の関係を示すグラフである。 図２３は、本発明の第７の実施形態にかかるスイッチング回路の等価回路を示す回路図である。 図２４は、図２３に示したスイッチング回路の要部構成を示す平面図である。 図２５（ａ）及び図２５（ｂ）は、それぞれ図１９のＸＸＶａ－ＸＸＶａ線断面図及びＸＸＶｂ－ＸＸＶｂ線断面図である。 図２６（ａ）及び図２６（ｂ）は、それぞれ本発明の第８の実施形態にかかる液晶表示装置における、電圧オン時及び電圧オフ時での状態を説明する図である。 図２７は、図２６に示した液晶表示装置に用いられるスイッチング回路の要部構成を示す平面図である。 図２８は、薄膜トランジスタでのソース／ドレイン間電圧とリーク電流との関係を示すグラフである。
　以下、本発明の半導体装置、アクティブマトリクス基板、及び表示装置の好ましい実施形態について、図面を参照しながら説明する。尚、以下の説明では、本発明を、液晶パネルのアクティブマトリクス基板に用いられる画素電極用のスイッチング回路に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
　［第１の実施形態］
　図１は、本発明の第１の実施形態にかかる液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。液晶パネル２は、情報を表示する表示部を構成している。
　液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及びアクティブマトリクス基板５と、カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。カラーフィルタ基板４とアクティブマトリクス基板５との間には、図示を省略した液晶層が狭持されている。また、カラーフィルタ基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
　また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。また、このアクティブマトリクス基板５では、後に詳述するように、上記薄膜トランジスタを含んだ本発明のスイッチング回路（半導体装置）が、画素単位に設けられている。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板４には、カラーフィルタや対向電極などが上記液晶層との間に形成されている（図示せず）。
　また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
　尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
　バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が狭持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
　導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
　尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
　次に、図２及び図３も参照して、本実施形態の液晶パネル２について具体的に説明する。
　図２は、図１に示した液晶パネルの構成を説明する図である。図３は、図２に示したスイッチング回路の等価回路を示す回路図である。
　図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行う表示制御部としてのパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するソースドライバ１６及びゲートドライバ１７が設けられている。また、液晶表示装置１には、後述の複数個の保持容量に対して、所定の信号を出力する保持容量用ドライバ２１が設けられている。この保持容量用ドライバ２１は、ソースドライバ１６及びゲートドライバ１７と同様に、パネル制御部１５からの指示信号に基づき動作するようになっている。
　パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５には、液晶パネル２の周囲温度を検出する温度センサーＴＳからの検出結果と、液晶パネル２に入光される外光の大きさを検出する光センサーＯＳからの検出結果が入力されるようになっている。これら温度センサーＴＳ及び光センサーＯＳは、液晶パネル（表示部）２の周囲環境を検出するセンサーを構成している。
　また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってソースドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂと、液晶パネル２に表示される表示画像のフレーム周波数を調整するフレーム周波数調整部１５ｃを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、ソースドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
　また、フレーム周波数調整部１５ｃは、温度センサーＴＳ及び光センサーＯＳの各検出結果及び入力された映像信号に基づいて、上記フレーム周波数を調整するように構成されている（詳細は後述。）。
　ソースドライバ１６、ゲートドライバ１７、保持容量用ドライバ２１は、アクティブマトリクス基板５上に設置されている。具体的には、ソースドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。また、保持容量用ドライバ２１は、アクティブマトリクス基板５の表面上において、ゲートドライバ１７と対向するように、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。
　また、ソースドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、ソースドライバ１６及びゲートドライバ１７には、複数のソース電極配線Ｓ１～ＳＭ（Ｍは、２以上の整数、以下、“Ｓ”にて総称する。）及び複数のゲート電極配線Ｇ１～ＧＮ（Ｎは、２以上の整数、以下、“Ｇ”にて総称する。）がそれぞれ接続されている。これらのソース電極配線Ｓ及びゲート電極配線Ｇは、それぞれデータ配線及び走査配線を構成しており、アクティブマトリクス基板５に含まれた透明なガラス材または透明な合成樹脂製の基材（図示せず）上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース電極配線Ｓは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲート電極配線Ｇは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
　また、アクティブマトリクス基板５では、複数のボトムゲート電極配線Ｇ１’～ＧＮ’（Ｎ’は、２以上の整数、以下、“Ｇ’”にて総称する。）が複数のゲート電極配線Ｇ１～ＧＮと平行となるように設けられている。このボトムゲート電極配線Ｇ’は、ゲート電極配線Ｇと同様に、ゲートドライバ１７に接続されており、後述のボトムゲート電極に対して、所定のボトムゲート信号を供給するようになっている。なお、このボトムゲート信号には、例えばゲート電極配線Ｇに接続された後述のゲート電極に供給される走査信号（ゲート信号）とは異なる信号が用いられている。
　さらに、アクティブマトリクス基板５では、複数の保持容量共通電極配線Ｈ１～ＨＰ（Ｐは、２以上の整数、以下、“Ｈ”にて総称する。）が複数のゲート電極配線Ｇ１～ＧＮと平行となるように設けられている。この保持容量共通電極配線Ｈは、保持容量用ドライバ２１に接続されており、上記複数個の各保持容量の電極（他方の電極）に対して、所定の信号、例えば定電圧の信号または同位相の信号を供給するように構成されている。
　また、ソース電極配線Ｓと、ゲート電極配線Ｇ及びボトムゲート電極配線Ｇ’との交差部の近傍には、本発明の半導体装置を用いた画素電極用（つまり、画素駆動回路用）のスイッチング回路１８と、スイッチング回路１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、共通電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、スイッチング回路１８、画素電極１９、及び共通電極２０が画素単位に設けられている。
　図３に示すように、スイッチング回路１８には、複数個、例えば２個の第１及び第２のスイッチング部ＳＷ１、ＳＷ２が直列に接続されている。第１のスイッチング部ＳＷ１では、２個の薄膜トランジスタＴｒ１ａ、Ｔｒ１ｂが直列に接続され、第２のスイッチング部ＳＷ２では、２個の薄膜トランジスタＴｒ２ａ、Ｔｒ２ｂが直列に接続されている。これらの各薄膜トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂは、スイッチング素子を構成しており、各薄膜トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂには、ＭＩＳ（Metal-Insulator-Semiconductor）型のトランジスタが用いられている。
　また、スイッチング回路１８では、各薄膜トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂのトップゲート電極としてのゲート電極ｇ１、ｇ２、ｇ３、ｇ４はゲート電極配線Ｇに接続されている。また、第２のスイッチング部ＳＷ２の各薄膜トランジスタＴｒ２ａ、Ｔｒ２ｂには、上記トップゲート電極（ゲート電極ｇ３、ｇ４）とボトムゲート電極２２を有するダブルゲート構造のトランジスタが用いられている。このボトムゲート電極２２は、ボトムゲート電極配線Ｇ’に接続されている。また、このボトムゲート電極２２は、２個のゲート電極ｇ３、ｇ４に対して、一体的に構成された１個のものが用いられており、さらには、ボトムゲート電極２２はバックライト装置３からの照明光を遮光する（下部）遮光膜としても機能するようになっている（詳細は後述。）。
　また、スイッチング回路１８では、後述の上部遮光膜が第１及び第２のスイッチング部ＳＷ１、ＳＷ２を覆うように設けられており、液晶パネル２の外側からの光（外光）がこれら第１及び第２のスイッチング部ＳＷ１、ＳＷ２に入光するのを極力防げるようになっている。
　また、スイッチング回路１８では、第１及び第２のスイッチング部ＳＷ１、ＳＷ２の接続部、及び当該スイッチング回路１８の一端部に、第１及び第２の容量としての第１及び第２の保持容量ＣＳ１、ＣＳ２が接続されている。すなわち、第１の保持容量ＣＳ１の一方の電極が、第１及び第２のスイッチング部ＳＷ１、ＳＷ２の接続部に接続されている。また、第２の保持容量ＣＳ２の一方の電極が、第２のスイッチング部ＳＷ２の上記接続部とは反対側の端部に接続されている。また、これらの第１及び第２の各保持容量ＣＳ１、ＣＳ２の他方の電極は、保持容量共通電極配線Ｈに接続されている。そして、これらの第１及び第２の保持容量ＣＳ１、ＣＳ２は、互いに並列に接続されている。
　また、スイッチング回路１８のソース電極及びドレイン電極は、それぞれソース電極配線Ｓ及び画素電極１９に接続されている。また、画素電極１９と共通電極２０との間には、液晶容量ＣＬＣが形成されている。この液晶容量ＣＬＣは、第２のスイッチング部ＳＷ２に対して、第２の保持容量ＣＳ２と並列に接続された外部容量を構成している。
　さらに、スイッチング回路１８では、第１及び第２の保持容量ＣＳ１、ＣＳ２の容量比が、後に詳述するように、液晶容量ＣＬＣの大きさも考慮した最適な比率となるように設定されており、スイッチング回路１８の上記一端部側での電圧の変動、つまり液晶容量ＣＬＣでの画素電圧の変動を確実に抑えることができるように構成されている。
　図２に戻って、アクティブマトリクス基板５では、ソース電極配線Ｓと、ゲート電極配線Ｇ及びボトムゲート電極配線Ｇ’とによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲート電極配線Ｇ１～ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、カラーフィルタ基板４側に設けられたカラーフィルタ層（図示せず）により、対応する色の表示を行えるようになっている。
　また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲート電極配線Ｇ１～ＧＮに対して、対応するスイッチング回路１８のゲート電極ｇ１～ｇ４をオン状態にする走査信号（ゲート信号）を順次出力する。また、ゲートドライバ１７は、ボトムゲート電極配線Ｇ１’～ＧＮ’に対して、対をなすゲート電極配線Ｇ１～ＧＮと同時に、ボトムゲート信号を対応するスイッチング回路１８のボトムゲート電極２２に順次出力する。
　また、保持容量用ドライバ２１は、画像処理部１５ａからの指示信号に基づいて、保持容量共通電極配線Ｈ１～ＨＰに対して、対応するスイッチング回路１８の第１及び第２の各保持容量ＣＳ１、ＣＳ２の他方の電極に対して、対をなすゲート電極配線Ｇ１～ＧＮと同時に、定電圧または同位相の信号を順次供給する。
　また、ソースドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するソース電極配線Ｓ１～ＳＭに出力する。
　以下、図４、図５（ａ）、図５（ｂ）、図５（ｃ）も参照して、スイッチング回路１８について具体的に説明する。
　図４は、上記スイッチング回路の要部構成を示す平面図である。図５（ａ）、図５（ｂ）、及び図５（ｃ）は、それぞれ図４のＶａ－Ｖａ線断面図、Ｖｂ－Ｖｂ線断面図、及びＶｃ－Ｖｃ線断面図である。
　図４に例示するように、スイッチング回路１８では、ゲート電極配線Ｇに接続されたゲート電極ｇ１～ｇ４の下方に、略直線状に構成された半導体層としての上記シリコン層ＳＬが設けられている。また、スイッチング回路１８では、図４に点線にて示すように、ボトムゲート電極２２が、シリコン層ＳＬの下方に形成されている。このボトムゲート電極２２は、ゲート電極配線Ｇと図４の紙面に垂直な方向（アクティブマトリクス基板５の厚さ方向）で互いに重なり合うように設けられて、上記ボトムゲート電極配線Ｇ’を構成する直線状の部分と、第２のスイッチング部ＳＷ２の薄膜トランジスタＴｒ２ａ、Ｔｒ２ｂのゲート電極ｇ３、ｇ４の下方に設けられて、これらの薄膜トランジスタＴｒ２ａ、Ｔｒ２ｂを遮光する下部遮光膜としての部分とを備えている。
　また、スイッチング回路１８では、図４に一点鎖線にて示すように、上部遮光膜２４が、シリコン層ＳＬの上方に形成されている。この上部遮光膜２４は、第１及び第２のスイッチング部ＳＷ１、ＳＷ２の薄膜トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂを覆うように設けられている。また、上部遮光膜２４は、コンタクト２３を介してゲート電極配線Ｇに電気的に接続されている。
　また、シリコン層ＳＬには、第１の保持容量ＣＳ１を発生するための低濃度不純物領域（ＬＤＤ領域：Lightly Doped Drain領域）４５と、第２の保持容量ＣＳ２を発生するための低濃度不純物領域４６とが設けられており、アクティブマトリクス基板５では、これら低濃度不純物領域４５、４６が各々保持容量共通電極配線Ｈの下方に設けられることにより、所定の保持容量が生じるようになっている。
　図５（ａ）～図５（ｃ）に示すように、アクティブマトリクス基板５では、ガラス基板からなる基板本体５ａ上にスイッチング回路１８が画素単位に設けられている。また、図５（ａ）及び図５（ｂ）に示すように、スイッチング回路１８では、ボトムゲート電極２２が基板本体５ａ上に形成されている。また、スイッチング回路１８では、ボトムゲート電極２２及び基板本体５ａを覆うように、下地絶縁膜４７が形成されており、この下地絶縁膜４７上にシリコン層ＳＬが設けられている。また、スイッチング回路１８では、シリコン層ＳＬ及び下地絶縁膜４７を覆うように、ゲート絶縁膜４８が形成されており、このゲート絶縁膜４８上にゲート電極ｇ１～ｇ４が形成されている。
　また、スイッチング回路１８では、ソース電極配線Ｓに形成された上記ソース電極及び上記ドレイン電極４４がゲート電極ｇ１～ｇ４を覆うように形成された層間膜４９上に形成されている。ソース電極は、コンタクトホール４２を介してシリコン層ＳＬに設けられたソース領域２５に接続され、ドレイン電極４４は、コンタクトホール４３を介してシリコン層ＳＬに設けられたドレイン領域４１に接続されている。
　また、スイッチング回路１８では、上記薄膜トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂにＮ型のトランジスタが用いられている。すなわち、シリコン層ＳＬには、例えばリンなどのＮ型の不純物が高濃度で注入された高濃度領域（図５にクロスハッチにて図示）２５、２９、３３、３７、４１と、Ｎ型の不純物が低濃度で注入された低濃度不純物領域（ＬＤＤ領域、図５にドットにて図示）２６、２８、３０、３２、３４、３６、３８、４０、４５、４６と、ゲート電極ｇ１～ｇ４の真下にそれぞれ形成されたチャネル領域２７、３１、３５、３９とが設けられている。
　また、図５（ｂ）に示すように、スイッチング回路１８では、ボトムゲート電極２２は、高濃度領域３３の中央部とドレイン領域４１の端部との間のシリコン層ＳＬの下方に形成されている。すなわち、ボトムゲート電極２２は、上述したように、第２のスイッチング部ＳＷ２の薄膜トランジスタＴｒ２ａ、Ｔｒ２ｂの下方にのみ形成されている。また、このボトムゲート電極２２には、後に詳述するように、不透明な電極材料が用いられており、ボトムゲート電極２２は、図５（ｂ）の下側からの光、例えばバックライト装置３からの照明光が低濃度不純物領域３４、３６、３８、４０及びチャネル領域３５、３９に入射するのを防ぐ（下部）遮光膜を兼用するよう構成されている。これにより、スイッチング回路１８では、第２のスイッチング部ＳＷ２において、上記照明光によるリーク電流を抑制することができる。
　さらに、スイッチング回路１８では、上部遮光膜２４が上記ソース電極及びドレイン電極４４と同層となるように層間膜４９上に設けられている。この上部遮光膜２４は、図５（ｂ）に示すように、上記ソース電極とドレイン電極４４との間でゲート電極ｇ１～ｇ４の上方に設けられており、低濃度不純物領域２６、２８、３０、３２、３４、３６、３８、４０及びチャネル領域２７、３１、３５、３９を遮光するようになっている。つまり、上部遮光膜２４は、図５（ｂ）の上側からの光が低濃度不純物領域２６、２８、３０、３２、３４、３６、３８、４０及びチャネル領域２７、３１、３５、３９に入射するのを防止できるようになっている。
　ここで、スイッチング回路１８の製造方法について、具体的に説明する。
　図５（ａ）～図５（ｃ）において、モリブデンまたはタングステンなどの金属をスパッタリングによって基板本体５ａ上に成膜し、その後フォトリソグラフィ及びエッチングによってパターニングを行うことにより、ボトムゲート電極２２を形成する。また、このボトムゲート電極２２の具体的な膜厚は、約１００～２００ｎｍである。
　次に、下地絶縁膜４７として、例えばＳｉＮ膜及びＳｉＯ2膜を順次ＣＶＤ（Chemical Vapor Deposition）によって各々１００ｎｍの膜厚で形成する。その後、下地絶縁膜４７の上方に５０ｎｍの膜厚でアモルファスシリコン膜を形成した後、レーザー結晶化によりポリシリコンとする。そして、このポリシリコンにしきい値調整用のチャネルドープとしてボロンをドーピングする。
　続いて、ポリシリコンの上方に、ゲート絶縁膜４８としてＳｉＯ2膜を８０ｎｍの膜厚で形成し、そのゲート絶縁膜４８の上方にモリブデンまたはタングステンなどの金属膜を成膜して、パターニングを行うことにより、ゲート電極ｇ１～ｇ４を形成する。そして、これらのゲート電極ｇ１～ｇ４をマスクとして、低濃度不純物領域２６、２８、３０、３２、３４、３６、３８、４０を形成するために、Ｎ型の不純物、例えばリンを低濃度ドーピングする。その後、低濃度不純物領域２６、２８、３０、３２、３４、３６、３８、４０の各長さ寸法（ＬＤＤ長）を確保するためのフォトレジストを形成した後、ソース領域２５、ドレイン領域４１、及び高濃度領域２９、３３、３７を形成するために、リンをドーピングする。
　ここで、低濃度不純物領域２６、２８、３０、３２、３４、３６、３８、４０では、そのシート抵抗値が５０ｋΩから１５０ｋΩ程度になるように、ドーピング量が調整される（例えば、１×１０13～１０14／ｃｍ2）。このドーピング量は、先にドーピングしたチャネルドープ用のＰ型の不純物（ボロン）を打ち消すようにドーピングされ、Ｎ型の低濃度不純物領域２６、２８、３０、３２、３４、３６、３８、４０が形成される。また、ソース領域２５、ドレイン領域４１、及び高濃度領域２９、３３、３７では、そのシート抵抗値が１ｋΩ以下となるように、１×１０15／ｃｍ2程度のリンのドーピングが行われる。その後、不純物を活性化させるために、５００℃から６００℃で熱処理を１時間行う。尚、熱処理時間を短縮するために、例えばランプアニール装置により６５０℃から７００℃で数分熱処理を行ってもよい。
　次に、層間膜４９として、ＳｉＯ2膜及びＳｉＮ膜を各々１００ｎｍから３００ｎｍ程度形成し、上記ソース電極及びドレイン電極４４との接続をそれぞれ行うためのコンタクトホール４２及び４３を形成し、ソース電極、ドレイン電極４４、及び配線用の金属、たとえばＡｌまたはその合金、またはそれらの積層膜を成膜して、パターニングする。
　最後に図には示していないが、液晶表示装置１としては、画素電極１９を形成するため、配線を形成後に、樹脂膜等による平坦化膜を形成し、その上に画素電極１９となる透明電極（例えば、ＩＴＯ）を形成する。また場合によっては、ＩＴＯ上に反射電極としてのＡｌ、Ａｇまたはその合金を形成する。
　尚、上記の説明では、薄膜トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂをＮ型のトランジスタで構成した場合の形成方法について説明したが、Ｐ型のトランジスタで薄膜トランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２ａ、Ｔｒ２ｂを構成する場合には、ソース領域２５及びドレイン領域４１を形成するための不純物をＰ型の不純物、例えばボロンとすればよい。また、前記形成方法によりパネル周辺のドライバ回路も形成できるため、本構造のスイッチング回路１８を低リーク電流が要求されるスイッチング素子などに適用することも可能である。
　次に、図６を参照して、スイッチング回路１８での第１及び第２の保持容量ＣＳ１、ＣＳ２の容量比の最適化による画素電圧の変動の低減効果について具体的に説明する。
　図６は、上記スイッチング回路での最適な容量比と画素電圧の変動との関係を示すグラフである。
　本実施形態のスイッチング回路１８では、第１及び第２の保持容量ＣＳ１、ＣＳ２の容量比Ｒ１、Ｒ２が下記（２）式及び（３）式を満足するように設定されている。これにより、本実施形態のスイッチング回路１８では、第１及び第２の保持容量ＣＳ１、ＣＳ２の容量比Ｒ１、Ｒ２が最適化されて、画素電圧の変動を確実に抑えることができるようになっている。
　具体的にいえば、本願の発明者は、第２のスイッチング部ＳＷ２の一端部と他端部との間の電圧Ｖdsが０（Ｖ）以上１（Ｖ）以下の領域にある場合において、第２のスイッチング部ＳＷ２のリーク電流Ｉoffが下記（１）式に従うことを見出した。さらに、本願の発明者は、この（１）式の近似式をもとに、リーク電流によって電圧変動を小さくしたい画素電圧Ｖpixの（電圧）変動ΔＶpixを最小にする第１及び第２の保持容量ＣＳ１、ＣＳ２の容量値Ｃｓ１、Ｃｓ２が下記（イ）式及び（ロ）式で表せることを見出した。そして、本願の発明者は、これらの（イ）式及び（ロ）式、及び図６のプロット７０をもとに、第１及び第２の保持容量ＣＳ１、ＣＳ２の最適な容量比Ｒ１、Ｒ２が、それぞれ下記（２）式及び（３）式で表せることを取得した。
　Ｉoff＝Ｉo×Ｖdsn　――（１）
　Ｃｓ１＝ｎ／（ｎ＋１）×（Ｃ＋Ｃｖ）　――（イ）
　Ｃｓ２＝１／（ｎ＋１）×（Ｃ－ｎ×Ｃｖ）　――（ロ）
　Ｒ１＝｛ｎ／（ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．２　――（２）
　Ｒ２＝｛１／（ｎ＋１）｝×｛（Ｃ－ｎ×Ｃｖ）／Ｃ｝±０．２　――（３）
　ここで、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２＝Ｒ１：Ｒ２、Ｒ１＋Ｒ２＝１、Ｃｓ１＋Ｃｓ２＝Ｃ、Ｃｖは第２のスイッチング部ＳＷ２に対して、第２の保持容量ＣＳ２と並列に接続された外部容量の容量値、つまり液晶容量ＣＬＣの容量値である。
　また、上記（２）式及び（３）式での±０．２の値は、（イ）式及び（ロ）式において、ｎ＝０．７３、Ｃ＝２００（ｆＦ）、Ｃｖ＝１００（ｆＦ）としたときに、最適なＲ１＝０．６３、Ｒ２＝０．３７が得られる。さらに、Ｒ１と変動ΔＶpixとの関係を示す上記プロット７０において、最適条件ＡＣ（＝０．６３）から変動ΔＶpixの増大が小さい範囲を求めることによって、（２）式及び（３）式での±０．２の値が定められている。
　また、本実施形態のスイッチング回路１８では、第１及び第２の各スイッチング部ＳＷ１、ＳＷ２でのリーク電流が大幅に低減されて、画素電圧Ｖpixの変動ΔＶpixが、プロット７０に例示したように、小さい値とされている。このため、本実施形態のスイッチング回路１８では、上記フレーム周波数調整部１５ｃは、入力された映像信号に応じて、フレーム周波数を所定の周波数（例えば、１０（Ｈｚ））以下に調整できるようになっている。
　具体的にいえば、本願の発明者の計算によれば、本実施形態のスイッチング回路１８では、ｎ＝０．７３、Ｃ＝２００（ｆＦ）、Ｃｖ＝１００（ｆＦ）である場合において、変動ΔＶpixが１０（ｍＶ）となる時間（つまり、液晶容量ＣＬＣでの電圧保持時間）は、４３７（ｍｓ）である。それ故、本実施形態のスイッチング回路１８では、最低のフレーム周波数は２．３（Ｈｚ）とすることができる。但し、このフレーム周波数は、液晶パネル２（スイッチング回路１８）の周囲温度が４０℃のときのリーク電流に基づく計算結果である。それ故、実際のスイッチング回路１８では、上記周囲温度の上昇によるリーク電流の増大や光の回り込みなどによるリーク電流の増大を考慮し、フレーム周波数調整部１５ｃは、最低のフレーム周波数を定める必要がある。
　また、フレーム周波数調整部１５ｃは、上述したように、温度センサーＴＳ及び光センサーＯＳの各検出結果及び入力された映像信号に基づいて、上記フレーム周波数を調整するように構成されている。すなわち、第１及び第２の各スイッチング部ＳＷ１、ＳＷ２では、そのリーク電流が液晶パネル２の使用環境、つまり周囲温度や外光によって変動する。このため、フレーム周波数調整部１５ｃは、温度センサーＴＳ及び光センサーＯＳの各検出結果に基づいて、第１及び第２の各スイッチング部ＳＷ１、ＳＷ２のリーク電流を判別するようになっており、液晶パネル２での表示画像が変動しないように、フレーム周波数を調整するようになっている。また、フレーム周波数調整部１５ｃは、表示画像（映像信号）が静止画像である場合には、フレーム周波数を上記所定の周波数以下の低周波数とするとともに、表示画像が動画像である場合には、フレーム周波数を第２の所定の周波数（例えば、５０（Ｈｚ））以上の高周波数とするように構成されている。
　以上のように構成された本実施形態のスイッチング回路（半導体装置）１８では、第１及び第２の保持容量（容量）ＣＳ１、ＣＳ２の他方の電極に対して、定電圧または同位相の信号を供給している。これにより、直列に接続された第１及び第２の各スイッチング部ＳＷ１、ＳＷ２の間の電圧を同じ電圧とすることができ、第１及び第２の各スイッチング部ＳＷ１、ＳＷ２での一端部及び他端部間の電圧差に起因するリーク電流の発生を防ぐことができる。また、第１及び第２の各スイッチング部ＳＷ１、ＳＷ２において、少なくともスイッチング部の両側に保持容量ＣＳ１、ＣＳ２が接続されている第２のスイッチング部ＳＷ２に対して、ボトムゲート電極（下部遮光膜）２２及び上部遮光膜２４を形成している。これにより、第２のスイッチング部ＳＷ２において、光によるリーク電流が発生するのを防ぐことができる。この結果、上記従来例と異なり、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができるスイッチング回路（半導体装置）１８を構成することができる。
　また、本実施形態では、第２のスイッチング部ＳＷ２において、その薄膜トランジスタＴｒ２ａ、Ｔｒ２ｂには、ダブルゲート構造のトランジスタが用いられている。これにより、本実施形態では、第２のスイッチング部ＳＷ２の電流駆動力（オン電流）を容易に増大させることができる。また、このようにオン電流を容易に増大させることができるので、本実施形態では、液晶容量ＣＬＣへの充電時間を容易に低減することが可能となる。
　また、本実施形態では、第１及び第２の保持容量ＣＳ１、ＣＳ２が互いに並列に接続されているので、これらの第１及び第２の保持容量ＣＳ１、ＣＳ２の各面積を小さくすることができ、コンパクトなスイッチング回路（半導体装置）１８を容易に構成することができる。
　また、本実施形態では、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができるスイッチング回路（半導体装置）１８が用いられているので、高性能で低消費電力化されたアクティブマトリクス基板５及び液晶表示装置（表示装置）１を容易に構成することができる。
　また、本実施形態では、表示部として、液晶パネル２が用いられているので、スイッチング回路１８の一端部側に設けられた液晶パネル２の液晶容量ＣＬＣでの画素電圧の変動を抑えることができ、表示性能に優れた液晶表示装置１を容易に構成することができる。また、本実施形態では、リーク電流を確実に抑制して、画素電圧の変動を抑えることができるので、液晶パネル２でのフレーム周波数を大幅に低減することができ、液晶表示装置１の低消費電力化を容易に図ることができる。
　また、本実施形態では、フレーム周波数調整部１５ｃが温度センサーＴＳ及び光センサーＯＳの各検出結果及び入力された映像信号に基づいて、フレーム周波数を調整するように構成されているので、フレーム周波数調整部１５ｃは液晶パネル（表示部）２で表示される表示画像のフレーム周波数を適切に調整することができ、優れた表示性能を有する液晶表示装置１を容易に構成することができる。
　また、本実施形態では、フレーム周波数調整部１５ｃは入力された映像信号に応じて、フレーム周波数を所定の周波数以下に調整するので、液晶パネル（表示部）２の消費電力を低減することができ、液晶表示装置１の低消費電力化を図ることができる。
　［第２の実施形態］
　図７は、本発明の第２の実施形態にかかるスイッチング回路の等価回路を示す回路図である。図８は、図７に示したスイッチング回路の要部構成を示す平面図である。図９（ａ）、図９（ｂ）、及び図９（ｃ）は、それぞれ図８のＩＸａ－ＩＸａ線断面図、ＩＸｂ－ＩＸｂ線断面図、及びＩＸｃ－ＩＸｃ線断面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、第１のスイッチング部に含まれる薄膜トランジスタ（スイッチング素子）に、ダブルゲート構造のトランジスタを用いた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図７に示すように、本実施形態のスイッチング回路１８では、第１のスイッチング部ＳＷ１の薄膜トランジスタＴｒ３ａ、Ｔｒ３ｂに、ダブルゲート構造のトランジスタが用いられている。具体的には、薄膜トランジスタＴｒ３ａ、Ｔｒ３ｂは、ゲート電極ｇ１、ｇ２と、ボトムゲート電極２２を備えている。
　また、図８、図９（ａ）、図９（ｂ）、及び図９（ｃ）に示すように、本実施形態のスイッチング回路１８では、ボトムゲート電極２２は、４個のゲート電極ｇ１～ｇ４に対して、一体的に構成された１個のものが用いられており、第１の実施形態のものと同様に、バックライト装置３からの照明光を遮光する（下部）遮光膜としても機能するようになっている。つまり、図９（ｂ）に示すように、ボトムゲート電極２２は、ソース領域２５の端部とドレイン領域４１の端部との間のシリコン層ＳＬの下方に形成されており、図９（ｂ）の下側からの光、例えばバックライト装置３からの照明光が低濃度不純物領域２６、２８、３０、３２、３４、３６、３８、４０及びチャネル領域２７、３１、３５、３９に入射するのを防ぐようになっている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、第１及び第２のスイッチング部ＳＷ１、ＳＷ２の全ての薄膜トランジスタＴｒ３ａ、Ｔｒ３ｂ、Ｔｒ２ａ、Ｔｒ２ｂにダブルゲート構造のトランジスタが用いられているので、本実施形態のスイッチング回路（半導体装置）１８では、その電流駆動力（オン電流）を容易に増大させることができ、液晶容量ＣＬＣへの充電時間をより容易に低減することができる。
　［第３の実施形態］
　図１０は、本発明の第３の実施形態にかかるスイッチング回路の等価回路を示す回路図である。図１１は、図１０に示したスイッチング回路の要部構成を示す平面図である。図１２（ａ）、図１２（ｂ）、及び図１２（ｃ）は、それぞれ図１１のＸＩＩａ－ＸＩＩａ線断面図、ＸＩＩｂ－ＸＩＩｂ線断面図、及びＸＩＩｃ－ＸＩＩｃ線断面図である。図において、本実施形態と上記第２の実施形態との主な相違点は、第２のスイッチング部に含まれる薄膜トランジスタ（スイッチング素子）の設置数を１個にした点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図１０に示すように、本実施形態のスイッチング回路１８では、第２のスイッチング部ＳＷ２において、１個の薄膜トランジスタＴｒ２が用いられている。この薄膜トランジスタＴｒ２は、ダブルゲート構造のトランジスタであり、ゲート電極ｇ３と、ボトムゲート電極２２を備えている。
　また、図１１、図１２（ａ）、図１２（ｂ）、及び図１２（ｃ）に示すように、本実施形態のスイッチング回路１８では、ボトムゲート電極２２は、３個のゲート電極ｇ１～ｇ３に対して、一体的に構成された１個のものが用いられており、第２の実施形態のものと同様に、バックライト装置３からの照明光を遮光する（下部）遮光膜としても機能するようになっている。つまり、図１２（ｂ）に示すように、ボトムゲート電極２２は、ソース領域２５の端部とドレイン領域４１の端部との間のシリコン層ＳＬの下方に形成されており、図１２（ｂ）の下側からの光、例えばバックライト装置３からの照明光が低濃度不純物領域２６、２８、３０、３２、３４、３６及びチャネル領域２７、３１、３５に入射するのを防ぐようになっている。
　また、本実施形態のスイッチング回路１８では、高濃度領域５０が、低濃度不純物領域３６とドレイン領域４１との間に設けられている。
　以上の構成により、本実施形態では、上記第２の実施形態と同様な作用・効果を奏することができる。
　［第４の実施形態］
　図１３は、本発明の第４の実施形態にかかるスイッチング回路の等価回路を示す回路図である。図１４は、図１３に示したスイッチング回路の要部構成を示す平面図である。図１５（ａ）、図１５（ｂ）、及び図１５（ｃ）は、それぞれ図１４のＸＶａ－ＸＶａ線断面図、ＸＶｂ－ＸＶｂ線断面図、及びＸＶｃ－ＸＶｃ線断面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、（トップ）ゲート電極とボトムゲート電極とを電気的に接続した点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図１３に示すように、本実施形態のスイッチング回路１８では、ゲート電極配線Ｇとボトムゲート電極配線Ｇ’とが電気的に接続されている。これにより、本実施形態のスイッチング回路１８では、ゲート電極（トップゲート電極）ｇ１～ｇ４とボトムゲート電極２２とが互いに電気的に接続されることとなり、これらのゲート電極ｇ１～ｇ４及びボトムゲート電極２２に対して、同一のゲート信号が供給される。
　また、図１４、図１５（ａ）、図１５（ｂ）、及び図１５（ｃ）に示すように、本実施形態のスイッチング回路１８では、ゲート電極配線Ｇはコンタクト５１を介してボトムゲート電極２２（ボトムゲート電極配線Ｇ’）に電気的に接続されている。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、ゲート電極ｇ１～ｇ４とボトムゲート電極２２とが、互いに電気的に接続されているので、ゲート電極ｇ１～ｇ４の電位を制御することにより、ボトムゲート電極２２の電位を適切に制御することが可能となる。この結果、本実施形態では、ボトムゲート電極２２とシリコン層（半導体層）ＳＬとの容量結合に起因する当該ボトムゲート電極２２での電位が変動するのを防いで、リーク電流が生じるのを防止することができる。
　［第５の実施形態］
　図１６は、本発明の第５の実施形態にかかるスイッチング回路の要部構成を示す平面図である。図１７（ａ）、図１７（ｂ）、及び図１７（ｃ）は、それぞれ図１６のＸＶＩＩａ－ＸＶＩＩａ線断面図、ＸＶＩＩｂ－ＸＶＩＩｂ線断面図、及びＸＶＩＩｃ－ＸＶＩＩｃ線断面図である。図において、本実施形態と上記第４の実施形態との主な相違点は、互いに平行に形成されるとともに、電気的に接続された２本の保持容量共通電極配線を用いた点である。なお、上記第４の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図１６、図１７（ａ）、図１７（ｂ）、及び図１７（ｃ）に示すように、本実施形態のスイッチング回路１８では、２本の保持容量共通電極配線Ｈ、Ｈ’が設けられている。これらの保持容量共通電極配線Ｈ、Ｈ’は、低濃度領域４５、４６を介在させて、図１６の紙面に垂直な方向で互いに重なり合うように設けられている。また、これらの保持容量共通電極配線Ｈ、Ｈ’は、コンタクト５２を介して互いに電気的に接続されている。これにより、本実施形態のスイッチング回路１８では、第１の保持容量ＣＳ１は、低濃度領域４５と、この低濃度領域４５の真上のゲート絶縁膜４８及び保持容量共通電極配線Ｈの部分と、この低濃度領域４５の真下の下地絶縁膜４７及び保持容量共通電極配線Ｈ’の部分とで形成される。また、第２の保持容量ＣＳ２は、低濃度領域４６と、この低濃度領域４６の真上のゲート絶縁膜４８及び保持容量共通電極配線Ｈの部分と、この低濃度領域４６の真下の下地絶縁膜４７及び保持容量共通電極配線Ｈ’の部分とで形成される。
　以上の構成により、本実施形態では、上記第４の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、２本の保持容量共通電極配線Ｈ、Ｈ’が設けられているので、第１及び第２の保持容量の各容量値を容易に大きくすることができる。
　［第６の実施形態］
　図１８は、本発明の第６の実施形態にかかるスイッチング回路の等価回路を示す回路図である。図１９は、図１８に示したスイッチング回路の要部構成を示す平面図である。図２０（ａ）及び図２０（ｂ）は、それぞれ図１９のＸＸａ－ＸＸａ線断面図及びＸＸｂ－ＸＸｂ線断面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、３個のスイッチング部を直列に接続するとともに、第１～第３の保持容量を設けた点である。また、（トップ）ゲート電極とボトムゲート電極とを互いに容量結合によって結合した点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図１８に示すように、本実施形態のスイッチング回路１８では、第１、第２、及び第３のスイッチング部ＳＷ１、ＳＷ２、ＳＷ３が順次直列に接続されている。これらの第１、第２、及び第３のスイッチング部ＳＷ１、ＳＷ２、ＳＷ３には、それぞれダブルゲート構造のトランジスタからなる薄膜トランジスタＴｒ１、Ｔｒ２、Ｔｒ３が用いられている。
　また、本実施形態のスイッチング回路１８では、図１９及び図２０（ａ）に示すように、ボトムゲート電極２２は、３個のゲート電極ｇ１～ｇ３に対して、一体的に構成された１個のものが用いられており、第１の実施形態のものと同様に、バックライト装置３からの照明光を遮光する（下部）遮光膜としても機能するようになっている。つまり、図２０（ａ）に示すように、ボトムゲート電極２２は、ソース領域２５の端部とドレイン領域４１の端部との間のシリコン層ＳＬの下方に形成されており、図２０（ａ）の下側からの光、例えばバックライト装置３からの照明光が低濃度不純物領域２６、２８、３０、３２、３４、３６及びチャネル領域２７、３１、３５に入射するのを防ぐようになっている。
　また、本実施形態のスイッチング回路１８では、図１８に示すように、第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３が、互いに並列に接続されている。すなわち、第１の保持容量（第１の容量）ＣＳ１の一方の電極が、第１及び第２のスイッチング部ＳＷ１、ＳＷ２の接続部に接続されている。第２の保持容量（第２の容量）ＣＳ２の一方の電極が、第２及び第３のスイッチング部ＳＷ２、ＳＷ３の接続部に接続されている。また、第３の保持容量（第３の容量）ＣＳ３の一方の電極が、第３のスイッチング部ＳＷ３の第２のスイッチング部ＳＷ２との上記接続部とは反対側の端部に接続されている。また、これらの第１、第２、及び第３の各保持容量ＣＳ１、ＣＳ２、ＣＳ３の他方の電極は、保持容量共通電極配線Ｈに接続されている。尚、本実施形態では、液晶容量ＣＬＣは、第３のスイッチング部ＳＷ３に対して、第３の保持容量ＣＳ３と並列に接続された外部容量を構成している。
　また、第１の保持容量ＣＳ１は、第１の実施形態のものと同様に、低濃度領域４５と、この低濃度領域４５の真上のゲート絶縁膜４８及び保持容量共通電極配線Ｈの部分と形成されている。また、第２の保持容量ＣＳ２は、第１の実施形態のものと同様に、低濃度領域４６と、この低濃度領域４６の真上のゲート絶縁膜４８及び保持容量共通電極配線Ｈの部分と形成されている。また、第３の保持容量ＣＳ３は、低濃度領域５３と、この低濃度領域５３の真上のゲート絶縁膜４８及び保持容量共通電極配線Ｈの部分と形成されている。
　さらに、本実施形態のスイッチング回路１８では、第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の容量比が、後に詳述するように、液晶容量ＣＬＣの大きさも考慮した最適な比率となるように設定されており、スイッチング回路１８の上記一端部側での電圧の変動、つまり液晶容量ＣＬＣでの画素電圧の変動を確実に抑えることができるように構成されている。
　また、本実施形態のスイッチング回路１８では、図１８の容量Ｃｇにて示すように、ゲート電極（トップゲート電極）ｇ１～ｇ３とボトムゲート電極２２とが互いに容量結合によって結合されている。すなわち、図２０（ｂ）に示すように、ゲート電極配線Ｇとボトムゲート電極２２とはゲート絶縁膜４８及び下地絶縁膜４７を介在させて互いに重なり合うように設けられており、ゲート電極ｇ１～ｇ３とボトムゲート電極２２とが互いに容量結合するように構成されている。
　次に、図２１を参照して、スイッチング回路１８での第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の容量比の最適化による画素電圧の変動の低減効果について具体的に説明する。
　図２１は、図１８に示したスイッチング回路での最適な容量比と画素電圧の変動との関係を示すグラフである。
　本実施形態のスイッチング回路１８では、第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の容量比Ｒ１、Ｒ２、Ｒ３が下記（４）式、（５）式、及び（６）式を満足するように設定されている。これにより、本実施形態のスイッチング回路１８では、第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の容量比Ｒ１、Ｒ２、Ｒ３が最適化されて、画素電圧の変動を確実に抑えることができるようになっている。
　具体的にいえば、本願の発明者は、第第２、及び第３の各スイッチング部ＳＷ２、ＳＷ３の一端部と他端部との間の電圧Ｖdsが０（Ｖ）以上１（Ｖ）以下の領域にある場合において、第２、及び第３の各スイッチング部ＳＷ２、ＳＷ３のリーク電流Ｉoffが下記（１）式に従うことを見出した。さらに、本願の発明者は、この（１）式の近似式をもとに、リーク電流によって電圧変動を小さくしたい画素電圧Ｖpixの（電圧）変動ΔＶpixを最小にする第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の容量値Ｃｓ１、Ｃｓ２、Ｃｓ３が下記（ハ）式、（ニ）式、及び（ホ）式で表せることを見出した。そして、本願の発明者は、これらの（ハ）式、（ニ）式、及び（ホ）式、及び図２１のプロット７１、７２、７３、７４をもとに、第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の最適な容量比Ｒ１、Ｒ２、Ｒ３が、それぞれ下記（４）式、（５）式、及び（６）式で表せることを取得した。
　Ｉoff＝Ｉo×Ｖdsn　――（１）
　Ｃｓ１＝｛ｎ×ｎ／（ｎ×ｎ＋ｎ＋１）｝×（Ｃ＋Ｃｖ）　――（ハ）
　Ｃｓ２＝｛ｎ／（ｎ×ｎ＋ｎ＋１）｝×（Ｃ＋Ｃｖ）　――（ニ）
　Ｃｓ３＝｛１／（ｎ×ｎ＋ｎ＋１）｝×（Ｃ－ｎ×ｎ×Ｃｖ－ｎ×Ｃｖ）　――（ホ）
　Ｒ１＝｛ｎ×ｎ／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．１５　――（４）
　Ｒ２＝｛ｎ／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．１５　――（５）
　Ｒ３＝｛１／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ－ｎ×ｎ×Ｃｖ－ｎ×Ｃｖ）／Ｃ｝±０．１０　――（６）
　ここで、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２：Ｃｓ３＝Ｒ１：Ｒ２：Ｒ３、Ｒ１＋Ｒ２＋Ｒ３＝１、Ｃｓ１＋Ｃｓ２＋Ｃｓ３＝Ｃ、Ｃｖは第３のスイッチング部ＳＷ３に対して、第３の保持容量ＣＳ３と並列に接続された外部容量の容量値、つまり液晶容量ＣＬＣの容量値である。
　また、上記（４）式及び（５）式での±０．１５の値及び（６）式での±０．１０の値は、（ハ）式、（ニ）式、及び（ホ）式において、ｎ＝０．７３、Ｃ＝２００（ｆＦ）、Ｃｖ＝１００（ｆＦ）としたときに、最適なＲ１＝０．３５、Ｒ２＝０．４８、Ｒ３＝０．１６が得られる。さらに、Ｒ３をある値に固定して、Ｒ１：Ｒ２の比率を変えたときでの変動ΔＶpixを演算によって求める。具体的には、Ｒ３の値を０．０５、０．１６、０．２５、０．３５に固定したときでのＲ１と変動ΔＶpixとの関係を図２１のプロット７１、７２、７３、７４にそれぞれ示す。そして、上記プロット７２において、最適条件ＡＣ（＝０．３５）から変動ΔＶpixの増大が小さい範囲を求めることによって、（４）式及び（５）式での±０．１５の値が定められている。また、Ｒ３に最適値は、０．１６と小さいため、当該Ｒ３の変更可能範囲は、±０．１０とした。
　また、本実施形態のスイッチング回路１８では、第１、第２、及び第３の各スイッチング部ＳＷ１、ＳＷ２、ＳＷ３でのリーク電流が大幅に低減されて、画素電圧Ｖpixの変動ΔＶpixが、プロット７２に例示したように、小さい値とされている。このため、本実施形態のスイッチング回路１８では、上記フレーム周波数調整部１５ｃは、第１の実施形態と同様に、入力された映像信号に応じて、フレーム周波数を所定の周波数（例えば、１０（Ｈｚ））以下に調整できるようになっている。
　具体的にいえば、本願の発明者の計算によれば、本実施形態のスイッチング回路１８では、ｎ＝０．７３、Ｃ＝２００（ｆＦ）、Ｃｖ＝１００（ｆＦ）である場合において、変動ΔＶpixが１０（ｍＶ）となる時間（つまり、液晶容量ＣＬＣでの電圧保持時間）は、１０１７（ｍｓ）である。それ故、本実施形態のスイッチング回路１８では、最低のフレーム周波数は１．０（Ｈｚ）とすることができる。但し、このフレーム周波数は、液晶パネル２（スイッチング回路１８）の周囲温度が４０℃のときのリーク電流に基づく計算結果である。それ故、実際のスイッチング回路１８では、第１の実施形態と同様に、上記周囲温度の上昇によるリーク電流の増大や光の回り込みなどによるリーク電流の増大を考慮し、フレーム周波数調整部１５ｃは、最低のフレーム周波数を定める必要がある。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、ゲート電極ｇ１～ｇ３とボトムゲート電極２２とが、互いに容量結合されているので、ゲート電極ｇ１～ｇ３の電位を制御することにより、ボトムゲート電極２２の電位を適切に制御することが可能となる。この結果、本実施形態では、ボトムゲート電極２２とシリコン層（半導体層）ＳＬとの容量結合に起因する当該ボトムゲート電極２２での電位が変動するのを防いで、リーク電流が生じるのを防止することができる。
　［第６の実施形態の変形例］
　図２２は、図１８に示したスイッチング回路での最適な容量比と画素電圧の変動との別の関係を示すグラフである。図において、本実施形態と上記第６の実施形態との主な相違点は、第３の保持容量の容量値を所定値として、第１及び第２の保持容量の容量比を定めた点である。なお、上記第６の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、液晶表示装置１に対して、第６の実施形態のスイッチング回路１８を適用する場合、液晶表示装置１でのフィードスルー電圧低減の観点から、第３の保持容量ＣＳ３の容量値Ｃｓ３を所定値以上の値とすることが好ましい。言い換えれば、第６の実施形態のスイッチング回路１８において、第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の容量比Ｒ１、Ｒ２、Ｒ３を最適なものとする場合に、これらの第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の面積が大きくなりすぎて、実際に第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３を形成することが困難となる場合がある。そこで、本願の発明者は、第３の保持容量ＣＳ３の容量値Ｃｓ３を所定値に固定して、第１及び第２の保持容量ＣＳ１、ＣＳ２の容量比Ｒ１、Ｒ２の最適化して、画素電圧Ｖpixの変動ΔＶpixの低減を図った。
　つまり、本実施形態のスイッチング回路１８では、第１及び第２の保持容量ＣＳ１、ＣＳ２の容量比Ｒ１、Ｒ２が下記（７）式及び（８）式を満足するように設定されている。これにより、本実施形態のスイッチング回路１８では、第１及び第２の保持容量ＣＳ１、ＣＳ２の容量比Ｒ１、Ｒ２が最適化されて、画素電圧の変動を確実に抑えることができるようになっている。
　具体的にいえば、本願の発明者は、第２、及び第３の各スイッチング部ＳＷ２、ＳＷ３の一端部と他端部との間の電圧Ｖdsが０（Ｖ）以上１（Ｖ）以下の領域にある場合において、第２、及び第３の各スイッチング部ＳＷ２、ＳＷ３のリーク電流Ｉoffが下記（１）式に従うことを見出した。さらに、本願の発明者は、この（１）式の近似式をもとに、リーク電流によって電圧変動を小さくしたい画素電圧Ｖpixの（電圧）変動ΔＶpixを最小にする第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３の容量値Ｃｓ１、Ｃｓ２、Ｃｓ３が下記（ヘ）式、（ト）式、及び（チ）式で表せることを見出した。そして、本願の発明者は、これらの（ヘ）式、（ト）式、及び（チ）式、及び図２２のプロット７５をもとに、第１及び第２の保持容量ＣＳ１、ＣＳ２の最適な容量比Ｒ１、Ｒ２が、それぞれ下記（７）式及び（８）式で表せることを取得した。
　Ｉoff＝Ｉo×Ｖdsn　――（１）
　Ｃｓ１＝ｎ／（ｎ＋１）×（Ｃ－Ｃｓ３）　――（ヘ）
　Ｃｓ２＝１／（ｎ＋１）×（Ｃ－Ｃｓ３）　――（ト）
　Ｃ＝Ｃｓ１＋Ｃｓ２＋Ｃｓ３　――（チ）
　Ｒ１＝｛ｎ／（ｎ＋１）｝×｛（Ｃ－Ｃｓ３）／Ｃ｝±０．１　――（７）
　Ｒ２＝｛１／（ｎ＋１）｝×｛（Ｃ－Ｃｓ３）／Ｃ｝±０．１　――（８）
　ここで、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２＝Ｒ１：Ｒ２である。
　また、上記（７）式及び（８）式での±０．１の値は、（ハ）式、（ニ）式、及び（ホ）式において、ｎ＝０．７３、Ｃ＝２００（ｆＦ）、Ｃｓ３＝１００（ｆＦ）、Ｃｖ＝１００（ｆＦ）としたときに、最適なＲ１＝０．２１、Ｒ２＝０．２９が得られる。また、容量値Ｃｓ３を固定した第３の保持容量ＣＳ３の容量比Ｒ３は、Ｒ１＋Ｒ２＋Ｒ３＝１が成立するため、Ｒ３＝０．５０となる。さらに、Ｒ１と変動ΔＶpixとの関係を示す上記プロット７５において、最適条件ＡＣ（＝０．２１）から変動ΔＶpixの増大が小さい範囲を求めることによって、（７）式及び（８）式での±０．１の値が定められている。
　また、本実施形態のスイッチング回路１８では、第１、第２、及び第３の各スイッチング部ＳＷ１、ＳＷ２、ＳＷ３でのリーク電流が大幅に低減されて、画素電圧Ｖpixの変動ΔＶpixが、プロット７５に例示したように、小さい値とされている。このため、本実施形態のスイッチング回路１８では、上記フレーム周波数調整部１５ｃは、第１の実施形態と同様に、入力された映像信号に応じて、フレーム周波数を所定の周波数（例えば、１０（Ｈｚ））以下に調整できるようになっている。
　具体的にいえば、本願の発明者の計算によれば、本実施形態のスイッチング回路１８では、ｎ＝０．７３、Ｃ＝２００（ｆＦ）、Ｃｓ３＝１００（ｆＦ）、Ｃｖ＝１００（ｆＦ）である場合において、変動ΔＶpixが１０（ｍＶ）となる時間（つまり、液晶容量ＣＬＣでの電圧保持時間）は、４５８（ｍｓ）である。それ故、本実施形態のスイッチング回路１８では、最低のフレーム周波数は２．２（Ｈｚ）とすることができる。但し、このフレーム周波数は、液晶パネル２（スイッチング回路１８）の周囲温度が４０℃のときのリーク電流に基づく計算結果である。それ故、実際のスイッチング回路１８では、第１の実施形態と同様に、上記周囲温度の上昇によるリーク電流の増大や光の回り込みなどによるリーク電流の増大を考慮し、フレーム周波数調整部１５ｃは、最低のフレーム周波数を定める必要がある。
　以上の構成により、本実施形態では、上記第６の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、第３の保持容量ＣＳ３の容量値Ｃｓ３を所定値に固定して、第１及び第２の保持容量ＣＳ１、ＣＳ２の最適な容量比Ｒ１、Ｒ２を求めているので、液晶表示装置１でのフィードスルー電圧を容易に低減することができるとともに、第１、第２、及び第３の保持容量ＣＳ１、ＣＳ２、ＣＳ３を適切に形成することができる。
　［第７の実施形態］
　図２３は、本発明の第７の実施形態にかかるスイッチング回路の等価回路を示す回路図である。図２４は、図２３に示したスイッチング回路の要部構成を示す平面図である。図２５（ａ）及び図２５（ｂ）は、それぞれ図１９のＸＸＶａ－ＸＸＶａ線断面図及びＸＸＶｂ－ＸＸＶｂ線断面図である。図において、本実施形態と上記第６の実施形態との主な相違点は、第１～第３のスイッチング部を挟むように、第１～第３の保持容量を当該第１～第３のスイッチング部の両側に分けて形成した点である。なお、上記第６の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図２３に示すように、本実施形態のスイッチング回路１８では、第１及び第２の保持容量ＣＳ１、ＣＳ２が、互いに並列に接続され、第３の保持容量ＣＳ３がこれらの第１及び第２の保持容量ＣＳ１、ＣＳ２とは別個に設けられている。すなわち、第１の保持容量（第１の容量）ＣＳ１の一方の電極が、第１及び第２のスイッチング部ＳＷ１、ＳＷ２の接続部に接続されている。第２の保持容量（第２の容量）ＣＳ２の一方の電極が、第２及び第３のスイッチング部ＳＷ２、ＳＷ３の接続部に接続されている。また、第３の保持容量（第３の容量）ＣＳ３の一方の電極が、第３のスイッチング部ＳＷ３の第２のスイッチング部ＳＷ２との上記接続部とは反対側の端部に接続されている。また、これらの第１及び第２の各保持容量ＣＳ１、ＣＳ２の他方の電極は、保持容量共通電極配線Ｈに接続され、第３の保持容量ＣＳ３の他方の電極は、保持容量共通電極配線Ｈとは独立して構成された保持容量共通電極配線Ｈ”に接続されている。
　また、本実施形態のスイッチング回路１８では、図２４、図２５（ａ）、及び図２５（ｂ）に示すように、保持容量共通電極配線Ｈ、Ｈ”は、ゲート電極配線Ｇを挟むように設けられている。これにより、本実施形態のスイッチング回路１８では、第１及び第２の保持容量ＣＳ１、ＣＳ２と第３の保持容量ＣＳ３とは、第１～第３のスイッチング部ＳＷ１～ＳＷ３を挟むように、形成されている。
　また、本実施形態のスイッチング回路１８では、２本の保持容量共通電極配線Ｈ、Ｈ”を用いているので、これらの保持容量共通電極配線Ｈ、Ｈ”に対して、同一電圧の信号を供給する必要はなく、同位相の信号であれば、異なる電圧の信号を供給してもよい。
　以上の構成により、本実施形態では、上記第６の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、第１及び第２の保持容量ＣＳ１、ＣＳ２と第３の保持容量ＣＳ３とが第１～第３のスイッチング部ＳＷ１～ＳＷ３を挟むように形成されているので、第１～第３のスイッチング部ＳＷ１～ＳＷ３の片側に第１～第３の保持容量ＣＳ１～ＣＳ３を形成する場合に比べて、コンパクトなスイッチング回路１８を容易に構成することができる。
　［第８の実施形態］
　図２６（ａ）及び図２６（ｂ）は、それぞれ本発明の第８の実施形態にかかる液晶表示装置における、電圧オン時及び電圧オフ時での状態を説明する図である。図２７は、図２６に示した液晶表示装置に用いられるスイッチング回路の要部構成を示す平面図である。図において、本実施形態と上記第１の実施形態との主な相違点は、再帰反射板を備えた再帰反射型の液晶パネルを用いた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
　すなわち、図２６（ａ）及び図２６（ｂ）において、本実施形態の液晶表示装置１では、再帰反射型の液晶パネル２’が用いられている。この液晶パネル２’では、共通電極２０及び水平配向膜５４ａがカラーフィルタ基板４上に順次形成されている。また、アクティブマトリクス基板５上には、再帰反射板５５、画素電極１９、及び水平配向膜５４ｂが順次設けられている。また、水平配向膜５４ａ、５４ｂの間には、高分子分散液晶５６を含んだ液晶層ＬＣが設けられている。この高分子分散液晶５６には、液晶分子５６ａと、高分子の液晶基５６ｂとが含まれている。また高分子分散液晶５６では、液晶分子５６ａのみが電界に応じて、向きを変更するようになっている。
　具体的にいえば、図２６（ａ）に示すように、電圧オン時では、液晶分子５６ａが電界の方向に向き、液晶基５６ｂは向きを変化させないため、液晶層ＬＣは透過状態となっている。このため、カラーフィルタ基板４の上方から入射された光は、当該カラーフィルタ基板４や液晶層ＬＣなどで屈折され、再帰反射板５５によって再帰された後、カラーフィルタ基板４や液晶層ＬＣなどで屈折されて、視聴者の目の近傍に達する。この結果、視聴者の目の近傍からの光のみが視聴者の目に視認されて、黒色表示が行われる。
　一方、図２６（ｂ）に示すように、電圧オフ時では、液晶分子５６ａ及び液晶基５６ｂがランダム配向となって、液晶層ＬＣは散乱状態となっている。このため、カラーフィルタ基板４の上方から入射された光は、液晶層ＬＣで散乱されるとともに、再帰反射板５５で反射された後も、液晶層ＬＣで散乱される。この結果、多くの光が視聴者側に戻って、白色表示が行われる。
　以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、表示部として、反射型の液晶パネル２’が用いられているので、スイッチング回路１８の一端部側に設けられた液晶パネル２’の液晶容量ＣＬＣでの画素電圧の変動を抑えることができ、表示性能に優れた液晶表示装置１を容易に構成することができる。また、本実施形態では、リーク電流を確実に抑制して、画素電圧の変動を抑えることができるので、液晶パネル２’でのフレーム周波数を大幅に低減することができる。しかも、バックライト装置からの光を遮光する（下部）遮光膜の設置を割愛することができ、構造簡単でより低消費電力化された液晶表示装置を容易に構成することができる。
　また、本実施形態では、高分子分散液晶５６を含んだ液晶層ＬＣが用いられるとともに、再帰反射板５５が使用されているので、再帰反射板５５を利用した表示性能の高い反射型液晶表示装置１を構成することができる。
　尚、上記の説明以外に、第２～第７のいずれかの実施形態に示したスイッチング回路１８を用いる構成でもよい。
　尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
　例えば、上記の説明では、本発明を、液晶表示装置のアクティブマトリクス基板に用いられる画素電極用のスイッチング回路に適用した場合を例示して説明した。しかしながら、本発明の半導体装置は、少なくとも１個のスイッチング素子を含んだスイッチング部を備えた半導体装置において、複数個のスイッチング部が直列に接続されるとともに、複数個のスイッチング部の各接続部、及び当該複数個のスイッチング部の一端部に、一方の電極がそれぞれ接続された複数個の容量を備え、複数個の各容量の他方の電極に対して、定電圧または同位相の信号を供給し、かつ、複数個のスイッチング部において、少なくともスイッチング部の両側に容量が接続されているスイッチング部に対して、遮光膜を形成したものであれば何等限定されない。
　具体的にいえば、例えば半透過型や反射型の液晶パネルあるいは有機ＥＬ（Electronic Luminescence）素子、無機ＥＬ素子、電界放出ディスプレイ（Field Emission Display）などの各種表示装置や、それに用いられるアクティブマトリクス基板などに適用することができる。また、画素電極用のスイッチング回路以外に、ドライバ回路などの周辺回路に用いられるスイッチング回路などに本発明の半導体装置を適用することができる。また、スイッチング部の直列接続数は、上記の２～３個に何等限定されない。
　また、上記の説明では、スイッチング部のスイッチング素子としてＮ型のトランジスタを１個または２個用いた場合について説明したが、本発明のスイッチング素子はこれに限定されるものではなく、例えばＮ型のトランジスタとＰ型のトランジスタを並列に接続したものを１個のスイッチング素子として用いることもできる。
　但し、上記の各実施形態のように、スイッチング部のスイッチング素子として、ＭＩＳ（Metal-Insulator-Semiconductor）型のトランジスタを用いる場合の方が、スイッチング部の構成を簡単化することができ、製造簡単な半導体装置を容易に構成することができる点で好ましい。
　また、上記の説明では、フレーム周波数調整部が温度センサー及び光センサーの各検出結果と入力された映像信号の双方を用いて、フレーム周波数を調整する構成について説明したが、本発明のフレーム周波数調整部はこれに限定されるものではなく、表示部の周囲環境の状態を検出するセンサーからの検出結果及び入力された映像信号の少なくとも一方に基づいて、フレーム周波数を調整するものであればよい。つまり、本発明のフレーム周波数調整部は、温度センサーからの表示部の周囲温度の検出結果や光センサーからの表示部への外光の検出結果に基づき、スイッチング回路でのリーク電流の大きさを判別して、フレーム周波数を適切に調整したり、表示部に表示される表示画像に応じて、フレーム周波数を適切に調整したりしてもよい。
　また、上記の説明では、上部遮光膜を導体によって構成するとともに、ゲート電極配線に電気的に接続した場合について説明したが、本発明の上部遮光膜はこれに限定されるものではなく、例えばゲート電極配線に電気的に接続せずに、上部遮光膜をフローティング状態としたり、非導体によって上部遮光膜を構成したりしてもよい。但し、上記の各実施形態のように、ソース電極及びドレイン電極と同層で上部遮光膜を形成する場合には、当該上部遮光膜をゲート電極配線に電気的に接続することが好ましい。
　また、上記の説明では、保持容量（容量）を構成するシリコン層（半導体層）において、低濃度不純物領域（ＬＤＤ領域）を用いた場合について説明したが、本発明の容量はこれに限定されるものではなく、低濃度不純物領域に代えて、例えばチャネル領域を用いることもできる。
　また、上記の説明では、トップゲート電極構造トランジスタを用いた場合について説明したが、ボトムゲート電極構造(逆スタガー構造)トランジスタを用いてもよく、この場合の遮光膜はトランジスタの上方に形成されていればよい。また、このトランジスタは多結晶シリコントランジスタだけでなく、微結晶シリコンまたはアモルファスシリコントランジスタでもよい。
　また、上記の説明では、ボトムゲート電極が（下部）遮光膜として用いられている場合について説明したが、本発明はこれに何等限定されない。具体的にいえば、透明電極を用いてボトムゲート電極を構成するとともに、半導体層の下方でボトムゲート電極の下方に遮光膜を設ける構成でもよい。このように構成した場合には、非導体からなる遮光膜を用いることもできる。
　但し、上記の各実施形態のように、ボトムゲート電極と遮光膜とを兼用する場合の方が、半導体装置の構造が複雑で大型化するのをより確実に防ぐことができるとともに、製造簡単な半導体装置をより容易に構成することができる点で好ましい。
　本発明は、複数個のスイッチング部を直列に接続し、かつ、スイッチング部の接続部に容量を接続したときでも、リーク電流を確実に抑制することができ、複数個のスイッチング部の一端部側での電圧変動を抑えることができる半導体装置、及びこれを用いたアクティブマトリクス基板、並びに表示装置に対して有用である。
　１　液晶表示装置（表示装置）
　２、２’　液晶パネル（表示部）
　５　アクティブマトリクス基板
　１５　パネル制御部（表示制御部）
　１５ｃ　フレーム周波数調整部
　１８　スイッチング回路（半導体装置）
　２２　ボトムゲート電極（（下部）遮光膜）
　２４　上部遮光膜
　５５　再帰反射板
　５６　高分子分散液晶
　ＳＷ１　第１のスイッチング部
　ＳＷ２　第２のスイッチング部
　ＳＷ３　第３のスイッチング部
　ＣＳ１　第１の保持容量（第１の容量）
　ＣＳ２　第２の保持容量（第２の容量）
　ＣＳ３　第３の保持容量（第３の容量）
　ＳＬ　シリコン層（半導体層）
　Ｔｒ１ａ、Ｔｒ１ｂ、Ｔｒ１、Ｔｒ２ａ、Ｔｒ２ｂ、Ｔｒ２、Ｔｒ３ａ、Ｔｒ３ｂ、Ｔｒ３　薄膜トランジスタ（スイッチング素子）
　ｇ１、ｇ２、ｇ３、ｇ４　ゲート電極（トップゲート電極）
　ＣＬＣ　液晶容量（外部容量）
　ＴＳ　温度センサー（センサー）
　ＯＳ　光センサー（センサー）
　ＬＣ　液晶層

Claims (18)

  1. 少なくとも１個のスイッチング素子を含んだスイッチング部を備えた半導体装置であって、
    　複数個の前記スイッチング部が直列に接続されるとともに、
    　前記複数個のスイッチング部の各接続部、及び当該複数個のスイッチング部の一端部に、一方の電極がそれぞれ接続された複数個の容量を備え、
    　前記複数個の各容量の他方の電極に対して、定電圧または同位相の信号を供給し、かつ、
    　前記複数個のスイッチング部において、少なくともスイッチング部の両側に容量が接続されているスイッチング部に対して、遮光膜を形成した、
    　ことを特徴とする半導体装置。
  2. 前記スイッチング部のスイッチング素子として、ＭＩＳ（Metal-Insulator-Semiconductor）型のトランジスタが用いられている請求項１に記載の半導体装置。
  3. 前記スイッチング部において、前記ＭＩＳ型のトランジスタとして、半導体層と、前記半導体層を挟むように設けられたトップゲート電極及びボトムゲート電極を有するダブルゲート構造のトランジスタが用いられている請求項２に記載の半導体装置。
  4. 前記ダブルゲート構造のトランジスタでは、前記トップゲート電極と前記ボトムゲート電極とが、互いに電気的に接続されている請求項３に記載の半導体装置。
  5. 前記ダブルゲート構造のトランジスタでは、前記トップゲート電極と前記ボトムゲート電極とが、互いに容量結合されている請求項３に記載の半導体装置。
  6. 前記ボトムゲート電極が、前記遮光膜として用いられている請求項３～５のいずれか１項に半導体装置。
  7. 前記複数個の容量は、互いに並列に接続されている請求項１～６のいずれか１項に記載の半導体装置。
  8. 前記複数個のスイッチング部が、直列に接続された第１及び第２のスイッチング部によって構成され、前記第１及び第２のスイッチング部の間に接続された第１の容量の容量値をＣｓ１とし、前記第２のスイッチング部の前記第１のスイッチング部とは反対側の端部に接続された第２の容量の容量値をＣｓ２とし、前記第２のスイッチング部のオフリーク電流の値Ｉoffを下記（１）式で近似した場合において、
    　前記第１及び第２の容量の容量比Ｒ１、Ｒ２が、それぞれ下記（２）式及び（３）式を満足している請求項１～７のいずれか１項に記載の半導体装置。
    　Ｉoff＝Ｉo×Ｖdsn　――（１）
    　Ｒ１＝｛ｎ／（ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．２　――（２）
    　Ｒ２＝｛１／（ｎ＋１）｝×｛（Ｃ－ｎ×Ｃｖ）／Ｃ｝±０．２　――（３）
    　ここで、Ｖdsは前記第２のスイッチング部の一端部と他端部との間の電圧（但し、０≦Ｖds≦１）であり、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２＝Ｒ１：Ｒ２、Ｒ１＋Ｒ２＝１、Ｃｓ１＋Ｃｓ２＝Ｃ、Ｃｖは前記第２のスイッチング部に対して、前記第２の容量と並列に接続された外部容量の容量値である。
  9. 前記複数個のスイッチング部が、直列に接続された第１、第２、及び第３のスイッチング部によって構成され、前記第１及び第２のスイッチング部の間に接続された第１の容量の容量値をＣｓ１とし、前記第２及び第３のイッチング部の間に接続された第２の容量の容量値をＣｓ２とし、前記第３のスイッチング部の前記第２のスイッチング部とは反対側の端部に接続された第３の容量の容量値をＣｓ３とし、前記第２、及び第３の各スイッチング部のオフリーク電流の値Ｉoffを下記（１）式で近似した場合において、
    　前記第１、第２、及び第３の容量の容量比Ｒ１、Ｒ２、Ｒ３が、それぞれ下記（４）式、（５）式、及び（６）式を満足している請求項１～７のいずれか１項に記載の半導体装置。
    　Ｉoff＝Ｉo×Ｖdsn　――（１）
    　Ｒ１＝｛ｎ×ｎ／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．１５　――（４）
    　Ｒ２＝｛ｎ／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ＋Ｃｖ）／Ｃ｝±０．１５　――（５）
    　Ｒ３＝｛１／（ｎ×ｎ＋ｎ＋１）｝×｛（Ｃ－ｎ×ｎ×Ｃｖ－ｎ×Ｃｖ）／Ｃ｝±０．１０　――（６）
    　ここで、Ｖdsは前記第２、及び第３の各スイッチング部の一端部と他端部との間の電圧（但し、０≦Ｖds≦１）であり、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２：Ｃｓ３＝Ｒ１：Ｒ２：Ｒ３、Ｒ１＋Ｒ２＋Ｒ３＝１、Ｃｓ１＋Ｃｓ２＋Ｃｓ３＝Ｃ、Ｃｖは前記第３のスイッチング部に対して、前記第３の容量と並列に接続された外部容量の容量値である。
  10. 前記複数個のスイッチング部が、直列に接続された第１、第２、及び第３のスイッチング部によって構成され、前記第１及び第２のスイッチング部の間に接続された第１の容量の容量値をＣｓ１とし、前記第２及び第３のイッチング部の間に接続された第２の容量の容量値をＣｓ２とし、前記第３のスイッチング部の前記第２のスイッチング部とは反対側の端部に接続された第３の容量の容量値をＣｓ３とし、前記第２、及び第３の各スイッチング部のオフリーク電流の値Ｉoffを下記（１）式で近似した場合において、
    　前記第１、及び第２の容量の容量比Ｒ１、Ｒ２が、それぞれ下記（７）式、（８）式を満足している請求項１～７のいずれか１項に記載の半導体装置。
    　Ｉoff＝Ｉo×Ｖdsn　――（１）
    　Ｒ１＝｛ｎ／（ｎ＋１）｝×｛（Ｃ－Ｃｓ３）／Ｃ｝±０．１　――（７）
    　Ｒ２＝｛１／（ｎ＋１）｝×｛（Ｃ－Ｃｓ３）／Ｃ｝±０．１　――（８）
    　ここで、Ｖdsは前記第２、及び第３の各スイッチング部の一端部と他端部との間の電圧（但し、０≦Ｖds≦１）であり、ＩoはＶds＝１（Ｖ）のときのリーク電流であり、ｎ＝０．７～０．８である。また、Ｃｓ１：Ｃｓ２＝Ｒ１：Ｒ２、Ｃｓ１＋Ｃｓ２＋Ｃｓ３＝Ｃである。
  11. 前記複数個の容量は、前記複数個のスイッチング部を挟むように、当該複数個のスイッチング部の両側に分けられて形成されている請求項１～１０のいずれか１項に記載の半導体装置。
  12. 請求項１～１１のいずれか１項に記載の半導体装置を用いたことを特徴とするアクティブマトリクス基板。
  13. 情報を表示する表示部を備えるとともに、
    　請求項１～１１のいずれか１項に記載の半導体装置を用いたことを特徴とする表示装置。
  14. 前記表示部として、液晶パネルが用いられている請求項１３に記載の表示装置。
  15. 前記表示部として、反射型の液晶パネルが用いられている請求項１３に記載の表示装置。
  16. 前記反射型の液晶パネルでは、その液晶層に高分子分散液晶が含まれ、
    　前記反射型の液晶パネルは、再帰反射板を備えた再帰反射型の液晶パネルである請求項１５に記載の表示装置。
  17. 前記表示部の周囲環境の状態を検出するセンサーと、
    　映像信号が入力されるとともに、前記表示部の駆動制御を行う表示制御部を備え、
    　前記表示制御部には、前記センサーからの検出結果及び入力された映像信号の少なくとも一方に基づいて、フレーム周波数を調整するフレーム周波数調整部が設けられている請求項１３～１６のいずれか１項に記載の表示装置。
  18. 前記フレーム周波数調整部は、入力された映像信号に応じて、フレーム周波数を所定の周波数以下に調整する請求項１７に記載の表示装置。
PCT/JP2010/066544 2010-01-07 2010-09-24 半導体装置、アクティブマトリクス基板、及び表示装置 WO2011083598A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/520,853 US9059294B2 (en) 2010-01-07 2010-09-24 Semiconductor device, active matrix substrate, and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010002147 2010-01-07
JP2010-002147 2010-01-07

Publications (1)

Publication Number Publication Date
WO2011083598A1 true WO2011083598A1 (ja) 2011-07-14

Family

ID=44305340

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/066544 WO2011083598A1 (ja) 2010-01-07 2010-09-24 半導体装置、アクティブマトリクス基板、及び表示装置

Country Status (2)

Country Link
US (1) US9059294B2 (ja)
WO (1) WO2011083598A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104393018A (zh) * 2014-01-21 2015-03-04 苹果公司 具有底部屏蔽的有机发光二极管显示器
US9318513B2 (en) * 2011-04-28 2016-04-19 Sharp Kabushiki Kaisha Semiconductor device, active matrix board, and display device
JP2017505457A (ja) * 2014-01-21 2017-02-16 アップル インコーポレイテッド 底部シールドを有する有機発光ダイオードディスプレイ
US9716134B2 (en) 2014-01-21 2017-07-25 Apple Inc. Organic light-emitting diode display with bottom shields
WO2019019605A1 (zh) * 2017-07-26 2019-01-31 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示基板、显示装置
JP2020038376A (ja) * 2013-10-10 2020-03-12 株式会社半導体エネルギー研究所 液晶表示装置及び発光装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6046413B2 (ja) 2011-08-08 2016-12-14 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置及びその駆動方法
US9019188B2 (en) 2011-08-08 2015-04-28 Samsung Display Co., Ltd. Display device for varying different scan ratios for displaying moving and still images and a driving method thereof
US9299301B2 (en) 2011-11-04 2016-03-29 Samsung Display Co., Ltd. Display device and method for driving the display device
US9208736B2 (en) 2011-11-28 2015-12-08 Samsung Display Co., Ltd. Display device and driving method thereof
US9129572B2 (en) * 2012-02-21 2015-09-08 Samsung Display Co., Ltd. Display device and related method
US9965063B2 (en) * 2013-02-20 2018-05-08 Apple Inc. Display circuitry with reduced pixel parasitic capacitor coupling
KR102132181B1 (ko) * 2013-12-31 2020-07-10 엘지디스플레이 주식회사 유기 발광 디스플레이 장치와 이의 제조 방법
KR20150108172A (ko) * 2014-03-17 2015-09-25 삼성전자주식회사 디스플레이 장치 및 이의 디스플레이 구동 방법
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
CN106653763B (zh) 2016-09-27 2019-07-05 上海中航光电子有限公司 阵列基板、显示面板及显示装置
CN107481668B (zh) * 2017-09-01 2020-07-24 上海天马有机发光显示技术有限公司 一种显示面板及显示装置
CN112748814A (zh) * 2019-10-29 2021-05-04 北京小米移动软件有限公司 环境光检测方法及装置、终端

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251818A (ja) * 1991-01-29 1992-09-08 Toshiba Corp 液晶表示装置
JPH08213627A (ja) * 1995-02-01 1996-08-20 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置
JPH11271709A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 表示装置
JP2008117863A (ja) * 2006-11-01 2008-05-22 Sharp Corp 半導体素子及び表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420048A (en) * 1991-01-09 1995-05-30 Canon Kabushiki Kaisha Manufacturing method for SOI-type thin film transistor
CN100477247C (zh) * 1994-06-02 2009-04-08 株式会社半导体能源研究所 有源矩阵显示器和电光元件
JP3840856B2 (ja) * 1999-11-10 2006-11-01 セイコーエプソン株式会社 液晶パネルの駆動方法、液晶装置および電子機器
JP4609970B2 (ja) * 2001-01-17 2011-01-12 カシオ計算機株式会社 液晶表示装置
GB2372620A (en) * 2001-02-27 2002-08-28 Sharp Kk Active Matrix Device
JP2004163829A (ja) * 2002-11-15 2004-06-10 Sharp Corp 液晶表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251818A (ja) * 1991-01-29 1992-09-08 Toshiba Corp 液晶表示装置
JPH08213627A (ja) * 1995-02-01 1996-08-20 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置
JPH11271709A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 表示装置
JP2008117863A (ja) * 2006-11-01 2008-05-22 Sharp Corp 半導体素子及び表示装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318513B2 (en) * 2011-04-28 2016-04-19 Sharp Kabushiki Kaisha Semiconductor device, active matrix board, and display device
JP2020038376A (ja) * 2013-10-10 2020-03-12 株式会社半導体エネルギー研究所 液晶表示装置及び発光装置
KR20210056460A (ko) * 2013-10-10 2021-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102396649B1 (ko) 2013-10-10 2022-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11764074B2 (en) 2013-10-10 2023-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104393018A (zh) * 2014-01-21 2015-03-04 苹果公司 具有底部屏蔽的有机发光二极管显示器
JP2017505457A (ja) * 2014-01-21 2017-02-16 アップル インコーポレイテッド 底部シールドを有する有機発光ダイオードディスプレイ
US9716134B2 (en) 2014-01-21 2017-07-25 Apple Inc. Organic light-emitting diode display with bottom shields
WO2019019605A1 (zh) * 2017-07-26 2019-01-31 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示基板、显示装置
US11238768B2 (en) 2017-07-26 2022-02-01 Beijing Boe Optoelectronics Technology Co., Ltd. Pixel circuit and driving method thereof, display substrate, and display device

Also Published As

Publication number Publication date
US20120320004A1 (en) 2012-12-20
US9059294B2 (en) 2015-06-16

Similar Documents

Publication Publication Date Title
WO2011083598A1 (ja) 半導体装置、アクティブマトリクス基板、及び表示装置
JP5468612B2 (ja) 半導体装置、アクティブマトリクス基板、及び表示装置
JP7129539B2 (ja) 表示装置
US20120153289A1 (en) Semiconductor device, active matrix substrate, and display device
US8648397B2 (en) Semiconductor device, active matrix substrate and display device
US9318513B2 (en) Semiconductor device, active matrix board, and display device
US8519317B2 (en) Photosensor, manufacturing method thereof, and liquid crystal display including a photosensor
CN110121783B (zh) 具有调光区的显示面板、显示装置、调节显示面板显示对比度的方法、以及制造显示面板的方法
JP2008182219A (ja) 半導体装置
WO2011024911A1 (ja) 半導体装置、アクティブマトリクス基板、及び表示装置
WO2018233239A1 (zh) 一种显示面板和显示面板的制造方法
JP5295507B2 (ja) 半導体装置、表示装置および電子機器
US8466020B2 (en) Method of producing semiconductor device
KR101200879B1 (ko) 하이브리드 액정 표시 장치용 박막 트랜지스터 기판 및그의 제조 방법
JP2008209556A (ja) 電気光学装置、半導体装置、表示装置およびこれを備える電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10842113

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13520853

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10842113

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP