KR0130774B1 - 에미터 스위칭 형태로 집적된 고-전압 바이폴라 파워 트랜지스터 및 저-전압 mos 파워 트랜지스터 구조 및 이의 제조 방법 - Google Patents

에미터 스위칭 형태로 집적된 고-전압 바이폴라 파워 트랜지스터 및 저-전압 mos 파워 트랜지스터 구조 및 이의 제조 방법

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KR0130774B1 KR1019880017103A KR880017103A KR0130774B1 KR 0130774 B1 KR0130774 B1 KR 0130774B1 KR 1019880017103 A KR1019880017103 A KR 1019880017103A KR 880017103 A KR880017103 A KR 880017103A KR 0130774 B1 KR0130774 B1 KR 0130774B1
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Abstract

내용없음

Description

에미터 스위칭 형태로 집적된 고-전압 바이폴라 파워 트랜지스터 및 저-전압 MOS 파워 트랜지스터 구조 및 이의 제조 방법
제 1 도는 본 발명을 실현시키기 위한 4-단자 집적 구조의 등가 전기 회로도.
제 2 도 내지 제 7 도는 본 발명에 따른 구조의 제조 방법의 여러 단계 중의 수직 MOS 파워 트랜지스터 버젼을 도시한 도면.
제 8 도는 제 2 도 내지 제 7 도의 단계를 거쳐 얻어진 구조를 도시한 도면.
제 9 도는 제 7 도 구조의 일부를 따라 여러 형태의 도핑제 농도를 도시한 도표.
제10도 및 제11도는 본 발명에 따른 구조의 제조 방법의 여러 단계 중의, 수평 MOS 파워 트랜지스터 버젼을 도시한 도면.
제12도는 제10도 및 제11도의 단계를 거쳐 얻어진 구조를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1,21 : N+형 기판 2 : 제1 고저항성 N-도전성 에피택셜층
3,8,23,24 : P+형 영역(에미터) 4,25,26,27 : N+형 영역
5 : 제2 N형 에피택셜 층 6 : 도정성 본체 영역
7 : N+형 소오스 영역 9 : 게이트
10,11,14,30,31,32,33,34 : 금속 피복부 12,29 : 절연층
13 ; 절연도체 22 : 고저항성 N-형 에피택셜층
28 : MOS 35 : 트랙
본 발명은 에미터 스위칭 구성으로 집적된 고-전압 바이폴라 파워 트랜지스터(powe
r transistor) 및 저-전압 MOS 파워 트랜지스터 구조 및 이의 제조 방법에 관한 것이다.
에미터 스위칭은, 저-전압 파워 트랜지스터(전형적으로는 MOS 트랜지스터)가 고-전압 파워 트랜지스터(전형적으로는 바이폴라 트랜지스터)의 에미터 전류를 차단시키오 스위치 오프(switch off)시키는 회로 구성이다. 지금까지 개별적인 부품에 의해 얻어지는 이 구성은 다음과 장점을 제공한다.
-발생하는 반전된 2차 파열(rupture ; ESB)의 가능성이 관련되는 한 바이폴라 트랜지스트의 세기를 증가시킨다.
-파이롯트(pilot)된 트랜지스터의 전류 및 전압 운송 용량과 저-전압 트랜지스터의 고속(high speed)을 결합시킨다.
-시스템으로 하여금 MOS 게이트를 통해 선형 논리 회로와 함께 직접 파이롯트될 수 있게 한다.
개별적인 부품에 의해서 얻어진 아날로그 회로에 비해서, 집적회로가 일반적으로 제공하는 장점에 감안하여, 본 발명의 목적은 에미터 스위칭 구성으로 함께 접속되고 반도체 물질의 단일 칩에 집적된 고-전압 바이톨라 파워 트랜지스터 및 저-전압 MOS 파워 트랜지스터를 제공하는 것이다.
이 목적을 위해서, 본 발명은 특허 청구의 밤위에 기재된 해결책을 제공한다.
이러한 해결책의 특징은 가변적인 실시예의 첨부도면을 참조하여 다음 설명을 읽으므로써 명확하게 알 수 있다.
제 1 도는 본 발명이 제공하고자 하는 4-단자 집접 구조의 등가 전기 회로도를 도시한 것이다.
이 회로는 에미터에 의해 저-전압 MOS 파워 트랜지스터 P의 드레인에 접속된 고-전압 바이플라 파워 트랜지스터 T에 의해서 구성된다.
수직 MOS 버젼에서, 집적 구조의 제조 방법의 여러 단계들에 대해서 설명한다.
제1 고저항성 N-도정성 에피택셜층 (2)가 N+형 기판(1)상에 성장된다(제 2 도). 그 다음에는 P+형영역(3)이 증착 또는 주입 및 후속 확산에 의해 상기 제1 고저항성 N-도전성 에피택셜 층(2)상에 얻어진다(제3도). 그 다음에는 N+형 영역(4)가 상기와 동일한 방법에 의해 얻어진다(제 4 도). 이 다음에는 제2N형 에피택셜 층(5)가 성장되고(제5 도), 공지된 산화, 포토마스킹, 주입 및 확산 공정에 의해, P+형 영역(8)이 생성되는데, 상기 공정은 바이톨라 트랜지스터의 베이스를 구성하는 영역(3)이 표면상에서 접속되게 한다(제 6 도). 그 다음에는 저-전압 수직 MOS 파워 트랜지스터, 특히 관련 P 도전성 본체 영역(6), N+형 소오스 영역(7, 제 7 도), 게이트(9), 및 영역(6,7,8)과 기판(1)과의 저항성 접촉을 확실하게 하기 위한 금속 피복부(10,11 및 14, 제 8 도)가 공지된 공정에 따라 2개의 영역(8) 사이의 영역에 생성된다.
제 8 도는 단자 C(콜렉터), B(베이스), S(소오스) 및 G(게이트)와, 게이트(9)의 절연층(12)를 추가한 뒤 나타나는 바와 같이, (상기 게이트(9)가 절연 도체(13)에 의해 관련 단자에 접속된다) 최종 구조를 도시한 것이다. 도면중의 영역(1,2,3 및 4)는 각각 바이폴라 트랜지스터의 콜렉터, 베이스 및 에미터를 구성하고, 영역(5)는 MOS의 드레인을 구성한다. 상기 드레인은 결국 바이폴라 트랜지스터의 에미터에 직접 접속되어, 제 1 도의 회로를 등가 회로로서 갖고 있는 구조를 형성하게 된다.
에미터(4)는 완전히 매립된(buried) N+형 활성영역을 나타내는데, 제2 N형 에피택셜 층(5)를 성장시킴으로써 바이폴라 트랜지스터의 에미터(4)에 MOS의 드레인을 접속시킬 수 있다.
제 7 도의 A-A 부분을 따라서 구조의 상이한 영역내의 여러 형태의 도우핑제(doping agent)의 농도(Co)의 프로필이 제 9 도에 도시되어 있는데, 이 도면에서, 축 x는 구조의 상부 표면으로 부터의 거리를 나타낸다.
수평 MOS 파워 트랜지스터 버젼에서, 집적 구조의 제조 공정은 다음의 단계들을 포함한다.
바이폴라 트랜지스터의 콜렉터를 구성하도록 설계된 고저항성 N-형 에피택셜층(22)가 N+형 기판(21)상에 성장된다(제10도). 그 다음에는 2개의 P+형 영역(23 및 24)가 공지된 증착 또는 주입 및 후속 확산 공정에 의해 상기 고저항성 N-형 에피택셜층(22)상에 동시에 생성되는데, 하나의 영역은 바이플라 트랜지스터의 베이스로서 작용하도록 되어 있고 다른 하나의 영역은 MOS를 수용하도록 되어 있다. 공지된 산화, 포토마스킹, 증착 또는 주입 및 후속 확산 공정에 의해, 바이폴라 트랜지스터의 에미터로서 작용하도록 되어있는 N+형 영역(25)가 영역(23)내에 생성되고, MOS의 소오스 및 드레이으로설 작용하도록 되어 있는 (26 및 27)이 영역(24)내에 생성된다(제11도). 이 다음에는 MOS 게이트(28), 게이트 절연층(29), 하부 영역과 저항성 접촉을 하도록 설계된 금속 피복부(30,31,32,33 및 34), 및 단자 S,G,B 및 C의 접속부가 형성된다(제12도).
상기 금속 피복부는 또한 제 1 도의 구성에서 2개의 트랜지스터를 접속시키기 위해서, 드레인 D를 미터 E에 접속시키기 위한 트랙(35)를 형성하는 것도 포함한다.
수직 MOS 및 수평 MOS 버젼 모두에서, 얻어진 최종 구조는 4개의 단자를 갖추고 있는데, 이 중의 3개 단자는 칩이 하면상에 배치되고 나머지 하나의 단자는 다른 면상에 배치된다.
상술한 공정은 이 공정후에 칩의 전방에서 수행된 금속 피복에 의해 3개의 각각의 공통단자에 접속된 베이스 접촉부, 소오스 및 게이트와 공통의 콜렉터 단자를 갖고 있는 여러 쌍의 바이폴라 및 MOS 트랜지스터를 동일 칩상에서 동시에 얻기 위해 사용될 수 있다.

Claims (4)

  1. 집적된 고-전압 바이폴라 파워 트랜지스터 및 수직 저-전압 MOS 파워 트랜지스터 구조에 있어서, N+형 반도체 기판; 제1 N형 에피택셜층 및 상기 제1 N형 에피택셜층 상에 성장된 제2 N형 에피택셜층을 구비하는 상기 N+형 반도체 기판 상의 상부 반도체 층; 상기 제1 N형 에피택셜층 및 상기 제2 N형 에피택셜층 간의 경계 부근의 상기 제1 N형 에피택셜층에 형성된 제 1 도핑제-확산 P형 영역; 상기 제1 P형 영역을 구조의 표면과 접속시키며, 상기 제2 N형 에피택셜층에 배치되고, 상기 제1 영역과 함께 상기 구조의 바이폴라 트랜지스터의 베이스 영역을 구성하는 제2 P형 영역; 상기 제1 P형 영역의 하측에 인접하고, 상기 제 2 에피택셜층보다 실질적으로 더 도핑되어 있고, 상기 제 1 및 제 2에피택셜층간의 상기 경계에 걸쳐 배치되고, 상기 바이폴라 트랜지스터의 에미터 영역을 구성하는 상기 제 2영역이 상기 제 2 에피택셜층의 일부를 따라 표면까지 연장하여 상기 제 2 에피택셜층의 상기 일부가 상기 제 3 영역과 상기 표면 간에 배치된, 완전히 매립된 제3 N+형 영역; 상기 표면 부근과 상기 제2 P형 영역으로부터 떨어진 상기 제 3 영역 위에 배치된 상기 구조의 MOS 트랜지스터의 본체 및 소오스 영역; 상기 본체와 소오스 영역 간의 에피택셜층의 상기 일부에 접속되어 상기 일부로부터 상기 MOS트랜지스터의 드레인 영역을 형성하는 수단; 및 상기 N+형 반도체 기판에 접속되어 상기 바이폴라 트랜지스터의 콜렉터를 형성하는 수단을 구비하는 것을 특징으로 하는 고집된 고-전압 바이폴라 파워 트랜지스터 및 수직 저-전압 MOS 파워 트랜지스터 구조.
  2. 집적된 고-전압 바이폴라 파워 트랜지스터 및 수평 저-전압 MOS 파워 트랜지스터 구조에 있어서, N+형 반도체 기판; 상기 N+형 반도체 기판 상에 성장된 N-형 에피택셜층; 상기 N-형 에피택셜층에서 그 표면에 형성되고, 상기 구조의 바이폴라 트랜지스터의 베이스를 구성하는 제1 도핑제-확산 P+형 영역; 상기 제1 P+형 영역 내에 형성되고, 상기 제2 N+형 영역의 바닥 및 측면에서 상기 제1P+형 영역에 인접하며, 상기 바이폴라 트랜지스터의 에미터를 구성하도록 상기 표면에서 종료하는 제2 N+형 영역; 상기 제1 P+형 영역으로 떨어져 있고, 상기 N-형 에피택셜층의 상기 표면에 형성된 제3 P+형 영역; 상기 제3P+형 영역 내에 형성되고, 제4 N+형 영역의 바닥 및 측면에서 상기 제3 P+형 영역에 인접하고, 상기 표면에서 종료하는 상기 구조의 MOS 트랜지시터의 표면을 형성하는 제4 N+형 영역; 상기제3 P+형 영역 내에 형성되고, 제5 N+형 영역의 바닥 및 측면에서 상기 제3P+형 영역에 인접하고, 상기 표면에서 종료하는, 상기 구조의 상기 MOS 트랜지스터의 드레인을 형성하는 제5 N+형 영역; 및 상기 에미터와 상기 드레인을 접속시키는 상기 표면상의 도전체 트랙; 및 상기 N+형 반도체 기판에 접속되어 상기 기판으로부터 상기 바이폴라 트랜지스터의 콜렉터를 형성하는 수단을 구비하는 것을 특징으로 하는 집적된 고-전압 바이폴라 파워 트랜지스터 및 수직 저-전압 MOS 파워 트랜지스터 구조.
  3. 바이폴라 트랜지스터의 콜렉터를 형성하도록 설계된 제 1고저항성 N-형 에피택셜층이 N+형 기판상에 상장되고, 비아폴락 트랜지스터의 베이스로서 작용하도록 설계된 P+도전성 영역과 후속적으로 증착 또는 주입 및 후속 확산에 의해 상기 트랜지스터의 매립된 에미터 영역으로서 작용하도록 설계된 N+형 영역이 상기 제 1층 상에 생성되어 있는 형태의, 집적된 고-전압 바이폴라 트랜지스터 및 수직 저-전압 MOS 파워 트랜지스터 구조를 에미터 스위칭 구성으로 제조 방법에 있어서, 상기 MOS 트랜지스터의 드레인 영역을 구성하고, 동시에 상기 MOS 트랜지스터의 드레인과 상기 바이폴라 트랜지스터의 에미터 사이에 접속부를 자동적으로 형성하도록 설계된 제2 N도전성 에피택셜층층을 상기 제1 에피택셜층 상에 성장시키는 단계; 공지된 공정으로서 상기 바이폴라 트랜지스터의 상기 매립된 에미터 영역에 대응하여, 상기 MOS 트랜지스터의 본체 소오스 및 게이트를 제2 에피택셜층에 생성하는 단계; 및 공지된 산화, 포토마스킹, 주입 및 확산 기술로서, 상기 바이폴라 트랜지스터의 베이스 영역이 표면상에 전기적으로 접속될 수 있게 하는 P+형 영역을 상기 MOS 트랜지스터의 측면에 생성하는 단계를 포함하는 것을 특징으로 하는 집적된 고-전압 바이폴라 파워 트랜지스터의 측면에 생성하는 단계를 포함하는 것을 특징으로 하는 집적된 고-전압 바이폴라 트랜지스터 및 수직 저-전압 MOS 파워 트랜지스터 구조의 제조 방법.
  4. 바이폴라 트랜지스터의 콜렉터를 형성하도록 설계된 고저항성 N+형 에피택셜층이 N+형 기판상에 성장되고, 공지된 증착 또는 주입 및 후속 확산 공정에 의해, 제1 P+형 영역이 상기 에피택셜층에 생성되며, 공지의 산화, 포토마스킹, 주입 및 확산 기술에 의해, 상기 트랜지스터의 에미터 영역을 구성하도록 설계된 제3 N+형 영역이 상기 바이폴라 트랜지스터의 베이스를 구성하도록 설계된 상기 제1 영역내에 생성되어 있는 형태의, 집적된 고-전압 바이폴라 트랜지스터 및 수평 저-전압 MOS 파워 트랜지스터 구조를 에미터 스위칭 구성으로 제조 방법에 있어서, 상기 에피택셜층의 영역에 의해 제 1 영역으로 부터 분리된 제2 P+형 영역을 상기 제 1영역과 동시에 상기 에피택셜층에 생성하는 단계; MOS 소오스 및 드레인 영역을 각각 구성하도록 설계된 제4 및 제5 N+형 영역을 상기 제 2영역내에 생성하는 단계; 및 상기 MOS 소오스 및 드레인 영역과 상기 바이폴라 트랜지스터의 베이스 및 에미터 영역과 저항성 접촉을 하게 하는 금속 피복부 및 게이트 단자를 형성하도록 설계된 도전체 물질의 막을 증착시킴과 동시에 에미터 및 드레인 금속 피복부를 전기적으로 상호 접속시키도록 설계된 도전체 물질의 트랙을 증착시키는 단계를 포함하는 것을 특징으로 하는 집접된 고-전압 바이폴라 파워 트랜지스터 및 수평 저-전압 MOS 파워 트랜지스터 구조의 제조 방법.
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