JP2798401B2 - 集積半導体装置及びその製造方法 - Google Patents

集積半導体装置及びその製造方法

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Description

【発明の詳細な説明】 本発明はエミッタスイッチング構造とした高電圧バイ
ポーラトランジスタ及び低電圧MOSトランジスタを有す
る集積半導体装置及びその製造方法に関するものであ
る。
エミッタスイッチング構造とは、低電圧パワートラン
ジスタ（特にMOSトランジスタ）が高電圧パワートラン
ジスタ（特にバイポーラトランジスタ）のエミッタ電流
を切ることによって高電圧パワートランジスタをOFFに
する回路構成である。
従来は別個の構成要素で構成されていたこのエミッタ
スイッチング構造には、以下のような利点がある。
即ち、反転２次降伏（ESB）の発生の可能性に関する
バイポーラトランジスタの耐圧を増大する。又、低電圧
トランジスタの高速動作と、それによって制御されるト
ランジスタの許容電流及び許容電圧の増大とを組み合わ
せることができる。更に、MOSゲートを介して、リニア
論理回路で直接制御されるシステムを実現可能にする。
別個の構成要素により得られるアナログ回路に比べて
集積回路が一般的に有している利点を鑑みて、本発明の
目的は、１つの半導体チップ内に集積され、エミッタス
イッチング構造として互いに接続された高電圧バイポー
ラパワートランジスタ及び低電圧MOSパワートランジス
タを有す集積半導体装置を提供するものである。
この目的を達成するために、本発明は、エミッタスイ
ッチング構造とした高電圧バイポーラパワートランジス
タ及びヴァーチカル低電圧MOSパワートランジスタを有
する集積半導体装置であって、N+型半導体基体と、該基
体上に設けられた半導体層と、該半導体層に埋め込んだ
第1P型領域とを、この第1P型領域を半導体装置表面に接
続し、第1P型領域と共にバイポーラトランジスタのベー
ス領域を構成する第2P型領域と、前記第1P型領域と下部
が隣接しており、バイポーラトランジスタのエミッタ領
域を構成する第3N+型領域とを具えるものにおいて、前
記半導体層が第1N型エピタキシャル層とその上に成長し
た第2N型エピタキシャル層とからなり、前記第1P型領域
が第１エピタキシャル層内の第２エピタキシャル層に隣
接する表面近傍に配置され、前記第2P型領域が前記第２
エピタキシャル領域の中に配置され、前記第3N+型領域
が前記第１エピタキシャル層と第２エピタキシャル層に
またがって配置されており、MOS型トランジスタの本体
領域及びソース領域が前記第２エピタキシャル層の中の
表面近傍であって前記第3N+型領域の上方に配置されて
おり、MOS型トランジスタのドレイン領域がほぼ前記第3
N+型領域と前記本体領域の間の領域からなる事を特徴と
するものである。
また、本発明の製造方法は、バイポーラトランジスタ
のコレクタを形成する第１高抵抗N-型エピタキシャル層
をN+型基体上に成長させ、バイポーラトランジスタのベ
ースとして作動するように設計されたP+型導電領域を、
次いでバイポーラトランジスタの埋め込みエミッタ領域
として作用するように設計されたN+型領域を、前記第1N
-エピタキシャル層に堆積またはイオン注入及びその後
の拡散によって順次形成した、エミッタスイッチング構
造とした高電圧バイポーラパワートランジスタ及びヴァ
ーチカル低電圧MOSパワートランジスタを有する集積半
導体装置を製造するに当たり、MOSトランジスタのドレ
イン領域を構成すると共にMOSトランジスタのドレイン
とバイポーラトランジスタのエミッタを接続するように
設計された第2N型エピタキシャル層を前記第１エピタキ
シャル層の上に成長させ、MOSトランジスタの本体領
域、ソース及びゲートを、前記バイポーラトランジスタ
の埋め込みエミッタ領域に対応する前記第２エピタキシ
ャル層の上部に形成し、前記MOSトランジスタの側部に
バイポーラトランジスタのベース領域を半導体装置表面
上に電気的に接続するP+型領域を酸化、ホトマスキン
グ、イオン注入及びその後の拡散によって形成すること
を特徴とするものである。
更に、本発明の製造方法は、バイポーラトランジスタ
のコレクタを形成するように設計された高抵抗N-型エピ
タキシャル層をN+型基体上に成長させ、その後、前記エ
ピタキシャル層内に堆積又はイオン注入及びその後の拡
散によって第1P+型領域を形成し、その後バイポーラト
ランジスタのエミッタ領域を構成するように設計された
第3N+型領域を、バイポーラトランジスタのベースを構
成するように形成された第１領域内に、酸化、ホトマス
キング、イオン注入及びその後の拡散によって形成して
エミッタスイッチング構造とした光電圧バイポーラパワ
ートランジスタ及びラテラル低電圧MOSパワートランジ
スタを有する集積半導体装置を製造するに当たり、前記
エピタキシャル層内の一領域によって前記第1P+型領域
から分離された第2P+型領域を、前記第1P+型領域を形成
すると同時に、前記エピタキシャル層内に形成し、それ
ぞれMOSトランジスタのソース及びドレインを構成する
ように設計されている第４及び第５のN+型領域を前記第
2P+型領域内に形成し、ゲート端子、MOSトランジスタの
ソース、ドレイン領域及びバイポーラトランジスタのベ
ース、エミッタ領域をオーミック接続させるための金属
被覆を形成するように設計された導電性物質からなるフ
ィルムの蒸着と同時にバイポーラトランジスタのエミッ
タとMOSトランジスタのドレインの金属被覆を電気的に
接続するように設計された導電性物質からなる細条の蒸
着を行うことを特徴とするものである。
このような解決手段の特徴は、更に以下の記載及びそ
れに伴う実施例を示す図からより一層明確にされる。
第１図は、本発明による４端子集積半導体装置の等価
回路図である。
この回路は、高電圧バイポーラパワートランジスタＴ
と低電圧MOSパワートランジスタＰとからなり、バイポ
ーラトランジスタのエミッタとMOSトランジスタのドレ
インとが接続されている。
ヴァーチカルMOSトランジスタを組み込んだ本発明の
集積半導体装置の一実施例の順次の製造過程を以下に述
べる。
第１の高抵抗N-導電型エピタキシャル層２をN+型基板
１上に成長させる（第２図）。次いで、P+型領域３を前
記エピタキシャル層２上に堆積またはイオン注入及びそ
の後の拡散によって形成する（第３図）。
同様の方法でN+型領域４をP+型領域３の上に形成する
（第４図）。次いで、第２のＮ型エピタキシャル領域５
を成長させ（第５図）、更に、公知の酸化、ホトマスキ
ング、イオン注入及びその後の拡散の過程を経て、バイ
ポーラトランジスタのベースを構成する領域３を半導体
装置の表面に接続するP+型領域８を形成する。低電圧ヴ
ァーチカルMOSパワートランジスタ、特にドレイン領域
に対しては、Ｐ導電型である本体領域６、N+型ソース領
域７（第７図）、ゲート９、及び領域6,7,8、及び基体
１とオーミックコンタクトをとるための金属被覆が公知
の工程によって形成される。
第８図は、端子Ｃ（コレクタ）、Ｂ（ベース）、Ｓ
（ソース）、Ｇ（ゲート）を取り付け、ゲート９の絶縁
膜12（このゲートは他の導電部分から絶縁されている導
体13によってゲート端子に接続されている）を形成した
後の最終的な構造を示す図である。第８図の領域1,2,3
及び４は、それぞれバイポーラトランジスタのコレク
タ、ベース、エミッタとなり、領域５はMOSトランジス
タのドレインとなる。その結果、前記MOSトランジスタ
のドレインはバイポーラトランジスタのエミッタに直接
に接続され、従って、第１図に等価回路を示す構造とな
る。
エミッタ４は、完全埋め込みN+型活性領域であり第2N
型エピタキシャル領域５をその上に成長させることによ
って、バイポーラトランジスタのエミッタ４とMOSトラ
ンジスタのドレインを接続することが可能となる。第７
図Ａ−Ａ線に沿った断面における種々のドーピング材の
濃度（Co）分布が第９図に示されている。ｘ軸は装置の
表面からの距離を表す。
ラテラルMOSパワートランジスタを組み込んだ本発明
の集積半導体装置の一実施例における順次の製造過程
は、以下の通りである。
バイポーラトランジスタのコレクタを形成するように
設計されている高抵抗N-型エピタキシャル層22をN+型基
板21の上に成長させる（第10図）。
２つのP+型領域23と24を前記エピタキシャル層22の表
面に公知の堆積又はイオン注入及びその後の拡散によ
り、同時に形成する。第１のP+型領域23は、バイポーラ
トランジスタのベースとなるものであり、第２のP+領域
はMOSトランジスタを形成するためのものである。公知
の酸化、ホストマスキング、堆積又はイオン注入及びそ
の後の拡散により、バイポーラトランジスタのエミッタ
として作動するN+型領域25を第1P+型領域23内に形成
し、一方、MOSトランジスタのソース及びドレインとし
て作動するN+領域26及び27を第3P+型領域24内に形成す
る（第11図）。次いで、MOSトランジスタのゲート28、
ゲート絶縁層29、下層領域とオーミックコンタクトを取
るための金属被覆30,32,32,33,34を形成し、最後に接続
端子S,G,B,及びＣを取り付ける（第12図）。
上述の金属被覆の形成と同時に、第１図に示す等価回
路において２つのトランジスタを接続するために、MOS
トランジスタのドレインＤとバイポーラトランジスタの
エミッタＥを接続する細条35も形成するようにしてい
る。
ヴァーチカルMOSトランジスタを組み込んだ実施例、
ラテラルMOSトランジスタを組み込んだ実施例の双方に
おいて、最終的な構造は４つの端子を備えており、その
うち３つの端子はチップの一方の面上に位置し、４番目
の端子は他方の面上に位置する。
上述の方法は、コレクタが共通で、そのベース、ソー
ス及びゲートを、製造過程の最後にチップの前面に金属
被覆を施すことによって、三つの共通の端子にそれぞれ
接続したバイポーラトランジスタとMOSトランジスタの
組を数個同一チップ上に同時に形成するためにも明らか
に適用できる。
【図面の簡単な説明】
第１図は、本発明による４端子集積半導体装置の等価回
路を示す図、 第２図〜第７図は、ヴァーチカルMOSパワートランジス
タを組み込んだ本発明の半導体装置の一実施例の製造各
段階における構造を示す図、 第８図は、前記第２図〜第７図に示す製造段階の最終段
階における構造を示す図、 第９図は、第７図の構造の一断面に沿って、種々のドー
ピング材の濃度を示すグラフ、 第10〜11図は、ラテラルMOSパワートランジスタを組み
込んだ本発明の半導体装置の実施例の製造各段階におけ
る構造を示す図、 第12図は、第10〜11図における製造段階の最終段階で得
られる構造を示す図である。 1,21……基板、２……第１エピタキシャル層 ３……第1P型領域、４……N+領域 ５……第２エピタキシャル層、６……Ｐ型本体領域 ７……ソース領域、８……第2P型領域 ９……ゲート領域、10,11,14……金属被覆 12……絶縁層、13……導体部 22……エピタキシャル層、23……第1P型領域 24……第3P型領域、25……第2N型領域 26……第4N型領域、27……第5N型領域 28……ゲート、29……ゲート絶縁層 30,31,32,33,34……金属被覆、35……細条
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−274653（ＪＰ，Ａ) 特開 昭56−8874（ＪＰ，Ａ) 特開 昭58−96762（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】エミッタスイッチング構造とした高電圧バ
    イポーラパワートランジスタ及びヴァーチカル低電圧MO
    Sパワートランジスタを有する集積半導体装置であっ
    て、N+型半導体基体（１）と、該基体上に設けられた半
    導体層（２）と、該半導体層に埋め込んだ第1P型領域
    （３）とを、この第1P型領域を半導体装置表面に接続
    し、第1P型領域と共にバイポーラトランジスタのベース
    領域を構成する第2P型領域（８）と、前記第1P型領域と
    下部が隣接しており、バイポーラトランジスタのエミッ
    タ領域を構成する第3N+型領域とを具えるものにおい
    て、前記半導体層が第1N型エピタキシャル層とその上に
    成長した第2N型エピタキシャル層とからなり、前記第1P
    型領域が第１エピタキシャル層内の第２エピタキシャル
    層に隣接する表面近傍に配置され、前記第2P型領域が前
    記第２エピタキシャル領域の中に配置され、前記第3N+
    型領域が前記第１エピタキシャル層と第２エピタキシャ
    ル層にまたがって配置されており、MOS型トランジスタ
    の本体領域及びソース領域が前記第２エピタキシャル層
    の中の表面近傍であって前記第3N+型領域の上方に配置
    されており、MOS型トランジスタのドレイン領域がほぼ
    前記第3N+型領域と前記本体領域の間の領域からなる事
    を特徴とするエミッタスイッチング構造とした高電圧バ
    イポーラパワートランジスタ及びヴァーチカル低電圧MO
    Sパワートランジスタを有する集積半導体装置。
  2. 【請求項２】バイポーラトランジスタのコレクタを形成
    する第１高抵抗N-型エピタキシャル層をN+型基体上に成
    長させ、バイポーラトランジスタのベースとして作動す
    るように設計されたP+型導電領域を、次いでバイポーラ
    トランジスタの埋め込みエミッタ領域として作用するよ
    うに設計されたN+型領域を、前記第1N-エピタキシャル
    層に堆積またはイオン注入及びその後の拡散によって順
    次形成した、エミッタスイッチング構造とした高電圧バ
    イポーラパワートランジスタ及びヴァーチカル低電圧MO
    Sパワートランジスタを有する集積半導体装置を製造す
    るに当たり、MOSトランジスタのドレイン領域を構成す
    ると共にMOSトランジスタのドレインとバイポーラトラ
    ンジスタのエミッタを接続するように設計された第2N型
    エピタキシャル層を前記第１エピタキシャル層の上に成
    長させ、MOSトランジスタの本体領域、ソース及びゲー
    トを、前記バイポーラトランジスタの埋め込みエミッタ
    領域に対応する前記第２エピタキシャル層の上部に形成
    し、前記MOSトランジスタの側部にバイポーラトランジ
    スタのベース領域を半導体装置表面上に電気的に接続す
    るP+型領域を酸化、ホトマスキング、イオン注入及びそ
    の後の拡散によって形成することを特徴とする、エミッ
    タスイッチング構造とした高電圧バイポーラパワートラ
    ンジスタ及びヴァーチカル低電圧MOSパワートランジス
    タを有する集積半導体装置の製造方法。
  3. 【請求項３】バイポーラトランジスタのコレクタを形成
    するように設計された高抵抗N-型エピタキシャル層をN+
    型基体上に成長させ、その後、前記エピタキシャル層内
    に堆積又はイオン注入及びその後の拡散によって第1P+
    型領域を形成し、その後バイポーラトランジスタのエミ
    ッタ領域を構成するように設計された第3N+型領域を、
    バイポーラトランジスタのベースを構成するように形成
    された第１領域内に、酸化、ホトマスキング、イオン注
    入及びその後の拡散によって形成してエミッタスイッチ
    ング構造とした高電圧バイポーラパワートランジスタ及
    びラテラル低電圧MOSパワートランジスタを有する集積
    半導体装置を製造するに当たり、前記エピタキシャル層
    内の一領域によって前記第1P+型領域から分離された第2
    P+型領域を、前記第1P+型領域を形成すると同時に前記
    エピタキシャル層内に形成し、それぞれMOSトランジス
    タのソース及びドレインを構成するように設計されてい
    る第４及び第５のN+型領域を前記第2P+型領域内に形成
    し、ゲート端子、MOSトランジスタのソース、ドレイン
    領域及びバイポーラトランジスタのベース、エミッタ領
    域をオーミック接続させるための金属被覆を形成するよ
    うに設計された導電性物質からなるフィルムの蒸着と同
    時に、バイポーラトランジスタのエミッタとMOSトラン
    ジスタのドレインの金属被覆を電気的に接続するように
    設計された導電性物質からなる細条の蒸着を行うことを
    特徴とするエミッタスイッチング構造とした高電圧バイ
    ポーラパワートランジスタ及びラテラル低電圧MOSパワ
    ートランジスタ構造を具える集積半導体装置の製造方
    法。
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