DE10236678B4 - DRAM-Zellenstruktur mit eingebettetem umgebenden Kondensator und Verfahren zu deren Herstellung - Google Patents

DRAM-Zellenstruktur mit eingebettetem umgebenden Kondensator und Verfahren zu deren Herstellung Download PDF

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Abstract

Speicherzelle, aufweisend:
a) ein Halbleitersubstrat (12) mit einer aus dem Substrat gebildeten Insel (20) mit einem oberen Abschnitt (24) und mindestens einem Seitenwandabschnitt (22);
b) einen angrenzend an die Seitenwandabschnitte (22) ausgebildeten Kondensator (30), der die Insel (20) umgibt, wobei der Kondensator (30) eine erste in den Seitenwandabschnitten (22) ausgebildete Platte (32), eine auf den Flächen der Seitenwandabschnitte (22) ausgebildete dielektrische Schicht (34) und eine an die dielektrische Schicht (34) angrenzend ausgebildete zweite Platte (36) aufweist;
c) einen auf dem oberen Abschnitt (24) der Insel (20) ausgebildeten Transistor (40), wobei der Transistor (40) eine auf der oberen Fläche (240) des oberen Abschnitts (24) ausgebildete Gateoxidschicht (42), ein auf der Gateoxidschicht (42) ausgebildetes Gate (44) sowie einen ersten und einen zweiten Diffusionsbereich (46), ausgebildet im oberen Abschnitt (24), aufweist, wobei der erste Diffusionsbereich sich in Abstand zum zweiten Diffusionsbereich befindet und die Diffusionsbereiche (46) als ein Source/Drain-Paar...

Description

  • Die vorliegende Erfindung betrifft Speicherzellen für dynamische Schreib-Lese-Speicher (DRAM) und Verfahren zu deren Herstellung mit den Merkmalen a) und b) des Anspruchs 1, wie aus der DE 38 01 525 A1 bekannt.
  • In der Halbleiterindustrie zählen DRAMs zu den wichtigsten integrierten Schaltkreisen und begründen eine fortdauernde Forschung und Entwicklung. Man ist bestrebt, deren Speicherkapazität zu verbessern, deren Schreib- und Lesegeschwindigkeit zu verbessern und deren Vorrichtungsabmessungen zu verkleinern. Eine DRAM-Zelle umfasst generell einen Transistor und einen Kondensator, welcher durch den Transistor betrieben wird. Herkömmlicherweise lassen sich DRAM-Zellen-Gestaltungen unterteilen in drei Typen: den planaren Typ, den Stapelkondensatortyp und den Grabentyp. Bei der planaren Gestaltung werden der Transistor und der Kondensator einer Zelle als planare Komponenten hergestellt. Bei der Stapelkondensatorgestaltung wird der Kondensator einer Zelle über dem Transistor angeordnet. Bei der Grabengestaltung wird der Transistor auf der Fläche eines Substrats angeordnet, und der Kondensator wird in einem Graben angeordnet, welcher in dem Substrat ausgebildet ist, vergleiche US 6,043,528 .
  • Das Verfahren zur Ausbildung eines Grabens erfordert jedoch eine genaue Ausrichtung einer Maske. Bei tiefen Halbleitervorrichtungen mit Submikrometerstrukturen kann ein tiefer Graben ein Länge-zu-Durchmesser-Seitenverhältnis von 40:1 aufweisen. Typischerweise werden Kondensatoren in den tiefen und schmalen Gräben ausgebildet durch Aufbringen einer dielektrischen Schicht auf die Grabenwände und Füllen des Grabens mit einer dotierten Polysiliziumschicht. Mit größer werdendem Seitenverhältnis, beispielsweise höher als 20:1, wird es schwieriger, den Graben zu füllen.
    •
  • Dementsprechend ist es die Aufgabe der vorliegenden Erfindung, DRAM-Zellen zu schaffen, bei denen das Problem des Füllens des Grabens nicht auftritt. Es ist ferner Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung bereitzustellen.
  • Die Erfindung wird gelöst durch die Merkmale der Ansprüche 1 und 7. Die Unteransprüche betreffen vorteilhafte Weiterbildungen.
  • Es sei darauf hingewiesen, dass sowohl die vorhergehende generelle Beschreibung als auch die nachfolgende detaillierte Be schreibung beispielhaften und erläuternden Charakter haben und dazu dienen sollen, eine weitere Erläuterung der Erfindung, wie in den Ansprüchen dargelegt, zu liefern.
  • Die beiliegende Zeichnung, welche in der vorliegenden Beschreibung enthalten und Teil davon ist, zeigt Ausführungsbeispiele der Erfindung und dient zusammen mit der Beschreibung zum Erläutern der Aufgaben, Vorteile und Grundgedanken der Erfindung.
  • In der Zeichnung zeigt:
  • 1A eine Draufsicht einer erfindungsgemäßen Speicherzellenanordnungsgestaltung;
  • 1B eine perspektivische Ansicht einer erfindungsgemäßen Speicherzellenanordnung;
  • 1C eine Draufsicht einer erfindungsgemäßen Gestaltung einer einzelnen Speicherzelle;
  • 2 eine perspektivische Ansicht einer erfindungsgemäßen Speicherzelle;
  • 3 eine Draufsicht der Gestaltung von eingebetteten Streifen und Bitkontakten in einer Zellenanordnung;
  • 4 eine schematische Ansicht einer erfindungsgemäßen Speicherzelle;
  • 5A bis 5E das Verfahren zur Herstellung einer erfindungsgemäßen Speicherzellenanordnung.
  • Es erfolgt eine genaue Bezugnahme auf die vorliegenden Ausführungsbeispiele der Erfindung, welche in der beiliegenden Zeichnung dargestellt sind. Soweit möglich, werden dieselben Bezugszeichen in der gesamten Zeichnung verwendet zur Bezeichnung derselben oder ähnlicher Teile.
    •
  • 1A zeigt eine Draufsicht einer Gestaltung einer erfindungsgemäßen Speicherzellenanordnung 10. In 1 umfasst die Zellenanordnung 10 ein Substrat 12 und eine Vielzahl von auf dem Substrat 12 ausgebildeten Speicherzellen 14. Eine repräsentative Zelle 14A umfasst eine dreidimensionale Insel 20, einen Kondensator 30, welcher die Insel 20 umgibt, und einen auf der Insel 20 ausgebildeten (nicht dargestellten) Transistor. Die Insel 20 ist ein Teil des Substrats 12 und weist bei dem Ausführungsbeispiel einen im Wesentlichen rechteckigen Querschnitt auf. Andere Ausführungsbeispiele können Inseln in der Form eines Zylinders umfassen. Bei der Zellenanordnung 10 ist ein Grabenraum 18 definiert als der Raum zwischen den durch gegenüberliegende Seitenwände zweier benachbarter Speicherzellen definierten Bereichen.
  • 1B zeigt eine perspektivische Ansicht der Zellenanordnung 10 vor der Ausbildung von Transistoren. In 1B umfasst jede Insel 20 vier Seitenwandabschnitte 22, worin ein Kondensator 30 ausgebildet ist, und einen oberen Abschnitt 24, wo ein (nicht dargestellter) Transistor ausgebildet wird. Jede Insel 20 befindet sich durch eine Bodenfläche 16 auf dem Substrat 12 in Abstand zu benachbarten Inseln. Der Grabenraum 18 ist somit definiert zwischen zwei benachbarten Inseln durch deren gegenüberliegende Seitenwandabschnitte 22 und die Bodenfläche 16 zwischen diesen.
  • Der Kondensator 30 umfasst eine erste Platte 32, ausgebildet innerhalb des Seitenwandabschnittes 22, eine dielektrische Schicht 34, welche angrenzend an den Seitenwandabschnitt 22 ausgebildet ist, und eine zweite Platte 36, welche angrenzend an die dielektrische Schicht 34 ausgebildet ist. Bei einem Ausführungsbeispiel der Erfindung ist die erste Platte 32 ein dotierter Siliziumbereich, die dielektrische Schicht 34 ist eine Nitritoxidschicht, und die zweite Platte 36 ist eine Polysiliziumschicht.
  • 1C zeigt eine Draufsicht der Gestaltung der repräsentativen Zelle 14A, dargestellt in 1A, und insbesondere die erste Platte 32, die dielektrische Schicht 34 und die zweite Platte 36 des Kondensators 30. Außerdem zeigt 1C ein Isoliermaterial 38, welches die Grabenräume 18 und verbleibende Räume zwischen den Inseln 20 füllt, um die Zellen elektrisch zu isolieren. Bei einem Ausführungsbeispiel ist das Isoliermaterial 38 ein Oxid.
  • 2 zeigt eine perspektivische Ansicht der repräsentativen Zelle 14A, dargestellt in 1A. In 2 ist ein Transistor 40 ausgebildet auf dem oberen Abschnitt 24 der Insel 20 und umfasst eine Gateoxidschicht 42, angeordnet auf einer oberen Fläche 240 des oberen Abschnitts 24, ein Gate 24, ausgebildet auf der Gateoxidschicht 42, und ein Paar von in Abstand befindlichen Diffusionsbereichen 46, ausgebildet im oberen Abschnitt 24. Das Gate 44 ist verbunden mit einer (nicht dargestellten) Wortleitung. Die Diffusionsbereiche 46 dienen als ein Source/Drain-Paar für den Transistor 40, und einer der Diffusionsbereiche 46 ist mit einer (nicht dargestellten) Bitleitung verbunden.
  • Eine bundartige Oxidschicht 48 kann angeordnet werden auf dem oberen Abschnitt des Seitenwandabschnitts 22 und angrenzend an die dielektrische Schicht 34 und die zweite Platte 36, um parasitäre Verluste am Seitenwandabschnitt 22 zu verringern. Ein eingebetteter Streifen 50 verbindet einen der Diffusionsbereiche 46 des Transistors 40 mit der zweiten Platte 36 des Kondensators 30. Der eingebettete Streifen 50 liefert einen Pfad für den Transistor 40 zum Lesen bzw. Beschreiben der zweiten Platte 36 des Kondensators 30. Eine Bitleitungskontaktschicht 60 ist angeordnet zwischen zwei benachbarten Zellen und grenzt an die gegenüberliegenden Diffusionsbereiche 46 und 46' der benachbarten Zellen an. Die Bitleitungskontaktschicht 60 verbindet die gegenüberliegenden Diffusionsbereiche 46 und 46' mit einer Bitleitung.
  • 3 zeigt eine Draufsicht der Gestaltung von eingebetteten Streifen 50 und Bitleitungskontakten 60 in der Zellenanordnung 10. Wie aus 3 ersichtlich, ist als ein Beispiel der Zelle 14C in einer Bitleitungsrichtung (BL-Richtung) einer der (nicht dargestellten) Diffusionsbereiche der Zelle 14C verbunden mit einem eingebetteten Streifen 50C, und der andere Diffusionsbereich ist verbunden mit einem Bitleitungskontakt 60C. Der eingebettete Streifen 50C der Zelle 14C befindet sich seitlich in Abstand zum eingebetteten Streifen 50D einer benachbarten Zelle 14D, und der Bitleitungskontakt 60C wird gemeinsam genutzt durch eine Zelle 14B und die Zelle 14C. Das (nicht dargestellte) Gate der Zelle 14C ist mit einer Wortleitung (WL) verbunden.
  • 4 zeigt eine schematische Ansicht einer einzelnen Zelle 14. Das Gate 44 des Transistors 40 auf dem oberen Abschnitt 24 ist verbunden mit einer Wortleitung (WL). Ein Diffusionsbereich 46 des Transistors 40 ist verbunden mit einer Kontaktschicht (CB) und wiederum mit einer Bitleitung (BL). Der andere Diffusionsbereich 46 des Transistors 40 ist verbunden mit der (in 4 nicht dargestellten) zweiten Platte 36 des Kondensators 30 durch einen eingebetteten Streifen (BS). Die er ste Platte 32 des Kondensators 30 ist verbunden mit dem Substrat 12 oder einer Referenzspannung Vsub.
  • 5A bis 5E zeigen das Verfahren zur Herstellung einer erfindungsgemäßen Speicherzellenanordnung 10. Wie in 5 dargestellt, beginnt das Verfahren mit einem Vorbereiten eines Substrats 12, welches ein Siliziumsubstrat, ein Silizium-Auf-Isolierendem-Substrat (SOI-Substrat) oder ein Galliumarsenidsubstrats sein kann. Das Substrat 12 kann undotiert, schwach dotiert oder stark dotiert mit einer Dotierungssubstanz sein. Bei dem Ausführungsbeispiel umfasst das Substrat 12 einen massiven Abschnitt, welcher vorteilhafterweise ein einkristallines Silizium eines P-Typs ist. Das Substrat 12 wird gereinigt, um Verunreinigungen zu entfernen, und anschließend geätzt, um eine Anordnung dreidimensionaler Inseln 20 auszubilden. Jede Insel 20, welche ein Teil des Substrats 12 ist, umfasst einen oberen Abschnitt 24 und Seitenwandabschnitt 22 und befindet sich in Abstand zu benachbarten Inseln 20 durch eine Bodenfläche 16 auf dem geätzten Substrat 12. Die gegenüberliegenden Seitenwandabschnitte 22 zweier benachbarter Inseln 20 und die dazwischenliegende Bodenfläche definieren zusammen einen Grabenraum 18. Da das Verfahren der Erfindung keinerlei genaue Maskenarbeit beim Definieren eines Grabens erfordert, ist die Erfindung generell unempfindlich gegen die Maskenfehlausrichtung und Begrenzungen eines hohen Seitenverhältnisses, welche bei herkömmlichen Techniken vorhanden sind.
  • Als nächstes werden die Seitenwandabschnitte 22 und die Bodenfläche 16 dotiert mit Dotierungssubstanzen des N-Plus-Typs, wie etwa As, beispielsweise durch ein Dotierungsdiffusionsverfahren. Der dotierte N-Plus-Bereich 32 entspricht der ersten Platte des Kondensators 30. Die erste Platte 32 ist mit der (nicht dargestellten) Substratreferenzspannung verbunden. Anschließend an die Ausbildung der ersten Platte 32 wird eine dielektrische Schicht 34, wie etwa Stickstoffoxid (NO), auf die Seitenwandabschnitte 22 aufgebracht. Eine Polysiliziumschicht 36 wird anschließend auf die dielektrische Schicht 34 aufgebracht. Die Polysiliziumschicht 36 entspricht der zweiten Platte bzw. dem Speicherknoten des Kondensators 30.
  • Wie aus 5B ersichtlich, wird ein Isoliermaterial 38, wie etwa ein Oxid, auf die Bodenfläche 16 aufgebracht, um die Räume einschließlich der definierten Grabenräume 18 zwischen den Inseln 20 zu füllen. Ein chemisch-mechanisches Polarisationsverfahren (CMP-Verfahren) wird anschließend durchgeführt, um die Schicht aus Isoliermaterial 38 nach unten zur oberen Fläche der Inseln 20 zu polieren. Das Isoliermaterial 38 isoliert die Zellen elektrisch.
  • Wie aus 5C ersichtlich, werden Gateoxidschichten 42 und Gates 44 ausgebildet auf einer oberen Fläche 240 des oberen Abschnitts 24 durch herkömmliche Verfahren. Die Diffusionsbereiche 46 entsprechend dem Source/Drain-Paar der Transistoren 40 werden anschließend ausgebildet durch Ionenimplantation.
  • 5D zeigt die Ausbildung eines eingebetteten Streifens 50 zum Verbinden der Polysiliziumschicht 36 des Kondensators 30 mit einem der Diffusionsbereiche 46 des Transistors 40. Das Isoliermaterial 38, angeordnet auf jeder anderen Bodenfläche in der Richtung einer Bitleitung, wird geätzt, um die Polysiliziumschichten 36 zweier benachbarter Zellen freizulegen. Eine Leiterschicht wird aufgebracht auf das geätzte Isoliermaterial 38'. Die Leiterschicht wird geätzt, um einen ersten Leiterabschnitt 502 und einen zweiten Leiterabschnitt 504 in Abstand zum ersten Leiterabschnitt 502 auszubilden. Der erste Leiterabschnitt 502 verbindet den Diffusionsbereich 46 einer Zelle mit der Polysiliziumschicht 36 der Zelle, und der zweite Leiterabschnitt 504 verbindet den Diffusionsbereich 46' der benachbarten Zelle mit einer Polysiliziumschicht 36' der benachbarten Zelle.
  • 5E zeigt die Ausbildung einer Bitleitungskontaktschicht 60 zum Verbinden der Diffusionsbereiche mit einer Bitleitung. Das übrige Isoliermaterial 38, angeordnet auf jeder anderen Bodenfläche in der Richtung der Bitleitung, wird geätzt, um die übrigen Diffusionsbereiche 46 freizulegen. Eine Kontaktschicht 60 wird anschließend aufgebracht auf das geätzte verbleibende Isoliermaterial 38'' zum Verbinden der Diffusionsbereiche 46. Eine Passivierungsschicht 70, wie etwa BPSG (Bor-Phosphorsilikatglas) wird anschließend aufgebracht, um Isolation und Schutz für die Zelle zu liefern.
  • Zusammenfassend offenbart die Erfindung eine Speichervorrichtung, welche ein Halbleitersubstrat und eine Anordnung von Speicherzellen umfasst, wobei jede Zelle elektrisch gegen benachbarte Zellen isoliert ist und eine aus dem Substrat ausgebildete Insel aufweist, wobei die Insel einen oberen Abschnitt und mindestens einen Seitenwandabschnitt aufweist und sich in Abstand zu anderen Inseln durch eine Bodenfläche auf dem Substrat befindet, einen angrenzend an den Seitenwandabschnitt ausgebildeten Kondensator und einen auf dem oberen Abschnitt der Insel ausgebildeten Transistor umfasst, wobei der Transistor eine auf einer Fläche des oberen Abschnitts ausgebildete Gateoxidschicht, ein auf der Gateoxidschicht ausgebildetes Gate sowie einen ersten und einen zweiten Diffusionsbereich, ausgebildet im oberen Abschnitt, umfasst, wobei der erste Diffusionsbereich sich in Abstand zum zweiten Diffusionsbereich befindet.

Claims (8)

  1. Speicherzelle, aufweisend: a) ein Halbleitersubstrat (12) mit einer aus dem Substrat gebildeten Insel (20) mit einem oberen Abschnitt (24) und mindestens einem Seitenwandabschnitt (22); b) einen angrenzend an die Seitenwandabschnitte (22) ausgebildeten Kondensator (30), der die Insel (20) umgibt, wobei der Kondensator (30) eine erste in den Seitenwandabschnitten (22) ausgebildete Platte (32), eine auf den Flächen der Seitenwandabschnitte (22) ausgebildete dielektrische Schicht (34) und eine an die dielektrische Schicht (34) angrenzend ausgebildete zweite Platte (36) aufweist; c) einen auf dem oberen Abschnitt (24) der Insel (20) ausgebildeten Transistor (40), wobei der Transistor (40) eine auf der oberen Fläche (240) des oberen Abschnitts (24) ausgebildete Gateoxidschicht (42), ein auf der Gateoxidschicht (42) ausgebildetes Gate (44) sowie einen ersten und einen zweiten Diffusionsbereich (46), ausgebildet im oberen Abschnitt (24), aufweist, wobei der erste Diffusionsbereich sich in Abstand zum zweiten Diffusionsbereich befindet und die Diffusionsbereiche (46) als ein Source/Drain-Paar für den Transistor (40) dienen; und d) einen eingebetteten Streifen (50) zum Verbinden des ersten Diffusionsbereichs (46) des Transistors (40) mit der zweiten Platte (36) des Kondensators (30).
  2. Speicherzelle nach Anspruch 1, wobei die erste Platte (32) dotiertes Silizium ist.
  3. Speicherzelle nach Anspruch 1, wobei die zweite Platte (36) eine Polysiliziumschicht ist.
  4. Speicherzelle nach Anspruch 1, ferner umfassend eine Kontaktschicht (60) zum Verbinden des zweiten Diffusionsbereichs (46) des Transistors (40) mit einer Bitleitung.
  5. Speicherzelle nach Anspruch 1, wobei das Gate (44) des Transistors (40) mit einer Wortleitung verbunden ist.
  6. Speichervorrichtung, bei der in bzw. auf dem Halbleitersubstrat (12) eine Vielzahl von Speicherzellen (14) gemäß einem der vorstehenden Ansprüche angeordnet ist, wobei jede Zelle (14) elektrisch gegen benachbarte Zellen (14) isoliert ist, und sich eine aus dem Substrat ausgebildete Insel (20) durch eine Bodenfläche (16) auf dem Substrat (12) in Abstand zu anderen benachbarten Inseln (20) befindet.
  7. Verfahren zur Herstellung einer Speichervorrichtung mit den Schritten: Ätzen eines Halbleitersubstrats (12) zum Ausbilden einer Anordnung von Inseln (20), welche sich durch eine Bodenfläche (16) auf dem Substrat (12) in Abstand zueinander befinden, wobei jede Insel (20) einen oberen Abschnitt (24) und mindestens einen Seitenwandabschnitt (22) aufweist; Dotieren des Seitenwandabschnitts (22) und der Bodenfläche (16); Ausbilden einer dielektrischen Schicht (34) angrenzend an den Seitenwandabschnitt (22); Ausbilden einer Polysiliziumschicht (36) angrenzend an die dielektrische Schicht (34); elektrisches Isolieren der Anordnung von Inseln (20) mittels eines Isoliermaterials (38); Ausbilden einer Oxidschicht (42) auf der oberen Fläche (240) des oberen Abschnitts (24); Ausbilden eines Gates (44) auf der Oxidschicht (42); Ausbilden eines ersten Diffusionsbereichs (46) und eines zweiten Diffusionsbereichs (46) in Abstand zum ersten Diffusionsbereich (46) im oberen Abschnitt (24), wobei die Diffusionsbereiche (46) als ein Source/Drain-Paar für den Transistor (40) dienen; Ätzen des Isoliermaterials (38), um die Polysiliziumschicht (36) freizulegen; Anordnen einer Leiterschicht auf dem geätzten Isoliermaterial; und Ätzen der Leiterschicht, um einen ersten Leiterabschnitt und einen zweiten Leiterabschnitt in Abstand zum ersten Leiterabschnitt auszubilden, wobei der erste Leiterabschnitt den ersten Diffusionsbereich (46) mit der Polysiliziumschicht (36) verbindet.
  8. Verfahren nach Anspruch 7, ferner umfassend: Ätzen des Isoliermaterials (38), um den zweiten Diffusionsbereich (46) freizulegen; und Aufbringen einer Kontaktschicht auf das geätzte Isoliermaterial, um den zweiten Diffusionsbereich (46) mit der Bitleitung zu verbinden.
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