KR100688369B1 - 셀 내에 복수 데이터를 기억시키는 반도체 메모리 장치 - Google Patents

셀 내에 복수 데이터를 기억시키는 반도체 메모리 장치 Download PDF

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Abstract

매트릭스 내에 배열되고, 각각의 메모리셀은 워드라인(WL1-16) 및 비트라인(BL0-BLf4)에 접속되며 n 값(n은 3 이상인 자연수)을 기억시킬 수 있는 복수의 메모리셀(MC)를 구비하는 메모리셀 배열(1)이 구성된다. 제어회로(7)는 입력 데이터에 따라 워드라인 및 비트라인의 전위를 제어하며 메모리셀 내로 데이터를 기록한다. 제어회로(7)는 기록 동작시 k값 임계전압(k <= n)까지 메모리셀 내로 데이터를 기록하고, 비트라인을 일 회 프리차지(precharge)시키며, 그 후 메모리셀이 i값(i <= k) 임계전압에 도달하였는지 여부를 베리파이하기 위하여 워드라인의 전위를 i회 가변시킨다.

Description

셀 내에 복수 데이터를 기억시키는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WHICH STORES PLURAL DATA IN A CELL}
도 1a, 1b, 1c, 및 1d는 메모리셀 내의 데이터와 메모리셀의 임계전압 사이의 관계를 도시한다.
도 2는 비휘발성 반도체 메모리 장치의 구조적인 구성을 도시하는 도면;
도 3은 본 발명의 제1 실시예에 따른 도2 의 비트라인 제어회로 및 메모리셀 배열의 구성을 도시하는 회로도;
도 4a 및 4b는 메모리셀의 단면도 및 선택 트랜지스터의 단면도;
도 5는 메모리셀 배열내의 NAND 셀의 단면도;
도 6은 도 3에 도시된 데이터 기억 회로의 일 예의 회로도;
도 7은 NAND 셀 내로 데이터를 기록하는 절차를 도시하는 도면;
도 8은 제1 페이지 프로그램 동작을 설명하는 흐름도;
도 9는 제2 페이지 프로그램 동작을 설명하는 흐름도;
도 10a 및 10b는 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 11a, 11b, 및 11c는 데이터 캐시를 설정하는 절차를 도시하는 도면;
도 12a, 12b, 및 12c는 데이터 캐시를 설정하는 절차를 도시하는 도면;
도 13a 및 13b는 베리파이 동작시 데이터 캐시를 도시하는 도면;
도 14는 베리파이 동작시 데이터 캐시를 도시하는 도면;
도 15는 베리파이 동작시 데이터 캐시를 도시하는 도면;
도 16은 베리파이 동작시 데이터 캐시를 도시하는 도면;
도 17은 제1 실시예의 변형을 도시하는, 제2 페이지 프로그램 동작을 설명하는 흐름도;
도 18a 및 18b는 판독 동작을 설명하는 흐름도;
도 19는 본 발명의 제2 실시예를 도시하는, 도 3의 변형을 도시하는 회로도;
도 20a, 20b 및 20c는 메모리셀 내의 데이터와 메모리셀의 임계전압 사이의 관계를 도시하는 도면;
도 21a 및 21b는 메모리셀 내의 데이터와 메모리셀의 임계전압 사이의 관계를 도시하는 도면;
도 22a 및 22b는 제2 실시예에서 기록이 수행되는 순서의 일 예를 도시하는 도면;
도 23은 제2 실시예의 제3 페이지 프로그램을 설명하는 흐름도;
도 24는 도 23을 따르는 제3 페이지 프로그램을 설명하는 흐름도;
도 25a 및 25b는 제3 페이지 프로그램 내의 데이터 캐시의 상태를 도시하는 도면;
도 26은 제3 페이지 프로그램 내의 데이터 캐시의 상태를 도시하는 도면;
도 27a 및 27b는 각각 제1 페이지 판독 동작 및 제2 페이지 판독 동작을 설 명하는 흐름도;
도 28은 제3 페이지 판독 동작을 설명하는 흐름도;
도 29는 본 발명의 제3 실시예에 따른 제3 페이지 기록 동작을 설명하는 흐름도;
도 30은 도 29를 따르는 제3 페이지 기록 동작을 설명하는 흐름도;
도 31a 및 31b는 각각 제1 페이지 판독 동작 및 제2 페이지 판독 동작을 설명하는 흐름도;
도 32는 복수의 플래그셀을 배열하는 일 예를 도시하는 도면;
도 33a 내지 33f는 본 발명의 제4 실시예에 따른 메모리셀 내의 데이터와 메모리셀의 임계전압 사이의 관계를 도시하는 도면;
도 34는 제4 실시예의 제1 페이지 동작을 설명하는 흐름도;
도 35는 제4 실시예의 제2 페이지 동작을 설명하는 흐름도;
도 36a 및 36b는 제4 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 37a 및 37b는 제4 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 38은 제4 실시예에서 메모리셀내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 39a, 39b 및 39c는 본 발명의 제5 실시예에 따른 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 40은 제5 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 41a 및 41b는 제5 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 42a 및 42b는 제5 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 43a, 43b 및 43c는 본 발명의 제6 실시예에 따른 메모리셀 내의 데이터와 메모리셀의 임계전압 사이의 관계를 도시하는 도면;
도 44a 및 44b는 제6 실시예에서 메모리셀 내의 데이터와 메모리셀의 임계전압 사이의 관계를 도시하는 도면;
도 45는 제6 실시예의 제3 페이지 기록 동작을 설명하는 흐름도;
도 46은 제6 실시예의 제3 페이지 기록 동작을 설명하는 흐름도;
도 47a 및 47b는 제6 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 48a 및 48b는 제6 실시예에서 메모리셀내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 49a 및 49b는 제6 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 50a 및 50b는 제6 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 51a 및 51b는 제6 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 52는 제6 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 53은 본 발명이 제7 실시예에 따른 데이터 기억회로의 구성을 도시하는 회로도;
도 54는 제7 실시예에서 제3 페이지 기록 동작을 설명하는 흐름도;
도 55는 제7 실시예에서 제3 페이지 기록 동작을 설명하는 흐름도;
도 56a 및 56b는 제7 실시예에서 메모리셀 내의 각각의 데이터 캐시와 데이터 사이의 관계를 도시하는 도면;
도 57은 제7 실시예에 적용된 비휘발성 반도체 메모리 장치의 일 예를 도시하는 평면도;
도 58은 도 57의 라인 58-59를 따라 취해진 단면도;
도 59는 도 57의 라인 59-59를 따라 취해진 단면도;
도 60은 본 발명의 반도체 메모리 장치가 적용되는 메모리 카드의 블럭도;
도 61은 본 발명의 반도체 메모리 장치가 적용되는 메모리 카드의 내부 구성을 도시하는 블럭도;
도 62는 본 발명의 반도체 메모리 장치가 적용되는 메모리 카드 및 카드 홀더의 투시도;
도 63은 메모리 카드 및 카드 홀더가 접속되는 접속 유니트의 투시도;
도 64는 카드 메모리가 삽입되는 접속 유니트가 접속선으로 퍼스널 컴퓨터에 접속되는 경우를 도시하는 투시도;
도 65는 본 발명의 반도체 메모리 장치가 적용되는 IC 카드의 평면도;
도 65에 도시된 IC 카드의 내부 구성을 도시하는 블럭도; 및
도 67은 상기 실시예들의 각각의 비휘발성 반도체 메모리 장치가 적용되는 USB 메모리 장치의 블럭도.
<도면의 주요부분에 대한 부호의 설명>
1: 메모리셀 배열 2: 비트라인 제어회로
3: 컬럼 디코더 4: 데이터 입력/출력 버퍼
5: 데이터 입력/출력 터미널 6: 워드라인 제어회로
7: 전압 생성 회로 8: 제어신호 입력 터미널
10: 데이터 기억 회로 41: 기판
42: n 형 확산층 43: 게이트 절연막
44: 플로팅 게이트 61a, 61b: 클럭된 인버터 회로
61c, 61d: 트랜지스터 61p: MOS 커패시터
본 발명은, 예를 들면, 2 비트 이상의 데이터를 기억시킬 수 있는 반도체 메모리 장치에 관한 것이다.
EEPROM을 이용하는 NAND 플래시 메모리와 같은, 다중치(multivalued) 데이터를 기억시킬 수 있는 비휘발성 반도체 메모리 장치가 제안되었다(예를 들면, 일본특허출원 공개공보 제2000-195280 호를 참조).
이 유형의 비휘발성 반도체 메모리 장치에서, 다중치 데이터가 메모리셀 내에 기억되는 경우, 각각의 데이터에 대응하는 임계전압이 메모리셀 내에 설정된다. 메모리셀 내에 기억된 데이터의 비트수가 증가함에 따라 임계전압의 수도 증가한다. 예를 들면, 4 값 데이터의 2 비트를 기억시키기 위하여, 4 임계치 전압이 필요하다. 8 값의 데이터의 3 비트를 기억시키기 위하여 8 임계전압이 필요하다.
데이터가 메모리셀 내로 기록되는 경우, 기록되는 데이터에 대응하는 임계전압에 메모리셀의 임계전압이 도달했는지 여부가 베리파이(verify)된다. 베리파이동작을 수행하기 위하여, 메모리셀이 접속되는 비트라인은 특정 전위로 프리차지된다. 이 상태에서, 베리파이전압은 워드라인으로 제공된다. 메모리셀의 임계전압이 기록 데이터에 대응하는 임계전압에 도달하지 않았다면, 메모리셀이 턴온된다. 결과로서, 비트라인상의 전위는 메모리셀을 통하여 방전되므로 로우(low)가 된다. 반대로, 기록 데이터에 대응하는 임계전압에 메모리셀의 임계전압이 도달했다면, 메모리셀은 오프로 유지된다. 결과로서, 비트라인은 하이(high)를 유지한다. 비트라인상의 전위가 검출되어, 메모리셀의 임계전압을 베리파이한다. 베리파이의 결과는 기록되는 데이터에 대응하는 임계전압에 메모리셀의 임계전압이 도달하지 않았음을 보였고, 기록이 다시 수행된다.
전술된 바와 같이, 다중치 데이터를 기억시키는 비휘발성 반도체 메모리 장치에서, 기억되는 데이터의 비트수가 큰 경우, 메모리셀 내에 설정된 임계전압의 수가 증가한다. 데이터 기록시, 베리파이 동작은 각각의 임계전압에 대하여 수행되어야 한다. 따라서, 베리파이 동작을 수행하는데 긴 시간이 필요하며, 이는 데이터 기록 동작의 속도를 높이는 것을 어렵게 만든다.
본 발명의 제1 측면에 따르면, 매트릭스 내에 배열된 복수의 메모리셀(복수의 메모리셀의 각각은 워드라인 및 비트라인으로 접속되며 n(n은 3 이상의 자연수) 값을 기억시킬 수 있음)을 갖도록 구성되는 메모리셀 배열; 및 입력 데이터에 따라 워드라인 및 비트라인의 전위를 제어하고 데이터를 메모리셀 내로 기록하며 기록 동작시 k 값 임계전압(k <= n)까지 메모리셀 내로 데이터를 기록하고, 비트라인을 일회 프리차지시키며, 그 후 메모리셀이 i 값(i <= k) 임계전압에 도달했는지 여부를 베리파이하기 위하여 워드라인의 전위를 i 회 가변시키는 제어 유니트를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 제2 측면에 따르면, 매트릭스 내에 배열된 복수의 메모리셀(복수의 메모리셀의 각각은 워드라인 및 비트라인으로 접속되며 4 값을 기억시킬 수 있음)을 갖도록 구성되는 메모리셀 배열; 및 입력 데이터에 따라 워드라인 및 비트라인의 전위를 제어하고 데이터를 메모리셀 내로 기록하는 제어회로를 포함하며, 여기서 상기 제어회로는, 제1 기록 동작에서, 메모리셀의 임계전압을 제1 임계전압으 로부터 제1 임계전압 또는 제2 임계전압(제1 임계전압 < 제2 임계전압)으로 변경시키고 제2 기록 동작에서, 메모리셀의 임계전압이 제1 임계전압이라면 메모리셀의 임계전압을 제1 임계전압 또는 제3 임계전압(제1 임계전압 < 제3 임계전압)으로 변경시키고, 메모리셀의 임계전압이 제2 임계전압이라면 제4 임계전압(제2 임계전압 <= 제4 임계전압) 또는 제5 임계전압(제4 임계전압 < 제5 임계전압)으로 변경시키며, 제1 및 제2 기록 동작에서, ΔVpgm(제1 기록 동작에서 ΔVpgm은 제2 기록 동작에서의 ΔVpgm보다 더 큼)의 증분에서 프로그램 전압을 증가시키며 프로그램 및 베리파이 동작을 반복함으로써 기록 동작을 수행하는, 반도체 메모리 장치가 제공된다.
본 발명의 제3 측면에 따르면, 매트릭스 내에 배열된 복수의 메모리셀(복수의 메모리셀의 각각은 워드라인 및 비트라인으로 접속되며 4 값을 기억시킬 수 있음)을 갖도록 구성되는 메모리셀 배열; 및 입력 데이터에 따라 워드라인 및 비트라인의 전위를 제어하고 데이터를 메모리셀 내로 기록하는 제어회로를 포함하며, 여기서 상기 제어회로는, 제1 기록 동작에서, 메모리셀의 임계전압을 제1 임계전압으로부터 제1 임계전압 또는 제2 임계전압(제1 임계전압 < 제2 임계전압)으로 변경시키고 제2 기록 동작에서, 메모리셀의 임계전압이 제1 임계전압이라면 메모리셀의 임계전압을 제1 임계전압 또는 제3 임계전압(제1 임계전압 < 제3 임계전압)으로 변경시키고, 메모리셀의 임계전압이 제2 임계전압이라면 제4 임계전압(제2 임계전압 <= 제4 임계전압) 또는 제5 임계전압(제4 임계전압 < 제5 임계전압)으로 변경시키며, 제2 기록 동작에서, 프로그램 및 베리파이 동작을 반복함으로써 제3 임계전압 이 도달되었는지 여부를 베리파이하는 베리파이 동작의 수로 최대값을 설정하며, 베리파이 동작의 수가 최대값에 도달한 경우, 제3 임계전압이 도달되었는지 여부를 베리파이하는 베리파이 동작을 스킵하는, 반도체 메모리 장치가 제공된다.
본 발명의 제4 측면에 따르면, 제1 임계전압 내지 제n(n은 2 이상의 자연수) 임계전압을 이용하여 데이터를 기억시키는 메모리셀; 및 입력 데이터에 따라 제1 내지 제n 임계전압중 어느 하나를 기록하는 제어회로를 포함하며, 상기 제어회로는, 제1 기록 동작에서, 제n 임계전압, 제(n-1) 임계전압, …, 제(n-k+1) 임계전압의 k값 임계전압을 메모리셀 내로 기록하고, 제2 기록 동작에서, 제(n-k) 임계전압, 제(n-k-1) 임계전압, …, 제(n-2k+1) 임계전압의 k값 임계전압을 메모리셀 내로 기록하며, 제n/k 기록 동작에서, 제k 임계전압, 제(k-1) 임계전압, …, 제2 임계전압의 (k-1)값 임계전압을 메모리셀 내로 기록하는, 반도체 메모리 장치가 제공된다.
본 발명의 제5 측면에 따르면, 하나 이상의 데이터 항목을 기억하는 메모리; 메모리셀로 접속되고 제1 논리레벨 또는 제2 논리레벨의 외부 입력된 데이터를 기억시키는 하나 이상의 데이터 기억회로; 및 데이터 기억회로의 동작을 제어하는 제어회로를 포함하며, 상기 제어회로는, 데이터 기억회로에 기억된 데이터의 논리레벨이 제1 논리레벨인 경우, 논리레벨을 제2 논리레벨로 반전시키고, 데이터의 논리가 제2 논리레벨인 경우, 논리레벨을 제1 논리레벨로 반전시키며, 나아가 데이터 기억회로에 기억된 데이터의 논리레벨이 제1 논리레벨인 경우, 메모리셀에 대하여 기록을 수행하여 임계전압을 증가시키며, 데이터의 논리레벨이 제2 레벨인 경우, 메모리셀의 임계전압을 불변인 상태로 유지시키는, 반도체 메모리 장치가 제공된다.
본 발명의 제6 측면에 따르면, 매트릭스 내에 배열된 복수의 메모리셀(복수의 메모리셀의 각각은 워드라인 및 비트라인으로 접속되며 n(n은 3 이상의 자연수) 값을 기억시킬 수 있음)을 갖도록 구성되는 메모리셀 배열; 및 입력 데이터에 따라 워드라인 및 비트라인의 전위를 제어하고 데이터를 메모리셀 내로 기록하는 제어회로를 포함하며, 여기서 상기 제어회로는, 제1 기록 동작에서 a1 값(a1 <= n) 임계전압, 제2 기록 동작에서 a2 값(a2 <= n) 임계전압, 제k 기록 동작에서 ak 값(ak <= n) 임계전압(k는 2 이상의 자연수: k <= n)까지 데이터를 메모리셀 내로 기록하고, 제1 내지 제k 기록 동작에서, ΔVpgm(제1 내지 제k 기록 동작의 ΔVpgm은 다음의 표현을 만족시킴: 제1 ΔVpgm > 제2 ΔVpgm > … > 제k ΔVpgm)의 증분에서 프로그램 전압을 증가시키며 프로그램 및 베리파이 동작을 반복함으로써 기록 동작을 수행하는, 반도체 메모리 장치가 제공된다.
본 발명의 제7 측면에 따르면, 제1 내지 제n 임계전압(각각의 임계전압은 제1 임계전압 내지 제n 임계전압의 순으로 증가하도록 정의되고(n은 2 이상의 자연수) 기록 동작의 결과로서 증가됨)을 이용하여 데이터를 기억시키는 메모리셀; 입력 데이터에 따라 제1 내지 제n 임계전압중 어느 하나를 메모리셀 내로 기억시키는 제어회로를 포함하며, 여기서 상기 제어회로는, 제1 기록 동작에서, 제n 임계전압, 제(n-1) 임계전압, …, (n-k1+1) 임계전압의 k1 값 임계전압을 메모리셀 내로 기록하고, 제2 기록 동작에서, 제(n-k1) 임계전압, 제(n-k1-1) 임계전압, …, 제(n-k1-k2+1 임계전압의 k2 값 임계전압을 메모리셀 내로 기록하며, 제i 기록 동작에서, 제ki 임계전압, 제(ki-1) 임계전압, …, 제2 임계전압의 제(ki-1) 값 임계전압을 메모리셀 내로 기록하는, 반도체 메모리 장치가 제공된다.
본 발명의 제8 측면에 따르면, 매트릭스 내에 배열된 복수의 메모리셀(복수의 메모리셀의 각각은 워드라인 및 비트라인으로 접속되며 n(n은 3 이상의 자연수)값을 기억시킬 수 있음)을 갖도록 구성되는 메모리셀 배열; 입력 데이터에 따라 워드라인 및 비트라인의 전위를 제어하고 데이터를 메모리셀 내로 기록하며, 기록 동작에서, 메모리셀의 임계전압이 k값 임계전압에 도달했는지 여부를 베리파이하는 경우 k값 임계전압보다 더 낮은 임계전압을 이용하여 베리파이 동작을 수행하고, 메모리셀의 임계전압이 k값 임계전압보다 더 낮은 임계전압을 초과했다면, 데이터 기억회로 내의 데이터를 k값 임계전압보다 더 낮은 i값 임계전압(i < k)으로 기록되는 동일한 데이터로 설정하는 제어회로; 및 비트라인에 접속되며 데이터의 하나 이상의 비트를 기억시키는 데이터 기억회로를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 제9 측면에 따르면, 데이터의 k 비트(k는 2 이상의 자연수)를 기억하는 메모리셀; 외부적으로 입력된 데이터 및 메모리셀로부터 판독된 데이터를 기억하는 제1 기억회로; 제1 기억회로에 기억된 데이터를 기억하는 제2 기억회로; 메모리셀로부터 판독된 데이터를 기억하는 제3 기억회로; 제3 기억회로에 기억된 데이터를 기억하는 제4 기억회로; 및 기록 동작에서 메모리셀에 기억된 데이터에 따라 제1 내지 제4 기억회로 내의 데이터를 유지 또는 변경시키며 제3 페이지 기록 동작에서 동시에 8값 데이터를 기록하는 제어회로를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 제10 측면에 따르면, 복수의 메모리셀이 매트릭스 내에 배열되며, 복수의 메모리셀의 각각은 워드라인 및 비트라인으로 접속되고 n값(n은 3 이상의 자연수)을 기억시킬 수 있는 메모리셀 배열; 및 입력 데이터에 따라 워드라인 및 비트라인의 전위를 제어하고 메모리셀로부터 데이터를 판독하며 비트라인을 1회 프리차지하고 그 후 워드라인의 전위를 i 회 변경시킴으로써 메모리셀로부터 데이터를 판독하는 제어회로를 포함하는 반도체 메모리 장치가 제공된다.
이후, 첨부도면을 참조하여, 본 발명의 실시예들이 설명될 것이다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 구성을 구조적으로 도시한다. 예를 들면, 4 값(2비트) 데이터를 기억시키는 NAND 플래시 메모리의 구성이 도 2에 도시된다.
메모리셀 배열(1)은 복수의 비트라인, 복수의 워드라인, 및 공통의 소스라인을 포함한다. 예를 들면, 메모리 배열(1)에서, 메모리셀들은 매트릭스 내에 배열된다. 각각의 메모리셀은 EEPROM 셀로 구성되며 데이터가 전기적으로 재기록되는 것을 가능하게 한다. 비트라인을 제어하기 위한 비트라인 제어회로(2) 및 워드라인 제어회로(6)는 메모리셀 배열(1)에 접속된다.
비트라인 제어회로(2)는 후술되는 바와 같이 복수의 데이터 기억회로 및 하나의 플래그 데이터 기억회로를 포함한다. 비트라인 제어회로(2)는 비트라인을 통 하여 메모리셀 배열(1) 내의 메모리셀에 있는 데이터를 판독하고, 비트라인을 통하여 메모리셀 배열(1) 내의 메모리셀의 상태를 검출하거나, 또는 비트라인을 통하여 메모리셀로 기록 제어전압을 인가함으로써 메모리셀 배열(1) 내의 메모리셀로 데이터를 기록한다. 컬럼 디코더(3) 및 데이터 입력/출력 버퍼(4)는 비트라인 제어회로(2)에 접속된다. 컬럼 디코더(3)는 비트라인 제어회로(2) 내의 데이터 기억회로들중 하나를 선택한다. 데이터 기억회로 내로 판독된 메모리셀 내의 데이터는 데이터 입력/출력 버퍼(4)를 통하여 데이터 입력/출력 터미널(5)로부터 외부세계로 출력된다.
데이터 입력/출력 터미널(5)로 외부에서 입력된 기록 데이터는 컬럼 디코더(3)에 의하여 선택된 데이터 기억회로로 데이터 입력/출력 버퍼(4)를 통하여 입력된다.
워드라인 제어회로(6)는 메모리셀 배열(1)로 접속된다. 워드라인 제어회로(6)는 메모리셀 배열(1) 내의 워드라인을 선택하고 선택된 워드라인에 대한 판독, 기록, 또는 삭제를 위하여 필요한 전압을 인가한다.
제어신호 및 제어전압 생성회로(7)에 접속되는, 메모리셀 배열(1), 비트라인 제어회로(2), 컬럼 디코더(3), 데이터 입력/출력 버퍼(4), 및 워드라인 제어회로(6)는 제어신호 및 제어전압 생성회로(7)에 의하여 제어된다. 제어신호 입력 터미널(8)에 접속되는 제어신호 및 제어전압 생성회로(7)는 제어신호 입력 터미널(8)을 통하여 외부에서 입력된 제어신호에 의하여 제어된다.
비트라인 제어회로(2), 컬럼 디코더(3), 워드라인 제어회로(6), 및 제어신호 및 제어전압 생성회로(7)는 기록회로 및 판독회로를 구성한다.
도 3은 도2의 메모리셀 배열(1) 및 비트라인 제어회로(2)의 구성을 도시한다. 메모리셀 배열(1)에서, 복수의 NAND 셀들이 제공된다. 하나의 NAND 셀은 직렬로 접속된 메모리셀들 MC(예를 들면, 16 EEPROM으로 구성됨)와 제1 및 제2 선택 게이트 S1, S2로 구성된다. 제1 선택 게이트 S1은 비트라인 BL0로 접속되고 제2 선택 게이트 S2는 소스라인 SRC로 접속된다. 각각의 행에 배열된 메모리셀들의 제어 게이트들은 동등하게 워드라인 WL1, WL2, WL3, …, WL16으로 접속된다. 제1 선택 게이트 S1은 동등하게 선택라인 SG1에 접속되고 제2 선택 게이트 S2는 선택라인 SG2로 접속된다.
비트라인 제어회로(2)는 복수의 데이터 기억회로(10)와 제1 및 제2 플래그 데이터 기억회로(10a, 10b)를 갖는다. 비트라인들의 쌍 (BL0, BL1), (BL2, BL3), …, (BLi, BLi+1), (BLf1, BLf2), (BLf3, BLf4)는 데이터 기억회로(10)와 제1 및 제2 플래그 데이터 기억회로(10a, 10b)에 일대일로 대응하여 접속된다.
메모리셀 배열(1)은 파선으로 도시된 바와 같이 복수의 블럭들을 포함한다. 각각의 블럭은 복수의 NAND 셀들로 구성된다. 데이터는 블럭들 내에서 삭제된다. 삭제 동작은 두 비트라인 접속된 데이터 기억회로(10)와 제1 및 제2 플래그 데이터 기억회로(10a 및 10b)에서 동시에 수행된다.
하나 걸러서 비트라인에 제공되고 단일의 워드라인에 접속되는 복수의 메모리셀들(파선으로 둘러싸인 메모리셀들)은 일 섹터를 구성한다. 데이터는 섹터에서 기록 또는 판독된다. 일 섹터에서, 예를 들면, 데이터의 두 페이지가 기억된다. 플래그를 기억하기 위한 복수의 제1 플래그셀 FC1 및 복수의 제2 플래그셀 FC2가 각각의 워드라인으로 접속된다. 즉, 제1 실시예에서, 일 섹터는 제1 플래그셀 FC1 및 제2 플래그셀 FC2를 포함한다.
제1 및 제2 플래그셀 FC1, FC2의 각각은 각각의 섹터에 대하여 하나로 제한되지 않는다. 예를 들면, 복수의 플래그셀들이 파선으로 도시된 바와 같이 하나의 섹터로 접속될 수 있다. 이 경우, 플래그셀에 기억된 데이터는 후술되는 바와 같이 복수의 플래그셀들에 기억된 데이터의 다수에 의하여 결정될 수 있다.
판독 동작, 프로그램 베리파이 동작, 및 프로그램 동작에서, 외부적으로 지정된 어드레스 신호(YA1, YA2, …, YAi, YAFlag)에 따라서 데이터 기억회로(10)에 접속된 두 비트라인(BLi, BLi+1)으로부터 하나의 비트라인이 선택된다. 또한, 외부 어드레스에 따라, 하나의 워드라인이 선택되며, 그로 인하여 하나의 섹터(두 페이지에 대하여)를 선택한다. 두 페이지들 사이의 전환은 어드레스에 따라 이루어진다.
도 4a 및 4b는 각각 메모리셀 및 선택 트랜지스터의 단면도이다. 도 4a는 메모리셀을 도시한다. 기판(41)에는, 메모리셀의 드레인 및 소스로서 기능하는 n형 확산층(42)이 형성된다. 기판(41) 위에는, 게이트 절연막(43)을 통하여 플로팅 게이트(FG)(44)가 형성된다. 플로팅 게이트(44) 위에는, 절연막(45)을 통하여 제어 게이트(CG)(46)가 형성된다. 도 4b는 선택 게이트를 도시한다. 기판(41)에는, 드레인 및 소스로서 기능하는 n형 확산층(47)이 형성된다. 기판(41) 위에는, 게이트 절연막(48)을 통하여 제어 게이트(49)가 형성된다.
도 5는 메모리셀 배열내의 일 NAND 셀의 단면도이다. 본 예에서, NAND 셀에는, 도 4a에 도시된 바와 같이 구성된 16 메모리셀들이 직렬로 접속된다. NAND 셀의 드레인측 및 소스측은 각각 도 4b에 도시된 바와 같이 구성된 제1 선택 게이트 S1 및 제2 선택 게이트 S2가 제공된다.
도 6은 도 3에 도시된 데이터 기억회로(10)의 회로도이다. 제1 및 제2 플래그 데이터 기억회로(10a, 10b)의 각각은 데이터 기억회로(10)의 경우와 동일한 구성을 가진다.
데이터 기억회로(10)는 PDC(primary data cache), SDC(secondary data cache), DDC(dynamic data cache), TDC(temporary data cache)를 갖는다. SDC, PDC, 및 DDC는 기록 동작시 입력 데이터를 유지하고, 판독 동작시 판독 데이터를 유지하고, 베리파이 동작시 일시적으로 데이터를 유지하며, 다중치 데이터를 기억시키는 경우 내부 데이터를 조작하는데 이용된다. TDC는 데이터를 판독하는 경우 비트라인에서 데이터를 증폭하고 데이터를 일시적으로 유지시킬 뿐 아니라, 다중치 데이터를 기억시키는 경우 내부 데이터를 조작하는데 이용된다.
SDC는, 래치회로를 구성하는, 트랜지스터(61c, 61d) 및 클럭된 인버터 회로(61a, 61b)로 구성된다. 트랜지스터(61c)는 클럭된 인버터 회로(61a)의 입력 터미널과 클럭된 인버터 회로(61b)의 입력 터미널 사이에 접속된다. 신호 EQ2는 트랜지스터(61c)의 게이트로 제공된다. 트랜지스터(61d)는 클럭된 인버터 회로(61b)의 입력 터미널과 그라운드 사이에 접속된다. 신호 PRST가 트랜지스터(61d)의 게이트로 제공된다. SDC의 노드 N2a는 컬럼 선택 트랜지스터(61e)를 통하여 입력/출력 데이터 라인 IO으로 접속된다. SDC의 노드 N2b는 컬럼 선택 트랜지스터(61f)를 통하여 입력/출력 데이터 라인 IOn으로 접속된다. 컬럼 선택 신호 CSLi는 트랜지스터(61e, 61f)의 게이트로 제공된다. SDC의 노드 N2a는 트랜지스터(61g, 61h)를 통하여 PDC의 노드 N1a로 접속된다. 신호 BLC2는 트랜지스터(61g)의 게이트로 제공된다. 신호 BLC1는 트랜지스터(61h)의 게이트로 제공된다.
PDC는 클럭된 인버터 회로(61i, 61j) 및 트랜지스터(61k)로 구성된다. 트랜지스터(61k)는 클럭된 인버터 회로(61i)의 입력 터미널과 클럭된 인버터 회로(61j)의 입력 터미널 사이에 접속된다. 신호 EQ1은 트랜지스터(61k)의 게이트로 제공된다. PDC의 노드 N1b는 트랜지스터(61l)의 게이트로 접속된다. 트랜지스터(61l)의 현재 경로의 일 단은 트랜지스터(61m)를 통하여 그라운드로 접속된다. 신호 CHK1은 트랜지스터(61m)의 게이트로 제공된다. 트랜지스터(61l)의 현재 경로의 다른 단은 트랜스퍼 게이트를 구성하는 트랜지스터(61n, 61o)의 현재 경로의 일 단에 접속된다. 신호 CHK2n은 트랜지스터(61n)의 게이트로 제공된다. 트랜지스터(61o)의 게이트는 트랜지스터(61g 및 61h)의 접합 노드로 접속된다. 신호 COMi는 트랜지스터(61n, 61o)의 현재 경로의 다른 단에 제공된다. 신호 COMi는 모든 데이터 기억회로(10)에 공통이고 모든 데이터 기억회로(10)가 베리파이되었는지 여부를 나타내는 신호이다. 특히, 모든 데이터 기억회로가 베리파이된 경우, PDC의 노드 N1b는 로우(low)가 된다. 이 상태에서는, 신호 CHK1 및 CHK2가 하이(high)로 되는 경우, 모든 데이터 기억회로가 베리파이되었다면, 신호 COMi는 하이로 된다.
또한, TDC는 예를 들면, MOS 커패시터(61p)로 구성된다. 커패시터(61p)는 그라운드와 트랜지스터(61g, 61h)의 접합 노드 N3 사이에 접속된다. DDC는 트랜지스터(61q)를 통하여 접합노드 N3로 접속된다. 신호 REG는 트랜지스터(61q)의 게이트로 제공된다.
DDC는 트랜지스터(61r, 61s)로 구성된다. 신호 VREG는 트랜지스터(61r)의 현재 경로의 일 단으로 제공된다. 트랜지스터(61r)의 다른 단은 트랜지스터(61q)의 현재 경로에 접속된다. 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통하여 PDC의 노드 N1a로 접속된다. 신호 DTG는 트랜지스터(61s)의 게이트로 제공된다.
또한, 트랜지스터(61t, 61u)의 현재 경로의 일 단은 접합 노드 N3로 접속된다. 신호 VPRE는 트랜지스터(61u)의 현재 경로의 다른 단에 제공된다. 신호 BLPRE는 트랜지스터(61u)의 게이트로 제공된다. 신호 BLCLAMP는 트랜지스터(61t)의 게이트로 제공된다. 트랜지스터(61t)의 현재 경로의 다른 단은 트랜지스터(61v)를 통하여 비트라인 BLo의 일 단으로 접속되고 트랜지스터(61w)를 통하여 비트라인 BLe의 일 단으로 접속된다. 비트라인 BLo의 다른 단은 트랜지스터(61x)의 현재 경로의 일 단으로 접속된다. 신호 BlASo는 트랜지스터(61x)의 게이트로 제공된다. 비트라인 BLe의 다른 단은 트랜지스터(61y)의 현재 경로의 일 단으로 접속된다. 신호 BlASe는 트랜지스터(61y)의 게이트로 제공된다. 신호 BLCRL은 트랜지스터(61x, 61y)의 현재 경로의 다른 단으로 제공된다. 트랜지스터(61x, 61y)는 트랜지스터(61v, 61w)를 보충하도록 신호 BIASo, BIASe에 따라 턴온되어, 신호 BLCRL의 전위를 선택되지 않은 비트라인으로 제공한다.
더욱이, 데이터 입력 터미널은 복수의 인버터 회로(62a, 62b, 62c)를 통하여 입력/출력 데이터 라인 IO로 접속되고 또한 인버터 회로(62d)를 통하여 입력/출력 데이터 라인 IOn으로 접속된다.
상기 신호 및 전압의 각각은 도 2의 제어신호 및 제어전압 생성회로(7)에 의하여 생성된다. 제어신호 및 제어전압 생성회로(7)의 제어하에, 동작이 수행될 것이다.
다중치 메모리인 메모리는, 예를 들면, 데이터의 두 비트가 하나의 셀에 기억되는 것을 가능하게 한다. 두 비트들 사이의 전환은 어드레스(제1 페이지, 제2 페이지)에 따라 이루어진다.
(동작의 설명)
상기 구성의 동작이 설명될 것이다.
도 1은 메모리셀의 임계전압과 메모리셀 내의 데이터 사이의 관계를 도시한다. 삭제 동작이 수행되는 경우, 메모리셀 내의 데이터는 "0"이 된다. 도 1a에 도시된 바와 같이, 제1 페이지가 기록되어지는 경우, 메모리셀 내의 데이터는 데이터 "0" 및 데이터 "2"가 된다. 도 1b에 도시된 바와 같이, 제2 페이지가 기록되어지기 전에, 실제 데이터의 임계전압보다 더 낮은 데이터가 인접셀로 기록된다. 그 후, 셀 내로 기록된 데이터로 인하여, 데이터 "2"의 임계전압의 분포는 더 커진다. 그 후, 제2 페이지가 기록되어지는 경우, 메모리셀 내의 데이터는 오리지날 임계전압을 가지는 데이터 "0" 내지 "3"이 된다. 제1 실시예에서, 최저 임계전압으로부터 개시하여 상향으로 메모리셀 내의 데이터가 정의된다.
판독 또는 기록 동작의 데이터는 도 1a 내지 1d에 도시된 바와 같이 설정되며, 복수의 배치(batch)들 내의 셀 배열의 일 페이지로 데이터가 기록되는 것을 가능하게 한다. 상위 페이지(또는 추후 기록되어지는 페이지) 내로 데이터를 기록하는 중에 갑자기 전원이 턴오프되면, 하위 페이지(또는 이전에 기록되어진 페이지) 내의 데이터는 파괴된다. 그러나, 상위 페이지가 기록되어지기 전에 기록되지 않은 데이터에 기초하여 상위 페이지가 기록되어지면, 임계전압 v'까지 이미 기록된 데이터는 임계전압 b'까지 기록된다. 또한, 플래그셀도 기록되어 진다. 그 후, 상위 페이지가 기록되어지며, 그리하여 전원이 갑자기 턴오프되더라도 하위 페이지 내의 데이터가 파괴되는 것을 방지한다.
제1 실시예는 도 1c에 도시된 제2 페이지 기록 동작에서, 임계전압 "b" 및 임계전압 "c"는 비트라인을 일시적으로 프리차지하고 그 후 워드라인 전위를 복수회 변경시킴으로써 동시에 베리파이되는 것을 특징으로 한다.
도 7은 하나의 NAND 셀이 기록되어지는 순서를 도시한다. 하나의 블럭에서, 소스라인에 더 가까운 메모리셀로부터 개시하여, 데이터는 페이지들에 기록된다. 도 7에서, 설명을 위하여 워드라인의 수는 4로 설정된다.
제1 기록에서, 데이터의 1 비트는 메모리셀(1)의 제1 페이지 내로 기록된다.
제2 기록에서, 데이터의 1 비트는 워드 방향에서 메모리셀(1)에 인접하는 메모리셀(2)의 제1 페이지 내로 기록된다.
제3 기록에서, 데이터의 1 비트는 비트 방향에서 메모리셀(1)에 인접하는 메모리셀(3)의 제1 페이지 내로 기록된다.
제4 기록에서, 데이터의 1 비트는 메모리셀(1)에 대각선으로 인접하는 메모리셀(4)의 제1 페이지 내로 기록된다.
제5 기록에서, 데이터의 1 비트는 메모리셀(1)의 제2 페이지 내로 기록된다.
제6 기록에서, 데이터의 1 비트는 워드 방향에서 메모리셀(1)에 인접하는 메모리셀(2)의 제2 페이지 내로 기록된다.
제7 기록에서, 데이터의 1 비트는 비트 방향에서 메모리셀(3)에 인접하는 메모리셀(5)의 제1 페이지 내로 기록된다.
제8 기록에서, 데이터의 1 비트는 메모리셀(3)에 대각선으로 인접하는 메모리셀(6)의 제1 페이지 내로 기록된다.
제9 기록에서, 데이터의 1 비트는 메모리셀(3)의 제2 페이지 내로 기록된다.
제10 기록에서, 데이터의 1 비트는 워드 방향에서 메모리셀(3)에 인접하는 메모리셀(4)의 제2 페이지 내로 기록된다.
제11 기록에서, 데이터의 1 비트는 비트 방향에서 메모리셀(5)에 인접하는 메모리셀(7)의 제1 페이지 내로 기록된다.
제12 기록에서, 데이터의 1 비트는 메모리셀(5)에 대각선으로 인접하는 메모리셀(8)의 제1 페이지 내로 기록된다.
제13 기록에서, 데이터의 1 비트는 메모리셀(5)의 제2 페이지 내로 기록된다.
제14 기록에서, 데이터의 1 비트는 워드 방향에서 메모리셀(5)에 인접하는 메모리셀(6)의 제2 페이지 내로 기록된다.
제15 기록에서, 데이터의 1 비트는 메모리셀(7)의 제2 페이지 내로 기록된다.
제16 기록에서, 데이터의 1 비트는 워드 방향에서 메모리셀(7)에 인접하는 메모리셀(8)의 제2 페이지 내로 기록된다.
(프로그램 및 프로그램 베리파이)
도 8은 제1 페이지 프로그램에 대한 흐름도이다. 프로그램 동작에서, 우선, 어드레스가 지정되어, 도 3에 도시된 두 페이지(하나의 섹터)를 선택한다. 두 페이지의 메모리에서, 프로그래밍은 제1 페이지 및 그 후 제2 페이지의 순서로만 수행될 수 있다. 따라서, 먼저, 하나의 어드레스에 따라서 제1 페이지가 선택된다.
상기 어드레스가 입력되는 동안, 도 6의 트랜지스터(61d)가 턴온되어, 모든 SDC의 노드 N2a를 Vss로 설정한다(S11).
다음, 기록 데이터는 데이터 입력/출력 라인 IO, IOn을 통하여 외부에서 입력되며 그후 모든 데이터 기억회로(10) 내의 SDC(도 6에 도시됨)에 기억된다(S12). 이 때, 데이터가 기록되는 경우, 데이터 입력 터미널(5a)로 데이터 "0"이 외부에서 입력된다. 데이터는 인버터 회로(62a, 62b, 62c, 62d) 및 트랜지스터(61e, 61f)를 통하여 SDC로 제공된다. 따라서, SDC의 노드 N2a는 Vdd로 된다. 기록이 선택되지 않는 경우, 데이터 "1"이 데이터 입력 터미널(5a)로 입력된다. 따라서, SDC의 노드 N2a는 Vss로 된다. 그 후, 기록 명령이 입력되는 경우, 모든 데이터 기억회로(10)의 SDC 내의 데이터는 PDC로 전송된다(S13). 특히, 신호 BLC1, BLC2는 특정의 전압, 예를 들면, Vdd + Vth(Vdd: 전원전압(예를 들면, 3 V 또는 1.8 V, 이 전압은 예시적이며 한정적인 것은 아님), Vth: n-채널 MOS 트래지스터의 임계전압)으로 설정되어, 트랜지스터(61h, 61g)를 턴온한다. 그 후, 노드 N2a에서의 데이터는 트랜지스터(61g, 61h)를 통하여 PDC로 전송된다. 따라서, 데이터 "1"이 외부에서 입력되는 경우(기록이 수행되지 않음), PDC의 노드 N1a는 로우로 된다. 데이터 "0"이 외부에서 입력되는 경우(기록이 수행됨), PDC의 노드 N1a는 하이로 된다. 그 후, PDC 내의 데이터는 노드 N1a에서의 전위에 있고 SDC 내의 데이터는 노드 N2a 에서의 전위에 있다.
(데이터 반전 동작)(S14)
그 후, VPRE = Vdd로 설정하고 신호는 Vd + Vth로 설정한다. 그 후, N3를 Vdd로 일시적으로 프리차지하고 DTG = Vdd + Vth로 설정한다. 이 상태에서, PDC 내의 데이터는 DDC로 전송된다. 다음, REG = Vdd 및 VREG = Vss로 설정한다. DDC가 하이 레벨에 있으면, 노드 N3는 로우 레벨에 있다. DDC가 로우 레벨에 있으면, 노드 N3는 하이 레벨에 있다. 그 후, 신호 SEN1, LAT1은 일시적으로 오프되고, 신호 EQ1은 Vdd에서 설정되며, 노드 N1a 및 노드 N1b는 동일한 전위에서 설정된다. 그 후, 신호 BLC1은 BLC1 = Vdd + Vth로 설정되고 TDC 내의 데이터(노드 N3에서의 전위)는 PDC로 전송된다. 결과로서, 데이터 "1"이 PDC 내에서 래치되었으면, PDC 내의 데이터는 "0"이 된다. PDC 내에서 데이터 "0"이 래치되었으면, PDC 내의 데이터는 "1"이 된다.
기록 명령이 입력되는 경우, 프로그래밍을 위한 전압 Vpgm 및 Vpass에 대한 부스터(booster) 회로가 동작한다. 전압 Vpgm 및 Vpass의 전위는 즉시 상승하지 않는다. 데이터 반전 동작은 전위가 상승하는데 필요한 대기시간동안 수행된다. 따라서, 기록속도는 더 느리게 되지 않는다.
전술된 바와 같이, 입력된 데이터를 반전하는 것은 페이지 카피에서 효과적이다. 페이지 카피에서, 메모리셀 내에 기록된 일 페이지상의 데이터는 페이지 버퍼 내로 판독되고 그 후 데이터를 외부로 출력하지 않고 다른 페이지 내로 기록된다. 특히, 페이지 카피가 이루어지는 경우, 판독이 먼저 이루어진다. 결과로서, 기록이 이루어졌으면(데이터 "0"이 데이터 입력 터미널(5a)로 입력되었다면), SDC는 데이터 "1"을 래치한다. 기록이 이루어지지 않았다면(데이터 "1"이 데이터 입력 터미널(5a)로 입력되었다면), SDC는 데이터 "0"을 래치한다. 전술된 바와 같이, SDC는 반전된 입력 데이터를 래치한다. 결과로서, 페이지 카피를 위하여 판독된 데이터는 기록 동작시 SDC 내에 래치된 데이터와 일치한다. 전술된 바와 같이, 판독(read-out) 데이터를 다음에 기록되는 데이터와 일치하게 하는 것은 판독 데이터의 일 부분만을 외부에서 입력하고 재기록하는 것을 용이하게 한다. 따라서, 페이지 카피가 이루어지지 않는 경우에도, 외부에서 입력된 데이터는 항상 페이지 버퍼 내에서 반전된다.
데이터 반전 동작은 보통 프로그램 명령을 입력시킴으로써 수행된다. 그 후, PDC 내의 데이터는 DDC 내로 카피된다.
제1 페이지 프로그램 내에서, 데이터가 플래그셀 내로 기록되지 않는다. 따라서, 제1 및 제2 플래그 데이터 기억회로(10a, 10b)의 PDC는 데이터 "1"을 래치하였다.
또한, 프로그램 가능 카운터(PC)의 값은 "0"으로 초기화된다. 예를 들면, 도 2의 제어신호 및 제어전압 생성회로(7)에 카운터가 제공된다. 그러나, 카운터의 설치 위치는 제어신호 및 제어전압 생성회로(7)에 한정되지 않는다.
(프로그램 동장)(S15)
먼저, 도 6의 신호 BLC1, BLCLAMP, 및 BLSo, 또는 BLSe의 전위를 Vdd + Vth에 설정한다. 결과로서, 트랜지스터(61h, 61t, 및 61v 또는 61w)는 턴온되어, PDC 내에 기억된 데이터를 비트라인으로 제공한다. 데이터 "1"이 PDC 내에 기억되면(기록이 수행되지 않으면), 비트라인은 Vdd로 된다. 데이터 "0"이 PDC 내에 기억되면(기록이 수행되면), 비트라인은 Vss(그라운드 전위)로 된다. 선택된 워드라인으로 접속되고 선택되지 않은 페이지에 있는(비트라인이 선택되지 않은 경우) 셀들은 기록되어서는 안된다. 따라서, Vdd는 데이터 "1"의 경우와 같이 이 셀들에 접속된 비트라인들로 제공된다. 여기서, Vdd는 선택된 블럭의 선택 라인 SG1으로 인가되고, 전위 VPGM(20 V)은 선택된 워드라인으로 인가되며, 전위 Vpass(10 V)는 선택되지 않은 워드라인으로 인가된다. 그 후, 비트라인이 Vss에 있다면, 셀의 채널은 Vss로 되며 워드라인은 VPGM으로 되어, 결과적으로 기록이 수행된다. 비트라인이 Vdd에 있다면, 셀의 채널은 Vss에 있지 않고 VPGM이 상승되는 경우 커플링함으로써 VPGM/2로 된다. 따라서, 이 셀은 프로그램되지 않는다.
다중치 메모리에서, 임계치 분포를 좁히기 위하여, 오리지날 베리파이 전위 "v'" 및 오리지날보다 더 낮은 베리파이 전위 "v*'"는 도 1에 도시된 바와 같이 설정된다. 베리파이 전위 "v*'"를 초과한 셀에 대응하는 비트라인에는 중간전위(예 를 들면, 1 V)가 제공되어, 기록속도를 더 느리게 만든다. 따라서, 신호 VREG가 Vdd에 설정되고 신호 REG가 중간전위(예를 들면, 1 V + Vth)에서 설정되는 경우, 비트라인이 Vss에 있고 DDC가 하이 레벨에 있으면, 비트라인은 중간전위로 된다. DDC가 로우 레벨에 있으면, 비트라인은 Vss에서 유지된다. 비트라인이 Vdd에 있으면, 그것은 Vdd에서 유지된다.
제1 페이지 기록 동작에서, 입력 데이터가 "0"이면, 메모리셀 내의 데이터는 도 1에 도시된 바와 같이 "2"로 된다. 입력 데이터가 "1"이면, 메모리셀 내의 데이터는 "0"에서 유지된다.
프로그램 동작의 결과로서, 카운터(PC)가 카운트업된다(PC = PC + 1).
(제1 페이지 베리파이)(S16)
제1 페이지에서, 데이터는 도 1a에 도시된 바와 같이 오리지날 베리파이 전위 "v'"로 기록된다. 따라서, 베리파이 동작의 제1 단계에서, 오리지날 베리파이 전위 "v'"보다 더 낮은 전위 "v*'"가 워드라인으로 제공된다. 제2 단계에서, 워드라인의 전위는 "v'"로 상승되며 베리파이가 수행된다. 이후, "*"는 오리지날보다 더 낮은 전위를 의미한다.
먼저, 선택된 블럭 내의 선택라인 SG1 및 선택되지 않은 워드라인으로 판독전위 Vread가 제공된다. 도 6의 데이터 기억회로(10)에서, 예를 들면, Vdd + Vth가 신호 BLPRE로 제공되고 특정의 전압, 예를 들면, 1 V + Vth가 신호 BLCLAMP로 제공된다. 신호 VPRE는 Vdd에서 설정되고 비트라인은 1 V로 프리차지된다.
다음, 셀의 소스측에서의 선택라인 SG2는 하이로 된다. 임계전압이 전위 "v*'"보다 더 높은 셀은 턴오프된다. 결과로서, 비트라인은 하이 레벨에서 유지된다. 임계전압이 전위 "v*'"보다 더 낮은 셀은 턴온된다. 결과로서, 비트라인은 Vss로 된다.
다음, 특정의 전압, 예를 들면, Vdd + Vth는 신호 BLPRE로 제공되고 VPRE는 Vdd에서 설정된다. 이것은 TDC의 노드 N3가 Vdd로 프리차지되도록 한다. 그 후, 신호 BLCLAMP는 특정의 전압, 예를 들면, 0.9 V + Vth에서 설정되어, 트랜지스터(61t)를 턴온한다. 비트라인이 로우 레벨에 있는 경우 TDC의 노드 N3는 로우로 되는 한편, 비트라인이 하이 레벨에 있는 경우 노드 N3는 하이로 된다.
여기서, 기록이 수행되는 경우, 로우 레벨은 도 6의 DDC 내에 기억되었다. 기록이 수행되지 않는 경우, 하이 레벨이 DDC에 기억되었다. 따라서, 신호 VREG가 Vdd에 설정되고 신호 REG가 하이로 되는 경우, 기록이 수행되지 않는 경우에만, TDC의 노드 N3는 강제로 하이가 된다. 이 동작후, PDC 내의 데이터는 DDC로 전송되고 TDC 내의 전위는 PDC로 전송된다. 하이 레벨 신호가 PDC 내에서 래치되는 것은 오로지 셀이 기록되어지지 않는 경우 또는 데이터 "2"가 셀 내에 기록되고 셀의 임계전압이 베리파이 전위 "v*'"에 도달한 경우이다. 또한, 로우 레벨 신호가 PDC 내에 래치되는 것은 오로지 셀의 임계전압이 "v*'"에 도달하지 않은 경우이다.
다음, 워드라인의 전위가 "v*'"로부터 "v'"까지 상승되는 경우, 임계전압이 임계전압 "v'"보다 더 낮은 셀은 턴온되고 비트라인은 Vss로 된다.
다음, 특정의 전압, 예를 들면, Vdd + Vth는 신호 BLPRE로 제공되며 VPRE는 Vdd에서 설정된다. 이것은 TDC의 노드 N3가 Vdd로 프리차지되도록 한다. 그 후, 신호 BLCLAMP는 특정의 전압, 예를 들면, 0.9 V + Vth에서 설정되어, 트랜지스터(61t)를 턴온한다. 비트라인이 로우 레벨에 있는 경우 TDC의 노드 N3는 로우로 되는 한편, 비트라인이 하이 레벨에 있는 경우 노드 N3는 하이로 된다.
여기서, 기록이 수행되는 경우, 도 6의 DDC에는 로우 레벨이 기억되었다. 기록이 수행되지 않는 경우, DDC에는 하이 레벨이 기억되었다. 따라서, 신호 VREG가 Vdd에서 설정되고 신호 REG가 하이로 되는 경우, 기록이 수행되지 않는 경우에만, TDC의 노드 N3는 강제로 하이가 된다. 이 동작후, PDC 내의 데이터는 DDC로 전송되면 TDC 내의 전위는 PDC로 전송된다. 하이 레벨 신호가 PDC 내에서 래치되는 것은 오로지 셀이 기록되어지지 않는 경우 또는 데이터 "2"가 셀 내에 기록되고 셀의 임계전압이 베리파이 전위 "v'"에 도달한 경우이다. 또한, 로우 레벨 신호가 PDC 내에서 래치되는 것은 오로지 셀의 임계전압이 "v'"에 도달하지 않은 경우이다.
결과적으로, DDC가 하이로 되는 것은 셀의 임계전압이 "v*'"를 초과한 경우 또는 기록이 선택되지 않는 경우이다. DDC가 로우로 되는 것은 기록이 수행되었고 셀의 임계전압이 "v*'" 이하인 경우이다. PDC가 하이로 되는 것은 셀의 임계전압이 "v'"를 초과한 경우 또는 기록이 선택되지 않는 경우이다. PDC가 로우로 되는 것은 기록이 수행되었고 셀의 임계전압이 "v'" 이하인 경우이다.
PDC가 로우 레벨에 있는 경우, 기록 동작이 다시 수행된다. 프로그램 및 베리파이 동작은 모든 데이터 기억회로(10) 내의 데이터가 하이로 될 때까지 반복된다(S15 내지 S18). 이때, PDC가 로우 레벨에 있고 DDC가 하이 레벨에 있는 경우, 즉 셀의 임계전압이 "v*'" 이상이거나 "v'"와 동일한 경우, 중간전위가 비트라인으로 제공되어, 기록속도를 억제한다.
(인접 셀 프로그램)
도 7에 도시된 바와 같이, 데이터의 1 비트가 메모리셀(1)의 제1 페이지 내로 기록된 후, 워드 방향에서 메모리셀(1)에 인접하는 메모리셀(2)의 제1 페이지 내로 데이터를 기록하는 것, 비트 방향에서 메모리셀(1)에 인접하는 메모리셀(3)의 제1 페이지 내로 데이터를 기록하는 것, 및 대각선 방향으로 메모리셀(1)에 인접하는 메모리셀(4)의 제1 페이지 내로 데이터를 기록하는 것은 그 순서로 실시된다. 이 기록 동작들이 수행된 경우, 기록 데이터에 따라, 인접하는 셀들의 플로팅 게이트들간의 커패시턴스(FG-FG 커패시턴스)로 인하여 메모리셀(1)의 임계전압이 상승한다. 따라서, 메모리셀(1)의 데이터 "0" 및 데이터 "2"의 임계전압 분포는 도 1b에 도시된 바와 같이 더 높은 전위로 확장한다.
그 후, 제5 기록시, 데이터의 1 비트는 메모리셀(1)의 제2 페이지 내로 기록된다.
(제2 페이지 프로그램)
제1 실시예에서, 제2 페이지 프로그램 동작 및 베리파이 동작은 더 빠르게 된다. 특히, 메모리셀 내의 데이터 "2" 및 데이터 "3"은 동시에 베리파이되어, 더 빠른 속도 동작을 가능하게 한다. 이후, 상기 동작이 설명될 것이다.
도 9는 제2 페이지 프로그램(기록) 동작을 위한 흐름도이다. 제2 페이지 프로그램 동작에서도, 도 3에 도시된 두 페이지들이 어드레스에 따라 선택된다. 동 시에, 페이지 버퍼는 리세트된다(S21).
다음, 기록 데이터는 외부에서 입력되고 그 후 모든 데이터 기억회로의 SDC 내에 기억된다(S22). 데이터 "1"이 외부에서 입력되면(기록이 수행되지 않으면), 데이터 기억회로(10)의 SDC의 노드 N2a는 로우가 된다. 데이터 "0"이 외부에서 입력되면(기록이 수행되면), 노드 N2a는 하이가 된다.
(제1 플래그셀 데이터 로드)(S23)
제2 페이지 프로그램에서, 기록 명령이 입력되는 경우, 제1 플래그셀 데이터 기억회로(10a) 내의 SDC는 하이가 되어 제1 플래그셀 FC1 내로 데이터를 기록한다. 전술된 바와 같이, 복수의 플래그셀들이 제공되어 신뢰성을 증가시킬 수 있다. 제2 페이지에서, 제1 플래그셀 FC1에 대응하는 SDC는 하이가 된다. 제1 플래그셀 FC1에서, 데이터 "0"은 데이터 "1"로 대체된다.
제2 플래그셀 FC2에 대응하는 SDC는 로우로 된다. 결과적으로, 제2 플래그셀 FC2 내의 데이터 "0"에 대하여 기록이 수행된다. 후속하는 동작에서, 데이터 "2"에 대하여 기록이 수행된다.
제2 페이지 프로그램에서, 도 1c에 도시된 바와 같이, 메모리셀 내의 데이터는 "0"인 경우 및 외부적으로 입력된 데이터는 "1"인 경우, 메모리셀 내의 데이터는 "0"에서 유지되도록 야기된다. 외부적으로 입력된 데이터가 "0"인 경우, 메모리셀 내의 데이터는 "1"이 된다.
메모리셀 내의 데이터가 "2"인 경우 및 외부적으로 입력된 데이터가 "1"인 경우, 메모리셀 내의 데이터는 "2"에서 유지되도록 야기된다. 그러나, 제1 페이지 기록 동작에서, 메모리셀의 임계전압은 오리지날 데이터 "2"의 임계전압보다 더 낮은, "v'"로 상승하였다. 따라서, 이 셀들은 데이터 "2"의 오리지날 임계전압 "b'"이 도달될 때까지 기록되어진다.
또한, 메모리셀 내의 데이터가 "2"인 경우 및 외부적으로 입력된 데이터가 "0"인 경우, 메모리셀 내의 데이터는 "3"이 된다.
(내부 데이터 판독)(S24)
먼저, 하나의 셀이 기록되어지기 전에, 내부 판독 동작이 수행되어 제1 페이지상의 셀 내의 데이터가 "0" 또는 "2"인지 여부를 결정한다. 내부 판독 동작은 판독 동작과 동일하다. 보통의 셀 내의 데이터가 "0" 또는 "2"인지 여부를 결정하는 경우, 판독전위 "b"는 선택된 워드라인으로 인가된다. 그러나, 제1 페이지 프로그램 동작에서, 베리파이 전위는 정상 베리파이 전위 "v'"보다 더 낮은 "v*'"이므로, 전위 "b"보다 더 낮을 수 있다. 따라서, 내부 데이터 로드 동작에서, 워드라인으로 전위 "a"를 인가함으로써 판독 동작이 수행된다.
특히, 전위 Vread는 선택된 블럭 내의 선택라인 SG1 및 선택되지 않은 워드라인으로 인가된다. 이에 더하여, 데이터 기억회로(10)의 신호 VPRE는 Vdd에서 설정되고, 신호 BLPRE 및 BLCLAMP는 1 V + Vth와 같은 특정의 전압에서 설정되며, 비트라인은 Vdd로 프리차지된다. 그 후, 셀의 소스측상의 선택라인 SG2는 하이로 된다. 임계전압이 전위 "a"보다 더 높은 셀들은 턴오프되므로, 비트라인은 하이로 유지된다. 임계전압이 전위 "a"보다 더 낮은 셀들은 턴온되므로, 비트라인은 방전되고 그라운드 전위 Vss로 된다.
다음, 데이터 기억회로(10)의 신호 VPRE는 Vdd에서 설정되고, 신호 BLPRE는 Vdd + Vth에서 설정되며, TDC의 노드 N3는 Vdd로 프리차지된다. 그 후, 신호 BLCLAMP는 0.9 V + Vth에서 설정된다. 비트라인이 로우 레벨에 있는 경우 TDC의 노드 N3는 로우로 되고 비트라인이 하이 레벨에 있는 경우 하이로 된다. 그 후, TDC의 전위는 PDC로 전송된다. 결과적으로, 메모리셀 내의 데이터가 "2"인 경우, PDC 내에서 하이 레벨 신호가 래치된다. 메모리셀 내의 데이터가 "0"인 경우, PDC 내에 로우 레벨 신호가 래치된다. 도 10a는 데이터 로드 및 내부 판독 동작 이후에 메모리셀 내의 SDC, PDC 및 데이터 사이의 관계를 도시한다.
(데이터 캐시 설정)(S25)
그 후, 각각의 데이터 캐시에 기억된 데이터는 도 11 및 12에 도시된 데이터 캐시 설정 절차에 따라 조작된다. 특히, 도 11a에 도시된 바와 같이 데이터가 외부에서 입력되고 내부 판독 동작에 의하여 판독된 데이터는 각각의 데이터 캐시 내에 래치되는 상태에서는, 도 11b에 도시된 바와 같이 SDC 내의 데이터는 PDC로 전송되고 PDC 내의 데이터는 DDC로 전송된다. 다음, 도 11c에 도시된 바와 같이, DDC 내의 데이터는 반전되고 상기 반전된 데이터는 SDC로 전송된다.
그 후, PDC내의 데이터는 DDC로 전송된다. 다음, 도 12a에 도시된 바와 같이, DDC 내의 데이터는 반전되고 상기 반전된 데이터는 PDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송된다. 다음, 도 12b에 도시된 바와 같이, 제2 플래그셀 FC2를 위한 데이터는 제2 플래그셀 데이터 기억회로(10b) 내로 로드되고 SDC 내에서 래치된다. 그 후, 도 12c에 도시된 바와 같이, SDC 내의 데이터는 DDC 내 의 데이터와 결합된다. 상기 결합된 데이터는 반전되고 반전된 데이터는 PDC로 전송된다. PDC 내의 데이터는 DDC로 전송된다.
그런 동작의 결과로서, 각각의 데이터 캐시 내에 기억된 데이터는 도 10b 및 도 12c 내에 도시된 값들을 취한다.
특히, 메모리셀 내의 데이터가 "0"으로 되는 경우(제1 페이지상의 데이터 "1" 및 제2 페이지상의 데이터 "1"), PDC, DDC, 및 SDC 모두는 하이 레벨로 설정된다.
메모리셀 내의 데이터가 "1"로 되는 경우(제1 페이지상의 데이터 "1" 및 제2 페이지상의 데이터 "0"), PDC는 로우 레벨로 설정되고, DDC는 로우 레벨로 설정되며, SDC는 하이 레벨로 설정된다.
메모리셀 내의 데이터가 "2"로 되는 경우(제1 페이지상의 데이터 "0" 및 제2 페이지상의 데이터 "1"), PDC는 로우 레벨로 설정되고, DDC는 하이 레벨로 설정되며, SDC는 로우 레벨로 설정된다.
메모리셀 내의 데이터가 "3"으로 되는 경우(제1 페이지상의 데이터 "0" 및 제2 페이지상의 데이터 "0"), PDC, DDC, 및 SDC 모두는 로우 레벨로 설정된다.
(제2 플래그셀 데이터 로드)(S25)
전술된 바와 같이, 데이터 캐시를 설정하는 중에, 제2 플래그셀 데이터 기억회로(10b) 내의 SDC는 로우 레벨로 설정된다. 결과적으로, 제2 플래그셀 FC2 내의 데이터는 "0" 으로부터 "2" 까지 변화한다. 제2 페이지 기록 동작은 도 1c에 도시된 바와 같이 메모리셀 내에서 데이터 "0" 으로부터 "1"까지 및 메모리셀 내에서 데이터 "2" 로부터 "3"까지 기록을 수행하는 것이다. 제2 플래그셀에 대하여는, 메모리셀은 제2 페이지 기록 동작 내에서 데이터 "0" 으로부터 데이터 "2"까지 프로그램된다. 따라서, 도 1d에 도시된 바와 같이, 제2 플래그셀 내의 데이터 "2"의 임계전압의 분포는 도 1d에 도시된 바와 같이 확장할 수 있다. 그러나, 제2 플래그셀 FC2의 판독 동작은 워드라인으로 "b'"보다 더 낮은 "b"의 레벨을 항상 제공함으로써 수행되므로, 문제가 없다.
또한, 예를 들면, 각각의 데이터 캐시를 설정하는 중에, 카운터(PC)는 "0"으로 초기화된다(S25).
그 후, 데이터가 제1 플래그셀 FC1 으로 기록되었는지 여부가 결정된다. 제1 플래그셀 FC1 내의 데이터는 내부 판독 동작에서 판독되었다(S24). 제1 플래그셀 FC1으로 데이터가 기록되지 않았다면, 제어는 프로그램 동작으로 진행한다(S27). 제1 플래그셀 FC1 내에 데이터가 기록되었다면, 내부 판독 동작은 "b"의 레벨을 이용하여 다시 수행된다(S26 내지 S23).
(프로그램)(S27)
제1 플래그셀 FC1에 데이터가 기록되지 않은 경우, 데이터는 메모리셀로 기록된다. 예를 들어, 카운터(PC)가 카운트업된 이후에, 신호 BLC1이 Vsg에서 설정되는 경우, PDC가 데이터 "0"을 가지면, 비트라인은 Vss에 있다. PDC가 데이터 "1"을 가지면, 비트라인은 Vdd에 있다. 다음, 신호 BLC1은 Vss로 설정되며 그 후 신호 VREG는 Vdd로 설정되며, 신호 REG는 중간전위 + Vth(1 V + Vth)로 설정된다. 그 후, DDC가 데이터 "1"을 가지면, 비트라인은 Vdd에 있다. DDC가 데이터 "0"을 가지면, 비트라인은 프리차지되지 않는다. 결과적으로, 메모리셀 내에 데이터 "1", "3"이 기록된 경우에만, 비트라인은 Vss에 있다. 메모리셀 내에 데이터 "2"가 기록된 경우, 비트라인은 중간전위(1 V)에 있다. 메모리셀 내의 데이터가 "0"이면(기록이 수행되지 않으면), 비트라인은 Vdd에 있다. 여기서, 선택된 워드라인은 Vpgm에서 설정되고 선택되지 않은 워드라인은 Vpass에서 설정된다. 비트라인이 Vdd에 있다면, 기록이 수행되지 않는다. 비트라인이 Vss에 있다면, 기록이 수행된다. 비트라인이 중간전위(1 V)에 있다면 기록은 조금 수행된다. 따라서, 데이터 "2"가 기록된 메모리셀은 불충분하게 기록되어질 수 있다. 이에 대한 이유는, 데이터 "2" 및 데이터 "3"은 동시에 베리파이되므로, 그들이 가급적 동시에 기록되는 경우에 기록시간이 더 빠르게 종료하기 때문이다. 따라서, 중간전위는 비트라인으로 제공된다.
그 후, 데이터 "1"이 메모리셀 내에 기록되었고(S28) 카운터(PC)의 값이 소정의 베리파이전압 "a'"을 이용하는 베리파이 동작의 최대 수보다 더 작은 경우(S29), 베리파이전압 "a*'" 및 "a'"을 연속으로 설정함으로써 기록 베리파이 동작이 수행된다(S30).
이하의 설명에서, 베리파이전압을 "a*'", "a'", "b'", "b'", 및 "c'" 순서로 설정함으로써 베리파이 동작이 수행된다. 이 때, 불필요한 베리파이 동작들을 스킵하는 베리파이 동작 및 프로그램 동작을 수행하기 위하여, 카운터(PC)의 값은 소정의 값과 비교된다(S29, S31, S32, S34, S37). 예를 들어, 베리파이전압 "a*'" 및 "a'"을 이용하는 베리파이 동작의 수가 루프의 최대수에 도달하였다면, "a*'" 및 "a'"을 이용하는 베리파이 동작은 스킵된다.
또한, 예를 들어, 베리파이전압 "b'"을 이용하는 베리파이 개시의 수가 도달되지 않았다면, "b'"을 이용하는 베리파이 동작은 스킵되고 프로그램이 실행된다. 상기 스킵을 제어하는데 필요한 각각의 값은 다음과 같이 설정되며, 예를 들면,
베리파이전압 "a'"을 이용하는 루프의 최대수 = 10
베리파이전압 "b'"을 이용하는 베리파이개시(verify starts)의 수 = 4
베리파이전압 "c'"을 이용하는 베리파이개시의 수 = 8
프로그램 루프의 최대 수 = 20
(베리파이 "a*'", "a'")(S30)
베리파이 동작에서, 신호 VPRE는 하이 레벨로 설정되고 신호 BLCLAMP는 특정의 전위로 설정되는 경우, 비트라인은 프리차지된다.
도 13a는 베리파이전압 "a*'"을 이용하는 베리파이 동작후 각각의 데이터 캐시 내에 설정된 데이터를 도시한다.
다음, 워드라인의 전위는 베리파이 전위 "a*'"로 설정되고 비트라인은 방전된다. 신호 VPRE는 Vdd로 설정되고 신호 BLPRE는 Vsg로 설정되며 TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP로 특정의 전압이 제공된다. 비트라인이 Vss에 있다면, TDC는 Vss(로우 레벨)로 된다. 프리차지 전위가 비트라인상에 유지되면, TDC는 Vdd(하이 레벨)이 된다. 여기서, 신호 BLC2는 Vth + 0.5 V에서 설정된다. SDC가 "0"을 가지면(데이터 "2", "3"가 메모리 내에 기록되었다면), TDC는 Vss로 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "1"이 메모리셀 내에 기록되었고 베 리파이 전위 "a*'"가 도달된 경우이다. 데이터 "1"이 메모리셀 내에 기록되지 않았다면, 비트라인은 프리차지되지 않았으며, 결과적으로 TDC는 로우 레벨에 있다. 데이터 "1"이 메모리셀 내에 기록되었고 베리파이 전위 "a*'"가 도달되지 않았다면, TDC는 Vss에 있다.
여기서, 신호 VREG가 하이로 되고 신호 REG가 하이로 되는 경우, DDC 내의 데이터가 "1"이면, TDC는 강제로 하이로 된다. 따라서, TDC가 Vd로 되는 것은 데이터 "1"이 메모리셀 내에 기록되었고 베리파이 전위 "a*'"가 도달된 경우 또는 DDC 내의 데이터가 "1"인, 즉 데이터 "2"가 메모리셀 내에 기록된 경우이다. 그 후, 신호 DTG는 Vsg로 설정되고 PDC 내의 데이터는 DDC로 카피된다. 그 후, 신호 VLC1은 Vsg로 설정되며 TDC의 전위는 PDC로 로드된다.
도 13b에서, PDC가 데이터 "1"을 가지는 것은 데이터 "1"이 메모리셀 내에 기록되었고 베리파이 전위 "a*'"는 초과된 경우 또는 데이터 "2"가 메모리셀 내에 기록된 경우이다.
다음, 워드라인의 전위는 약간 상승되어 베리파이 전위 "a'" 을 생성하고 비트라인은 방전된다. 신호 VPRE가 Vdd로 설정되고, 신호 BLPRE는 Vsg로 설정되며, TDC는 다시 Vdd로 충전된 후, 특정의 전압이 신호 BLCLAMP로 제공된다. 비트라인이 Vss에 있다면, TDC는 Vss에 있다. 프리차지 전위가 비트라인에 남아있다면, TDC는 Vdd에 있다. 여기서, 신호 BLC2가 Vth + 0.5 V로 설정되는 경우, SDC가 "0"이면(데이터 "2", "3"이 메모리셀에 기록된 경우), TDC는 Vss에 있다. 따라서, TDC가 Vdd로 되는 것은 데이터 "1"이 메모리셀에 기록되었고 베리파이 전위 "a'"가 도달된 경우이다. 데이터 "1"이 메모리셀에 기록되지 않은 경우 또는 데이터 "1"이 메모리셀에 기록된 경우 및 베리파이 전위 "a'"가 도달되지 않은 경우에 TDC는 Vss로 된다.
여기서, 신호 VREG는 하이로 되고 신호 REG는 하이로 되는 경우, DDC 내의 데이터가 "1"이면, 즉, 메모리셀에 데이터가 기록되지 않았다면, TDC는 강제로 하이로 된다. TDC가 Vdd로 되는 것은 기록이 선택되지 않은 경우 또는 데이터 "1"이 메모리셀에 기록되었고 베리파이 전위 "a'"가 도달된 경우이다.
그 후, 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다(도 14 참조).
데이터 "1"이 메모리셀에 기록된 셀에서, 임계전압이 베리파이 전위 "a*'"보다 더 높게 되는 경우, DDC 내의 데이터는 "1"(하이 레벨)이 된다. 데이터 "1"이 메모리셀 내에 기록된 셀에서, 베리파이 전위 "a'"를 이용하는 모든 기록 동작들이 완료된 경우, PDC 내의 데이터는 "1"(하이 레벨)이 된다.
그 후, 카운터(PC)의 값이 소정의 베리파이전압 "b'"를 이용하는 베리파이개시의 수보다 더 크고(S31) 소정의 베리파이전압 "c'"을 이용하는 베리파이개시의 수보다 더 적은 경우(S32), 베리파이 전위 "b"가 설정되고 기록 베리파이 동작이 수행된다.(S33).
(베리파이 "b'")(S33)
베리파이 전위 "b"를 이용하는 베리파이 동작(도 15 참조). 메모리셀로 데이터 "2"를 기록하는 것이 데이터 "3"의 기록보다 더 일찍 종료되므로, 베리파이 전위 "b"만이 먼저 베리파이된다. 신호 VPRE는 Vdd로 설정되고 신호 BLCLAMP는 소정의 전위로 설정되어, 비트라인을 프리차지시킨다. 다음, 베리파이 전위 "b'"가 워드라인으로 제공되고 비트라인은 방전된다. 비트라인이 방전되는 한편, DDC 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되며 TDC 내의 데이터는 PDC로 전송된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 소정의 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "b'" 이상인 경우이다. 여기서, 신호 BLC1이 Vth + 0.5 V에서 설정되는 경우, PDC가 "0"을 가지면(데이터 "3"이 메모리셀에 기록된 경우 또는 데이터 "1"이 메모리셀에 기록되었고 셀의 임계전압은 베리파이 전위 "a*'" 이하인 경우), TDC는 Vss로 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 베리파이 전위 "b'"이 도달된 경우이다. 다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 베리파이 전위 "b'"가 도달된 경우 또는 기록이 선택되지 않는 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
그 후, 카운터(PC)의 값이 베리파이전압 "c'"을 이용하는 베리파이개시의 수보다 더 큰 경우(S34), 베리파이 전위 "b" 및 "c"를 이용하는 동시적인 베리파이 동작이 수행된다(S34, S35).
(베리파이 전위 "b", "c"를 이용하는 동시적 베리파이)(도 16)
프로그램 및 베리파이 동작을 복수회 반복하는 중에, 데이터 "3"이 메모리셀로 기록되고 있는 셀로 데이터를 기록하는 것이 종료된다. 따라서, 베리파이 전위 "b"를 이용하는 베리파이 동작 대신에, 베리파이 전위 "b" 및 "c"를 이용하는 동시적인 베리파이 동작이 수행된다. 먼저, 신호 BLPRE는 하이 레벨로 설정되고 신호 BLCLAMP는 특정 전위로 설정되어, 비트라인을 프리차지한다.
다음, 베리파이 전위 "b'"는 워드라인으로 제공되어, 비트라인을 방전시킨다. 비트라인이 방전되는 동안, DDC 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되고 TDC 내의 데이터는 PDC로 전송된다.
그 후, TDC가 Vdd로 충전된 후, 특정 전위가 BLCLAMP로 제공된다. 따라서, TDC가 하이로 되는 것은 임계전압이 베리파이 전위 "b'" 이상인 경우이다. 여기서, 신호 BLC1이 Vth + 0.5 V로 설정되는 경우, PDC가 "0"을 가지면(데이터 "3"이 메모리셀에 기록된 경우 또는 데이터 "1"이 메모리셀에 기록되었고 임계전압이 베리파이 전위 "a*'" 이하인 경우), TDC는 Vss로 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 베리파이 전위 "b'"이 도달된 경우이다. 다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 베리파이 전위 "b'"이 도달된 경우 또는 기록이 선택되지 않는 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되며 TDC의 전위는 PDC로 로드된다.
다음, 베리파이 전위 "c'"은 워드라인으로 제공되며 비트라인은 방전된다. 비트라인이 방전되는 동안, DD 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되고 TDC 내의 데이터는 PDC로 전송된다.
그리고 나서, TDC가 Vdd로 충전된 후, 특정의 전위가 BLCLAMP로 제공된다. TDC가 Vdd로 되는 것은 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c'"이 도달된 경우이다. 다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있으면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 베리파이 전위 "c'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
이 방식으로, 프로그램 및 베리파이 동작은 모든 PDC 내의 데이터가 "1"이 될 때까지 반복된다(S36, S37). 그러나, 기록 동작에서 DDC 내의 데이터가 "1"인 경우, 즉, 데이터 "2"가 메모리셀에 기록된 경우 또는 데이터 "1"이 메모리셀에 기록되었고 베리파이 전위 "a*'"이 초과된 경우, 비트라인은 중간전위로 설정되고 기록 동작이 수행된다.
프로그램 및 베리파이 동작이 반복될 때마다, 프로그램 전압 Vpgm은 약간씩 상승된다. 프로그램 전압 Vpgm에서의 증분 ΔVpgm은 제1 페이지 기록 동작과 제2 페이지 기록 동작 사이에서 상이하다. 예를 들어, 제1 페이지 기록 동작에서의 증분 ΔVpgm은 제2 페이지 기록 동작에서의 증분 ΔVpgm보다 더 크게 설정된다.
도 9의 알고리즘에서, 프로그램 및 베리파이 "a*, a'"이 수차례 반복된 후, 프로그램 및 베리파이 "a*', a'" 및 프로그램 베리파이 "b'"이 수차례 반복되며, 프로그램 및 베리파이 "a*', a'" 및 프로그램 베리파이 "b', c'"이 수차례 반복된다. 상기 동작들을 반복하는 중에, 메모리셀로 데이터 "1"을 기록하는 것이 더 일찍 종료된다. 따라서, 데이터 "1"이 기록되는 셀들이 고갈된 경우, 프로그램 베리파이 "a*', a'"은 스킵되며 프로그램 및 프로그램 베리파이 "b'" 또는 프로그램 및 프로그램 베리파이 "b', c'"이 반복된다. 프로그램 및 베리파이 "a*', a'"이 스킵되는 경우, SDC는 이용되지 않는다. 따라서, 다음 프로그램 데이터가 입력될 수 있다. 그러나, 데이터 "1"이 메모리셀로 기록하기에 어려운 셀이 존재할 수 있다. 따라서, 프로그램 베리파이 "a*, a'"의 횟수가 제한된다(S29).
제1 실시예에서, 제1 페이지(하위 페이지)상의 데이터가 메모리셀로 기록된다. 그 후, 제2 페이지(상위 페이지)상의 데이터가 메모리셀로 기록되는 경우, 제1 페이지상의 데이터가 판독되며 3 레벨의 임계전압이 기록된다. 그러나, 제1 페이지상의 데이터 및 제2 페이지상의 데이터는 동시에 메모리셀로 기록될 수 있다.
도 17은 제1 실시예의 변형을 도시한다. 도 9에 도시된 것과 동일한 부분들은 동일한 참조부호들로 표시된다. 도 17에 도시된 바와 같이, 데이터 기억회로는 재설정되고 카운터(PC)는 초기화된다(S51). 그 후, 제1 페이지상의 데이터는 SDC로 로드된다(S52). 그 후, 제1 페이지상의 데이터는 SDC로부터 PDC로 전송된다(S53). 다음, 제2 페이지상의 데이터는 SDC로 로드된다(S54). 그 후, 각각의 데이터 캐시는 도 10b에 도시된 바와 같이 설정된다(S55). 데이터 캐시 내의 데이터에 따라, 프로그램이 실행된다(S56).
그런 방법에서, 제1 페이지상의 데이터 및 제2 페이지상의 데이터는 동시에 메모리셀로 기록되므로, 제1 페이지상의 데이터는 제1 페이지만을 위한 내부 데이터 판독 및 기록 동작동안에는 판독될 필요가 없다. 이는 더 높은 속도의 기록 동작을 가능하게 한다.
(제1 페이지 판독)
도 18a는 제1 페이지 판독 동작을 위한 흐름도이다. 먼저, 어드레스가 지정되어, 도 3에 도시된 두 페이지를 선택한다. 도 1b 및 1c에 도시된 바와 같이, 임계전압의 분포는 제2 페이지가 기록되기 전과 후가 상이하다. 따라서, 워드라인의 전위는 "b"로 설정되고 판독 동작이 수행된다. 그 후, 제2 플래그셀 내의 데이터가 "0" 또는 "1"인지 여부가 결정된다(S71, S72). 이 결정에서, 복수의 플래그셀들이 존재하면, 제2 플래그셀 내의 데이터가 "0" 또는 "1"인지 여부가 플래그셀들의 다수에 의하여 결정된다.
제2 플래그셀로부터 판독된 데이터가 "0"이면(메모리셀 내의 데이터가 "2"), 이것은 제2 페이지가 기록되어진 것을 의미한다. 따라서, 셀의 임계전압의 분포는 도 1c에 도시된 바와 같다. 그런 셀에서 데이터를 결정하기 위하여, 워드라인 전위 "b"를 이용하여 판독 동작이 수행된다. 그러나, 단계 S71에서, 워드라인 전위 "b"를 이용하는 판독 동작 수행의 결과는 이미 데이터 기억회로로 판독되었다. 따라서, 데이터 기억회로 내에 기억된 데이터는 외부로 출력된다(S73).
한편, 플래그셀로부터 판독된 데이터가 "1"이면(메모리셀 내의 데이터가 "0"), 이것은 제2 페이지가 기록되어지지 않은 것을 의미한다.
셀의 임계전압의 분포는 도 1a 또는 1b에 도시된 바와 같다. 이 메모리 내의 데이터를 결정하기 위하여, 워드라인 전위 "a"를 이용하는 판독 동작이 수행되어야 한다. 따라서, 워드라인 전위 "a"를 이용하는 판독 동작이 수행된다(S74). 그 후, 데이터 기억회로로 판독된 데이터는 외부로 출력된다(S73).
(판독 동작: 제1 페이지 판독)
전술된 바와 같이, 제1 페이지 판독 동작에서, 판독전위 "a" 또는 "b"는 선택된 워드라인으로 제공되어, 판독 동작을 수행한다.
먼저, 판독전압 Vread는 선택된 블럭 내의 선택라인 SG1 및 선택되지 않은 워드라인으로 제공된다. 도 6에 도시된 데이터 기억회로에서 신호 BLPRE는 1 V + Vth로 설정되고 BLCLAMP는 Vdd + Vth로 설정되어, 비트라인을 프리차지한다. 그 후, 셀의 소스측 선택라인 SG2는 하이로 된다. 임계전압이 전위 "a" 또는 "b"보다 더 높은 셀들은 턴오프되므로, 비트라인은 하이 레벨에서 유지된다. 또한, 임계전압이 전위 "a" 또는 "b"보다 더 낮은 셀들은 턴온되므로, 비트라인은 Vss로 된다.
다음, 데이터 기억회로(10)의 신호 BLPRE는 Vdd + Vth로 설정되어, 트랜지스터(61u)를 터온시키고, 이는 TDC의 노드 N3를 Vdd로 프리차지시킨다. 그 후, 신호 BLCLAMP는 중간전위(예를 들면, 0.9 V + Vth)로 설정되어, 트랜지스터(61t)를 턴온시킨다. TDC의 노드 N3는 비트라인이 로우 레벨에 있는 경우에는 로우가 되고 비트라인이 하이 레벨에 있는 경우에는 하이로 된다.
다음, 신호 BLC1은 Vsg(Vdd + Vth)로 설정되어, TDC의 전위를 PDC로 로드한다. 그 후, PDC 내의 데이터는 SDC로 전송된다. 제2 플래그셀 FC2 내의 데이터가 "1"이면(데이터가 기록되지 않았으면), 판독 레벨은 변경되고 셀은 다시 판독된다.
(제2 페이지 판독)
도 18b는 제2 페이지 판독 동작에 대한 흐름도이다. 제2 페이지 판독 동작에서, 일 어드레스가 지정되어, 도 3에 도시된 두 페이지들을 선택한다. 도 1b 및 1c에 도시된 바와 같이, 임계전압의 분포는 제2 페이지가 기록되어지기 전과 후에 상이하다. 그러나, 제2 페이지가 기록되어진 후, 분포는 도 1c에 도시된 바와 같다. 이러한 이유로, "a", "b", "c"의 순서로 3 회 워드라인 전위를 변경시킴으로써 판독 동작이 수행되어야 한다. 그러나, 기록 동작에서, "c"에 의한 베리파이동작은 "b"에 의한 동작 이후에 워드라인 전위를 변화시킴으로써만 수행된다. 따라서, 판독 동작은 베리파이 동작과 동일하게 되는 것이 바람직하다. 따라서, "b"에 의한 판독 동작 및 "c"에 의한 판독 동작은 동시에 수행된다.
특히, 먼저, 판독 동작은 워드라인 전위 "b" 및 "c"로 동시에 수행된다(S81). 그 후, 판독 동작은 워드라인 전위 "a"를 이용하여 수행된다(S82). 메모리셀의 임계전압이 워드라인 전위 "a"보다 더 낮게 되는 경우 또는 임계전압이 워드라인 전위 "b"보다 더 높고 워드라인 전위 "c"보다 더 낮은 경우, 데이터는 "1"로 결정된다. 또한, 메모리셀의 임계전압이 워드라인 전위 "a"보다 더 높고 워드라인 전위 "b"보다 더 낮은 경우 또는 임계전압이 워드라인 전위 "c"보다 더 높은 경우, 데이터는 "0"으로 결정된다. 제2 페이지가 기록되어지기 전에, 제2 페이지상의 데이터로서 "1"이 출력되어야 한다. 그러나, 임계전압의 분포는 도 1a에 도시된 바와 같다. 따라서, 제2 페이지가 기록되어진 후와 동일한 판독 동작이 수행 되는 경우, 출력 데이터는 "0"일 수 있다. 따라서, 제1 플래그셀 FC1 내의 데이터가 "0" 또는 "1"인지 여부가 결정된다(S83). 상기 결과 제1 플래그셀 FC1 내의 데이터는 "1"인 것으로 나타나고 제2 페이지는 기록되어지지 않았다면, 출력 데이터는 "1"로 고정된다(S84). 출력 데이터를 "1"로 고정시키기 위하여, 데이터 기억회로의 신호 PRST는 하이로 되고 SDC는 "1"로 설정된다. 대안적으로, 도 2의 데이터 입력/출력 버퍼는 데이터 "1"만을 출력하도록 야기된다. 또한, 제1 플래그셀 FC1 내의 데이터가 "0"이면, 판독 데이터가 출력된다(S85).
제2 페이지 판독 동작에서, 이하의 동작이 수행된다.
(판독 동작: 제2 페이지 판독 제1 세션)
제2 페이지 판독 동작의 제1 세션에서는, 프로그램 베리파이 동작에서 "b" 및 "c"를 이용하는 동시적인 베리파이의 경우와 같이, 비트라인이 프리차지된 후, 판독전위 "b"가 워드라인으로 제공된다. 이 상태에서, 데이터는 메모리셀로부터 판독된다. 판독 동작중에, 워드라인의 전위는 판독저위 "c"로 변경되고 판독 동작이 수행된다(S81).
먼저, 판독전압 Vread는 선택된 블럭 내의 선택라인 SG1 및 선택되지 않은 워드라인으로 제공된다. 도 6에 도시된 데이터 기억회로에서 신호 BLPRE는 1 V + Vth로 설정되고 BLCLAMP는 Vdd + Vth로 설정되어, 비트라인을 프리차지시킨다. 그 후, 셀의 소스측 선택라인 SG2는 하이로 된다. 임계전압이 전위 "b"보다 더 높은 셀들은 턴오프되므로, 비트라인은 하이 레벨에서 유지된다. 또한, 임계전압이 전위 "b"보다 더 낮은 셀들은 턴온되므로, 비트라인은 Vss로 된다.
다음, 데이터 기억회로의 신호 BLPRE는 Vdd + Vth로 설정되어, 트랜지스터(61u)를 턴온시키며, 이것은 TDC의 노드 N3를 Vdd로 프리차지시킨다. 그 후, 신호 BLCLAMP는 0.9 V + Vth로 설정되어, 트랜지스터(61t)를 턴온한다. TDC의 노드 N3는 비트라인이 로우 레벨에 있는 경우 로우로 되고 비트라인이 하이 레벨에 있는 경우 하이로 된다. 다음, 신호 BLC1은 Vsg(Vdd + Vth)로 설정되어, TDC의 전위를 PDC로 로드한다.
다음, 워드라인 전위는 "c로 변경된다. 임계전압이 전위 "c"보다 더 높은 셀들은 턴오프되므로, 비트라인은 하이 레벨에서 유지된다. 또한, 임계전압이 전위 "b"보다 더 낮은 셀들은 턴온되므로, 비트라인은 Vss로 된다. 비트라인이 방전되는 동안, 신호 DTG는 Vdd + Vth로 설정되어, PDC 내의 데이터를 DDC로 카피한다.
다음, 데이터 기억회로(10)의 신호 BLPRE는 Vdd + Vth로 설정되어, 트랜지스터(61u)를 턴온시키며, 이것은 TDC의 노드 N3를 Vdd로 프리차지시킨다. 그 후, 신호 BLCLAMP는 0.9 V + Vth로 설정되어, 트랜지스터(61t)를 턴온시킨다. TDC의 노드 N3는 비트라인이 로우 레벨에 있는 경우 로우로 되고 비트라인이 하이 레벨에 있는 경우 하이로 된다. 다음, 신호 BLC1은 Vsg(Vdd + Vth)로 설정되어, TDC의 전위를 PDC로 로드한다.
(판독 동작: 제2 페이지 판독 제2 세션)
제2 페이지 판독 동작의 제2 세션에서, 판독전위 "a"는 선택된 우드라인으로 제공되어, 판독 동작을 수행한다(S82).
먼저, 판독전위 Vread는 선택된 블럭 내의 선택라인 SG1 및 선택되지 않은 워드라인으로 제공된다. 이 상태에서는, 데이터 기억회로(10)에서 신호 BLPRE, BLCLAMP는 1 V + Vth로 설정되어, 비트라인을 프리차지한다. 그 후, 셀의 소스측 선택라인 SG2는 하이로 된다. 임계전압이 워드라인 전위 "a"보다 더 높은 셀들은 턴오프되므로, 비트라인은 하이 레벨에서 유지된다. 또한, 임계전압이 워드라인 전위 "a"보다 더 낮은 셀들은 턴온되므로, 비트라인은 Vss로 된다.
다음, 데이터 기억회로(10)의 신호 BLPRE는 Vdd + Vth로 설정되어, TDC의 노드 N3를 Vdd로 프리차지시킨다. 그 후, 신호 BLCLAMP는 Vdd + Vth로 설정되어, 트랜지스터(61t)를 턴온한다. TDC의 노드 N3는 비트라인이 로우 레벨에 있는 경우 로우로 되고 비트라인이 하이 레벨에 있는 경우 하이로 된다.
비트라인이 방전되는 동안, 신호 VPRE는 Vss로 설정되고 신호 BLPRE는 Vdd + Vth로 설정되어, 일시적으로 TDC를 Vss가 되게 한다. 그 후, 신호 REG는 Vdd + Vth로 설정되고 신호 VREG는 Vdd로 설정된다. DDC가 하이 레벨에 있다면, TDC는 하이로 된다. 즉, DDC 내의 데이터는 TDC로 카피된다. 다음, 신호 DTG는 Vdd + Vth로 설정되어, PDC 내의 데이터를 DDC로 카피한다. 그 후, 신호 VREG는 Vss로 설정되고 신호 REG는 Vdd로 설정된다. DDC가 하이 레벨에 있다면, TDC는 강제로 로우로 된다. 그 후, 신호 BLC1은 Vdd + Vth로 설정되어, TDC의 전위를 PDC로 로드한다. PDC가 하이로 되는 것은 제1 판독 동작에서 임계전압이 "b" 레벨을 초과하였고 "c" 레벨 이하인 경우이다. 또한, PDC가 로우로 되는 것은 임계전압이 "b" 레벨 이하이거나 "c" 레벨 이하인 경우이다.
다음, 데이터 기억회로(10)의 신호 BLPRE는 Vdd + Vth로 설정되어, 트랜지스 터(61u)를 턴온시키며, 이것은 TDC의 노드 N3를 Vdd로 프리차지시킨다. 그 후, 신호 BLCLAMP는 0.9 V + Vth로 설정되어, 트랜지스터(61t)를 턴온한다. TDC의 노드 N3는 비트라인이 로우 레벨에 있는 경우 로우로 되고 비트라인이 하이 레벨에 있는 경우 하이로 된다. 다음, 신호 DTG는 Vdd + Vth로 설정되고, 신호 REG는 Vdd로 설정되며, 신호 VREG는 Vss로 설정된다. PDC가 하이 레벨에 있다면, TDC는 강제로 Vss로 된다. 그 후, 신호 BLC1은 Vsg(Vdd + Vth)로 설정되어, TDC의 전위를 PDC로 로드한다. 결과적으로, PDC가 하이로 되는 것은 메모리셀의 임계전압이 워드라인 전위 "a"보다 더 높고 워드라인 전위 "b"보다 더 낮은 경우 또는 임계전압이 워드라인 전위 "c"보다 더 높은 경우이다. 그 후, PDC 내의 데이터는 SDC로 전송된다.
제1 플래그셀 FC1 내의 데이터가 "1"인 경우(데이터가 기록되지 않은 경우), 제2 페이지는 기록되어지지 않았다. 따라서, 출력 데이터는 "1"로 고정되며 데이터는 출력된다(S84).
상기 설명에서, 비트라인의 제1 프리차징시 워드라인의 전위는 "b" 및 "c"로 변경되어, 메모리셀 내의 데이터를 판독한다. 그 후, 비트라인은 다시 프리차지되어, 워드라인 전위 "a"로 데이터를 판독한다. 대안적으로, 메모리셀 내의 데이터는 비트라인의 제1 프리차징시 "a", "b", "c"의 순서로 워드라인의 전위를 변화시킴으로써 판독될 수 있다.
(삭제)
삭제 동작에서, 먼저 하나의 어드레스가 지정되어, 도 3에서 파선으로 도시된 하나의 블럭을 선택한다. 다음, 셀들이 형성되는 웰(well)의 전위는 높은 전압 (약 20 V)으로 상승되고, 선택된 블럭의 워드라인은 Vss로 설정되며, 선택되지 않은 블럭의 워드라인은 플로팅(floating)으로 된다. 그 후, 상기 웰과 선택된 블럭의 셀들 사이에 높은 전압이 인가되어, 셀들 내에 기억된 데이터를 제거한다. 한편, 선택되지 않은 블럭들에서, 워드라인은 플로팅 상태에 있으므로, 웰이 높은 전압으로 상승되는 경우, 워드라인은 또한 용량성 결합(capacitive coupling)에 의하여 높은 전압으로 상승된다. 결과적으로, 선택되지 않은 블럭 내의 메모리셀에 기억된 데이터는 삭제되지 않는다.
삭제 동작후, 메모리셀 내의 데이터는 "0"이 된다. 제1 또는 제2 페이지 판독 동작이 수행되는 경우라도, 데이터 "1"이 출력된다.
제1 실시예의 경우, 제2 페이지 프로그램 베리파이 동작에서, 데이터 "2" 및 데이터 "3"은 베리파이전압 "b'" 및 "c'"을 이용하여 동시에 베리파이된다. 따라서, 두 베리파이 동작들을 수행하기 위하여, 비트라인은 한번 프리차지되고 워드라인 전위는 "b'" 및 "c'"으로만 설정된다. 따라서, 장시간을 필요로 하는 비트라인의 프리차지의 수는 감소될 수 있으며, 이는 베리파이 속도를 향상시킨다.
또한, 제2 페이지 판독 동작에서, 비트라인을 한번 프리차지하고 워드라인 전위를 "b" 및 "c"로 설정함으로써 데이터 "2" 및 데이터 "3"이 판독된다. 따라서, 프리차지의 수는 감소될 수 있으며, 이는 판독 속도를 향상시킨다.
또한, 프로그램 베리파이 동작 및 판독 동작에서, 비트라인이 프리차지되고 그 후 워드라인의 전위가 변경된다. 이것은 동일한 조건에서 프로그램 베리파이 동작 및 베리파이 동작이 수행되는 것을 가능하게 하여, 판독 정확도를 향상시킨 다.
제2 페이지 기록 동작에서, "a'"을 이용하는 베리파이 동작의 실행의 수를 결정하는 루프의 최대수가 설정된다.
카운터(PC)의 값이 루프의 최대수에 도달한 경우, "a'"을 이용하는 베리파이 동작이 종료된다. 결과적으로, 제2 페이지 기록시간이 더 짧아질 수 있다.
또한, 제1 실시예에서, 제1 페이지상의 데이터는 오리지날 임계전압보다 더 낮은 전위를 이용하여 메모리셀로 기록되고, 제1 페이지상의 데이터는 제2 페이지상의 데이터가 기록되기 전에 인접하는 메모리셀로 기록되며, 제2 페이지상의 데이터는 인접하는 메모리셀이 기록되어진 후에 메모리셀로 기록되어, 기억된 데이터에 대응하는 오리지날 임계전압을 설정한다. 제1 페이지상의 데이터는 메모리셀로 기록되므로, 인접하는 메모리셀의 FG-FG 커패시턴스를 고려하여, 다중치 데이터에 대응하는 임계전압이 정확히 설정될 수 있다.
제2 페이지상의 데이터가 기록되는 경우, 데이터는 플래그셀로 기록된다. 각각의 페이지상의 데이터를 판독하는 경우, 외부적으로 출력된 데이터는 플래그셀에 기억된 데이터에 따라 제어된다. 따라서, 각각의 페이지상의 데이터는 신뢰성있게 출력될 수 있다.
종래기술에서, 예를 들면, 메모리셀로부터 판독된 데이터의 부분은 외부적으로 입력된 데이터로 대체되고 결과 데이터가 기록되는 경우, 즉 소위 페이지 카피가 이루어지는 경우, 도 6에서 파선으로 도시된 바와 같이 트랜지스터(62e)가 인버터 회로(62c)와 인버터(62d) 사이에 삽입되고 트랜지스터(62f)는 인버터 회로(62c) 및 트랜지스터(62e)와 병렬로 접속된다. 그러한 종래 구성에서, 페이지 카피중에 프로그램 명령이 입력되는 경우, 메모리셀로부터 판독된 데이터는 데이터 입력 터미널(5a)로부터 제공된 데이터에 관하여 논리 레벨에서 반전되며 그 결과는 SDC 내에 래치된다. 따라서, 데이터 입력 터미널(5a)로부터 제공된 데이터가 SDC 내에 래치된 데이터와 논리 레벨에서 일치하도록 할 필요가 있다. 따라서, 페이지 카피에서, 상보(complementary) 신호
Figure 112004059482118-pat00001
, /
Figure 112004059482118-pat00002
에 의하여 트랜지스터(62e)는 턴온되고 트랜지스터(62f)는 턴오프되어, 기록 데이터를 반전한다. 결과 데이터는 SDC로 제공된다.
그러나, 제1 실시예의 경우, 페이지 카피에서, 메모리셀로부터 판독된 데이터는 반전되고 상기 반전된 데이터는 SDC 내에 래치된다. 데이터 입력 터미널(5a)로부터의 데이터는 SDC 내의 데이터와 논리 레벨에서 일치하도록 된다. 따라서, 종래기술에서와 같이 데이터 입력 터미널(5a)과 SDC 사이에 트랜지스터(62e, 62f)를 제공할 필요가 없다. 따라서, 제1 실시예는 회로 구성을 간략화시키는 장점이 있다.
제1 실시예에서, 제2 페이지(상위 페이지)상의 데이터가 메모리셀로 기록되는 경우, 프로그램 및 베리파이(a*, a') 동작 및 프로그램 베리파이(b', c') 동작이 별도로 수행된다. 그러나, 프로그램 베리파이 (b', c') 동작에서와 같이, 그들은 비트라인이 한번 충전된 후에 순차적으로 a*, a', b', c'의 순서로 워드라인 전위를 상승시킴으로써 동시에 베리파이될 수 있다.
또한, 제2 페이지 판독 동작에서, 판독 (b, c) 동작 및 판독 (a) 동작은 별도로 수행된다. 그러나, 이 데이터 항목들은 비트라인이 한번 충전된 후 순차적으로 a, b, c의 순서로 워드라인 전위를 상승시킴으로써 동시에 판독될 수 있다.
(제2 실시예)
도 19는 본 발명의 제2 실시예에 따라 8 값(3 비트)데이터를 기억하기 위한 NAND 플래시 메모리 내의 메모리셀 배열(1) 및 비트라인 제어회로(2)를 도시한다. 도 19의 구성은 도 3에 도시된 4 값(2 비트) 데이터를 위한 구성과 거의 동일하며, 도 3의 구성과 상이한 부분만이 설명될 것이다.
도 19에서, 하나의 워드라인이 외부 어드레스에 의하여 선택되는 경우, 파선에 의하여 도시된 하나의 섹터가 선택된다. 하나의 섹터는 세개의 페이지로 구성된다. 하나의 어드레스가 이용되어 세 페이지들 사이에서 전환한다. 특히, 데이터의 3비트가 메모리셀 내에 기억될 수 있으므로, 세 비트들간의 전환은 하나의 어드레스에 의하여 이루어진다(제1 페이지, 제2 페이지, 및 제3 페이지). 하나의 섹터는 다섯개의 플래그셀 FC1, FC2, FC3, FC4, 및 FC5를 갖는다(도 19는 플래그셀 FC1 및 FC5만 도시함). 따라서, 하나의 워드라인이 선택되는 경우, 다섯 플래그셀 FC1, FC2, FC3, FC4, 및 FC5가 동시에 선택된다. 플래그셀 FC1 내지 FC5는 비트라인을 통하여 각각 플래그 데이터 기억회로(10a, 10b, 10c, 10d, 10e)로 접속된다(도 19는 플래그 데이터 기억회로(10a, 10e)만을 도시함). 플래그셀 FC1, FC2는 제2 페이지가 기록되어진 것을 나타내는 데이터를 기억시킨다. 플래그셀 FC3, FC4, FC5는 제3 페이지가 기록되어진 것을 나타내는 데이터를 기억시킨다.
그러나, 하나의 메모리셀은 데이터의 3 비트를 기억할 수 있으므로, 다섯개의 플래그셀을 이용하지 않고, 세개의 플래그셀이 이용되어 제2 페이지 및 제3 페이지가 기록되어진 것을 나타내는 데이터를 기억시킬 수 있다.
또한, 신뢰성을 증가시키기 위하여, 각각의 플래그셀 FC1 내지 FC5중 하나 이상이 제공될 수 있다. 동일한 데이터가 이 셀들에 기억된다. 판독 동작시, 플래그셀들로부터 판독된 데이터로 다수결이 적용될 수 있다.
제2 실시예의 동작이 설명될 것이다.
삭제 동작은 4 값 데이터의 경우와 동일하다.
도 20a, 20b, 20c 및 도 21a, 21b는 메모리셀 내의 데이터와 메모리셀의 임계전압 사이의 관계를 도시한다. 삭제 동작이 수행된 후, 메모리셀 내의 데이터는 "0"이 된다. 도 20a에 도시된 바와 같이, 제1 페이지가 기록되어지는 경우, 메모리셀 내의 데이터는 데이터 "0" 및 데이터 "4"가 된다. 그 후, 데이터가 제1 페이지에 인접하는 셀로 기록되는 경우, 데이터 "4"의 임계전압이 확장한다(도 20b).
제2 페이지가 기록되어지는 경우, 메모리셀 내의 데이터는 데이터 "0", "2", "4", "6"이 된다(도 20c). 그 후, 인접하는 셀로 데이터가 기록되는 경우, 각각의 데이터 "0", "2", "4", "6"의 임계전압 분포는 확장한다(도 21a).
제3 페이지가 기록되어진 후, 메모리셀 내의 데이터는 데이터 "0" 내지 "7"이 된다(도 21b). 제2 실시예에서, 최저 임계전압으로부터 개시하여 상향으로, 메모리셀 내의 데이터가 정의된다.
도 22a 및 22b는 제2 실시예에서 두 기록 시퀀스들을 도시한다. 하나의 블 럭에서, 소스라인에 더 근접한 메모리셀로부터 개시하여, 페이지들에 데이터가 기록된다. 설명을 위하여, 도 22a 및 22b에서, 워드라인의 수는 4로 설정된다. 도 22a 내에 도시된 기록 시퀀스는 도 7에 도시된 기록 시퀀스와 유사하다. 반대로, 도 22b에 도시된 기록 시퀀스는 도 22a의 경우와 약간 상이하다. 특히, 제1 페이지가 기록되어진 후, 인접하는 셀의 제2 페이지로 데이터를 기록하는 대신, 제2 페이지까지 동일한 셀이 기록된다. 그 후, 제3 페이지가 기록되어지기 전에, 인접하는 셀의 제2 페이지까지 기록되어지고 그 후 제3 페이지가 기록되어 진다. 전술된 바와 같이, 제3 페이지에 인접하는 셀의 효과를 고려하여, 기록이 이루어질 수 있다.
제3 페이지 워드라인에 대한 오리지날 판독 전위가 "a", "b", "c", "d", "e", "f", "g"이고 베리파이 전위가 "a'", "b'", "c'", "d'", "e'", "f'", "g'"이 되도록 한다. 제2 페이지 판독전위가 오리지날 판독전위보다 더 낮은 "b*"(="a"), "d*", "f*"이고 제2 페이지 베리파이 전위는 이들보다 약간 높은 "b*'", "d*'", "f*'"이 되도록 한다. 제1 페이지 판독전위가 오리지날 판독전위보다 더 낮은 "d**"(="a")이고 제1 페이지 베리파이 전위는 이보다 약간 더 높은 "d**'"이 되도록 한다.
(프로그램 및 프로그램 베리파이)
프로그램 동작에서, 먼저, 하나의 어드레스가 지정되어 도 19에 도시된 세 페이지들을 선택한다. 메모리에서(세 페이지들의), 프로그래밍은 제1 페이지, 제2 페이지, 및 제3 페이지의 순서로만 수행될 수 있다. 제1 페이지 및 제2 페이지는4 값 데이터의 경우와 동일한 방식으로 프로그램된다.
도 20a, 20b, 및 20c에 도시된 메모리셀의 임계전압 및 4 값 메모리셀 내의 데이터는 도 1a, 1b, 및 1c의 경우와 대응한다. 프로그램 및 프로그램 베리파이동작을 위한 흐름도는 도 8 및 도 9의 경우와 동일하므로, 생략될 것이다. 워드라인 전위 및 메모리셀 내의 데이터 정의는 4 값 데이터의 경우 "0", "1", "2", "3" 및 "a", "b", "c"인 한편, 8 값 데이터의 경우에는 "0", "2", "4", "6" 및 "b", "d", "f"이다.
(제1 페이지 프로그램)
워드라인 전위의 정의가 전술된 바와 같이 변경되는 것을 제외하고는, 제1 페이지 프로그램에 대한 흐름도는 도 8의 경우와 동일하다.
(인접하는 셀 프로그램)
도 22a에 도시된 바와 같이, 메모리셀(1)의 제1 페이지로 데이터의 1 비트가 기록된 후, 워드 방향으로 메모리셀(1)에 인접하는 메모리셀(2)의 제1 페이지가 기록되어 진다. 그 후, 비트 방향으로 메모리셀(1)에 인접하는 메모리셀(3)의 제1 페이지로 데이터를 기록하는 것 및 대각선으로 메모리셀(1)에 인접하는 메모리셀(4)의 제1 페이지로 데이터를 기록하는 것이 그 순서대로 실시된다. 이 기록 동작들이 수행된 경우, 메모리셀(1)의 임계전압은 기록 데이터에 따라, FG-FG 커패시턴스로 인하여 상승한다. 따라서, 메모리셀(1) 내의 데이터 "0"의 임계전압 분포 및 데이터 "4"의 임계전압 분포는 도 20b에 도시된 바와 같이 더 높은 임계전압으로 확장한다.
그 후, 데이터의 1 비트는 다시 메모리셀(1)의 제2 페이지로 기록된다.
(제2 페이지 프로그램)
제2 페이지 프로그램을 위한 흐름도는, 워드라인 전위의 정의가 전술된 바와 같이 변경되는 것을 제외하고는, 도 9의 경우와 동일하다. 데이터 로드 동작 및 내부 판독 동작 이후 데이터 캐시 내의 데이터는 데이터 캐시 설정 이후 데이터 캐시 내의 데이터와 동일하다. 제2 페이지 기록 동작에서, 플래그셀 FC1은 베리파이 전위 "b*'"로 기록되고 플래그셀 FC2는 베리파이 전위 "d*'"로 기록된다.
(인접하는 셀 프로그램)
도 22에 도시된 바와 같이, 메모리셀(1)의 제1 및 제2 페이지로 데이터가 기록된 후, 데이터는 메모리셀(2)의 제2 페이지, 메모리셀(5)의 제1 페이지, 메모리셀(6)의 제1 페이지 및 메모리셀(3)의 제2 페이지, 및 메모리셀(4)의 제2 페이지로 기록된다. 이 기록 동작들이 수행된 경우, 메모리셀(1)의 임계전압은 기록 데이터에 따라, FG-FG 커패시턴스로 인하여 상승한다. 따라서, 메모리셀(1) 내의 데이터 "2", 데이터 "4", 및 데이터 "6"의 임계전압 분포는 도 21a에 도시된 바와 같이 확장한다.
그 후, 데이터의 1 비트는 다시 메모리셀(1)의 제3 페이지로 기록된다.
(제3 페이지 프로그램)
도 23은 제3 페이지 프로그램 동작을 위한 흐름도이다. 제3 페이지 프로그램 동작에서, 또한, 일 어드레스가 먼저 선택되어, 도 19 내에 도시된 세 페이지들을 선택한다.
다음, 데이터 기록회로(10)는 리세트된다(S91). 기록 데이터는 외부에서 입력되며 그 후 모든 데이터 기억회로(10) 내의 SDC에 기억된다(S92). 데이터 "1"이 외부에서 입력되면(기록이 이루어지지 않으면), 도 6의 데이터 기억회로(10)의 SDC는 로우로 된다. 데이터 "0"이 외부에서 입력되면(기록이 이루어지면), SDC는 하이로 된다. 그 후, 기록 명령이 입력되는 경우, 이것은 제3 페이지 프로그램을 의미한다. 따라서, 플래그셀 FC3 내지 FC5로 데이터를 기록하기 위하여, 특정 데이터가 플래그셀 데이터 기억회로(10a, 10b)로 입력된다.
도 21b에 도시된 바와 같이, 제3 페이지 프로그램에서, 메모리셀 내의 데이터가 "0"이고 외부에서 입력된 데이터가 "1"인 경우, 메모리셀 내의 데이터는 "0"에서 유지된다. 외부에서 입력된 데이터가 "0"인 경우, 메모리셀 내의 데이터는 "1"에서 설정된다.
메모리셀 내의 데이터는 "2"이고 외부에서 입력된 데이터는 "0"인 경우, 메모리셀 내의 데이터는 "2"에서 유지된다. 그러나, 제2 페이지 기록 동작에서, 메모리셀 내의 데이터가 "2"에 도달하였는지 여부가 베리파이되는 경우, 오리지날의 경우보다 더 낮은 베리파이 전위 "b*'"이 이용된다. 이러한 이유로, 데이터 "2"를 기억하는 메모리셀이 전위 "b'" 또는 오리지날 베리파이 전위로 기록되어 진다. 메모리셀 내의 데이터가 "2"이고 외부에서 입력된 데이터가 "1"인 경우, 메모리셀 내의 데이터는 "3"에서 설정된다.
메모리셀 내의 데이터가 "4"이고 외부에서 입력된 데이터가 "1"인 경우, 메모리셀 내의 데이터는 "4"에서 유지된다. 그러나, 제2 페이지 기록 동작에서, 메 모리셀 내의 데이터가 "4"에 도달하였는지 여부가 베리파이되는 경우, 오리지날의 경우보다 더 낮은 베리파이 전위 "d*'"가 이용된다. 이러한 이유로, 데이터 "4"를 기억하는 메모리셀은 전위 "d'" 또는 오리지날 베리파이 전위로 기록된다. 메모리셀 내의 데이터가 "4"이고 외부에서 입력된 데이터가 "0"인 경우, 메모리셀 내의 데이터는 "5"에서 설정된다.
메모리셀 내의 데이터는 "6"이고 외부에서 입력된 데이터는 "0"인 경우, 메모리셀 내의 데이터는 "6"에서 유지된다. 그러나, 제2 페이지 기록 동작에서, 메모리셀 내의 데이터가 "6"에 도달하였는지 여부가 베리파이되는 경우, 오리지날의 경우보다 더 낮은 베리파이 전위 "f*'"가 이용된다. 이러한 이유로, 데이터 "6"을 기억하는 메모리셀은 전위 "f'" 또는 오리지날 베리파이 전위로 기록된다. 메모리셀 내의 데이터가 "6"이고 외부에서 입력된 데이터는 "1"인 경우, 메모리셀 내의 데이터는 "7"에서 설정된다.
제2 페이지 기록 동작에서, 플래그셀 FC1은 베리파이 전위 "b*'"로 기록되어지고 플래그셀 FC2는 베리파이 전위 "d*'"로 기록되어 진다. 제3 페이지 기록 동작에서, 플래그셀 FC3는 베리파이 전위 "a'"로 기록되어지고, 플래그셀 FC4는 베리파이 전위 "b'"로 기록되어지며, 플래그셀 FC5는 베리파이 전위 "d'"로 기록되어 진다.
(제3 페이지 제1 세션 프로그램)
제3 페이지 프로그램에서, 데이터 "1" 내지 "7"은 메모리셀 내로 기록된다. 이 데이터가 동시에 프로그램될 수 있더라도, 4개 데이터 "4" 내지 "7"은 메모리셀 로 기록된다. 그 후, 데이터 "1" 내지 "3"은 메모리셀로 기록된다. 이것은 이하에 구체적으로 설명될 것이다.
(내부 데이터 판독 1 및 데이터 캐시 설정 1)(S93, S94)
메모리셀로 데이터가 기록되기 전에, 제2 페이지 메모리셀 내의 데이터가 "4" 또는 "6"인지 또는 "0" 또는 "2"인지 여부, 메모리셀 내의 데이터가 "6"인지 여부, 및 메모리셀 내의 데이터가 "0", "2", 및 "4"중 어느 하나인지 여부가 결정된다. 이것을 위하여, 워드라인 전위는 "d*" 및 "f*"의 순서로 설정되며 내부 판독 동작이 수행된다(S93).
도 25a는 내부 판독 동작후 데이터 캐시의 상태를 도시한다. 그 후, 데이터 캐시는 도 25b에 도시된 바와 같이 데이터 캐시를 설정하도록 동작된다. 그 후, 예를 들면, 카운터(PC)는 영으로 초기화되고 제5 플래그셀 내의 데이터가 로드된다(S94).
도 25b에서, 메모리셀 내의 데이터를 "0" 내지 "3"에서 설정하기 위하여 PDC는 하이로 설정된다. 메모리셀 내의 데이터를 "4"에서 설정하기 위하여, PDC는 로우로 설정되고, DDC는 로우로 설정되며, SDC는 하이로 설정된다. 메모리셀 내의 데이터를 "5"에서 설정하기 위하여, PDC는 로우로 설정되고, DDC는 하이로 설정되며, SDC는 하이로 설정된다. 메모리셀 내의 데이터를 "6"에서 설정하기 위하여, PDC는 로우로 설정되고, DDC는 하이로 설정되며, SDC는 로우로 설정된다. 메모리셀 내의 데이터를 "7"에서 설정하기 위하여, PDC, DDC, 및 SDC의 각각은 로우로 설정된다.
(프로그램: 제1 세션)(S95)
카운터(PC)가 카운트업된 후, 데이터는 메모리셀로 기록된다. 제1 실시예에서와 같이, 제2 실시예에서는, 카운터의 값 및 베리파이개시의 소정의 수를 이용하여 불필요한 베리파이동작들은 스킵된다.
먼저, 신호 BLC1이 Vsg에서 설정되는 경우, PDC가 데이터 "0"을 가지면, 비트라인은 Vss에 있다. PDC가 데이터 "1"을 가지면, 비트라인은 Vdd에 있다. 다음, 신호 BLC1이 Vss에서 설정된 후, 신호 VREG는 Vdd에서 설정되고 신호 REG는 중간전위 + Vth(1 V + Vth)에서 설정된다. 그 후, DDC가 데이터 "1"을 가지면, 비트라인은 중간전위에 있다. DDC가 데이터 "0"을 가지면, 비트라인은 프리차지되지 않는다. 결과적으로, 데이터 "4", "7"이 메모리셀로 기록되는 경우에만, 비트라인은 Vss에 있다. 데이터 "5", "6"이 메모리셀에 기록되는 경우, 비트라인은 중간전위(1V)에 있다. 메모리셀 내의 데이터가 "0" 내지 "3"이면(기록이 수행되지 않으면), 비트라인은 Vdd에 있다. 여기서, 선택된 워드라인은 Vpgm에서 설정되고 선택되지 않은 워드라인은 Vpass에서 설정된다. 비트라인이 Vdd에 있으면, 기록이 수행되지 않는다. 비트라인이 Vss에 있다면, 기록은 수행되지 않는다. 비트라인이 중간전위(1 V)에 있다면, 기록은 약간 수행된다. 따라서, 데이터 "5", "6"이 기록된 메모리셀은 불충분하게 기록될 수 있다. 그러나, 데이터 "6" 및 데이터 "7"이 동시에 베리파이되므로, 그들이 가급적 동시에 기록되는 경우 기록시간은 더 일찍 종료한다. 따라서, 중간전위는 비트라인으로 제공된다.
(a) 그 후, 베리파이 전위 "d'"가 설정되고 기록 베리파이 동작이 수행된다 (S96, S97). 이 베리파이 동작에서, 신호 BLC2가 하이로 되고 신호 BLCLAMP가 특정 전위로 설정되는 경우, 비트라인은 프리차지된다. 이 때, 프리차지되는 것은 오직 SDC가 하이 레벨에 있는 메모리셀, 즉, 데이터 "5", "4"가 기록된 메모리셀이다.
다음, 베리파이 전위 "d'"는 워드라인으로 제공되어, 비트라인을 방전시킨다. 비트라인이 방전되는 동안, 신호 VREG는 Vss에서 설정되고 신호 REG는 VDD에서 설정된다. DDC가 하이 레벨에 있다면, 비트라인은 방전된다. 따라서, 비트라인이 프리차지되는 메모리셀은 오직 데이터 "4"가 기록되는 것이다.
다음, 비트라인이 방전되는 동안, DDC 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되고 TDC 내의 데이터는 PDC로 전송된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 데이터 "4"가 메모리셀에 기록되었고 베리파이 전위 "d'"가 도달된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "4"가 메모리셀 내에 기록되었고 베리파이 전위 "d'"이 도달된 경우, 또는 기록이 선택되지 않은 경우이다. 그 후, 신호 DTG는 Vsg로 설정되고 PDC 내의 데이터는 DDC로 카피된다. 그 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
(b) 그 후, 베리파이전압 "e'"가 설정되고 기록 베리파이 동작이 수행된다(S98, S99, S100).
이 베리파이 동작에서, 신호 VPRE는 하이로 설정되고 신호 BLCLAMP는 특정 전위로 설정되어, 비트라인을 프리차지시킨다. 다음, 베리파이 전위 "e'"는 워드라인으로 제공되며 비트라인은 방전된다. 비트라인이 방전되는 동안, DDC 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되고 TDC 내의 데이터는 PDC로 전송된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "e'" 이상인 경우이다. 여기서, 신호 BALC2가 Vth + 0.5 V에서 설정되는 경우, SDC가 "0"을 가지면(데이터 "6"이 메모리셀에 기록된 경우 또는 데이터 "7"이 메모리셀에 기록된 경우), TDC는 Vdd로 된다. 따라서, 데이터 "5"가 메모리셀에 기록되었고 베리파이 전위 "e'"이 도달된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "5"가 메모리셀 내에 기록되었고 베리파이 전위 "e'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되며 TDC의 전위는 PDC로 로드된다.
(c) 베리파이 전위 "f'"을 이용하는 베리파이 동작은 제1 실시예의 베리파이 전위 "b"를 이용하는 베리파이 동작과 동일하다. 베리파이 동작에서 워드라인 전위는 "f'"이다(S101, S102, S103).
(d) 베리파이 전위 "f'", "g'"에 의한 동시적인 베리파이 동작은 제1 실시예 의 베리파이 전위 "b", "c"에 의한 동시적인 베리파이 동작과 동일하다. 베리파이 동작에서 워드라인 전위는 "f'" 및 "g'"이다.
이 방식으로, 프로그램 및 베리파이 동작은 모든 PDC 내의 데이터가 "1"이 될 때가지 반복된다(S106, S107). 그러나, 기록 동작에서 DDC 내의 데이터가 "1"인 경우, 즉, 데이터 "5"가 메모리셀 내에 기록된 경우 또는 데이터 "6"이 메모리셀 내에 기록된 경우, 비트라인은 중간전위로 설정되며 기록 동작이 수행된다. 프로그램 및 베리파이 동작이 반복되는 때마다, 프로그램 전압 Vpgm은 약간씩 상승된다. 제1 프로그램에서, 4개 데이터 "4" 내지 "7"이 메모리셀 내로 기록된다.
상기 설명에서, 제1 프로그램 이후에, 4개의 베리파이 동작들이 수행된다. 프로그램의 초기 루프에서, 임계전압은 상승한다. 따라서, 처음에는 베리파이 전위 "d'"를 이용하는 베리파이 동작만이 수행된다. 다음, 베리파이 전위 "d'" 및 베리파이 전위 "e'"을 이용하는 베리파이 동작이 수행된다. 그 후, 베리파이 전위 "d'", 베리파이 전위 "e'", 및 베리파이 전위 "f'"만을 이용하는 베리파이 동작이 수행된다. 최종적으로, 베리파이 전위 "d'" 및 베리파이 전위 "e'"을 이용하는 베리파이 동작 및 동시에 베리파이 전위 "f'" 및 베리파이 전위 "g'"를 베리파이하는 "f', g'" 동시 베리파이 동작이 수행될 수 있다.
프로그램의 종료에 근접한 루프에서, 데이터 "4"의 기록이 종료되었다. 따라서, 베리파이 전위 "d'"을 이용하는 베리파이 동작이 생략될 수 있고 베리파이 전위 "d'" 및 베리파이 전위 "e'"을 이용하는 베리파이 동작이 생략될 수 있다.
처음 3 페이지 프로그램에서, 플래그셀 FC5는 베리파이 전위 "d'"으로 기록 되어 진다.
(제2 세션 프로그램)(S108 내지 S121)
제2 세션 프로그램에서, 세 데이터 "1" 내지 "3"은 메모리셀로 기록된다. 데이터 "1"이 기록되는 메모리셀은 전혀 기록되지 않았다. 따라서, 제1 실시예와 같이, 오리지날 베리파이 전위보다 더 낮은 베리파이 전위 "a*'"이 제공된다. 임계전압이 베리파이 전위 "a*'"를 초과한 셀의 비트라인으로 중간전위가 제공된다. 이것은 기록속도를 더 늦게 만들고 임계치 분포를 더 협소하게 만든다. 데이터 "2" 및 데이터 "3"은 동시에 베리파이되므로, 그들이 가급적 동시에 기록되는 경우 기록시간은 더 일찍 종료한다. 따라서, 메모리셀로 데이터 "2"가 기록되고 있는 경우에도, 중간전위가 비트라인으로 제공되어, 기록속도를 더 늦게 만든다.
(내부 데이터 판독 2 및 데이터 캐시 설정 2)(S109, S110)
제3 플래그셀 내의 데이터가 로드된 후(S108), 메모리셀로 데이터가 기록되기 전에, 워드라인 전위는 "b*(= a)" 및 "d*"의 순서로 설정되며 내부 판독 동작이 수행된다(S109).
그 후, 도 26에 도시된 바와 같이 데이터 캐시를 설정하도록 데이터 캐시가 동작된다(S110). 특히, 데이터 "0"을 메모리셀로 기록하기 위하여, PDC는 하이로 설정되고, DDC는 하이로 설정되며, SDC는 하이로 설정된다. 데이터 "1"을 메모리셀로 기록하기 위하여, PDC는 로우로 설정되고, DDC는 로우로 설정되며, SDC는 하이로 설정된다. 데이터 "2"를 메모리셀로 기록하기 위하여, PDC는 로우로 설정되고, DDC는 하이로 설정되며, SDC는 로우로 설정된다. 데이터 "3"을 메모리셀로 기 록하기 위하여, PDC는 로우로 설정되고, DDC는 로우로 설정되며, SDC는 로우로 설정된다. 메모리셀로 데이터 "4" 내지 "7"를 기록하기 위하여, 각각의 PDC는 하이로 설정된다.
여기서, 예를 들면, 카운터(PC)는 영으로 초기화되며 제4 플래그셀 내의 데이터가 로드된다.
(프로그램: 제2 세션)(S111)
다음, 예를 들면, 카운터(PC)가 카운트업된 후, 데이터는 메모리셀로 기록된다. 신호 BLC1이 Vsg로 먼저 설정되는 경우, PDC가 데이터 "0"을 가지면, 비트라인은 Vss에 있다. PDC가 데이터 "1"을 가지면, 비트라인은 Vdd에 있다. 다음, 신호 BLC1이 Vss에 설정된 후, 신호 VREG는 Vdd에 설정되며 신호 REG는 중간전위 + Vth(1 V + Vth)에 설정된다. 그 후, DDC가 데이터 "1"을 가지면, 비트라인은 중간전위(1 V)에 있다. DDC가 데이터 "0"을 가지면, 비트라인은 프리차지되지 않는다. 결과적으로, 데이터 "3"이 메모리셀 내에 기록된 경우 또는 데이터 "1"이 메모리셀 내에 기록되었고 임계전압이 오리지날 베리파이 전위보다 더 낮은 베리파이 전위 "a*'" 이하인 경우, 비트라인은 Vss에 있다. 데이터 "2"가 메모리셀에 기록된 경우, 데이터 "1"이 메모리셀에 기록되었고 임계전압은 오리지날 전위보다 더 낮은 베리파이 전위 "a*'"를 초과한 경우, 또는 비트라인은 중간전위(1 V)에 있고 메모리셀 내의 데이터는 "0", "4" 내지 "3"인 경우(기록이 이루어지지 않은 경우), 비트라인은 Vdd에 이다. 여기서, 선택된 워드라인은 Vpgm에서 설정되고 선택되지 않은 워드라인은 Vpass에서 설정된다. 비트라인이 Vdd에 있다면, 기록이 수행되지 않는다. 비트라인이 Vss에 있다면, 기록이 수행된다. 비트라인이 중간전위(1 V)에 있다면, 기록이 약간 수행된다. 메모리셀로 데이터 "2" 및 데이터 "3"을 기록하는 경우 베리파이 동작은 동시에 수행되므로, 그들이 가급적 동시에 기록되는 경우 기록시간은 더 일찍 종료한다. 따라서, 중간전위가 비트라인으로 제공된다.
(e) 베리파이 전위 "a', a*'"를 이용하는 베리파이 동작은 제1 실시예에서의 베리파이 전위 "a', a*'"를 이용하는 베리파이 동작과 동일하다(S112, S113, S114).
(f) 베리파이 전위 "b'"만을 이용하는 베리파이 동작은 제1 실시예에서의 베리파이 전위 "b'"만을 이용하는 베리파이 동작과 동일하다(S115, S116, S117).
(g) 베리파이 전위 "b'", "c'"을 이용하는 동시적인 베리파이 동작은 베리파이 전위 "b", "c"를 이용하는 동시적인 베리파이 동작과 동일하다(S118, S119).
PDC가 로우 레벨에 있다면, 기록 동작은 다시 수행된다. 프로그램 및 베리파이 동작은 모든 데이터 기억회로의 PDC 내의 데이터가 하이로 될 때까지 반복된다(S120 내지 S121).
상기 설명에서, 제1 세션 프로그램 후, 세 베리파이 동작들이 수행된다. 프로그램의 초기 루프에서, 임계전압은 상승하지 않는다. 따라서, 처음에는 베리파이 전위 "a', a*'"를 이용하는 베리파이 동작만이 수행된다. 다음, 베리파이 전위 "a', a*'"을 이용하는 베리파이 동작이 수행된다. 그 후, 베리파이 전위 "b'"을 이용하는 베리파이 동작이 수행된다. 최종적으로, 베리파이 전위 "a', a*'"을 이용하는 베리파이 동작 및 베리파이 전위 "b'", "c'"를 이용하는 동시적인 베리파이 동작이 수행될 수 있다.
프로그램의 종료에 근접한 루프에서, 데이터 "1"의 기록이 종료되었으므로, 이 베리파이 동작들은 생략될 수 있다. 데이터 "1"이 베리파이될 필요가 없다면, SDC는 데이터를 유지할 필요가 없다. 따라서, 다음 기록을 위한 데이터는 외부로부터 판독되어 SDC 내에 기억될 수 있다. 그러한 구성으로, 더 높은 속도 동작이 가능하다.
제3 페이지 제2 프로그램에서, 플래그셀 FC3는 베리파이 전위 "a'"로 기록되고 플래그셀 FC4는 베리파이 전위 "b'"으로 기록된다.
(제1 페이지 판독)
도 27a는 제1 페이지 판독 동작을 위한 흐름도이다.
먼저, 어드레스가 지정되어, 도 19에 도시된 세 페이지들을 선택한다. 도 20a, 20b, 및 20c 및 도 21a 및 21b에 도시된 바와 같이, 제2 페이지가 기록되어지기 전후와 제3 페이지가 기록되어지기 전후에 임계전압의 분포는 상이하다. 따라서, 워드라인의 전위는 먼저 "d"로 설정되고 판독 동작이 수행된다(S131). 그 후, 제3 페이지가 기록되어졌는지 여부가 플래그셀 FC5 내의 데이터로부터 결정된다(S132). 상기 결정에서, 복수의 플래그셀들이 존재한다면, 플래그셀의 다수에 의하여 결정된다.
플래그셀 FC5로부터 판독된 데이터가 "0"이면, 이것은 제3 페이지가 기록되어진 것을 의미한다. 임계치 분포는 도 21b에 도시된 바와 같으므로, "d"를 갖는 워드라인상의 전위 판독 결과는 이미 데이터 기억회로(10)로 판독되었다. 따라서, 이 데이터는 외부세계로 출력된다(S133).
한편, 플래그셀 FC5로부터 판독된 데이터가 "1"인 경우, 이것은 제3 페이지는 기록되어지지 않은 것을 의미한다. 따라서, 워드라인 전위는 "d*"로 설정되고 판독 동작이 수행된다(S134). 제2 페이지가 기록되어졌는지 여부는 플래그셀 FC2 내의 데이터로부터 결정된다(S135). 상기 결정에서, 복수의 플래그셀들이 존재한다면, 플래그셀들의 다수에 의하여 결정된다.
플래그셀 FC2로부터 판독된 데이터가 "0"이라면, 이것은 제2 페이지가 기록되어진 것을 의미한다. 임계치 분포는 도 20c에 도시된 바와 같으므로, "d*"를 갖는 워드라인상의 전위 판독 결과는 이미 데이터 기억회로(10)로 판독되었다. 따라서, 이 데이터는 외부세계로 출력된다(S133).
한편, 플래그셀 FC2로부터 판독된 데이터가 "1"인 경우, 이것은 제2 페이지가 기록되어지지 않은 것을 의미한다. 따라서, 워드라인 전위는 "a"로 설정되며 판독 동작이 수행되고 판독 결과는 외부세계로 출력된다(S136).
(제2 페이지 판독)
도 27b는 제2 페이지 판독 동작을 위한 흐름도이다.
먼저, 일 어드레스가 지정되어, 도 19에 도시된 세 페이지들을 선택한다. 도 20a 내지 20c 및 도 21a 및 21b에 도시된 바와 같이, 임계전압의 분포는 제2 페이지가 기록되어지기 전후와 제3 페이지가 기록되어지기 전후가 상이하다. 따라서, 워드라인의 전위는 먼저 "b"로 설정되고 판독 동작이 수행된다(S141). 그 후, 제3 페이지가 기록되어졌는지 여부가 플래그셀 FC4 내의 데이터로부터 결정된다 (S142). 상기 결정에서, 복수의 플래그셀들이 존재하면, 플래그셀들의 다수에 의하여 결정된다.
플래그셀 FC4로부터 판독된 데이터가 "0"이면, 이것은 제3 페이지가 기록되어진 것을 의미한다. 임계치 분포는 도 21b에 도시된 바와 같으므로, 워드라인 전위 "b", "d", "f"로 메모리셀로부터 데이터를 판독할 필요가 있다. 그러나, 워드라인 전위 "b"를 판독한 결과는 이미 데이터 기억회로로 판독되었다. 따라서, 데이터는 워드라인 전위 "d", "f"로 판독되고 그 후 출력된다(S143, S144). 워드라인 전위 "d", "f"에 의한 판독은 제1 실시예의 "b, c" 동시 판독 동작의 경우와 동일하다.
한편, 플래그셀 FC4로부터 판독된 데이터가 "1"인 경우, 이것은 제3 페이지가 기록되어지지 않은 것을 의미한다. 따라서, 워드라인 전위는 "a"로 설정되며 판독 동작이 수행된다.(S145). 제2 페이지가 기록되어졌는지 여부는 플래그셀 FC1로부터 판독된 데이터로부터 결정된다(S146). 상기 결정에서, 복수의 플래그셀들이 존재한다면, 플래그셀들의 다수에 의하여 결정된다.
플래그셀 FC1으로부터 판독된 데이터가 "0"이면, 이것은 제2 페이지가 기록되어진 것을 의미한다. 임계치 분포는 도 20c에 도시된 바와 같으므로, 워드라인 전위 "b*', "d*", "f*"로 데이터를 판독할 필요가 있다. 그러나, 워드라인 전위 "b*"를 판독한 결과는 이미 데이터 기억회로(10)로 판독되었다. 따라서, 데이터는 워드라인 전위 "d*', "f*"로 판독되고 출력된다.(S144). 워드라인 전위 "d*", "f*"에 의한 판독 동작은 제1 실시예의 "b, c" 동시 판독 동작의 경우와 동일하다.
한편, 플래그셀 FC1으로부터 판독된 데이터가 "1"인 경우, 이것은 제2 페이지는 기록되어지지 않았음을 의미한다. 따라서, 데이터는 "1"로 고정되고 외부세계로 출력된다(S148).
(제3 페이지 판독)
도 28은 제2 페이지 판독 동작을 위한 흐름도이다.
먼저, 일 어드레스가 지정되어, 도 19에 도시된 세 페이지들을 선택한다. 도 20a, 20b 및 20c 및 도 21a 및 21b에 도시된 바와 같이, 임계전압의 분포는 제2 페이지가 기록되어지기 전후와 제3 페이지가 기록되어지기 전후가 상이하다. 따라서, 판독 동작은 워드라인 전위 "e, g"로 수행된다(S151). 그 후, 판독 동작은 워드라인 전위 "a, c"로 수행된다(S152). 그 후, 제3 페이지가 기록되어졌는지 여부는 플래그셀 FC3로부터 판독된 데이터로부터 결정된다(S153). 상기 결정시, 복수의 플래그셀들이 존재한다면, 플래그셀들의 다수에 의하여 결정된다. 워드라인 전위 "e, g"에 의한 판독 동작 및 워드라인 전위 "a, c"에 의한 판독 동작은 제1 실시예의 경우와 동일하다.
플래그셀 FC3로부터 판독된 데이터가 "0"이면, 이것은 제3 페이지가 기록되어진 것을 의미한다. 임계치 분포는 도 21b에 도시된 바와 같다. 따라서, 워드라인 전위 "e, g" 및 워드라인 전위 "a, c"로 데이터 기억회로로 판독된 데이터가 출력된다(S154). 플래그셀 FC3로부터 판독된 데이터가 "1"이면, 이것은 제3 페이지는 기록되어지지 않은 것을 의미한다. 따라서, 데이터는 "1"로 고정되며 외부세계로 출력된다(S155).
(삭제)
삭제 동작은 제1 실시예의 경우와 동일한 방식으로 수행되므로, 그 설명은 생략될 것이다.
제2 실시예의 경우, 8 값(3 비트) 데이터가 기록되고 고속으로 신뢰성있게 판독될 수 있다. 또한 제3 페이지 기록 동작에서, 비트라인이 프리차지되면서, 워드라인의 전위를 가변함으로써 복수의 임계전압들이 동시에 베리파이된다. 이것은 제3 페이지 프로그램 베리파이 동작이 더 빠르게 되는 것을 가능하게 한다.
제2 실시예의 8 값(3 비트) NAND 플래시 메모리에서, 제3 페이지가 기록되어지는 경우, 제1 기록 동작에서 데이터 "4" 내지 "7"이 기록되며 데이터 "1" 내지 "3"이 기록된다. 그러나, 본 발명은 이것에 국한되지 않는다. 예를 들면, 데이터 "2", "4", "6"이 먼저 기록될 수 있고 그 후 데이터 "1", "3", "5", "7"이 기록될 수 있다. 그런 방식으로 데이터 항목들이 기록되는 경우에도, 제1 실시예의 경우와 동일한 효과가 얻어질 수 있다.
(제3 실시예)
제2 실시예에서, 플래그셀 FC1 내지 FC5은 다음과 같이 기록되어졌다. 제2 페이지가 기록되어진 경우, 플래그셀 FC1은 베리파이 전위 "b*'"로 기록되어지고 플래그셀 FC2는 베리파이 전위 "d*'"로 기록되어진다. 제3 페이지가 기록되어지는 경우, 플래그셀 FC3는 베리파이 전위 "a'"로 기록되어지고, 플래그셀 FC4는 베리파이 전위 "b'"으로 기록되어지며, 플래그셀 FC5는 베리파이 전위 "d'"으로 기록되어진다. 이런 이유로, 제2 실시예는 다섯개의 플래그셀들을 이용한다. 그러나, 플 래그셀 FC1은 플래그셀 FC4를 대신할 수 있고 플래그셀 FC2는 플래그셀 FC5를 대신할 수 있다. 따라서, 도 19에 도시된 회로는 세개의 플래그 데이터 기억회로 및 세개의 플래그셀 FC1, FC2, 및 FC3로 구성될 수 있다.
상기 구성에서, 제1 및 제2 페이지 기록 동작은 제2 실시예의 경우와 동일하다. 제3 페이지 기록 동작은 제2 실시예의 경우와 약간 상이하다.
도 29 및 30은 제3 페이지 기록 동작을 도시한다. 도 29의 제3 페이지 제1 기록 동작에서, 도 23으로부터 상이한 것은 내부 판독후(S93) 플래그셀 데이터를 로딩하는 방식이다. 제2 실시예에서, 데이터는 제5 플래그셀 FC5로 로드된다(S94). 반대로, 제3 실시예에서, 내부 판독 동작후(S93), 데이터는 플래그셀 FC2로 로드된다(S151).
도 29의 제3 페이지 제2 기록 동작에서, 도 24로부터 상이한 것은 내부 판독 동작후(S109) 플래그셀 데이터를 로딩하는 방법이다. 제2 실시예에서, 데이터는 제4 플래그셀 FC4로 로드된다(S110). 반대로, 제3 실시예에서, 내부 판독 동작후(S93), 데이터는 플래그셀 FC1으로 로드된다(S161).
전술된 바와 같이, 제2 페이지가 기록되어지는 경우, 플래그셀 FC1은 베리파이저위 "b*'"로 기록되어지고 플래그셀 FC2는 베리파이 전위 "d*'"로 기록되어진다. 다음, 도 29 및 30에 도시된 기록동작에서, 제3 페이지가 기록되어지는 경우, 플래그셀 FC3는 베리파이 전위 "a'"로 기록되어진다. 제2 페이지 기록 동작에서 베리파이 전위 "b*'"로 기록되어진 플래그셀 FC1은 제3 페이지 기록 동작에서는 베리파이 전위 "b'"로 기록되어진다. 제2 페이지 기록 동작에서 베리파이 전위 "d*'"로 기록되어진 플래그셀 FC2는 제3 페이지 기록 동작에서 베리파이 전위 "d'"로 기록되어진다.
도 31a는 제1 페이지 판독 알고리즘을 도시하고 도 31b는 제2 페이지 판독 알고리즘을 도시한다.
도 31a에서, 도 27a와 상이한 것은 전위 "d"로 판독 동작이 수행된 후(S131)의 결정이다. 제2 실시예에서, 이 결정은 플래그셀 FC5로부터 판독된 데이터에 기초하여 이루어진다(S132). 반대로, 제3 실시예에서, 상기 결정은 플래그셀 FC2로부터 판독된 데이터에 기초하여 이루어진다(S201). 나머지 동작은 도 27a의 경우와 동일하다.
도 31b에서, 도 27b와 상이한 것은 전위 "b"로 판독 동작이 수행된 후(S141)의 결정이다. 제2 실시예에서, 이 결정은 플래그셀 FC4로부터 판독된 데이터에 기초하여 이루어진다(S142). 반대로, 제3 실시예에서, 상기 결정은 플래그셀 FC2로부터 판독된 데이터에 기초하여 이루어진다(S211). 나머지 동작은 도 27b의 경우와 동일하다.
제3 페이지 판독 알고리즘은 도 28에 도시된 제2 실시예의 경우와 동일하다.
제3 실시예의 경우, 세개의 플래그 데이터 기억회로 및 세개의 플래그셀의 이용은 프로그램 베리파이 동작이 제2 실시예에서보다 더 빠르게 되는 것을 가능하게 한다. 플래그셀들 및 플래그 데이터 기억회로들의 수는 감소될 수 있으므로, 제3 실시예는 칩에 의하여 차지된 영역을 감소시키는 장점이 있다.
제1 실시예의 제2 페이지 기록 동작, 및 제2 및 제3 실시예의 제3 페이지 기 록 동작에서, 데이터 "1"이 메모리셀로 기록되는 경우, SDC는 비워진다. 따라서, SDC에 다음으로 기록되는 데이터를 제공하는 것이 가능하다. SDC에 다음 기록되는 데이터를 미리 기억시키는 것은 기록 속도를 더 빠르게 한다.
또한, 다음의 구성이 가능하다: SDC가 비어있는 경우, 프로그램 동작은 일시적으로 중지되고, 또 다른 페이지상의 메모리셀로부터 데이터가 판독되고, 판독의 결과는 SDC에 기억되며, 상기 중지된 프로그램 동작이 다시 개시되는 한편, SDC는 상기 기억된 데이터를 외부세계로 출력한다.
플래그셀의 수 및 그 배열은 제1 내지 제3 실시예들로 국한되지 않는다.
도 32는 복수의 플래그셀들을 배열하는 일 예를 도시한다. 상기 예에서, 신뢰성을 증가시키기 위하여, 복수의 제1 및 제2 플래그셀 및 더미 셀이 메모리셀 배열의 일 단부에 제공된다. 특히, 짝수번호 페이지(BLE)에 대하여 4개의 제1 플래그셀 및 3개의 제2 플래그셀이 배열되고 홀수번호 페이지(BLO)에 대하여 4개의 제1 플래그셀 및 3개의 제2 플래그셀이 배열된다. 짝수번호 및 홀수번호 제2 플래그셀들의 양측에는, 짝수번호 더미셀 및 홀수번호 더미셀이 제공된다.
이 구성으로, 판독 동작에서, 짝수번호 페이지들에 대한 4개의 제1 플래그셀들의 다수결 및 짝수번호 페이지들에 대한 3개의 제2 셀들의 다수결에 의하여, 짝수번호 페이지의 제2 페이지가 기록되어졌는지 여부가 결정된다. 또한, 홀수번호 페이지들에 대한 4개의 제1 플래그셀들의 다수결 및 홀수번호 페이지들에 대한 3개의 제2 셀들의 다수결에 의하여, 홀수번호 페이지의 제2 페이지가 기록되어졌는지 여부가 결정된다. 이 구성으로, 인접하는 셀의 FC-FC 커패시턴스를 통하여 나중에 기록되어진 인접하는 셀의 임계전압에 의하여 이전에 기록되어진 셀의 임계전압이 가변되는 경우에도, 제2 페이지가 기록되어졌는지 신뢰성있게 결정될 수 있다.
(제4 실시예)
다중치 데이터를 기억하기 위한 비휘발성 반도체 메모리 장치에서, 기억되는 데이터의 비트수가 큰 경우, 일 임계치 분포는 더 협소하게 되어야 한다. 이를 위하여, 다음이 제안된다: 프로그램 및 베리파이 동작에서, 기록 동작이 수행되는 한편, 프로그램 전압은 약간씩 증가된다. 프로그램 전압이 오리지날 베리파이 전위보다 더 낮은 베리파이 전위를 초과한 경우, 중간전위가 비트라인으로 입력되어, 프로그램 동작에서 기록속도를 더 느리게 만든다. 이 상태에서, 오리지날 베리파이 전위로 기록이 수행된다. 그러나, 오리지날 베리파이 전위가 초과된 상태와 오리지날보다 더 낮은 베리파이 전위가 초과된 상태를 구별할 필요가 있다. 이것은 페이지 버퍼의 수를 증가시키는 문제를 야기한다.
제4 실시예의 동작은, 제2 페이지 프로그램 베리파이 동작에서 베리파이 전위 "b'" 및 "c'"을 이용하는 데이터 "2" 및 "3"의 동시적인 베리파이동작을 제외하고는, 제1 실시예의 경우와 거의 동일하다. 제1 실시예에서, 임계전압 "b'" 및 "c'"으로 기록되어지는 셀은 오리지날 임계전압보다 더 낮은 베리파이 전위로 기록되어 진다. 셀이 이 베리파이 전위를 초과한 경우, 그 비트라인으로 중간전위가 제공되어, 기록속도를 더 느리게 만들며, 이는 임계전압의 분포의 폭이 더 협소해지는 것을 방지한다. 도 33a에 도시된 바와 같이, 임계전압 "b'"으로 기록되어지는 셀은 제1 페이지 기록 동작에서 "v'"의 레벨로 기록되어진다. 이런 이유로, 그 러한 동작은 불필요하다. 임계전압 "c'"으로 기록되는 셀은 또한 제1 페이지 기록 동작에서 "v'"의 레벨로 기록되어진다. "v'" 와 "c'" 사이에는 레벨의 차이가 존재한다. 이런 이유로, 임계전압 "c'"을 베리파이하는 경우, 오리지날 임계전압보다 더 낮은 베리파이 전위로 셀이 기록되어진다. 셀이 상기 레벨을 초과한 경우, 그 비트라인으로 중간전위가 제공되어, 기록속도를 더 느리게 만들며, 이는 임계치 분포를 협소화시킨다. 이를 위하여, 임계전압 "c'"은 오리지날보다 더 낮은 베리파이 전위 "c*'" 및 오리지날 베리파이 전위 "c'"로 베리파이된다.
도 34는 제4 실시예에 따른 제1 페이지 기록 동작을 도시한다. 도 34의 S301 내지 S308에 도시된 제1 기록 동작 및 도 36의 데이터 캐시내의 데이터는 제1 실시예의 경우와 동일하므로, 그 설명은 생략될 것이다.
도 35는 제2 페이지 기록 동작을 도시한다. 제2 페이지 기록 동작에서, S311 내지 S322로부터의 동작은, 베리파이 전위 "b", "c*'", 및 "c'"를 이용하는 동시 베리파이 동작을 제외하고는, 제1 실시예의 경우와 거의 동일하다.
(베리파이 전위 "b", "c*'", "c'"를 이용하는 동시 베리파이)(도 37 및 38)
도 35에서, 프로그램 및 베리파이 동작이 복수회 반복되는 경우, 데이터 "3"이 메모리셀로 기록되고 있는 셀로 데이터를 기록하는 것이 종료된다. 따라서, 베리파이 전위 "b'"을 이용하는 베리파이 동작 대신(S322), 베리파이 전위 "b'", "c*'", 및 "c"를 이용하여 동시 베리파이 동작이 수행된다. 먼저, 신호 BLPRE는 하이 레벨 (Vdd + Vth)로 설정되고, VPRE는 하이 레벨 (Vdd + Vth)로 설정되며, 신호 BLCLAMP는 특정의 전위로 설정되어, 비트라인을 프리차지시킨다.
다음, 워드라인으로 베리파이 전위 "b'"이 제공되어, 비트라인을 방전시킨다. 비트라인이 방전되는 동안, DDC 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되며 TDC 내의 데이터는 PDC로 전송된다.
그 후, TDC가 Vdd로 충전된 후, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, TDC가 하이("1")로 되는 것은 임계전압이 베리파이 전위 "b'" 이상인 경우이다. 여기서, 신호 BLC1이, Vth + 0.5 V와 같은, 중간전위에 있는 경우, PDC가 "0"(로우 레벨에 있음)을 가지면(데이터 "3"이 메모리셀에 기록된 경우 또는 데이터 "1"이 메모리셀에 기록되었고 임계전압이 베리파이 전위 "a*'" 이하인 경우), TDC는 Vss가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 베리파이 전위 "b'"이 도달된 경우이다. 다음, 신호 VREG가 하이(예를 들면, Vdd로)로 설정되고 신호 REG는 Vsg(예를 들면, Vdd + Vth)로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 베리파이 전위 "b'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되며 TDC의 전위는 PDC로 로드된다.
다음, 베리파이 전위 "c*'"이 워드라인으로 제공되고 비트라인은 방전된다.
그 후, TDC가 Vdd로 충전된 후, 신호 BLCLAMP는 특정 전위로 설정된다. TDC가 Vdd로 되는 것은 데이터 "3"이 메모리셀에 기록되고 베리파이 전위 "c*'"이 도달된 경우이다. 다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이로 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c*'"이 도달된 경우, 데이터 "2"가 메모리셀에 기록된 경우, 또는 데이터 "1"이 메모리셀에 기록되었고 임계전압이 베리파이 전위 "a*'" 이상인 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vdd + Vth로 설정되며 TDC의 전위는 PDC로 로드된다.
다음, 베리파이 전위 "c'"은 워드라인으로 제공되고 비트라인은 방전된다.
그 후, TDC가 Vdd로 충전된 후, 신호 BLCLAMP는 특정 전위로 설정된다. TDC가 Vdd로 되는 것은 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c'"이 도달된 경우이다. 다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있는 경우, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되며 TDC의 전위는 PDC로 로드된다.
이 동작의 결과로서, 데이터 "3"이 메모리셀에 기록되었고, 베리파이 전위 "c*'"이 초과되었으며, 기록 동작이 오리지날 베리파이 전위로 완료되지 않은 경우, DDC는 하이 레벨에 있고, PDC는 로우 레벨에 있으며, SDC는 로우 레벨에 있다. 이 상태는 데이터 "2"가 메모리셀에 기록된 경우와 동일하다. 이런 이유로, 다음 프로그램에서, DDC가 하이 레벨에 있으므로, 비트라인은 중간전위(예를 들면, 1 V) 에 있고, 그 결과 기록이 수행된다.
그 후, 베리파이 전위 "b'", c*'", "c'"에 의한 동시 베리파이 동작에서, 임계전압 "b'"을 베리파이하는 경우 임계전압은 "c*'" 이상이므로, 이 베리파이 동작은 스킵되며 PDC는 하이로 된다. 따라서, 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c*'"이 초과된 경우, 비트라인은 중간전위로 한번만 설정되고 기록이 수행된다.
이 방법에서, 프로그램 및 베리파이 동작은 모든 PDC의 데이터가 "1"이 될 때까지 반복된다. 그러나, 기록 동작에서 DDC 내의 데이터가 "1"인 경우, 즉, 데이터 "2"가 메모리셀에 기록된 경우, 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c*'"이 초과된 경우(이것은 데이터 "2"가 메모리셀에 기록된 경우와 동일함), 또는 데이터 "1"이 메모리셀에 기록되었고 베리파이 전위 "a*'"이 초과된 경우, 비트라인은 중간전위로 설정되며 기록 동작이 수행된다.
프로그램 및 베리파이 동작이 반복되는 때마다, 프로그램 전안 Vpgm은 약간씩 증가된다. 프로그램 전압 Vpgm의 증분 ΔVpgm은 제1 페이지 기록 동작과 제2 페이지 기록 동작에서 상이하다. 예를 들면, 제1 페이지 기록 동작에서 증분 ΔVpgm은 제2 페이지 기록 동작의 증분 ΔVpgm 보다 더 크게 설정된다.
도 35의 흐름도에서, 프로그램 및 베리파이 "a*, a'"(S316, S319)이 수차례 반복된 후, 프로그램 및 베리파이 "a*', a'" 및 프로그램 베리파이 "b'"이 수차례 반복되고, 프로그램 및 베리파이 "a*', a'" 및 프로그램 베리파이 "b', c'"이 수차례 반복된다. 동작을 반복하는 중에, 메모리셀로 데이터 "1"을 기록하는 것은 더 일찍 종료된다. 따라서, 데이터 "1"이 기록되어지는 셀이 고갈된 경우, 프로그램 베리파이 "a*', a'"은 스킵되고(S318 내지 S320) 프로그램 및 프로그램 베리파이 "b'"(S316, S322) 또는 프로그램 및 프로그램 베리파이 "b', c*', c'"(S316 내지 S326)이 반복된다. 프로그램 및 베리파이 "a*', a'"(S316, S319)이 스킵되는 경우, SDC는 이용되지 않는다. 따라서, 다음 프로그램 데이터가 입력될 수 있다. 그러나, 메모리셀로 데이터 "1"이 기록되기 힘든 셀이 존재할 수 있다. 따라서, 프로그램 베리파이 "a*, a'"의 횟수는 제한된다.
(반복 동작)
판독 동작은 제1 실시예의 경우와 동일하다.
(삭제)
삭제 동작에서, 먼저 일 어드레스가 지정되어, 전술된 바와 같이 도 3에서 파선으로 도시된 일 블럭을 선택한다. 다음, 셀이 형성되는 웰의 전위는 하이 전압(약 20 V)으로 상승되고, 선택된 블럭의 워드라인은 Vss로 설정되며, 선택되지 않은 블럭의 워드라인은 플로팅으로 된다. 그 후, 선택된 블럭의 셀과 웰사이에 하이 전압이 인가되며, 이는 셀에 기억된 데이터를 삭제한다. 한편, 선택되지 않은 블럭에서는, 워드라인이 플로팅 상태에 있으므로, 웰이 하이 전압으로 상승되는 경우, 워드라인은 또한 하이 전압으로 상승된다. 결과적으로, 선택되지 않은 블럭 내의 메모리셀에 기억된 데이터는 삭제되지 않는다. 삭제 동작후, 메모리셀 내의 데이터는 "0"이 된다. 제1 또는 제2 페이지 판독 동작이 수행되더라도, 데이터 "1"이 출력된다.
(삭제후 기록)
도 33e는 삭제 동작후 임계전압의 일 예를 도시한다. 전술된 바와 같이, 일 블럭 내의 복수의 메모리셀들 내의 데이터는 동시에 삭제되므로, 도 33a에 도시된 임계전압보다 더 낮은 전압조차 삭제된 경우도 존재할 수 있다. 오리지날 임계전압보다 더 낮은 전압조차 삭제된 메모리셀이 존재하는 경우, 임계전압 가변 범위는 상위 페이지(예를 들면, 제2 페이지) 프로그램에서 데이터 "0"을 가지는 메모리셀로 데이터 "1"을 기록하는 경우 더 크게 된다. 결과적으로, 인접하는 셀들의 임계전압은 그들의 플로팅 게이트들 사이의 결합의 결과로서 변화한다.
인접하는 셀들의 임계전압이 변화하는 것을 방지하기 위하여, 도 33f에 도시된 바와 같이 삭제 동작후 약간의 기록이 수행되어, 오리지날 임계전압보다 더 낮은 전압조차 삭제된 셀의 임계전압을 오리지날 임계전압으로 복귀시킨다.
삭제 동작후 기록에서, 모든 데이터 기억회로의 PDC는 로우 레벨로 설정된다. 그 후, 데이터 기억회로에 접속된 BLO 및 BLE 두 비트라인으로 접속된 셀들은 동시에 기록되어 진다. 기록 베리파이 동작에서, 두 비트라인들중 하나는 한번에 기록되어 진다. 블럭 내의 모든 셀들을 베리파이하는데 시간이 걸리므로, 모든 워드라인들은 동일한 전위로 설정되며 하나의 NAND 셀이 동시에 베리파이된다. 비트라인들중 하나에서 삭제 동작후 기록이 완료된 경우, PDC는 하이로 되며, 다음 프로그램이 실행되는 것을 방지한다. 유사하게, 베리파이 동작은 다른 비트라인에서 수행된다. 기록 및 베리파이 동작은 모든 데이터 기억회로 내의 데이터가 하이로 될 때까지 반복된다.
제4 실시예의 경우, 제2 페이지 기록 베리파이 동작중에, 비트라인을 한번 변화시키는 경우 워드라인 전위는 임계전압 "b', c*', c'"의 순서로 변화되어, 임계전압 "b', c*', c'"을 동시에 베리파이한다. 이것은 고속 베리파이 동작을 가능하게 하여, 고속 기록 동작을 가능하게 만든다.
또한, 데이터 "3"이 메모리셀에 기록되는 동안, 오리지날 베리파이 전위보다 약간 낮은 베리파이 전위가 초과된 경우, 중간전위가 비트라인으로 인가되고 기록이 수행된다. 이것은 메모리셀 내에 기록된 임계전압의 분포를 더 협소하게 하는 것을 가능하게 만든다. 따라서, 기록전압의 스텝업(step-up) 폭은 더 크게 될 수 있으며, 이는 전체 기록시간이 단축되도록 하여 기록 동작이 고속으로 수행되는 것을 가능하게 한다.
특히, 기록 동작에서, 메모리셀이 데이터 "3"의 임계전압에 도달하였는지 여부가 베리파이되는 경우, 오리지날 베리파이 전위 "c'"보다 더 낮은 베리파이 전위 "c*'"를 이용하여 베리파이 동작이 수행된다. 더 낮은 베리파이 전위 "c*'"이 초과되었고 기록 동작이 오리지날 베리파이 전위 "c'"으로 완료되지 않았다면, 데이터 "2"를 기록하는 경우 데이터 기억회로 내의 DDC, PDC, SDC는 데이터를 가진다. 따라서, 다음 기록 동작에서, 비트라인으로 중간전위가 제공되어, 기록속도를 더 느리게 만든다. 그 후, 데이터 "2"를 기록하는 경우 메모리는 베리파이 동작을 스킵하므로, 셀의 기록이 완료된다. 따라서, 메모리셀 내에 기록된 임계전압의 분포는 더 협소화될 수 있다.
또한, 오리지날 베리파이 전위보다 더 낮은 베리파이 전위가 초과된 메모리 셀과 오리지날 베리파이 전위가 초과된 메모리셀 사이의 구별을 위한 데이터 기억회로가 필요하지 않으므로, 회로구성의 증가가 방지될 수 있다.
(제5 실시예)
제4 실시예에서, 제2 페이지는 다음과 같이 기록되어졌다. 데이터 "3"이 기록되는 셀들에 대하여는, 오리지날 베리파이 전위 "c'"보다 더 낮은 베리파이 전위 "c*'"가 초과되는 셀로 중간전위가 제공되며 기록이 수행된다. 그 후, 기록 동작이 완료된다. 데이터 "1"이 기록되는 셀들에 대하여는, 오리지날 베리파이 전위 "a'"보다 더 낮은 베리파이 전위 "a*'"가 초과되는 셀로 중간전위가 제공된다. 그 후, 오리지날 베리파이 전위 "a'"이 도달될 때까지 기록 동작이 반복된다. 따라서, 기록되는 데이터에 따라, 상기 동작은 약간 상이하다.
반대로, 본 발명의 제5 실시예에서, 데이터 "1"이 기록되는 셀은 데이터 "3"이 기록되는 셀과 동일한 방식으로 기록되어 진다. 특히, 오리지날 베리파이 전위 "a'"보다 더 낮은 베리파이 전위 "a*'"가 초과되는 셀로 중간전위가 제공되며 기록이 한번 수행된다. 그 후, 기록 동작이 완료된다. 또한, 제1 페이지가 기록되어지는 경우, 오리지날 베리파이 전위 "v'"보다 더 낮은 베리파이 전위 "v*'"가 초과되는 셀로 중간전위가 제공되며 기록이 한번 수행된다. 그 후, 기록 동작이 완료된다.
이후, 이 동작들은 도 39 내지 43을 참조하여 구체적으로 설명될 것이다.(제1 페이지 기록 동작)
먼저, 제1 페이지 기록 동작이 설명될 것이다. 제1 페이지 프로그램 동작 및 프로그램 베리파이 동작은 도 8의 제1 실시예의 변형의 경우와 동일하다. 그러나, 도 39a에 도시된 바와 같이, 프로그램 베리파이 동작에서, 오리지날 베리파이 전위 "v'"보다 더 낮은 베리파이 전위 "v*'"이 초과되는 셀의 DDC에 "1"이 설정된다. 다음 프로그램에서, PDC가 "0"을 갖고 DDC는 "1"을 가지면, 비트라인으로 중간전위(예를 들면, 1 V)가 제공되고 기록이 수행된다.
TDC는 일 커패시터로 구성되므로, 도 39b에 도시된 바와 같이 기록복구 동작에서 DDC 내의 데이터는 TDC로 전송되고, PDC 내의 데이터는 DDC로 전송되며, TDC 내의 데이터는 PDC로 전송된다(데이터 리프레시 1 이후).
또한 도 39c에 도시된 바와 같이(데이터 리프레시 2 이후), DDC 내의 데이터는 TDC로 전송되고, PDC 내의 데이터는 DDC로 전송되며, TDC 내의 데이터는 PDC로 전송되어, DDC 내의 데이터를 리프레시한다. 그러나, 도 39c의 동작에서, DDC 내의 데이터가 TDC로 전송되는 경우, 도 39b에 도시된 바와 같이 DDC 내의 데이터(1: 기록 선택되지 않음, 0: 기록)가 TDC 내의 값을 재설정하지 않고 전송되면(베리파이 전위 "a*'"는 초과됨 -> 1), 베리파이 전위 "a*'"이 초과된 경우에도 TDC는 "1"을 갖는다. 따라서, PDC는 기록이 선택되지 않는 것을 나타낸다. 따라서, 베리파이 전위 "a*'"이 초과되는 경우, 비트라인으로 한번만 중간전위가 제공되며 그 후 프로그램된다.
(제2 페이지 기록 동작)
제2 페이지 기록 동작에서, 오리지날 베리파이 전위 "a'"보다 더 낮은 베리파이 전위 "a*'"이 초과되는 셀로 중간전위가 제공된다. 그 후, 기록이 한번만 수 행되고 기록 동작이 완료된다.
프로그램 베리파이 동작은 도 35에 도시된 바와 동일하다. 도 40에 도시된 바와 같이, 프로그램 베리파이 동작에서, 오리지날 베리파이 전위 "a'"보다 더 낮은 베리파이 전위 "a*'"가 초과되는 셀에서 DDC는 "1"로 설정된다. 다음 프로그램에서 PDC가 "0"을 가지고 DDC가 "1"을 가지는 경우, 비트라인으로 중간전위가 제공되며 기록이 수행된다. 따라서, 중간전위가 비트라인으로 제공되고 기록이 한번 수행된 후, PDC는 "1"로 설정된다. 그 후, 기록 동작이 완료된다.
이후, 상기 동작이 구체적으로 설명될 것이다.
프로그래밍중에, 신호 BLCLAMP는 로우로 되어, 비트라인으로부터 PDC 및 DDC를 분리한다. 비트라인은 큰 커패시턴스를 가지므로, 비트라인으로부터 PDC 및 DDC가 분리되는 경우에도 기록 동작은 계속된다.
그 후, 신호 BLPRE는 하이로 되고, 신호 VPRE는 하이로 되며, TDC는 하이 레벨로 설정된다. 또한, 신호 REG는 하이로 되고 신호 VREG는 로우로 된다. DDC가 "1"을 가지면, TDC는 로우 레벨로 설정된다. DDC가 "0"을 가지면, TDC는 하이 레벨에서 유지된다. 이 상태에서, TDC 내의 데이터는 PDC로 전송된다. 동시에, DTG는 하이로 설정되어, DDC 및 PDC는 도 41a에 도시된 바와 같이 모두 동일한 데이터를 유지하도록 한다.
다음, 신호 BLC2는 하이로 되어, SDC 내의 데이터를 TDC로 전송한다. 그 후, 신호 REG는 하이로 되고 신호 VREG는 Vss로 설정된다. 이 상태에서, DDC가 "1"을 가지면, TDC는 강제로 로우로 되고 그 후 TDC 내의 데이터는 PDC로 전송된다(도 41b).
그 후, 신호 BLPRE는 하이로 되고, 신호 VPRE는 하이로 되며, TDC는 하이 레벨로 설정된다. 또한, 신호 REG는 하이로 되고 신호 VREG는 로우로 된다. DDC가 "1"을 가지면, TDC는 로우 레벨로 설정된다. DDC가 "0"을 가지면, TDC는 하이 레벨에서 유지된다. 신호 DTG가"1"로 설정되어, PDC 내의 데이터를 DDC로 전송한 후, TDC 내의 데이터는 PDC로 전송된다(도 42a).
다음, 신호 BLPRE가 하이로 되고 신호 VPRE가 하이로 되어, TDC를 하이 레벨로 설정한 후, 신호 BLCLAMP는 특정 전압으로 설정된다. 그 후, 비트라인이 로우 레벨("0")에 있거나 중간전위에 있다면, TDC는 로우 레벨에 있다. 비트라인이 하이 레벨에 있다면, TDC는 하이 레벨에 있다. 그 후, 신호 VREG는 Vdd로 설정되고 신호 REG는 하이로 설정된다. 그 후, DDC가 하이 레벨에 있다면, TDC는 강제로 하이로 된다. 그 후, PDC 내의 데이터는 DDC로 TDC 내의 데이터는 PDC로 전송된다. DDC 내의 데이터는 초기에 유지된 데이터이다. 그러나, DDC가 하이 레벨에 있고, SDC는 하이 레벨에 있다면, 즉, 오리지날 베리파이 전위 "a'"보다 낮은 베리파이 전위 "a*'"가 초과되면, 즉, 기록이 선택되지 않는 것을 나타내면, PDC는 하이로 된다. 따라서, 베리파이 전위 "a*'"이 초과되면, 비트라인은 한번만 중간전위로 설정되고 프로그래밍이 수행된다(도 42b).
제5 실시예의 경우, 제2 페이지 기록 동작에서, 데이터 "1"이 기록되는 셀 및 데이터 "0"이 기록되는 셀로 동일한 방법에 의하여 데이터가 기록될 수 있다. 특히, 오리지날 베리파이 전위 "a'"보다 더 낮은 베리파이 전위 "a*'"이 초과되는 셀로 중간전위가 제공되며 기록이 한번만 수행된다. 그 후, 기록 동작이 완료된다. 따라서, 더 높은 속도의 기록 동작이 실현될 수 있다.
또한, 제1 페이지 데이터 기록 동작에서, 또한, 오리지날 베리파이 전위 "v'"보다 더 낮은 베리파이 전위 "v*'"이 초과되는 셀로 중간전위가 제공되며 기록은 한번만 수행된다. 그 후, 기록 동작이 완료된다. 따라서, 더 고속의 기록 동작이 실현될 수 있다.
(제6 실시예)
다음, 본 발명의 제6 실시예가 도 43 내지 52를 참조하여 설명될 것이다.
제6 실시예에서, 메모리셀 배열의 구성 및 데이터 기억회로의 배열은 제2 및 제3 실시예의 경우와 동일하다. 제6 실시예에서, 8 값(3 비트) 데이터는 일 메모리셀에 기억된다.
도 43a, 43b, 43c 및 도 44a 및 44b에 도시된 메모리셀의 임계전압과 기록되는 데이터 사이의 관계는 도 20a, 20b, 20c 및 도 21a 및 21b의 경우와 동일하다. 또한, 제1 페이지 및 제2 페이지 프로그램 동작은 제5 실시예의 경우와 거의 동일하다. 특히, 제1 페이지 및 제2 페이지 프로그램 동작에서, 메모리셀 내의 데이터가 오리지날 임계전압에 도달하였는지 여부가 베리파이되는 경우, 통상보다 낮은 베리파이 전위를 이용하여 상기 베리파이가 이루어진다. 제3 페이지 프로그램 동작에서 제6 실시예는 제4 실시예와 상이하다.
(제3 페이지 프로그램)
도 45 및 46은 제3 페이지 프로그램 동작을 위한 흐름도이다. 제3 페이지 프로그램 동작에서, 먼저 일 어드레스가 지정되어, 도 19에 도시된 세 페이지들을 선택한다.
다음, 데이터 기억회로(10)는 재설정되고(S351) 모든 데이터 기억회로(10)의 SDC로 기록 데이터가 외부에서 입력된다(S352). 데이터 "1"이 외부에서 입력되면(기록이 수행되지 않으면), 도 6의 데이터 기억회로(10) 내의 SDC는 로우로 된다. 데이터 "0"이 외부에서 입력되면(기록이 수행되면), SDG는 하이로 된다.
도 44b에 도시된 바와 같이, 제3 페이지 프로그램 동작에서, 메모리셀 내의 데이터가 "0"인 경우 및 외부에서 입력된 데이터가 "1"인 경우, 메모리셀 내의 데이터는 "0"에서 유지된다. 외부에서 입력된 데이터가 "0"인 경우, 메모리셀 내의 데이터는 "1"로 설정된다.
메모리셀 내의 데이터가 "2"인 경우 및 외부에서 입력된 데이터가 "1"인 경우, 메모리셀 내의 데이터는 "2"에서 유지된다. 그러나, 제2 페이지 기록 동작에서, 메모리셀 내의 데이터가 "2"에 도달하였는지 여부가 베리파이되는 경우, 오리지날 보다 낮은 베리파이 전위 "b*'"가 이용된다. 이런 이유로, 데이터 "2"를 기억하는 메모리셀은 오리지날 베리파이 전위 "b'"로 기록되어 진다. 메모리셀 내의 데이터가 "2"인 경우 및 외부에서 입력된 데이터가 "0"인 경우, 메모리셀 내의 데이터는 "3"으로 설정된다.
메모리셀 내의 데이터가 "4"인 경우 및 외부에서 입력된 데이터가 "1"인 경우, 메모리셀 내의 데이터는 "4"에서 유지된다. 그러나, 제2 페이지 기록 동작에서, 메모리셀 내의 데이터가 "4"에 도달하였는지 여부가 베리파이되는 경우, 오리 지날 보다 낮은 베리파이 전위"d*'"이 이용된다. 이런 이유로, 메모리셀 기억 데이터 "4"는 오리지날 베리파이 전위 "d'"로 기록되어 진다. 메모리셀 내의 데이터가 "4"인 경우 및 외부에서 입력된 데이터가 "0"인 경우, 메모리셀 내의 데이터는 "5"로 설정된다.
메모리셀 내의 데이터가 "6"인 경우 및 외부에서 입력된 데이터가 "1"인 경우, 메모리셀 내의 데이터는 "6"에서 유지된다. 그러나, 제2 페이지 기록 동작에서, 메모리셀 내의 데이터가 "6"에 도달하였는지 여부가 베리파이되는 경우, 오리지날보다 낮은 베리파이 전위 "f*'"가 이용된다. 이런 이유로, 데이터 "6"을 기억하는 메모리셀이 오리지날 베리파이 전위 "f'"로 기록되어 진다. 메모리셀 내의 데이터가 "6"인 경우 및 외부에서 입력된 데이터가 "0"인 경우, 메모리셀 내의 데이터는 "7"로 설정된다.
제6 실시예에서, 기록은 이 방식으로 수행된다. 그러나, 기록 및 판독되는 데이터 및 메모리셀 내의 데이터는 제2 및 제3 실시예에서 도시된 바와 같이 다루어질 수 있다.
또한, 데이터 "3", "5", "7"이 하나의 셀로 기록되는 경우, 베리파이 동작은 오리지날 베리파이 전위보다 낮은 임계전압을 이용하여 수행된다. 임계전압이 초과된 경우 및 기록 동작이 오리지날 베리파이 전위를 이용하여 완료되지 않은 경우, 다음 기록 동작에서 비트라인으로 중간전위가 제공되어, 기록 속도를 더 느리게 한다. 그 후, 기록이 한번 수행되며 기록 동작이 완료된다. 오리지날 베리파이 전위가 초과된 셀에서, 기록 동작은 그 때 종료된다.
또한, 데이터 "1"이 메모리셀로 기록되는 경우, 오리지날 베리파이 전위보다 낮은 베리파이전압을 이용하여 베리파이 동작이 수행된다. 오리지날 베리파이 전위보다 낮은 베리파이 전위가 초과된 경우, 다음 및 나중의 기록 동작에서 비트라인으로 중간전위가 제공되어, 기록 속도를 더 느리게 한다. 그 후, 상기 셀은 오리지날 베리파이 전위가 초과될 때까지 기록된다.
(제3 페이지 제1 세션 프로그램)
제3 페이지 프로그램 동작에서, 데이터 "1" 내지 "7"이 메모리셀로 기록된다. 이 데이터 항목들은 동시에 프로그램될 수 있다. 그러나, 제6 실시예에서, 먼저 4개 데이터 "4" 내지 "7"이 메모리셀로 기록된다. 그 후, 데이터 "1" 내지 "3"이 메모리셀로 기록된다. 그 후, 이 동작들이 구체적으로 설명될 것이다.
먼저, 데이터 기억회로들은 재설정되고 데이터 기억회로의 SDC로 데이터가 외부에서 로드된다(도 45, S351, S352).
(내부 데이터 판독 1 및 데이터 캐시 설정 1)(S353, S354)
메모리셀로 데이터가 기록되기 전에, 제2 페이지 메모리셀 내의 데이터가 "4" 또는 "6"인지 또는 "0" 또는 "2"인지 여부, 메모리셀 내의 데이터가 "6"인지 여부, 및 메모리셀 내의 데이터가 "0", "2", 및 "4"중 어느 하나인지 여부가 결정된다. 이를 위하여, 워드라인 전위는 "d*" 및 "f*"의 순서로 설정된다. 그 후, 메모리셀 내에 기록된 데이터가 판독되고 데이터 캐시에 설정된다.
도 47a는 내부 판독 동작후 데이터 캐시의 상태를 도시한다. 그 후, 데이터 캐시는 도 47b에 도시된 바와 같이 데이터 캐시를 설정하도록 동작된다. 그 후, 예를 들면, 카운터(PC)는 영으로 초기화되며 제5 플래그셀 내의 데이터가 로드된다.
도 47b에서, 메모리셀 내의 데이터를 "0" 내지 "3"에서 설정하기 위하여, PDC는 하이 레벨("1")에서 설정된다. 메모리셀 내의 데이터를 "4"에서 설정하기 위하여, PDC는 로우 레벨("0")에서 설정되고, DDC는 하이로 설정되며, SDC는 하이로 설정된다. 메모리셀 내의 데이터를 "5"에서 설정하기 위하여, PDC는 로우로 설정되고, DDC는 로우로 설정되며, SDC는 하이로 설정된다. 메모리셀 내의 데이터를 "6"에서 설정하기 위하여, PDC는 로우로 설정되고, DDC는 하이로 설정되며, SDC는 로우로 설정된다. 메모리셀 내의 데이터를 "7"에서 설정하기 위하여, PDC, DDC, 및 SDC의 각각의 로우로 설정된다.
(프로그램: 제1 세션)(S355)
카운터(PC)가 카운트업된 후, 데이터는 메모리셀로 기록된다. 제2 실시예에서와 같이, 제6 실시예에서, 카운터의 값 및 소정의 베리파이개시의 수를 이용하여 불필요한 베리파이동작들은 스킵된다.
먼저, 신호 BLC1가 Vsg에서 설정되는 경우, PDC가 데이터 "0"을 가지면, 비트라인은 Vss에 있다. PDC가 데이터 "1"을 가지면, 비트라인은 Vdd에 있다. 다음, 신호 BLC1이 Vss에서 설정된 후, 신호 VREG는 Vdd에서 설정되며 신호 REG는 중간전위(예를 들면, 1 V + Vth)에서 설정된다. 그 후, DDC가 데이터 "1"을 가지면, 비트라인은 중간전위에 있다. DDC가 데이터 "0"을 가지면, 비트라인은 프리차지되지 않는다. 결과적으로, 메모리셀에 데이터 "5", "7"이 기록된 경우에만, 비트라 인이 Vss에 있다. 데이터 "4", "6"이 메모리셀에 기록된 경우, 비트라인은 중간전위(예를 들면, 1 V)에 있다. 메모리셀 내의 데이터가 "0" 내지 "3"이면(기록이 수행되지 않으면), 비트라인은 Vdd에 있다. 여기서, 선택된 워드라인은 Vpgm에서 설정되며 선택되지 않은 워드라인은 Vpass에서 설정된다. 비트라인이 Vdd에 있다면, 기록이 수행되지 않는다. 비트라인이 Vss에 있다면, 기록이 수행된다. 비트라인이 중간전위(예를 들면, 1 V)에 있다면, 기록이 약간 수행된다. 따라서, 데이터 "4", "6"이 기록된 메모리셀은 불충분하게 기록되어질 수 있다. 그러나, 메모리셀 내의 데이터 "4" 및 데이터 "5"는 동시에 베리파이되고 메모리셀 내의 데이터 "6" 및 데이터 "7"은 동시에 베리파이되므로, 그들이 가급적 동시에 기록되는 경우 기록시간은 더 일찍 종료한다. 따라서, 중간전위가 비트라인으로 제공된다.
("d'"만을 이용하는 베리파이)(S356 내지 S358, 도 48a)
그 후, 베리파이전압 "d'"이 설정되며 기록 베리파이 동작이 수행된다. 먼저, 신호 BLC2가 하이 Vdd + Vth로 되고 신호 BLCLAMP가 특정 전위로 설정되는 경우, 비트라인은 프리차지된다. 이때, 프리차지되는 것은 SDC가 하이 레벨에 있는 메모리셀, 즉, 데이터 "5", "4"가 기록된 메모리셀만이다.
다음, 베리파이 전위 "d'"이 워드라인으로 제공되어, 비트라인을 방전한다. 비트라인이 방전되는 동안, DDC 내의 데이터는 DDC로 전송되고 TDC 내의 데이터는 PDC로 전송된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정의 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 데이터 "4" 및 데이터 "5"가 메모리셀에 기록되었고 임계전압이 베리파이 전위 "d'" 이상으로 된 경우이다. 그 후, 신호 BLC1은 중간전위(Vth + 0.5 V)로 설정된다. PDC가 로우 레벨에 있는 경우 또는 데이터 "5"가 메모리셀에 기록된 경우, TDC는 로우로 된다. 따라서, TDC가 하이로 되는 것은 데이터 "4"가 메모리셀에 기록되었고 임계전압이 베리파이 전위 "d'" 이상으로 된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이로 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "4"가 메모리셀에 기록되었고 베리파이 전위 "d'"이 도달된 경우, 또는 기록이 선택되지 않은 경우이다. 그 후, 신호 DTG는 Vsg로 설정되고 PDC 내의 데이터는 DDC로 카피된다. 그 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
("d'", "e*", "e'"를 이용하는 동시 베리파이)(S359 내지 S361, 도 48b)
프로그램이 수차례 반복됨에 따라, 메모리셀로 데이터 "5"를 기록하는 것은 완료에 더 가까와진다. 다라서, 베리파이 전위 "e'"을 이용하는 베리파이동작이 수행된다. 이 베리파이 동작에서, 베리파이은 "d'", "e*'", 및 "e'"을 이용하여 동시에 이루어진다.
먼저, 신호 BLC2는 하이 레벨로 설정되고 신호 BLCLAMP는 특정 전위로 설정되어, 비트라인을 프리차지한다. 이 때, 프리차지되는 것은 SDC가 하이 레벨에 있는 메모리셀, 즉, 데이터 "5", "4"가 기록된 메모리셀만이다.
다음, 워드라인으로 베리파이 전위 "d'"가 워드라인으로 제공되어, 비트라인을 방전한다. 비트라인이 방전되는 동안, DDC 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되며 TDC 내의 데이터는 PDC로 전송된다. 그리고 나서, TDC가 Vdd로 충전된 후, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 데이터 "4" 및 "5"가 메모리셀에 기록되었고 임계전압이 베리파이 전위 "d'" 이상인 경우이다. 그 후, 신호 BLC1은 중간전위(Vth + 0.5 V)로 설정된다. PDC가 로우 레벨에 있는 경우, 데이터 "5"가 메모리셀에 기록되었다면, TDC는 로우가 된다. 따라서, TDC가 하이로 되는 것은 데이터 "4"가 메모리셀에 기록되었고 임계전압이 베리파이 전위 "d'" 이상이 되는 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있으면, TDC는 강제로 하이가 된다.
따라서, TDC가 Vdd로 되는 것은 데이터 "4"가 메모리셀에 기록되었고 베리파이 전위 "d'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되며 TDC의 전위는 PDC로 로드된다.
그 후, 베리파이 전위 "e*'"이 워드라인으로 제공되고 비트라인은 방전된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 따라서, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "e*'" 이상인 경우이다.
즉, TDC가 하이로 되는 것은 데이터 "5"가 메모리셀에 기록되었고 베리파이 전위 "e*'"이 도달된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "5"가 메모리셀에 기록되었고 베리파이 전위 "e*'"이 도달된 경우 또는 데이터 "0", "2", "4", "6"가 메모리셀에 기록된 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
그 후, 베리파이 전위 "e'"가 워드라인으로 제공되고 비트라인은 방전된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정의 전위로 설정된다. 따라서, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "e'" 이상인 경우이다. 즉, TDC가 하이로 되는 것은 데이터 "5"가 메모리셀에 기록되었고 베리파이 전위 "e'"이 도달된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "5"가 메모리셀에 기록되었고 베리파이 전위 "e'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG는 Vsg로 설정되고 PDC 내의 데이터는 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
데이터 "5"가 메모리셀에 기록되었고, 베리파이 전위 "e*'"가 도달되었으며, 베리파이 전위 "e'"을 이용하는 베리파이에서 기록 동작이 완료되지 않은 경우, 데이터 기억회로 내의 데이터는 다음과 같다: SDC = "1", DDC = "1", 및 PDC = "0". 이것은 메모리셀에 데이터 "4"가 기록된 경우 데이터 기억회로 내의 데이터의 경우와 동일하다. 특히, 메모리셀에 데이터 "5"가 기록되었고 베리파이 전위 "e*'"이 도달된 경우, 데이터 "4"는 메모리셀로 기록되고 있다. 데이터 "4"가 메모리셀로 기록되는 경우, 중간전위가 비트라인으로 제공된다. 따라서, 다음 기록 동작에서, 메모리셀은 약간 기록되어진다. "d'", "e*'", "e'"을 이용하는 다음의 동시 베리파이에서, 이 셀은 베리파이 동작을 스킵하는 것을 절대로 실패하지 않는데, 그 이유는 셀의 임계전압은 "d'"을 이용하는 베리파이 동작에서 "e*'" 이상이기 때문이다. 따라서, 제2 및 나중의 기록 동작은 수행되지 않을 것이다.
(베리파이 전위 "f'"만을 이용하는 베리파이동작)(S362 내지 S364, 도 49a)
베리파이 전위 "f'"만을 이용하는 베리파이 동작에서, 신호 VPRE는 하이로 되고, 신호 BLPRE는 Vdd + Vth로 설정되며, 신호 BLCLAMP는 특정의 전위로 설정되어, 비트라인을 프리차지한다.
다음, 베리파이 전위 "f'"는 워드라인으로 제공되어, 비트라인을 방전한다. 비트라인이 방전되는 경우, DDC 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되고 TDC 내의 데이터는 PDC로 전송된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 데이터 "6" 및 데이터 "7"이 메모리셀에 기록되었고 임계전압은 베리파이 전위 "f'" 이상으로 된 경우이다. 그 후, 신호 BLC1은 중간전위(Vth + 0.5 V)로 설정된다. PDC가 로우 레벨에 있는 경우 또는 데이터 "7"이 메모리셀에 기록된 경우, TDC는 로우로 된다. 따라서, TDC가 하이로 되는 것은 데이터 "6"이 메모리셀에 기록되었고 임계전압이 베리파이 전위 "f'" 이상으로 된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "6"이 메모리셀에 기록되었고 베리파이 전위 "f'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 그 후, 신호 DTG는 Vsg로 설정되고 PDC 내의 데이터는 DDC로 카피된다. 그 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
("f'", "g*'", "g'"를 이용하는 동시 베리파이)(S365, S366, 도 49b)
상기 프로그램이 수차례 반복됨에 따라, 메모리셀로 데이터 "7"을 기록하는 것은 완료에 더 근접하게 된다. 따라서, 베리파이 전위 "g'"을 이용하는 베리파이 동작이 수행된다. 이 베리파이 동작에서, "f'", "g*'", 및 "g'"을 동시에 이용하여 베리파이가 이루어진다.
먼저, 신호 VPRE는 하이 레벨로 설정되고, 신호 BLPRE는 Vdd + Vth로 설정되며, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, 비트라인은 프리차지된다.
다음, 워드라인으로 베리파이 전위 "f'"이 제공되어, 비트라인을 방전시킨다. 비트라인이 방전되는 동안, DDC 내의 데이터는 TDC로 전송된다. 그 후, PDC 내의 데이터는 DDC로 전송되며 TDC 내의 데이터는 PDC로 전송된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 데이터 "6" 및 "7"이 메모리셀에 기록되었고 임계전압이 베리파이 전위 "f'" 이상인 경우이다. 그 후, 신호 BLC1은 중간전위 (Vth + 0.5 V)로 설정된다. PDC가 로우 레벨에 있는 경우, 데이터 "7"이 메모리셀에 기록된 경우, TDC는 로우로 된다. 따라서, TDC가 하이로 되는 것은 데이터 "6"이 메모리셀에 기록 되었고 임계전압이 베리파이 전위 "f'" 이상으로 되는 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "6"이 메모리셀에 기록되었고 베리파이 전위 "f'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
그 후, 베리파이 전위 "g*'"은 워드라인으로 제공되고 비트라인은 방전된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 따라서, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "g*'" 이상인 경우이다. 즉, TDC가 하이로 되는 것은 데이터 "7"이 메모리셀에 기록되었고 베리파이 전위 "g*'"이 도달된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "7"이 메모리셀에 기록되었고 베리파이 전위 "g*'"이 도달된 경우 또는 데이터 "0", "2", "4", "6"이 메모리셀에 기록된 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되며 TDC의 전위는 PD로 로드된다.
그 후, 베리파이 전위 "g'"은 워드라인으로 제공되며 비트라인은 방전된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 따라서, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "g'" 이상인 경우이 다. 즉, TDC가 하이로 되는 것은 데이터 "7"이 메모리셀에 기록되었고 베리파이 전위 "g'"가 도달된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "7"이 메모리셀에 기록되었고 베리파이 전위 "g'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되며 TDC의 전위는 PDC로 로드된다.
데이터 "7"이 메모리셀에 기록되었고, 베리파이 전위 "g*'"이 도달되었으며, 베리파이 전위 "g'"를 이용하는 베리파이에서 기록 동작이 완료되지 않은 경우, 데이터 기억회로 내의 데이터는 다음과 같다: SDC = "0", DDC = "1", 및 PDC = "0". 이것은 데이터 "6"이 메모리셀에 기록된 경우 데이터 기억회로 내의 데이터의 경우와 동일하다. 특히, 데이터 "7"이 메모리셀에 기록되었고 베리파이 전위 "g*'"이 도달된 경우, 데이터 "6"은 메모리셀로 기록되고 있다. 데이터 "6"이 메모리셀로 기록되고 있는 경우, 중간전위가 비트라인으로 제공된다. 따라서, 다음 기록 동작에서, 메모리셀은 약간 기록된다. "f'", "f*'", "g'"을 이용하는 다음의 동시 베리파이에서, 이 셀은 베리파이 동작을 스킵하는 것을 절대로 실패하지 않으며, 그 이유는 셀의 임계전압은 "f'"을 이용하는 베리파이 동작에서 "g*'" 이상이기 때문이다. 따라서, 제2 및 나중의 기록 동작은 수행되지 않을 것이다.
이 방식에서, 프로그램 및 베리파이 동작은 모든 PDC 내의 데이터가 "1"이 될 때까지 반복된다(S367, S368). 그러나, 기록 동작에서 DDC 내의 데이터가 "1" 이 되는 경우, 즉, 데이터 "4"가 메모리셀에 기록된 경우, 데이터 "6"이 메모리셀에 기록된 경우, 데이터 "5"가 메모리셀에 기록되었고 베리파이 전위 "e*'"이 초과된 경우, 또는 데이터 "7"이 메모리셀에 기록되었고 베리파이 전위 "g*'"이 초과된 경우, 비트라인은 중간전위로 설정되며 기록 동작이 수행된다. 프로그램 및 베리파이 동작이 반복될 때마다, 프로그램 전압 Vpgm은 약간씩 증가된다. 이 방식에서, 제1 세션 프로그램에서, 4개의 데이터 "4" 내지 "7"이 메모리셀로 기록된다.
상기 설명에서, 제1 세션 프로그램 후, 4개의 베리파이 동작들이 수행된다. 프로그램의 초기 루프에서, 임계전압은 상승하지 않는다. 따라서, 먼저 베리파이 전위 "d'"를 이용하는 베리파이 동작만이 수행된다. 다음, 베리파이 전위 "d'", "e*'", "e'"을 이용하는 동시 베리파이 동작이 수행된다. 그 후, 베리파이 전위 "d'", e*'", "e'"를 이용하는 동시 베리파이 동작 및 "f'"만을 이용하는 베리파이 동작이 수행된다. 최종적으로, 베리파이 전위 "d'", "e*'", "e'"을 이용하는 동시 베리파이 동작 및 베리파이 전위 "f'", "g*'", "g'"을 이용하는 동시 베리파이 동작이 수행될 수 있다.
프로그램의 종료에 근접한 루프에서, 메모리셀로 데이터 "4" 및 "5"를 기록하는 것이 완료되었으므로, 베리파이 전위 "d'", "e*'", "e'"을 이용하는 동시 베리파이 동작은 생략될 수 있으며 최종적으로는 "f'", "g*'", "g'"을 이용하는 동시 베리파이 동작만이 수행될 수 있다.
(제2 세션 프로그램)
제2 세션 프로그램에서, 세 데이터 "1" 내지 "3"이 메모리셀로 기록된다. 데이터 "1"이 기록되는 메모리셀은 전혀 기록되어지지 않았다. 따라서, 제1 실시예에서처럼, 오리지날 베리파이 전위보다 낮은 베리파이 전위 "a*'"가 제공된다. 임계전압이 베리파이 전위 "a*'"를 초과한 셀의 비트라인으로 중간전위가 제공된다. 이것은 기록속도를 더 느리게 하고 임계치 분포를 더 협소하게 만든다. 데이터 "2" 및 데이터 "3"은 동시에 베리파이되므로, 그들이 가급적 동시에 기록되는 경우 기록시간은 더 일찍 종료한다. 따라서, 메모리셀로 데이터 "2"가 기록되는 경우에도, 중간전위는 비트라인으로 제공되어, 기록속도를 더 느리게 한다.
(내부 데이터 판독 2 및 데이터 캐시 설정 2)(S369, S370, 도 50)
데이터가 메모리셀로 기록되기 전에, 워드라인 전위는 "b*(=a)" 및 "d*"의 순서로 설정되며 내부 판독 동작이 수행된다.
그 후, 데이터 캐시는 도 50a에 도시된 바와 같이 데이터캐시를 설정하도록 동작된다(S110). 특히, 메모리셀로 데이터 "0"을 기록하기 위하여, PDC는 "1"에서 설정되고, DDC는 "1"에서 설정되며, SDC는 "1"에서 설정된다. 메모리셀로 데이터 "1"을 기록하기 위하여, PDC는 "0"에서 설정되고, DDC는 "0"/"1"에서 설정되며, SDC는 "1"에서 설정된다. 메모리셀로 데이터 "2"를 기록하기 위하여, PDC는 "0"에서 설정되고, DDC는 "1"에서 설정되며, SDC는 "0"에서 설정된다. 메모리셀로 데이터 "3"을 기록하기 위하여, PDC는 "0"에서 설정되고, DDC는 "0"에서 설정되며, SDC는 "0"에서 설정된다. 메모리셀로 데이터 "4" 내지 "7"을 기록하기 위하여, PDC는 항상 "1"에서 설정된다.
(프로그램: 제2 세션)(S371)
여기서, 예를 들면, 카운터(PC)는 영으로 초기화된다.
다음, 예를 들면, 카운터(PC)가 카운트업된 후, 메모리셀로 데이터가 기록된다. 먼저, 신호 BLC1이 중간전위 (Vdd + Vth)에서 설정되는 경우, PDC가 데이터 "0"을 가지면, 비트라인은 Vss에 있다. PDC가 데이터 "1"을 가지면, 비트라인은 Vdd에 있다. 다음, 신호 BLC1이 Vss에서 설정된 후, 신호 VREG는 Vdd에서 설정되고 신호 REG는 중간전위(예를 들면, 1 V + Vth)에서 설정된다. 그 후, DDC가 데이터 "1"을 가지면, 비트라인은 중간전위(예를 들면, 1 V)에 있다. DDC가 데이터 "0"을 가지면, 비트라인은 프리차지되지 않는다. 결과적으로, 데이터 "3"이 메모리셀에 기록된 경우 또는 데이터 "1"이 메모리셀에 기록되었고 임계전압은 오리지날 베리파이 전위보다 낮은 베리파이 전위 "a*'" 이하인 경우, 비트라인은 Vss에 있다. 데이터 "2"가 메모리셀에 기록된 경우, 데이터 "1"이 메모리셀에 기록되었고 임계전압이 오리지날 전위보다 낮은 베리파이 전위 "a*'"를 초과한 경우, 또는 비트라인이 중간전위(1V)에 있고 메모리셀 내의 데이터는 "0", "4" 내지 "7"인 경우(기록이 수행되지 않는 경우), 비트라인은 Vdd에 있다. 여기서, 선택된 워드라인은 Vpgm에서 설정되고 선택되지 않은 워드라인은 Vpass에서 설정된다. 비트라인이 Vdd에 있다면, 기록이 수행되지 않는다. 비트라인이 Vss에 있다면, 기록이 수행된다. 비트라인이 중간전위(1 V)에 있다면, 기록은 약간 수행된다. 메모리셀로 데이터 "2" 및 데이터 "3"을 기록하는 경우 베리파이 동작은 동시에 수행되므로, 그들이 가급적 동시에 기록되는 경우 기록시간은 더 일찍 종료한다. 따라서, 중간전위가 비트라인으로 제공된다.
("a', a*'"을 이용하는 베리파이)(S372 내지 S374, 도 50b)
베리파이 전위 "a', a*'"을 이용하는 베리파이 동작에서, 신호 VPRE는 하이로 되고, 신호 BLPRE는 Vdd + Vth로 설정되며, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, 비트라인은 프리차지된다. 다음, 베리파이 전위 "a*'"은 워드라인으로 제공되어, 비트라인을 방전시킨다.
그 후, TDC는 Vdd로 충전된다. 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "a*'" 이상인 경우이다. 다음, 신호 BLC2는 중간전위(Vth + 0.5 V)로 설정된다. SDC가 로우 레벨에 있는 경우, TDC는 로우로 된다. 따라서, TDC가 하이로 되는 것은 데이터 "1"이 메모리셀에 기록되었고 베리파이 전위 "a*'"이 도달된 경우이다. 다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "1"이 메모리셀로 기록되었고 베리파이 전위 "a*'"이 도달된 경우 또는 데이터 "0", "2", "4", "6"이 메모리셀에 기록된 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
그 후, 베리파이 전위 "a'"은 워드라인으로 제공되며 비트라인은 방전된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 따라서, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "a'" 이상인 경우이다. 다음, 신호 BLC2가 중간전위(Vth + 0.5 V)로 설정되는 경우, SDC가 로우 레벨 ("0")에 있다면, TDC는 하이 레벨("1")로 된다. 즉, TDC가 하이로 되는 것은 데이터 "1"이 메모리셀에 기록되었고 베리파이 전위 "a'"이 도달된 경우이다. 다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이로 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "1"이 메모리셀에 기록되었고 베리파이 전위 "a'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되며 TDC의 전위는 PDC로 로드된다(도 51).
(베리파이 전위 "b'")(S375 내지 S377, 도 51b)
베리파이 전위 "b'"만을 이용하는 베리파이 동작에서, 신호 VPRE는 하이로 되고, 신호 BLPRE는 Vdd + Vth로 설정되며, 신호 BLCLAMP는 특정 전위로 설정되어, 비트라인을 프리차지시킨다.
다음, 베리파이 전위 "b'"이 워드라인으로 제공되어, 비트라인을 방전한다. 비트라인이 방전되는 동안, DDC 내의 데이터는 TDC로 전송되고, PDC 내의 데이터는 DDC로 전송되며, TDC 내의 데이터는 PDC로 전송된다. 또한, 비트라인이 방전되는 동안, 신호 VREG는 Vss로 설정되고, 신호 REG는 Vdd로 설정되며, 신호 BLCLAMP는 특정 전위로 설정된다. DDC가 하이 레벨("1")에 있다면, 즉, 기록이 선택되지 않으면, 비트라인은 강제로 로우가 된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 따라서, TDC가 하이로 되는 것은 메모리셀 내의 데이터가 베리파이 전위 "b'" 이상으로 되는 경우이다. 그 후, 신호 BLC1은 중간전위(Vth + 0.5 V)로 설정된다. PDC가 로우 레벨에 있는 경우 또는 데이터 "3"이 메모리셀에 기록된 경우, TDC는 로우로 된다. 따라서, TDC가 하이로 되는 것은 데이터 "2"가 메로리셀에 기록되었고 임계전압이 베리파이 전위 "b'" 이상으로 된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG가 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 베리파이 전위 "b'"이 도달된 경우, 또는 기록이 선택되지 않은 경우이다. 그 후, 신호 DTG는 Vsg로 설정되고 PDC 내의 데이터는 DDC로 카피된다. 그 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
("b'", "c*'", "c'"을 이용하는 동시 베리파이)(S378, S379, 도 52)
프로그램이 수차례 반복함에 따라, 메모리셀로 데이터 "2"를 기록하는 것은 완료에 근접해진다. 따라서, 베리파이 전위 "c'"을 이용하는 베리파이 동작이 수행된다. 이 베리파이 동작에서, "b'", "c*'", 및 "c'"을 동시에 이용하여 베리파이가 이루어진다.
먼저, 신호 VPRE는 하이 레벨로 설정되고, 신호 BLPRE는 Vdd + Vth로 설정되며, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, 비트라인은 프리차지된다. 다음, 베리파이 전위 "b'"이 워드라인으로 제공되어, 비트라인을 방전한다. 비트라인이 방전되는 동안, DDC 내의 데이터는 TDC로 전송되고, PDC 내의 데이터는 DDC로 전송되며, TDC 내의 데이터는 PDC로 전송된다. 또한, 비트라인이 방전되는 동안, 신호 VREG는 Vss로 설정되고, 신호 REG는 Vdd로 설정되며, 신호 BLCLAMP는 특정 전 압으로 설정된다. DDC가 "1"을 가지는 경우, 즉, 기록이 선택되지 않는 경우, 비트라인은 강제로 로우가 된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 따라서, TDC가 하이로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 임계전압은 베리파이 전위 "b'" 이상인 경우이다. 그 후, 신호 BLC1은 중간전위(Vth + 0.5 V)로 설정된다. PDC가 로우 레벨에 있는 경우, 즉, 데이터 "3"이 메모리셀에 기록된 경우, TDC는 로우로 된다. 따라서, TDC가 하이로 되는 것은 데이터 "2"가 메모리셀에 기록되었고 임계전압은 베리파이 전위 "b'" 이상인 경우이다.
그 후, 베리파이 전위 "c*'"이 워드라인으로 제공되어, 비트라인을 방전시킨다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 그 후, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "c*'" 이상인 경우이다. 즉, TDC가 하이로 되는 것은 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c*'"이 도달된 경우이다.
다음, 신호 VREG가 하이로 되고 신호 REG는 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있다면, TDC는 강제로 하이가 된다.
따라서, TDC가 Vdd로 되는 것은 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c*'"이 도달된 경우 또는 데이터 "0", "2", "4", "6"이 메모리셀에 기록된 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
그 후, 베리파이 전위 "c'"은 워드라인으로 제공되고 비트라인은 방전된다. 그 후, TDC는 Vdd로 충전된다. 그 후, 신호 BLCLAMP는 특정 전위로 설정된다. 따라서, TDC가 하이로 되는 것은 셀의 임계전압이 베리파이 전위 "c'" 이상인 경우이다. 즉, TDC가 하이로 되는 것은 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c'"이 도달된 경우이다.
다음, 신호 VREG는 하이로 되고 신호 REG는 Vsg로 설정되는 경우, DDC 내의 데이터가 하이 레벨에 있으면, TDC는 강제로 하이가 된다. 따라서, TDC가 Vdd로 되는 것은 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c'"이 도달된 경우 또는 기록이 선택되지 않은 경우이다. 신호 DTG가 Vsg로 설정되고 PDC 내의 데이터가 DDC로 카피된 후, 신호 BLC1은 Vsg로 설정되고 TDC의 전위는 PDC로 로드된다.
데이터 "3"이 메모리셀에 기록되었고, 베리파이 전위 "c*'"이 도달되었으며, 베리파이 전위 "g'"을 이용하는 베리파이에서 기록 동작이 완료되지 않은 경우, 데이터 기억회로 내의 데이터는 다음과 같다: SDC = "0", DDC = "1", 및 PDC = "0". 이것은 데이터 "2"가 메모리셀에 기록된 경우 데이터 기억회로 내의 데이터의 경우와 동일하다. 특히, 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c*'"이 도달된 경우, 데이터 "2"는 메모리셀로 기록되고 있다. 데이터 "2"가 메모리셀로 기록되고 있는 경우, 중간전위가 비트라인으로 제공된다. 따라서, 다음 기록 동작에서, 메모리셀은 약간 기로된다. "b'", "c*'", "c'"을 이용하는 다음 동시 베리파이에서, 이 메모리셀은 베리파이 동작을 스킵하는 것을 절대로 실패하지 않으며, 그 이유는 셀의 임계전압은 "b'"을 이용하는 베리파이 동작에서 "c*'" 이상이기 때문이다. 따라서, 제2 및 나중의 기록 동작은 수행되지 않을 것이다.
이 방식으로, 프로그램 및 베리파이 동작은 모든 PDC의 데이터가 "1"이 될 때까지 반복된다(S380, S381). 그러나, 기록 동작에서 DDC 내의 데이터가 "1"인 경우, 즉, 데이터 "1"이 메모리셀에 기록된 경우, 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "a*'"이 초과된 경우, 데이터 "2"가 메모리셀에 기록된 경우, 또는 데이터 "3"이 메모리셀에 기록되었고 베리파이 전위 "c*'"이 초과된 경우, 비트라인은 중간전위로 설정되고 기록 동작이 수행된다. 프로그램 및 베리파이 동작이 반복될 때마다. 프로그램 전압 Vpgm은 약간씩 상승된다. 이 방식으로, 제2 세션 프로그램에서, 세 데이터 "1" 내지 "3"이 메모리셀로 기록된다.
PDC가 로우 레벨에 있는 경우, 기록 동작이 다시 수행된다. 프로그램 동작 및 베리파이 동작은 모든 데이터 기억회로의 PDC 내의 데이터가 하이가 될 때까지 반복된다.
상기 설명에서, 제1 세션 프로그램 후, 두 베리파이 동작이 수행된다. 프로그램의 초기 루프에서, 임계전압은 상승하지 않는다. 따라서, 베리파이 전위 "a', a*'"를 이용하는 베리파이 동작만이 먼저 수행된다. 다음, 베리파이 전위 "a', a*'"를 이용하는 베리파이 동작 및 베리파이 전위 "b'"를 이용하는 베리파이 동작이 수행된다. 최종적으로, 베리파이 전위 "a', a*'"를 이용하는 베리파이 동작 및 베리파이 전위 "b'", "c'"를 이용하는 동시 베리파이 동작이 수행될 수 있다. 프로그램의 종료에 근접한 루프에서, 메모리셀로 데이터 "1"을 기록하는 것이 완료되었으므로, 이 베리파이 동작들은 생략될 수 있다. 메모리셀 내의 데이터 "1"의 베리파이가 필요하지 않은 경우, SDC는 데이터를 유지할 필요가 없다. 따라서, 다음 기록 데이터는 외부세계로부터 판독되고 SDC 내에 기억될 수 있다. 이 구성으로, 더 높은 속도의 동작이 가능하다.
(판독)
판독 동작은 제2 및 제3 실시예에서와 거의 동일하므로, 그 설명은 생략될 것이다.
(삭제)
삭제 동작은 제1 및 제4 실시예에서와 거의 동일하므로, 그 설명은 생략될 것이다.
제6 실시예의 경우, 데이터 "3", "5", "7"이 제3 페이지 프로그램에서 메모리셀로 기록되는 경우, 오리지날 베리파이 전위보다 낮은 임계전압을 이용하여 베리파이 동작이 수행된다. 그 후, 오리지날보다 낮은 베리파이 전위가 초과된 경우 및 오리지날 베리파이 전위로 기록 동작이 완료되지 않은 경우, 다음 기록 동작에서 중간전위가 비트라인으로 제공되어 기록속도를 더 느리게 만든다. 이 상태에서, 기록 동작은 한번만 수행되며 그 후 종료된다. 오리지날 베리파이 전위가 초과된 셀에서, 기록 동작은 그 때 종료된다. 또한, 데이터 "1"이 메모리셀로 기록되는 경우, 오리지날 베리파이 전위보다 낮은 베리파이전압을 이용하여 인 동작이 수행된다. 오리지날보다 낮은 베리파이 전위가 초과된 경우, 다음 및 나중의 기록 동작에서 비트라인으로 중간전위가 제공되어 기록속도를 더 느리게 만든다. 그 후, 오리지날 베리파이 전위가 초과될 때까지 기록이 수행된다. 따라서, 8값(3비트) 데이터가 기록되고 고속에서 신뢰성 있게 판독될 수 있다.
또한, 제6 실시예의 경우, 홀수번호 데이터 "1", "3", "5", "7"가 기록되는 메모리셀의 임계전압의 분포는 더 협소하게 될 수 있다.
(제7 실시예)
제6 실시예에서, 제3 페이지가 기록되어지는 경우, 제1 기록 동작에서 데이터 "4" 내지 데이터 "7"이 메모리셀로 기록되고 제2 기록 동작에서 데이터 "1" 내지 데이터 "3"이 메모리셀로 기록된다.
반대로, 본 발명의 제7 실시예에서, 제3 페이지가 기록되어지는 경우, 데이터 "1" 내지 데이터 "7"은 동시에 메모리셀로 기록된다. 이를 이루기 위하여, 데이터 기억회로(10)의 구성은 약간 변형된다.
도 53은 제7 실시예에 적용된 데이터 기억회로를 도시한다. 도 53에서, 동일한 부분들은 동일한 참조부호들로 표시된다. 도 53에 도시된 바와 같이, SDDC(secondary dynamic data cache)가 데이터 기억회로(10)에 부가된다. SDDC는 SDC의 데이터를 일시적으로 기억하고, SDC, PDC, DDC, 및 TDC와 함께, 베리파이 데이터를 기억한다. DDC의 경우와 거의 동일한 구성을 가지는 SDDC는 트랜지스터(63a, 63b)로 구성된다. 트랜지스터(63a)의 현재 경로의 일 단은 노드 N2b로 접속된다. 신호 DTG2는 트랜지스터(63a)의 게이트로 제공된다. 트랜지스터(63a)의 현재 경로의 타단은 트랜지스터(63b)의 게이트로 접속된다. 신호 VREG2는 트랜지스터(63b)의 현재 경로의 일 단으로 제공된다. 트랜지스터(63b)의 현재 경로의 타단은 트랜지스터(63c)의 현재 경로의 일 단으로 접속된다. 트랜지스터(63c)의 현재 경로의 타단은 노드 N3로 접속된다. 신호 REG2는 트랜지스터(63c)의 게이트로 제공된다.
상기 구성으로, 데이터 기억회로(10)를 이용하는 세 페이지 기록 동작이 도 54, 55, 56a, 및 56b를 참조하여 설명될 것이다.
먼저, 데이터 기억회로(10)이 재설정된 후, 기록 데이터는 데이터 기억회로(10)의 SDC로 기록 데이터가 외부에서 로드된다(S401, S402). 그 후, 임계전압 "a", "d*", "f*"을 이용하여 내부 판독 동작이 수행되어, 메모리셀로부터 데이터를 판독한다(S403).
도 56a는 제3 페이지 데이터 로드 및 내부 판독 동작후 데이터 캐시 설정을 도시한다. 여기서, SDC, DDC, 및 PDC 내의 데이터는 도 47a에서와 동일하다. 데이터 "0", "1"이 메모리셀에 기록된 경우, SDDC 내의 데이터는 "0"에서 설정된다. 데이터 "2" 내지 "7"이 메모리셀에 기록된 경우, SDDC 내의 데이터는 "1"에서 설정된다.
다음, 각각의 데이터 캐시가 동작되며, 그 결과 도 56b에 도시된 바와 같이 각각의 데이터 캐시에 데이터가 설정된다(S404). 여기서, SDDC 내의 데이터가 이용되어 데이터 "5", "4", "1", "0"를 베리파이한다.SDC 내의 데이터가 이용되어 데이터 "3", "2", "1", "0"을 베리파이한다. DDC 내의 데이터가 이용되어 데이터 "7", "5", "3", "1"를 베리파이한다. 제5 실시예의 경우와 같이, 제7 실시예에서, 기록이 수행되는 경우, PDC가 "0"을 가지면, 비트라인 전위는 Vss에서 설정된다. PDC가 "1"을 가지면, 비트라인 전위는 Vdd에서 설정된다. 그 후, DDC가 "1"을 가지면, 비트라인 전위는 중간전위(예를 들면, Vth + 0.5 V)로 설정되며 기록 동작이 수행된다(S405).
최저 임계전압으로부터 시작하여 상향으로, 베리파이 동작이 수행된다. 특히, 먼저, 베리파이 전위 "a*'", "a'"를 이용하여 데이터 "1"이 베리파이된다(S406 내지 S408). 그 후, 데이터 "2"는 베리파이 전위 "b'"를 이용하여 베리파이된다(S409 내지 S412). 다음, 데이터 "2", "3"은 베리파이 전위 "b'", "c*'", "c'"를 이용하여 베리파이된다(S413 내지 S415). 그 후, 베리파이 전위 "d'"을 이용하여 데이터 "4"가 베리파이된다(S416 내지 S419). 그 후, 베리파이 전위 "d'", "e*'", "e'"을 이용하여 데이터 "4", "5"가 베리파이된다(S420 내지 S422). 다음, 베리파이 전위 "f'"를 이용하여 데이터 "6"이 베리파이된다(S423 내지 S426). 그 후, 베리파이 전위 "f'", "g*'", "g'"를 이용하여 데이터 "6", "7"이 베리파이된다(S427 내지 S429). 이 동작은 각각의 데이터의 베리파이가 완료될 때까지 반복된다.(S430, S431).
상기 베리파이 동작에서, 메모리셀 내의 데이터 "3", "5", "7"을 베리파이하는 경우, 임계전압이 오리지날보다 낮은 임계전압에 도달하였고 오리지날 임계전압보다 낮은 경우, 데이터 캐시 내의 데이터는 메모리셀 내에서와 같이 설정된다(즉, 데이터 "2", "4", "6"). 이 상태에서, 다음 프로그램에서 비트라인으로 중간전위가 제공되고 기록 동작이 수행된다. 다음 베리파이 동작에서, 기록 동작이 완료된다. 메모리셀로 데이터 "1"을 기록하는 경우, 오리지날보다 더 낮은 임계전압이 도달된 경우, 후속하는 프로그램에서 비트라인으로 중간전위가 제공되며 기록 동작이 수행된다. 기록 동작은 오리지날 임계전압이 도달될 때까지 반복된다.
제7 실시예에서, 데이터 기억회로(10)는 메모리셀 내의 데이터 "5", "4", "1", "0"을 베리파이하는데 이용된 데이터를 유지하는 SDDC가 제공된다. 이는 제3 페이지 데이터를 한번에 기록하고 데이터를 베리파이하는 것을 가능하게 한다. 따라서, 기록속도는 더 빠르게 될 수 있다.
제7 실시예에서, SDC와 TDC 사이에는 SDDC가 제공된다. SDDC의 설치 위치는 이에 국한되지 않는다. 예를 들어, 점선에 의하여 도 53에서 도시된 바와 같이 DDC와 병렬로 PDC와 TDC 사이에는 SDDC가 제공될 수 있다.
도 57은 제1 내지 제7 실시예들이 적용되는 NAND EEPROM 셀배열의 레이아웃을 도시한다.
도 57에 도시된 바와 같이, NAND EEPROM 메모리셀 배열에서, 복수의 메모리셀 MC 및 선택 트랜지스터 S1이 비트라인 BL을 따라 직렬로 접속된다. 행방향으로 배열된 복수의 메모리셀 MC는 공통 제어 게이트 라인(또는 워드 라인) WL 에 의하여 접속되고 선택 트랜지스터 S1은 공통 선택 게이트 라인 SGL에 의하여 접속된다. 각각의 선택 트랜지스터 S1에는, 비트라인 BL이 비트라인 컨택트 BC를 통하여 접속된다.
도 58에 도시된 바와 같이, 메모리셀 배열은 실리콘 기판(111)상에 형성된 소자형성 영역(112)을 갖는다. 소자형성 영역(112)은 트렌치(113)에 의하여 분리된다. 메모리셀 MC의 게이트 및 선택 트랜지스터 S1의 게이트는 소자형성 영역(112)상에 형성된다.
도 59에 도시된 바와 같이, 비트라인 BL의 방향에서 서로 인접하는 메모리셀 MC는 실리콘 기판(111)에 형성된 소스/드레인 확산층(114a)을 공유한다. 비트라인 BL의 방향에서 서로 인접하는 메모리셀 MC 및 선택 트랜지스터 S1은 기판(111)에 형성된 소스/드레인 확산층(114b)을 공유한다. 사이에 비트라인 컨택트 BC를 갖고 서로 대향하는 선택 트랜지스터들 S1은 기판(11)에 형성된 소스/드레인 확산층(114c)을 공유한다. 소자형성 영역(112)의 각각에서, 제1 게이트 절연막(121), 터널 절연막을 통하여 플로팅 게이트(122a)가 형성된다. 플로팅 게이터(122a) 위에, 제2 게이트 절연막(123)을 통하여 제어 게이트(126)가 형성된다. 제어 게이트(126)는 폴리실리콘막(126a) 및 텅스텐 실리사이드(WSi)막(126b)의 2층 구조이다. 막(126a 및 126b)를 위한 재료는 폴리실리콘 및 텅스텐 실리사이드로 국한되지 않는다. 예를 들면, 폴리실리콘 실리사이드막 등이 이용될 수 있다. 플로팅 게이트(122a), 제1 게이트 절연막(121), 및 트렌치(113)는 전술된 바와 같이 동시에 패터닝되므로, 그들의 측면들은 서로 정렬된다.
트렌치(113)의 내벽(바닥면 및 측면)에는, 절연막(113b)이 형성된다. 플로팅 게이트(122a)의 측면에는, 절연막(122b)가 형성된다. 트렌치(113)에는, 소자고립 절연막(130)이 형성된다. 소자고립 절연막(130)은 제1 소자고립 절연막(131) 및 제2 소자고립 절연막(132)으로 구성된다. 도 58에 도시된 바와 같이, 제1 소자고립 절연막(131)은 트렌치(113)의 내벽을 따라 좌우측에 형성되는 확장부(131e)를 가지고 절연막(113b 및 122b)과 접촉된다. 제1 소자고립 절연막(131v)은 또한 그 중심부에 공동부(hollow part)(131v)를 갖는다. 공동부(131v)는 그 피크에 확장부(131e)의 높이로 오목형상을 취하도록 형성된다. 확장부(131e)의 상위단은 플로팅 게이트(122a)의 아랫면 위 및 플로팅 게이트(122a)의 상부면 아래에 위치되며 절연막(122b)을 통하여 플로팅 게이트(122a)로 인접하게 된다.
제2 소자고립 절연막(132)은 제1 소자고립 절연막(131)의 공동부(131v)를 거의 완전히 채우도록 형성된다. 제1 소자고립 절연막(131)의 최상부(확장부(131e)의 상위단)는 제2 소자고립 절연막(132)의 최상부(상부면(132a)) 위에 위치된다. 결과적으로, 소자고립 절연막(130)은 그 상부에 제어게이트(126)가 매립되는 오목부(135)를 갖는다.
도 58에 도시된 바와 같이 비트라인 BL에 수직인 방향에서 복수의 소자형성 영역(112)을 통하여 연속적으로 제어게이트(126)가 형성된다. 제어게이트(126)는 워드라인 WL을 구성한다. 전술된 바와 같이, 확장부(131e)의 높이는 플로팅 게이트(122a)의 상부면 아래에 위치된다. 상부면(132a)은 확장부(131e)의 상위단보다 낮게 위치된다. 따라서, 제어게이트(126)는 플로팅 게이트(122)의 상부뿐만 아니라 플로팅 게이트들(122a) 사이의 오목부(135)도 채우도록 형성된다. 이것은 인접하는 플로팅 게이트들(122a) 사이의 용량 결합을 억제하는 것을 가능하게 한다.
도 59에 도시된 바와 같이, 선택 트랜지스터 S1은 게이트(122a'), 절연막(123'), 선택 게이트라인 SGL(막(126a' 및 126b'))을 포함한다. 게이트(122a'), 절연막(123'), 및 막(126a' 및 126b')은 각각 메모리셀 MC의 개별부(122a, 123, 126a, 및 126b)의 경우와 동일한 재료로 만들어진다. 선택 게이트라인 SGL은 제2 게이트 절연막(123')의 일부를 제거함으로써 게이트(122a')로 직접 접속된다(또는 단락됨).
제어게이트(126)(워드라인 WL)의 폭, 제어게이트들(126)(워드라인들 WL) 사이의 길이, 비트라인 BL의 폭, 및 비트라인들 사이의 길이는 예를 들면, 각각 70 nm로 설정된다.
각각의 실시예들에서 보여진 NAND형 EEPROM은 다양한 전자장비들에 적용이 가능하다. 도 60 내지 66은 예들을 도시한다. 도 60은 메모리 카드로 각각의 실시예의 NAND 형 EEPROM이 적용된 일 예를 도시한다.
메모리 카드(60)는 각각의 실시예에서 개시된 NAND 형 EEPROM에 의하여 구성된 반도체 메모리 장치(50)를 포함한다. 도 60에 도시된 바와 같이, 메모리 카드(60)는 외부장치(도시하지 않음)로부터/로 소정의 신호 및 데이터를 수신/출력하도록 동작 가능하다.
신호라인(DAT), 명령라인 인에이블 신호라인(CLE), 어드레스 라인 인에이블 신호라인(ALE) 및 준비/사용중(ready/busy) 신호라인(R/B)은 반도체 메모리 장치(50)를 갖는 메모리 카드(60)로 접속된다. 신호라인(DAT)은 데이터, 어드레스 또는 명령신호들을 전송한다. 명령라인은 신호라인(CLE)이 명령신호가 신호라인(DAT)상에서 전송되는 것을 나타내는 일 신호를 전송하는 것을 가능하게 한다. 어드레스 라인은 신호라인(ALE)이 신호라인(DAT) 상에서 어드레스 신호가 전송되는 것을 나타내는 일 신호를 전송하는 것을 가능하게 한다. 준비/사용중 신호라인(R/B)은 반도체 메모리 장치(50)이 준비상태인지 여부를 나타내는 일 신호를 전송한다.
또 다른 예시적인 어셈블리는 도 61에 도시된다. 도 61의 메모리 카드(60) 는, NAND 형 EEPROM에 의하여 구성되는 반도체 메모리 장치(50) 이외에, 반도체 메모리 장치(50)를 제어하고 외부장치(도시하지 않음)로부터/로 소정의 신호를 수신/전송하는 제어기(70)를 포함하는 점에서 도 61에 도시된 메모리 카드는 도 60에 제시된 메모리 카드와 상이하다.
제어기(70)는 인터페이스 유니트(I/F)(71, 72), 마이크로 프로세서 유니트(MPU)(73), 버퍼 RAM(74) 및 에러정정 코드(ECC) 유니트(75)를 포함한다. 인터페이스 유니트(I/F)(71, 72)는 각각 외부장치(도시하지 않음) 및 반도체 메모리 장치(50)로부터/로 소정의 신호를 수신/출력한다. 마이크로 프로세서 유니트(73)는 논리 어드레스를 물리 어드레스로 변환시킨다. 버퍼 RAM(74)은 데이터를 일시적으로 기억시킨다. 에러정정 코드 유니트(75)는 에러정정 코드를 생성한다. 명령신호라인(CMD), 클럭신호라인(CLK) 및 신호라인(DAT)은 메모리 카드(60)로 접속된다. 제어신호 라인들의 수, 신호라인(DAT)의 비트폭 및 제어기(70)의 회로구성은 적절히 변형될 수 있음을 주목해야 한다.
또 다른 예시적인 어셈블리는 도 62에 도시된다. 도 62로부터 알 수 있는 바와 같이, 각각의 실시예들에서 개시된 바와 같이 NAND형 EEPROM에 의하여 구성된 반도체 메모리 장치(50)를 갖는 메모리 카드(60)를 위하여 메모리 카드홀더(80)가 제공된다. 카드홀더(80)는 전자장치(도시하지 않음)로 접속되고 카드(60)과 전자장치 사이의 인터페이스로서 동작 가능하다. 카드홀더(80)는 도 62에 연계하여 설명된 제어기(70)의 하나 이상의 기능들을 수행할 수 있다.
또 다른 예시적인 어셈블리는 도 63을 참조하여 설명될 것이다. 도 63은 어 느 하나가 NAND 형 EEPROM에 의하여 구성된 반도체 메모리 장치를 포함하는 메모리 카드 또는 카드홀더를 수용하도록 동작 가능한 접속장치를 도시한다. 메모리 카드 또는 카드 홀더는 접속장치(90) 내에서 삽입 가능하며 상기 장치로 전기적 접속 가능하다. 접속장치(90)는 접속배선(92) 및 인터페이스 회로(93)를 통하여 보드(91)로 접속된다. 보드(91)는 CPU(Central Processing Unit)(94) 및 버스(95)를 포함한다.
또 다른 예시적인 어셈블리는 도 64에 도시된다. 도 64에 도시된 바와 같이, 어느 하나가 NAND 형 EEPROM에 의하여 구성된 반도체 메모리 장치를 포함하는 메모리 카드(60) 또는 카드홀더(80)는 접속장치(90)로 삽입되고 전기적으로 접속가능하다. 접속장치(90)는 접속배선(92)을 통하여 PC(Personal Computer)(300)로 접속된다.
또 다른 예시적인 어셈블리가 도 65 및 66에 도시된다. 도 65 및 66에 도시된 바와 같이, 각각의 실시예에 개시된 바와 같은 NAND 형 EEPROM에 의하여 구성된 반도체 메모리 장치(50) 및 ROM(read only memory)(410), RAM(random access memory)(420) 및 CPU(Central Processing Unit)(430)와 같은 다른 회로들은 IC(interface circuit) 카드(500) 내에 포함된다. IC 카드(500)는 카드(450)의 MPU(micro-processing unit)부(400)로 연결되는 평면 터미널(600)을 통하여 외부장치로 접속가능하다. CPU(430)는 계산 섹션(431) 및 제어 섹션(432)을 포함하며, 제어 섹션(432)은 비휘발성 반도체 메모리 장치(50), ROM(410) 및 RAM(420)으로 연결된다. 바람직하게는, MPU(400)는 카드(500)의 일 표면상에 만들어지고 평면 접 속 터미널(600)은 다른 표면상에 형성되는 것이다.
참고로 여기에 포함된 미국특허 제6,002,605 호 내의 명세서의 관점에서 본 명세서를 판독하는 경우에 당업자는 다른 실시들을 용이하게 인식할 수 있다.
도 67은 각각의 전술된 실시예들에 따른 NAND 형 EEPROM이 적용되는 또 다른 실시예를 도시한다. 도 67에 도시된 바와 같이, USB(universal serial bus) 메모리 시스템(142)은 호스트 플랫폼(144) 및 USB 메모리 장치(146)에 의하여 구성된다.
호스트 플랫폼(144)은 USB 케이블(148)을 통하여 USB 메모리 장치(146)로 접속된다. 호스트 플랫폼(144)은 USB 접속기(150)를 통하여 USB 케이블(148)로 접속되고, USB 메모리 장치(146)는 USB 접속기(152)를 통하여 USB 케이블(148)로 접속된다. 호스트 플랫폼(144)은 USB 버스상에서 전송된 패킷을 제어하는 USB 호스트 제어기(154)를 포함한다.
USB 메모리 장치(146)는 USB 플래시 제어기(156), USB 접속기(152) 및 하나 이상의 플래시 메모리 모듈(158)을 포함한다. USB 플래시 제어기(156)는 USB 메모리 장치(146)의 다른 구성요소들을 제어하고 또한 USB 버스로의 USB 메모리 장치(146)의 인터페이스를 제어한다. 플래시 메모리 모듈(158)은 각각의 실시예에 따른 NAND 형 EEPROM에 의하여 구성된 반도체 메모리 장치를 포함한다.
USB 메모리 장치(146)가 호스트 플랫폼(144)으로 접속되는 경우, 표준 USB 프로세스가 개시한다. 이 프로세스에서, 호스트 플랫폼(144)은 USB 메모리 장치(146)를 인식하여 USB 메모리 장치(146)와의 통신모드를 선택한다. 그 후, 호스트 플랫폼(144)은 엔드포인트로 호칭되는 전송 데이터를 기억하는 FIFO(first-in-first-out) 버퍼를 통하여 USB 메모리 장치로/로부터 데이터를 전송/수신한다. 호스트 플랫폼(144)은, 또 다른 엔드포인트를 통하여, 부착/분리와 같은, USB 메모리 장치(146)의 물리적 및 전기적 상태의 변화를 인식하고 수신된 패킷이 존재하는 경우 수신한다.
호스트 플랫폼(144)은 USB 호스트 제어기(154)로 요청 패킷을 보내어 USB 메모리 장치(146)로부터 서비스를 요청한다. USB 호스트 제어기(154)는 USB 케이블(148)로 패킷을 전송한다. USB 메모리 장치(146)는 이 요청 패킷을 받은 엔드포인트를 포함한다. 이 경우, 이 요청은 USB 플래시 제어기(156)에 의하여 수신된다.
다음, USB 플래시 제어기(156)는 플래시 메모리 모듈(158)로부터 데이터의 판독, 플래시 메모리 모듈(158)로 데이터의 기록, 및 데이터의 삭제와 같은 다양한 동작들을 수행한다. 또한, USB 플래시 제어기(156)는 USB 어드레스를 획득하는 것과 같은 기본 USB 기능들을 지원한다. USB 플래시 제어기(156)는 플래시 메모리 모듈(158)의 출력을 제어하기 위한 제어라인(160)을 통하여, 그리고 /CE와 같은 다양한 신호들 또는 판독/기록 신호를 통하여 플래시 메모리 모듈(158)을 제어한다. 플래시 메모리 모듈(158)은 또한 어드레스 데이터 버스(162)를 통하여 USB 플래시 제어기(156)로 접속된다. 어드레스 데이터 버스(162)는 플래시 메모리 모듈(158)에 관한 판독, 기록, 및 삭제 명령, 및 플래시 메모리 모듈(158)의 어드레스 및 데이터를 전송한다.
USB 메모리 장치(146)는 호스트 플랫폼(144)에 의하여 요청된 다양한 동작들 에 관한 상태 및 결과를 호스트 플랫폼(144)으로 알리기 위하여 상태 엔드포인트(엔드포인트 0)를 이용하여 상태 패킷을 전송한다. 이 프로세스에서, 호스트 플랫폼(144)은 어떤 상태 패킷이 존재하는지 여부를 체크하고(폴링(poling)), 새로운 상태 메시지의 패킷이 존재하지 않는 경우, USB 메모리 장치(146)는 빈 패킷 또는 상태 패킷 그 자체를 복귀시킨다. USB 케이블(148)이 생략될 수 있고, USB 접속기가 또한 이용되어 USB 메모리 장치(146)를 직접 호스트 플랫폼(144)으로 접속할 수 있음을 주목해야 한다. 또한, USB 메모리 장치의 다양한 기능들이 수행될 수 있다.
부가적인 장점 및 변형들이 당업자에게는 용이할 것이다. 따라서, 더 넓은 측면에서 본 발명은 여기서 도시되고 설명된 특정 세부사항 및 대표적인 실시예들에 국한되지 않는다. 따라서, 첨부된 청구범위 및 그들의 균등물에 의하여 정의된 바와 같이 일반적인 본 발명의 개념의 취지 및 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있다.
본 발명의 이상의 구성에 의하여, 예를 들어, 다중치 데이터를 기억시키는 반도체 메모리 장치에서, 기억되는 데이터의 비트수가 큰 경우에 메모리셀 내에 설정된 임계전압의 수가 증가하더라도, 베리파이 동작을 수행하는데 긴 시간이 필요하지 않고 데이터 기록 동작의 속도를 높이는 것이 가능한 반도체 메모리 장치를 획득하게 된다.

Claims (68)

  1. 반도체 메모리 장치로서:
    매트릭스 형태로 배치된 복수의 메모리셀을 갖도록 구성된 메모리셀 배열로서, 상기 복수의 메모리셀의 각각은 워드라인 및 비트라인에 접속되고 n 치(n은 3 이상의 자연수)를 기억할 수 있는 메모리셀 배열; 및
    입력 데이터에 따라 상기 워드라인 및 상기 비트라인의 전위들을 제어하고 상기 메모리셀에 데이터를 기록하며, 기록 동작시 k 치 임계전압(k ≤ n)으로 상기 메모리셀에 데이터를 기록하고 상기 비트라인을 한번 프리차지하며 그 후 상기 워드라인의 전위를 i 회 변경시켜서 상기 메모리셀이 i 치(i ≤ k) 임계전압에 도달하였는지 여부를 베리파이(verify)하는 제어회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어회로는,
    제1 기록 동작에서, 제1 임계전압으로부터 제1 임계전압 또는 제2 임계전압(제1 임계전압 < 제2 임계전압)으로 상기 메모리셀의 임계전압을 변경시키고,
    제2 기록 동작에서, 상기 메모리셀의 임계전압이 제1 임계전압이라면 상기 메모리셀의 임계전압을 제1 임계전압 또는 제3 임계전압(제1 임계전압 < 제3 임계전압)으로 변경시키고, 상기 메모리셀의 임계전압이 제2 임계전압이라면 상기 메모리셀의 임계 전압을 제4 임계전압(제2 임계전압 ≤ 제4 임계전압) 또는 제5 임계전 압(제4 임계전압 < 제5 임계전압)으로 변경시키며,
    상기 제2 기록 동작에서, 상기 비트라인을 한번 프리차지한 후, 상기 워드라인의 전위를 변경시켜 상기 메모리셀이 제4 임계전압에 도달하였는지 여부 및 상기 메모리셀이 제5 임계전압에 도달하였는지 여부를 베리파이하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제어회로는, 상기 제2 기록 동작에서, 제4 임계전압으로 기록되어지는 상기 메모리셀이 접속된 비트라인에게 중간 전위를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 제어회로는, 상기 제2 기록 동작에서, 제3 임계전압으로 기록되어지는 상기 메모리셀들 중에서 제3 임계전압보다 낮은 임계전압을 갖는 메모리셀의 기록 속도를 늦추는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 제어회로는, 상기 비트라인을 한번 프리차지한 후, 상기 워드라인의 전위를 변경시켜, 상기 메모리셀로부터 제4 임계전압의 데이터 및 제5 임계전압의 데이터를 판독하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 메모리셀 배열은 상기 메모리셀과 함께 선택되는 제1 플래그셀(flag cell)을 더 포함하며,
    상기 제어회로는, 상기 제2 기록 동작에서, 상기 제1 플래그셀의 임계전압을 제1 임계전압으로부터 제3 임계전압으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 메모리셀 배열은 상기 메모리셀과 함께 선택되는 제2 플래그셀을 더 포함하며,
    상기 제어회로는, 상기 제2 기록 동작에서, 상기 제2 플래그셀의 임계전압을 제1 임계전압으로부터 제4 임계전압으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기 제어회로는, 제3 기록 동작에서, 상기 메모리셀의 임계전압이 제1 임계전압이라면 상기 메모리셀의 임계전압을 제1 임계전압 또는 제6 임계전압(제1 임계전압 < 제6 임계전압)으로 변경시키고,
    상기 메모리셀의 임계전압이 제3 임계전압이라면 상기 메모리셀의 임계전압을 제7 임계전압(제3 임계전압 ≤ 제7 임계전압) 또는 제8 임계전압(제7 임계전압 < 제8 임계전압)으로 변경시키고,
    상기 메모리셀의 임계전압이 제4 임계전압이라면 메모리셀의 임계전압을 제9 임계전압(제4 임계전압 ≤ 제9 임계전압) 또는 제10 임계전압(제9 임계전압 < 제10 임계전압)으로 변경시키며,
    상기 메모리셀의 임계전압이 제5 임계전압이라면 상기 메모리셀의 임계전압 을 제11 임계전압(제5 임계전압 ≤ 제11 임계전압) 또는 제12 임계전압(제11 임계전압 ≤ 제12 임계전압)으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제어회로는, 상기 제3 기록 동작에서, ΔVpgm의 증분으로 프로그램 전압을 증가시키고 프로그램 및 베리파이 동작을 반복함으로써 기록 동작을 수행하고, 상기 제2 기록 동작에서의 ΔVpgm은 상기 제3 기록 동작에서의 ΔVpgm보다 더 큰 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 제어회로는, 상기 제3 기록 동작의 제1 세션 기록 동작에서 제9 임계전압, 제10 임계전압, 제11 임계전압, 및 제12 임계전압으로 기록을 수행하고, 상기 제3 기록 동작의 제2 세션 기록 동작에서 제6 임계전압, 제7 임계전압, 및 제8 임계전압으로 기록을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 제3 기록 동작의 제1 세션 기록 동작에서, 상기 제어회로는, 상기 비트라인을 한번 프리차지한 후, 상기 워드라인의 전위를 변경하여, 상기 메모리셀이 제11 임계전압에 도달하였는지 여부 및 상기 메모리셀이 제12 임계전압에 도달하였는지 여부를 베리파이하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 제3 기록 동작의 제1 세션 기록 동작에서, 상기 제어회로는, 상기 비트라인을 한번 프리차지한 후, 상기 워드라인의 전위를 변경하여, 상기 메모리셀이 제9 임계전압에 도달하였는지 여부 및 상기 메모리셀이 제10 임계전압에 도달하였는지 여부를 베리파이하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서, 상기 제3 기록 동작의 제2 세션 기록 동작에서, 상기 제어회로는, 상기 비트라인을 한번 프리차지한 후, 상기 워드라인의 전위를 변경하여, 상기 메모리셀이 제7 임계전압에 도달하였는지 여부 및 상기 메모리셀이 제8 임계전압에 도달하였는지 여부를 베리파이하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제9항에 있어서, 상기 제3 기록 동작의 제1 세션 기록 동작에서, 상기 제어회로는 제11 임계전압으로 기록되어지는 메모리셀의 기록 속도를 늦추는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제9항에 있어서, 상기 제3 기록 동작의 제1 세션 기록 동작에서, 상기 제어회로는 제9 임계전압으로 기록되어지는 메모리셀의 기록 속도를 늦추는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제9항에 있어서, 상기 제3 기록 동작의 제2 세션 기록 동작에서, 상기 제어회로는 제7 임계전압으로 기록되어지는 메모리셀의 기록 속도를 늦추는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제9항에 있어서, 상기 제3 기록 동작의 제2 세션 기록 동작에서, 상기 제어회로는 제6 임계전압으로 기록되어지는 상기 셀들 중에서 제6 임계전압보다 낮은 임계전압을 초과한 메모리셀의 기록 속도를 늦추는 것을 특징으로 하는 반도체 메모리 장치.
  18. 반도체 메모리 장치로서:
    매트릭스 형태로 배치된 복수의 메모리셀을 갖도록 구성되는 메모리셀 배열로서, 상기 복수의 메모리셀의 각각은 워드라인 및 비트라인에 접속되며 4 치를 기억할 수 있는 메모리셀 배열; 및
    입력 데이터에 따라 상기 워드라인 및 상기 비트라인의 전위들을 제어하고 상기 메모리셀에 데이터를 기록하는 제어회로
    를 포함하며,
    상기 제어회로는, 제1 기록 동작에서, 상기 메모리셀의 임계전압을 제1 임계전압으로부터 제1 임계전압 또는 제2 임계전압(제1 임계전압 < 제2 임계전압)으로 변경시키고,
    제2 기록 동작에서, 상기 메모리셀의 임계전압이 제1 임계전압이라면 상기 메모리셀의 임계전압을 제1 임계전압 또는 제3 임계전압(제1 임계전압 < 제3 임계전압)으로 변경시키고, 상기 메모리셀의 임계전압이 제2 임계전압이라면 상기 메모리셀의 임계전압을 제4 임계전압(제2 임계전압 ≤ 제4 임계전압) 또는 제5 임계전압(제4 임계전압 < 제5 임계전압)으로 변경시키며,
    상기 제1 및 제2 기록 동작에서, ΔVpgm의 증분으로 프로그램 전압을 증가시키고, 프로그램 및 베리파이 동작을 반복함으로써 기록 동작을 수행하고, 상기 제1 기록 동작의 ΔVpgm은 상기 제2 기록 동작의 ΔVpgm보다 더 큰 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 제어회로는, 제3 기록 동작에서, 상기 메모리셀의 임계전압이 제1 임계전압이라면 상기 메모리셀의 임계전압을 제1 임계전압 또는 제6 임계전압(제1 임계전압 < 제6 임계전압)으로 변경시키고,
    상기 메모리셀의 임계전압이 제3 임계전압이라면 상기 메모리셀의 임계전압을 제7 임계전압(제3 임계전압 ≤ 제7 임계전압) 또는 제8 임계전압(제7 임계전압 < 제8 임계전압)으로 변경시키고,
    상기 메모리셀의 임계전압이 제4 임계전압이라면, 상기 메모리셀의 임계전압을 제9 임계전압(제4 임계전압 ≤ 제9 임계전압) 또는 제10 임계전압(제9 임계전압 < 제10 임계전압)으로 변경시키며,
    상기 메모리셀의 임계전압이 제5 임계전압이라면 상기 메모리셀의 임계전압을 제11 임계전압(제5 임계전압 ≤ 제11 임계전압) 또는 제12 임계전압(제11 임계 전압 ≤ 제12 임계전압)으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 제어회로는, 상기 제3 기록 동작에서, ΔVpgm의 증분으로 프로그램 전압을 증가시키고, 프로그램 및 베리파이 동작을 반복함으로써 기록 동작을 수행하고, 상기 제2 기록 동작의 ΔVpgm은 상기 제3 기록 동작의 ΔVpgm보다 더 큰 것을 특징으로 하는 반도체 메모리 장치.
  21. 제18항에 있어서, 상기 제어회로는, 상기 제2 기록 동작에서, 상기 제4 임계전압으로 기록되어지는 메모리셀이 접속되는 비트라인에게 중간 전위를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제18항에 있어서, 상기 제어회로는, 상기 제2 기록 동작에서, 상기 제3 임계전압으로 기록되어지는 상기 메모리셀들 중에서 제3 임계전압보다 낮은 임계전압을 갖는 메모리셀의 기록 속도를 늦추는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제18항에 있어서, 상기 제어회로는, 상기 비트라인을 한번 프리차지한 후, 상기 워드라인의 전위를 변경시켜, 상기 메모리셀로부터 제4 임계전압의 데이터 및 제5 임계전압의 데이터를 판독하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제18항에 있어서, 상기 메모리셀 배열은 상기 메모리셀과 함께 선택되는 제1 플래그셀을 더 포함하며,
    상기 제어회로는, 상기 제2 기록 동작에서, 상기 제1 플래그셀의 임계전압을 상기 제1 임계전압으로부터 상기 제3 임계전압으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제18항에 있어서, 상기 메모리셀 배열은 상기 메모리셀과 함께 선택되는 제2 플래그셀을 더 포함하며,
    상기 제어회로는, 상기 제2 기록 동작에서, 상기 제2 플래그셀의 임계전압을 상기 제1 임계전압으로부터 상기 제4 임계전압으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제24항에 있어서, 상기 제1 및 제2 플래그셀들에 기억된 데이터의 수는 상기 메모리셀의 데이터의 수보다 더 작은 것을 특징으로 하는 반도체 메모리 장치.
  27. 제25항에 있어서, 상기 제1 및 제2 플래그셀들에 기억된 데이터의 수는 상기 메모리셀의 데이터의 수보다 더 작은 것을 특징으로 하는 반도체 메모리 장치.
  28. 반도체 메모리 장치로서:
    매트릭스 형태로 배치된 복수의 메모리셀을 갖도록 구성되는 메모리셀 배열로서, 상기 복수의 메모리셀의 각각은 워드라인 및 비트라인에 접속되고 4 치를 기 억할 수 있는 메모리셀 배열; 및
    입력 데이터에 따라 상기 워드라인 및 상기 비트라인의 전위들을 제어하고 데이터를 상기 메모리셀에 기록하는 제어회로
    를 포함하며,
    상기 제어회로는, 제1 기록 동작에서, 상기 메모리셀의 임계전압을 제1 임계전압으로부터 제1 임계전압 또는 제2 임계전압(제1 임계전압 < 제2 임계전압)으로 변경시키고,
    제2 기록 동작에서, 상기 메모리셀의 임계전압이 제1 임계전압이라면 상기 메모리셀의 임계전압을 제1 임계전압 또는 제3 임계전압(제1 임계전압 < 제3 임계전압)으로 변경시키고, 상기 메모리셀의 임계전압이 제2 임계전압이라면 상기 메모리셀의 임계전압을 제4 임계전압(제2 임계전압 ≤ 제4 임계전압) 또는 제5 임계전압(제4 임계전압 < 제5 임계전압)으로 변경시키며,
    상기 제2 기록 동작에서, 프로그램 및 베리파이 동작을 반복함으로써 상기 제3 임계전압이 도달되었는지 여부를 베리파이하는 베리파이 동작의 수로 최대값을설정하고, 베리파이 동작의 상기 수가 상기 최대값에 도달한 경우 상기 제3 임계전압이 도달되었는지 여부를 베리파이하는 상기 베리파이 동작을 스킵하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 메모리셀 배열은 상기 메모리셀과 함께 선택되는 제1 플래그셀을 더 포함하며,
    상기 제어회로는, 상기 제2 기록 동작에서, 상기 제1 플래그셀의 임계전압을 상기 제1 임계전압으로부터 상기 제3 임계전압으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제28항에 있어서, 상기 메모리셀 배열은 상기 메모리셀과 함께 선택되는 제2 플래그셀을 더 포함하며,
    상기 제어회로는, 상기 제2 기록 동작에서, 상기 제2 플래그셀의 임계전압을 상기 제1 임계전압으로부터 상기 제4 임계전압으로 변경시키는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제30항에 있어서, 상기 제어회로는, 제1 판독 동작에서, 상기 제4 임계전압을 이용하여 상기 메모리셀로부터 상기 데이터를 판독하고, 데이터가 상기 제2 플래그셀에 기록되었다면 상기 판독 데이터를 출력하며, 데이터가 상기 제2 플래그셀에 기록되지 않았다면 상기 제2 임계전압을 이용하여 상기 메모리셀로부터 판독된 상기 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제29항에 있어서, 상기 제어회로는, 제2 판독 동작에서, 상기 제3 임계전압을 이용하여 상기 메모리셀로부터 상기 데이터를 판독하고, 데이터가 상기 제1 플래그셀에 기록되었다면 상기 판독 데이터를 출력하며, 데이터가 상기 제1 플래그셀에 기록되지 않았다면 고정치를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제29항에 있어서, 상기 제1 및 제2 플래그셀들에 기억된 데이터의 수는 상기 메모리셀의 데이터의 수보다 더 작은 것을 특징으로 하는 반도체 메모리 장치.
  34. 제30항에 있어서, 상기 제1 및 제2 플래그셀들에 기억된 데이터의 수는 상기 메모리셀의 데이터의 수보다 더 작은 것을 특징으로 하는 반도체 메모리 장치.
  35. 반도체 메모리 장치로서:
    제1 임계전압 내지 제n 임계전압(n은 2 이상의 자연수)을 이용하여 데이터를 기억하는 메모리셀; 및
    입력 데이터에 따라 제1 내지 제n 임계전압들 중 어느 하나를 기록하는 제어회로
    를 포함하며,
    상기 제어회로는, 제1 기록 동작에서, 제n 임계전압, 제(n-1) 임계전압,…, 제(n-k+1) 임계전압의 k치 임계전압들을 상기 메모리셀에 기록하며, 제2 기록 동작에서, 제(n-k) 임계전압, 제(n-k-1) 임계전압,…, 제(n-2k+1) 임계전압의 k치 임계전압들을 상기 메모리셀에 기록하며, 제n/k 기록 동작에서, 제k 임계전압, 제(k-1) 임계전압,…, 제2 임계전압의 (k-1)치 임계전압들을 상기 메모리셀에 기록하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제35항에 있어서, 상기 임계전압의 각각은 상기 제1 임계전압에서 상기 제n 임계전압(n은 2 이상인 자연수)의 순서로 증가하도록 정의되고 기록 동작의 결과로서 증가하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 반도체 메모리 장치로서:
    적어도 하나의 데이터 항목을 기억하는 메모리;
    상기 메모리셀로 접속되고 제1 논리 레벨 또는 제2 논리 레벨의 외부 입력 데이터를 기억하는 적어도 하나의 데이터 기억회로; 및
    상기 데이터 기억회로의 동작을 제어하는 제어회로
    를 포함하며,
    상기 제어회로는, 상기 데이터 기억회로에 기억된 상기 데이터의 논리 레벨이 상기 제1 논리 레벨인 경우 논리 레벨을 상기 제2 논리 레벨로 반전하고, 상기 데이터의 논리 레벨이 상기 제2 논리 레벨인 경우 논리 레벨을 상기 제1 논리 레벨로 반전하며, 또한 상기 데이터 기억회로에 기억된 상기 데이터의 논리 레벨이 상기 제1 논리 레벨인 경우 상기 메모리셀에 기록을 수행하여 상기 임계전압을 상승시키고, 상기 데이터의 논리 레벨이 상기 제2 논리 레벨인 경우 상기 메모리셀의 임계전압이 불변으로 유지되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 반도체 메모리 장치로서:
    매트릭스 형태로 배치된 복수의 메모리셀을 갖도록 구성되는 메모리셀 배열 로서, 상기 복수의 메모리셀의 각각은 워드라인 및 비트라인에 접속되고 n 치(n은 3 이상인 자연수)를 기억할 수 있는 메모리셀 배열; 및
    입력 데이터에 따라 상기 워드라인 및 상기 비트라인의 전위들을 제어하고 데이터를 상기 메모리셀에 기록하는 제어회로
    를 포함하며,
    상기 제어회로는 제1 기록 동작에서 a1 치(a1 ≤ n) 임계전압으로, 제2 기록 동작에서 a2 치(a2 ≤ n) 임계전압으로, 제k 기록 동작에서(k는 2 이상인 자연수: k ≤ n) ak 치(ak ≤ n) 임계전압으로 상기 메모리셀에 데이터를 기록하고,
    제1 내지 제k 기록 동작에서, ΔVpgm의 증분으로 프로그램 전압을 상승시키고, 프로그램 및 베리파이 동작을 반복함으로써 기록 동작을 수행하며, 제1 내지 제k 기록 동작에서의 ΔVpgm은 다음의 관계: 제1 ΔVpgm > 제2 ΔVpgm >…>제k ΔVpgm 을 만족하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 반도체 메모리 장치로서:
    제1 내지 제n 임계전압을 이용하여 데이터를 기억하는 메모리셀로서, 상기 임계전압의 각각은 제1 임계전압에서 제n 임계전압(n은 2 이상인 자연수)의 순서로 증가하도록 정의되고 기록 동작의 결과로서 증가하는 메모리셀 배열;
    입력 데이터에 따라 제1 내지 제n 임계전압들 중 어느 하나를 상기 메모리셀에 기록하는 제어회로
    를 포함하며,
    상기 제어회로는, 제1 기록 동작에서, 제n 임계전압, 제(n-1) 임계전압,…, 제(n-k1+1) 임계전압, 제(n-1) 임계전압,…, 제(n-k1+1) 임계전압의 k1치 임계전압들을 상기 메모리셀에 기록하고, 제2 기록 동작에서, 제(n-k1) 임계전압, 제(n-k1-1) 임계전압,…, 제(n-k1-k2+1) 임계전압의 k2치 임계전압들을 상기 메모리셀에 기록하며, 제i 기록 동작에서, 제ki 임계전압, 제(ki-1) 임계전압,…, 제2 임계전압의 (ki-1)치 임계전압들을 상기 메모리셀에 기록하는 것을 특징으로 하는 반도체 메모리 장치.
  40. 반도체 메모리 장치로서:
    매트릭스 형태로 배치된 복수의 메모리셀을 갖도록 구성된 메모리셀 배열로서, 상기 복수의 메모리셀의 각각은 워드라인 및 비트라인에 접속되고 n치(n은 3 이상인 자연수)를 기억할 수 있는 메모리셀 배열;
    입력 데이터에 따라 상기 워드라인 및 상기 비트라인의 전위들을 제어하고 메모리셀로 데이터를 기록하며, 기록 동작에서, 상기 메모리셀의 임계전압이 k치 임계전압에 도달하였는지 여부를 베리파이하는 경우에서의 k치 임계전압보다 낮은 임계전압을 이용하여 베리파이 동작을 수행하고, 상기 메모리셀의 임계전압이 상기 k치 임계전압보다 낮은 상기 임계전압을 초과했다면 상기 데이터 기억회로 내의 상기 데이터를 상기 k치 임계전압보다 낮은 i 치 임계전압(i < k)으로 기록되는 동일한 데이터로 설정하는 제어회로; 및
    상기 비트라인에 접속되고 적어도 일 비트의 데이터를 기억하는 데이터 기억회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제40항에 있어서, 상기 제어회로는 상기 k치 임계전압이 도달되었는지 여부를 베리파이하기 전에 상기 i치 임계전압이 도달되었는지 여부를 베리파이하는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제40항에 있어서, 상기 제어회로는 상기 i치 임계전압으로 기록하는 경우 상기 기록 속도를 늦추는 것을 특징으로 하는 반도체 메모리 장치.
  43. 제41항에 있어서, 상기 제어회로는 상기 i치 임계전압으로 기록하는 경우 상기 메모리셀의 비트라인에게 중간 전위를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  44. 제40항에 있어서, 상기 제어회로는, 상기 k치 데이터를 기록하는 경우, 제1 기록 동작에서 상위 k/2 데이터 항목수를 기록하고 제2 기록 동작에서 하위 k/2 데이터 항목수를 기록하는 것을 특징으로 하는 반도체 메모리 장치.
  45. 반도체 메모리 장치로서:
    k 비트 데이터를 기억하는 메모리셀(k는 2 이상의 자연수);
    외부 입력 데이터 및 상기 메모리셀로부터 판독된 데이터를 기억하는 제1 기억회로;
    상기 제1 기억회로에 기억된 데이터를 기억하는 제2 기억회로;
    상기 메모리셀로부터 판독된 데이터를 기억하는 제3 기억회로;
    상기 제3 기억회로에 기억된 데이터를 기억하는 제4 기억회로; 및
    기록 동작에서 상기 메모리셀에 기억된 데이터에 따라 상기 제1 내지 제4 기억회로 내의 데이터를 유지 또는 변경하고 제3 페이지 기록 동작에서 8치 데이터를 동시에 기록하는 제어회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  46. 반도체 메모리 장치로서:
    복수의 메모리셀이 매트릭스 형태로 배치된 메모리셀 배열로서, 상기 복수의 메모리셀의 각각은 워드라인 및 비트라인에 접속되고 n치(n은 3 이상의 자연수)를 기억할 수 있는 메모리셀 배열; 및
    입력 데이터에 따라 상기 워드라인 및 상기 비트라인의 전위들을 제어하고 상기 메모리셀로부터 데이터를 판독하며 상기 비트라인을 한번 프리차지한 후 상기 워드라인의 전위를 i회 변경시킴으로써 상기 메모리셀로부터 데이터를 판독하는 제어회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  47. 제1항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  48. 제18항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  49. 제28항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  50. 제35항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  51. 제37항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  52. 제38항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  53. 제39항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  54. 제40항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  55. 제45항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  56. 제46항에 있어서, 상기 메모리셀들은 NAND 플래시 메모리를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  57. 제1항에 기재된 반도체 메모리 장치를 포함하는 메모리 카드.
  58. 제57항에 기재된 메모리 카드가 삽입되는 카드 홀더.
  59. 제57항에 기재된 메모리 카드가 삽입되는 접속장치.
  60. 제59항에 있어서, 상기 접속장치는 컴퓨터에 접속되도록 구성된 접속장치.
  61. 제1항에 기재된 반도체 메모리 장치이며 비휘발성인 반도체 메모리 장치와 상기 반도체 메모리 장치를 제어하는 제어기를 포함하는 메모리 카드.
  62. 제61항에 기재된 메모리 카드가 삽입되는 카드 홀더.
  63. 제61항에 기재된 메모리 카드가 삽입되는 접속장치.
  64. 제63항에 있어서, 상기 접속장치는 컴퓨터에 접속되도록 구성된 접속장치.
  65. 제1항에 기재된 반도체 메모리 장치를 포함하는 IC 카드.
  66. 제1항에 기재된 반도체 메모리 장치이며 비휘발성인 반도체 메모리 장치를 제어하는 제어기를 포함하는 IC 카드.
  67. 제1항에 따른 USB 메모리 시스템으로서:
    제1항에 기재된 반도체 메모리 장치를 갖는 USB 메모리 장치,
    상기 반도체 메모리 장치를 제어하는 제1 제어기; 및
    상기 제1 제어기에 접속된 제1 접속기
    를 포함하는 USB 메모리 시스템.
  68. 제67항에 있어서,
    상기 USB 메모리 장치의 제1 접속기에 접속되는 제2 접속기 및 상기 제2 접 속기에 접속되는 상기 USB 메모리 시스템을 제어하는 제어기를 구비한 호스트 플랫폼을 더 포함하는 USB 메모리 시스템.
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