TW544933B - Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell - Google Patents
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Description
544933
五、發明説明(1 發明背景 發明範圍 本發明為一種可實施電性資斜瑨含、 貝针覆窝 < 非揮發性半導體記 憶裝置,特別為關於能以一記悻权々千导扭c 己隐袼兄憶2值以上之多值資料 之多值快閃記憶體。 相關技藝描述 快閃記憶體中,由於資料的冊彳哈堂 7蜊除及寫入,致使記憶格電 晶體的漂浮閘極(floating gate、的萝接+ # S gate)的累積電荷量改變,而藉由 改變其臨限值來記憶資料。例如,i你名女 W如’可使負臨限值對應於資 料"1 ",正臨限值對應於資料"〇,,。 近年,因為每位元的單價持續下滑,或為了增加記憶容 量,目前已開發出能夠以一記憶格記憶複數位元資料之多 值快閃記憶體。在能夠使一個記憶格記憶2位元資料的記憶 體中,該記憶格具有4個臨限值域,用以對應儲存之資料。 藉由精確地控制記憶格的臨限值,可得到高可靠性的裝 置。為了精確地控制臨限值,已有例如"Fast and Accurate
Programming Method for Multi-level NAND EEPROMs, pp 1 29- 1 30, Digest of 1995 Symposium on VLSI Techn〇1〇gy,•提 案之以一疋比例提咼寫入電壓Vpgm來寫入資料的方法。 依上述ό己載之方法,如藉由Q · 2 V / 1 〇 y秒的比例提高寫入 電壓Vpgrn以進行寫入時,原理上每一臨限值的分佈寬度可 控刮在0.2V。一般,寫入電壓vpgm係分割成複數個寫入脈 衝,且各脈衝的電壓Vpgm係以一定的比例施以增壓,藉此 可得到相同的效果。將各脈衝施加於記憶格後確認其臨限 -4 - 本洗張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933 A7
值,如達到指定的驗證電壓時,結束寫入作♦。 另一方面,加工尺寸上也朝微細化發* 間的距離縮短,即使在多值快閃記憶體中,也同樣引 许多問題。亦即,隨著微細化的& 距離縮短,導致以下問題發生/發&由於以閘極間的 以2個相鄰的,己憶格八及3為例,首先同時對2個記憶格進 行刪除處⑨,使兩者分別具有^的臨限值。接著,先對 記憶格A寫入某-資料,藉此其臨限值會變成例如介於 0.5VMV之間。接著,對記憶格㈣入不同的資料,而使 得記憶格B的臨限值介於例如丨5 v至2 v之間時,由於落π 問極相互間的電容量結纟,使得記憶格Α的漂浮閘極= 下降,且其臨限值上升至例如1 V至丨.5 V。 在本射,原本記憶格八及8間的臨限值差距(讀取邊際) 最小有0.5 V。唯,由於漂浮閘極相互間電容量結合,反而 使兩記憶格的臨限值差距縮小至〇ν。亦即,用別相異 資料的臨限值差縮小,讀取邊際因而消失。 在此依圖1 Α至圖1 C ,說明上述預先寫入資料之記憶格的 臨限值,如何受到其他記憶格寫入處理的影響而變化的情 形。
圖1 A為對某一施以刪除處理後之記憶格進行寫入處理後 之漂洋閘極F G 1上之電荷累積情形。在施以寫入處理的記 憶格之漂浮閘極F G 1上,有電子累積。圖中係的電子以「_ 」記號來表示。隨後,對位於上述記憶格兩側之分別具有 漂洋閘極F G 2及F G 3的記憶格進行寫入處理。結果如圖i B 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933
AT —___B7 __ 五、發明説明(3 ) 所示一般,最先施以寫入處理的記憶格的漂浮閘極FG1會 發生變化。由於與相鄰之漂浮閘極FG2、FG3間的靜電容量 結合,最先施以寫入處理的記憶格的電位下降,且其臨限 值會如圖1 c所示一般地上升。結果,具有漂浮閘極FG1之 記憶格的臨限值的分布會變得相當廣。此外,圖1 A及圖 1 B中的WL,係對分別具有漂浮閘極fgi、FG2及FG3之記 憶格設置的字元線(控制閘)。 對於上述問題,有關將臨限值分布寬度控制在窄範圍内 的技術,今後將變得非常地重要。 為了避免上述問題,可考慮降低寫入電壓vpgin的增壓量
Dvpgm。例如,將增壓量Dvpgm*〇.5v降低至〇.ιν,使得 臨限值分布寬度由〇.5V減至〇lv,讀取邊際增加〇·4ν。 唯,由於將增壓量縮小成原來的五分之一,所需的寫入 脈衝數將成為原來的5倍,而產生寫入時間為原來5倍的新 問題》 如此一般,利用以先前技藝時,如欲確保讀取邊際以提 高可靠性時,將會產生寫入時間增加的問題。 發明概述 本發月為考量到上述情形者,其目的在於提供一種能夠 抑制寫入時間的同時,縮短臨限值分布寬度之高可靠性非 揮發性半導體記憶裝置。 發月之¥ 1争徵在於為一種非揮發性半等禮記憶裝 其係G含.可進行電性資料覆寫之非揮發性半導體記-憶格;及-種用以將資料寫入上述記憶格之寫入電路,其
544933 發明説明(4 ) 係藉由對上述記憶格施加穹 ,^ 馬入电壓及寫入控制電壓,以進 仃罘一階段的寫入處理,冬上 & & 田上述罘一階段寫入處理社 後,藉由改變上述寫入控制# ^ " 佼剜私壓的供應狀態,對上述記憤 格進行第二階段的寫入處理,a 心 恩理自上逑第二階段寫入處理結 束,再度改變上述窝入控制電壓的供應狀態,以禁止對 上述記憶格進行寫入處理者。 本發明足弟二特徵在於為一種非揮發性半導體記憶裝 置,其係包含:複數個可個別進行電性資料覆寫之非揮發 性半導體記憶格;複數條字元線,其係用以共通連接上述 複數個記憶格;及一種用以將資料寫入記憶格之寫入電 路;上述寫入電路係對應於上述複數條位元線而設置,具 有用以記憶第-及第二控制資料之資料記憶電路,且依應 寫入相對應記憶格之資料,在上述資料記憶電路上設定第 一控制資料,藉由對上述字元線施加寫入電壓的同時,對 於與記憶有寫入做為上述第一控制資料之上述資料記憶電 路相對應的位兀線,施加寫入控制電壓,對相對應的記憶 格進行寫入處理,且對施以寫入處理之上述記憶格中達到 第一寫入狀態之記憶格對應之上述資料記憶電路,設定表 不已結束第一寫入狀態之資料做為上述第二控制資料後, 改變上述寫入控制電壓的供應狀態,對達到上述第一寫入 狀態之上述記憶格進行寫入處理,且對施以寫入處理之記 6格中達到第一寫入狀恐之記憶格對應之上述資料記憶電 路’設定表示已結束第二寫入狀態之資料做為上述第一控 制資料後,再度改變上述寫入控制電壓的供應狀態,以禁 本故張&度通用中國國家標準(CNS) A4規格(210 X 297公釐) 544933
AT ----------B7 五、發明説明(5 ) 止對達到上述第二寫入狀態 者。 〜 之上述記憶格進行寫入處理 本發明(第二特徵在於為一種非揮發性半導體記惊裝 置,其係包含:丨個可進行電性資料覆寫之非揮發性半導體 冗憶及一種用以將資料寫入上述記憶格之寫入電路^ 其^藉由對i述?己憶格施加其值能夠依序增加纟電壓及具
:第-有效電壓之寫人控制電|,以對上述記憶格進行第 一階段寫入處理,且在上述第一階段寫入處理結束後,將 上述寫入控制電壓變更為與上述第一有效電壓不同之第二 f效電壓,對上述記憶格進行第二階段寫入處理,當上述 裝 第二階段寫入處理結束後,禁止對上述記憶格進行寫入處 理者。 本發明足其他目的及優點將如以下内容之說明,且部份 目的及優點可明顯地由本發明之描述或實施型態中得知。 玎
此外,相關目的及優點也可經由在此指出之機構及其組合 看出。 圖式之簡要說明 本文之圖式為說明内容之一部份,用以圖示本發明之較 佳之實施型態,且藉由一併參照上下文中對較佳實施型態 的一般性說明及詳述,能夠顯示本發明的旨義。 圖1 A至圖1 c為用以說明先前技藝問題之剖面圖及臨限值 分佈圖® 圖2為本發明之第一實施型態之快閃記憶體整體構造之區 塊圖。 -8- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7
544933 五、發明説明(6 圖3 A為顯示圖2中之記憶格陣列内部構造之區塊圖。 圖3B為設置於圖3A中之各區塊内之NAND型記憶元件之 電路圖。 圖4為圖2中之記憶格陣列之行方向上的元件構造之剖面 圖5 A及圖5 B為圖2中之記憶格陣列之列方向上的元件 造之剖面圖。 圖6為截取圖2之行控制電路之主要部份構造之區塊圖。 圖7為第一實施型態之多值快閃記憶體之多值資料與記憶 格臨限值間之關係圖。 〜 圖8為先前技藝之寫入方法與臨限值變化狀態之顯示圖。 圖9為第一實施型態之多值快閃記憶體之資料寫入方法與 記憶格臨限值變化狀態之顯示圖β ^ 圖1 〇為第一實施型態中對同一記憶格之高階頁資料寫入 方法與臨限值變化狀態之顯示圖。 圖1 1為第一實施型態中對一記憶格之低階頁進行資料寫 入時各部信號之時序圖。 圖1 2為第一實施型態中對一記憶格施以低階頁資料寫入 時之控制演算圖。 圖1 3為第一實施型態中對記憶格施以高階頁資料寫入時 之控制演算圖。 圖1 4為第一實施型態中用以控制區塊内寫入順序之控制 演算圖。 圖1 5為第一實施型態中對記憶格之低階頁進行資料讀取 •9- 本故張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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時之控制演算圖。 圖16為第一實施型態中對記憶格之高 時之控制演算圖。 丁貝料印取 圖17A為第一實施型態適 - 圖17B為第二實施型態適用之足信號時序圖》 圖18為第三實施型能中考A 増壓,時序圖。 圖。 〜、中“-資料時之各部信號的時序 發明詳述 以下參照圖式,說明本發明之實施型態。 圖2為本發明之第一實施刑能 塊圖。 、土心<快閃記憶體整體構造之區 圮憶格陣列1内設有複數個快閃. ^ ^ Κ Π无隐格、複數條位元線及 子7L線:上述複數個快閃記憶格係配置成陣列狀。 行控制電路2及列控制電路3係與記憶格陣m相鄰設置。 上述行控制電路2係用以控制記憶格陣列μ的位元線,並 執行對記憶格的資料刪除、對記憶格的資料寫入、及由記 憶格的資料讀取之處理。 ’ 上述列控制電路3係用以對記憶格陣列丨内之字元線進行 選擇,並供應刪除、寫入及讀取處理上所需之電壓。 此外,也設置有用以控制記憶格陣列丨之源J線之源極線 控制電路4,也設置有用以對形成記憶格丨之^型井進行控 制之P井控制電路5。 / 資料輸出入缓衝器6,係經由外部1/〇線,而與太機連 接。該資料輸出入緩衝器6,係用以接收寫入資輸出讀 -10- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544933 A7
發明説明 取;貝料及接收位址資料與指令資料。資料輸出入缓衝器6 ,收的寫人資料將傳送至行控制電路2。此外,資料輸出入 緩衝益6會择收由行事制電路2讀取之資料。 、為了對C憶格陣列1内的記憶格進行選擇,由外部傳送之 f止;貝料將經由狀態器8,傳送至行控制電路2及列控制電 路3 〇 此外,主機發出之指令資料會傳送至指令介面7。指令介 面7,係用以接收來自主機的控制信號,判斷輸入至資料輸 出入緩衝器6内之資料為寫入資料、指令資料、或位址資 料,且如判定為指令資料時,便將該資料做為接收指令信 號轉傳至狀態器8。 狀態器8係對快閃記憶體施以整體性的管理,用以對來自 主機之指令進行接收、讀取、寫入 '及刪除等之動作,且 對;貝料進行輸出入管理。此外,狀態器8内設置有計數 p C ’用以計算對各記憶格的資料寫入次數。 圖3 A為顯π圖2中之記憶格陣列i内部構造之區塊圖。記 隐格陣列1内之複數個記憶格係分割成複數個區塊BLOCKO 芏BLOCK1023。區塊為最小的刪除單位。各區塊BL〇cKi (卜〇至1023 )内,分別設置有如圖3B所示之MiMgjNAND 型記憶元件。 在本例中,各N A N D型記憶元件上,設有4個串聯的記憶 格Μ,其一端係經由共通連接於選擇閘極線sgd i之選擇閘 極S 1 ’而與位元線BLe或BLo連接;另一端係經由共通連一 接於選擇閘極線SGS i之選擇閘極S2 ,而與共通源極線C. -11 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544933
source連接。 各1己憶格M具有控制閘極、漂浮閘極、源極及汲極,各4 個1己憶格Μ之控制閘極係與字元線WL〇 土至WL3 土中之相對 應者共通連接" 對於由零算起的第偶數條位元線BLe及第奇數條位元線 BLo,將進行相互獨亙之資料讀窝β控制閘極連接於工條字 元線WL的8512個記憶格中,與第偶數個位元線BLe連接之 4 2 5 6個έ己憶格將同時進行資料的讀窝。 當各記憶格分別記憶1位元的資料時,由4256個記憶格記 憶之4256位元的資料將構成所謂,,頁,,單位。如一記憶格能 夠記憶2位元的資料時,4256個記憶格將能夠記憶2頁份的 '貝料與第奇數個位元線BLo連接之4256個記憶格,將構 成其他2頁,且對同一頁内之記憶格同時進行資料的讀寫。 圖4為圖2中ci己憶格陣列i之行方向上的元件構造之剖面 圖。P型基板10上形成型井n ,n型井丨〗内形成有p型 井12 11。各記憶格M包含:源極,其係由n型擴散層1 3形 成;汲極,其係由n型擴散層形成;漂浮閘極F(3 ,其係經 由隧道氧化膜而設置於源極與汲極間之通道域上;控制閘 極CG ,其係做為字元線界乙,經由絕緣膜而設置於漂浮閘 極FG上。 各選擇閘極S 1及S 2係分別包含由n型擴散層丨3形成之源 極與汲極及具有層合之雙層構造之選擇閘極線sg。字元線 WL與選擇閘極線S G均與圖2中之列控制電路3連接,且由 列控制電路3傳來之輸出信號而控制。
-12 - 本故張尺度適財圏國冢標準(CNS) A4規格(210 X 297/i^T 544933
AT _____B7 五、發明説明(10 )
具有4個記憶格μ與選擇閘極s 1及S 2之N AND型記憶元件 之一端,經由接觸孔CB1而與第一層之金屬配線層連 接。該金屬配線層Μ 0,經由盲孔V 1,而與做為位元線BL 之第二層金屬配線層Μ 1連接。位元線BL係與圖2中之行控 制電路2連接。 NAND型記憶元件之另一端係經由接觸孔c β 2,與做為 共通源極C-source之第一層金屬配線層M2連接。共通源極 線C - source係與圖2中之源極線控制電路4連接β η型井11的表面形成有η型擴散層14,ρ型井12的表面上 形成有ρ型擴散層15,且η型擴散層14及ρ型擴散層15經由 接觸孔CB3及CB4,而共同與做為井線c_p-weU之第一層 金屬配線層Μ 3連接。井線c - p - well係與圖2中之ρ井控制 電路5連接。 圖5 A及圖5 B為圖2中之記憶格陣列!之列方向上的元件 構造之剖面圖《如圖5A及圖5B所示,各記憶格係以元件 分隔STI來相互分隔。 如圖5A所示,各記憶格中,漂浮閘極係經由隧道氧化膜 16而層合於通道區域上。漂浮閘極]?(}上,則有字元線 經由0N〇膜構成之絕緣膜1 7而形成。 如圖5B所示,選擇閘極線SG具有雙重構造。且,在記憶 格陣列1之一端或每一定數量之位元線上,連接有上下之選 擇閘極線S G。 圖6為由圖2之行控制電路2’摘錄其中之主要部份構造之一 區塊圖。 -13-
544933 A7 B7 五、發明説明(11 ) 行控制電路2上,每對由具有相同行編號之罘偶數條位元 線BLe及第奇數條位元線BLo構成之2條位元線,均個別設 有資料記憶電路2 0。此外,在行控制電路2上,對應於上 述各資料記憶電路2 0,設置有放大器,用以將資料寫入記 憶格及由記憶格讀取資料。 上述資料記憶電路2 0與第偶數條位元線BLe之間,連接 有行選擇用η通道MOS電晶體Qnl,與第奇數條位元線BLo 之間,連接有行選擇用η通道MOS電晶體Qn2。 由與各資料記憶電路2 0連接之第偶數條及奇數條的位元 線BLe及BLo中,將選出一方與資料記憶電路20相連,用 以進行資料寫入或讀取處理的控制。亦即,當信號 EVENBL為Η(高)電位且信號ODDBL為L(低)電位時,MOS 電晶體Qn 1導通而選擇為第偶數條之位元線BLe,而該位 元線BLe將與資料記憶電路20相連接。當信號EVENBL為L 電位且信號ODDBL為Η電位時,MOS電晶體Qn2導通而選 擇為第奇數條之位元線BLo,而該位元線BLo將與資料記憶 電路20相連接。此外,上述信號EVENBL係共通供應至所 有與第偶數條位元線BLe連接之行選擇用η通道M〇S電晶 體,信號ODDBL係共通供應至所有與第奇數條位元線BLo 連接之行選擇用η通道MOS電晶體。此外,未選擇之位元 線BL,則係由未圖示之其他電路所控制。 上述各資料記憶電路2 0内,設置有3個雙位元資料記憶部 DS1、DS2及DS3。資料記憶部DS1係經由内部之資料輸出 入線(I/O線)而與資料輸出入緩衝器6相連接,用以記憶外 -14- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933 A 7 B7 五、發明説明(12 ) 部輸入之窝入資料及輸出至外部之讀取資料。資料記憶部 DS2 ’係用以記憶在寫入處理後確認記憶格之臨限值時的 檢測結果。資料記憶部DS3 ,係在對記憶格進行資料寫入 及讀取時,用以暫時記憶該資料。 圖7為第一貫施型態之多值快閃記憶體之多值資料與記憶 格臨限值間之關係圖。 ^ 接下來,參照圖7,說明具有上述構造之多值快閃記憶體 的動作。此外,在本例中,將以一記憶格記憶2位元,即記 憶4值資料的情況為例進行說明。此2位元的資料,分別為 1 1 、 1 0 ” 0 1 ’’及’’ 0 0 ’’。這2個位元將配置於不同的列 位址(不同的頁)。 此外,上述4值資料將以臨限值差異,記憶於記憶格内, 如圖7所不一般,例如以臨限值最低的狀態(例如臨限值電 愿為負的狀態)為資料”u",以臨限值第二低的狀態(例如 ;臨限值電壓為正的狀態)為資料"10”,以臨限值第三低的狀 =(例如&臨限值電壓為正的狀態)為資科"〇1”,以臨限值最 南的狀態(例如臨限值電壓為正的狀態)為資料"〇 〇"。 刪除後:記憶格的資料為"1Γ,β如窝入該記憶格之低階 ,,的資料為時,藉由寫入處理’將由"u"的狀態變為 1 0 。如寫入資料為"}"時,則保持在"1 1 ”狀態。 接下來將資料寫入高階頁。如窝入資科為,,了,,時, "1 〇的狀態狀繼續保持。如寫資 从 付 π馬八賞枓為丨丨〇丨丨時,"1 1丨丨將 3又 0 1 ’丨’ ·· 1 〇 ·’將態狀變成,f 〇 〇,丨。 •”,動作的過心中,將讀取欲進行窝入之記憶格的資 i纸張尺錢 X 297公釐) 裝 線 544933 A7 -------------B7 五、發明説明(13 ) 料,驗證是否確實充份地完成寫人,即將執行寫人驗證處 理。 ”精由放大器讀取之資料方面,如臨限值在〇v以下時視為 ’’ 11 ’’,如臨限值為〇 v以上i V以下時為,,丨〇,,。此外,臨限 值為iv以上2V以下時為,,01”,臨限值為2¥以上時為 ,,00,,。 如此一般,為了使一記憶格記憶2位元的資料,將使用4 值的臨限值。實際的裝置中,由於記憶格的特性會產生差 異,因此該臨限值也會有所差異。當此差異過大時,將無 法區分資料而讀取錯誤的資料。 在本實施型態之多值快閃記憶體中,如圖7之虛線所示, 能夠將以往多值快閃記憶體產生之較大臨限值差異,抑制 成如實線所示的水準。關於這一點,隨後將加以說明。 表1為第一貫施型態之多值快閃記憶體進行刪除、寫入、 碩取、寫入驗證過程中之各部電壓值例。此外,在表丨中, 係以寫入及讀取時選擇字元線WL2及第偶數條位元線BLe 的情況為例。 -16 - 544933 A7 B7 五 發明説明(14 ) 表1 - ,,10',第一 階段寫入 驗證 ”10” 第二 階段寫入 驗證 ’ΌΓ 第一 階段寫入 驗證 ,ΌΓ 第二 階段寫入 驗證 丨,00',第一 階段寫入 驗證 "00"第二 階段寫入 驗證 BLe Η或L 電位 ML 電位 Η或L 電位 Η或L 電位 Η或L 電位 Η或L 電位 BLo ον OV OV 0V 0V 0V SGD 4.5V 4.5V 4.5V 4.5V 4.5V 4,5V WL3 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V WL2 0.2V 0.4V 1.2V 1.4V 2.2V 2.4V WL1 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V WLO 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V SGS 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V C-source OV OV OV 0V 0V 0V C-p-w e 11 OV OV OV 0V 0V ον -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933 A7 B7 五、發明説明(15 ) 表1
刪除 第一階 段寫入 第二階 段寫入 禁止寫 入 ,,10’· 讀取 ,ΌΓ 讀取 ,·00,, 讀取 BLe 浮動 ον 0.4V Vdd H或L 電位 H或L 電位 H或L 電位 BLo 浮動 Vdd Vdd Vdd OV ον OV SGD 浮動 Vdd Vdd Vdd 4.5V 4,5V 4.5V WL3 ον 10V 10V 10V 4.5V 4.5V 4.5V WL2 ον Vpgm Vpgm Vpgm OV IV 2V WL1 ον OV OV OV 4.5V 4.5V 4.5V WLO ον 10V 10V 10V 4.5V 4.5V 4.5V SGS 浮動 OV OV OV 4.5V 4,5V 4.5V C- source 浮動 OV OV OV OV OV OV C-p- well 20V OV OV OV OV OV OV (接續) 刪除過程中,對p型井12(井線C-p-well)將施以20V的電 壓,對選擇區塊内之所有字元線WLO則是施加Ο V的電壓。 藉此,將釋放區塊内所有記憶格Μ之漂浮閘極FG上的電 子,使臨限值為負,成為” 1 1 ”狀態。此時,雖然未選擇區 塊之字元線及位元線BL等之電位會處理浮動狀態,唯藉由 與ρ型井12間之電容量結合,將會達到20V左右。 寫入過程中,請依序實施第一階段、第二階段及禁止寫 -18- 本纸張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 544933
裝
入之處理。首先,對選擇之字元線WL2施加具有丨4 v至 2〇V之程式電壓(寫入電壓)Vpgm。在未選擇之字元線中, 相較於選擇之記憶格側,配置於較靠近位元線側之記憶格 的各字元線上,例如在字元線WL3上,將施以能夠使與該 夺元線WL 3連接之記憶格導通之例如1 〇 v的高電壓。另一 瑞’未選擇之字元線中,相較於選擇之記憶格側,配置於 罪近井線C - p - well側之記憶格的各字元線上,例如字元線 WL1上’將施加不會使與該字元線WL1連接之記憶格導通 又例如0V的低電壓。此外,選擇之位元線BLe上,則掩加 0V的電壓。如此一來,施加於位元線BLe之〇 v電壓,使傳 送至選擇之記憶格的汲極,且藉由控制閘極C 〇與漂浮問極 FG間的電容量結合,使得漂浮閘極F(}的電位上升,經由隨 這氧化膜(圖5A中之隧道氧化膜16),藉由隧道現象使電子 由沒極注入漂浮閘極FG,使得臨限值快速上升(第一階段寫 入)。寫入過程中,如欲抑制臨限值的上升速度,可將位元 、’泉BLe ό周升至〇·4ν(第二階段寫入)。如欲禁止臨限值上 升,則可將位元線BLe調高至例如電源電壓Vdd(〜3V)的充 份高電壓(禁止寫入)。 漬取過程中,將對選擇字元線WL2依序施加電壓值相異 之讀取電壓(〇V、IV、2V)。未選擇之其他字元線上,則 施加能夠使未選擇記憶格導通之電壓,例如4.5 ν。如選擇 之記憶格的臨限值低於讀取電壓時,位元線BLe與共通源 極線C-s〇urce間會導通而有電流流過,使得位元線BLe的 電位會變成比較低之L電位。如選擇之記憶格的臨限值高於 -19-
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讀取電壓時,位元線BLe與共 ^ ^ ^ ^ ^ 、你检綠c-source間不合壤 通使仵位疋線BLe的電位會變成比較高u 曰導 測出記憶格是否高於”丨〇 Μ # μ、 ^ 如欲檢 疋各冋於1 0狀怨〈臨限值時,將以 ον的讀取電壓進行讀取(讀 正,如 :高:=狀態之臨限值時,將以調整例如-的讀二 "取”G1”)e如欲檢測出記憶格是否高於"〇〇,,狀 κ臨限值時,將以調整例W2V的讀取電錢 取” 〇 〇丨丨)。 肖π、备貝 由士於”10”狀態的記憶格,相對於讀取電壓〇ν,具有〇 W 的讀取邊際,因此當臨限值為〇·4ν以上時,㉟會進行寫 入。為此,在欲寫入” 10”時,如藉由寫入驗證處理檢測出 記憶格:臨:值達到㈣時,將禁止寫入該記憶格。 在先則技蟄中’由於僅檢測該臨限值是否達到〇·4ν,因 此如圖7所示一般,臨限值的分布寬度較大。 在本貫知土感中,係藉由臨限值是否達到比目標臨限值 略低之电位,並以第一階段寫入動作來抑制臨限值的上升 速度。為此,臨限值的分布寬度會如圖7中之實線所示一 般,比先前技藝的情況來得窄。其他” 〇丨"及"〇 〇 "狀態方面 也會得到同樣的效果β 寫入驗證過程中,將對選擇之字元線WL2依序施加電壓 值相異的驗證電壓,例如依序施加〇.2V、〇.4V、1.2V、 1.4V、2.2V及2.4V。如記憶格的臨限值低於驗證電壓時, 位元線BLe與共通源極線C-s〇urce間會導通,使得位元線 BLe的電位會變成比較低之[電位。如記憶格的臨限值高於 _ -20- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933 A7 B7 五、發明説明(18 ) 驗證電壓時,位元線BLe與共通源極線C-source間不會導 通,使得位元線BLe的電位會變成比較高之Η電位。 記憶格的目標臨限值為0.4V的情況中,如欲檢測該記憶 格臨限值是否略低於該目標臨限值時,即在本例中如欲檢 t 測出是否高於0.2V時,驗證電壓將設定為0.2V以進行寫入 驗證(π 1 0 π第一階段寫入驗證)。如欲檢測出記憶格之臨限 值是否高於目標臨限值0.4V時,驗證電壓將設定成0.4V以 進行窝入驗證(” 10”第二階段寫入驗證)。 記憶格的目標臨限值為1.4 V的情況中,如欲檢測該記憶 格臨限值是否略低於該目標臨限值時,即在本例中如欲檢 測出是否高於1.2V時,驗證電壓將設定為1.2V以進行寫入 驗證("0 1 π第一階段寫入驗證)。如欲檢測出記憶格之臨限 值是否高於目標臨限值1.4V時,驗證電壓將設定成1.4V 以進行寫入驗證("0 1 ’’第二階段寫入驗證)。 記憶格的目標臨限值為2.4V的情況中,如欲檢測該記憶 格臨限值是否略低於該目標臨限值時,即在本例中如欲檢 測出是否高於2.2V時,驗證電壓將設定為2.2V以進行寫入 驗證(π 0 0 π第一階段寫入驗證)。如欲檢測出記憶格之臨限 值是否高於目標臨限值2.4V時,驗證電壓將設定成2,4V以 進行寫入驗證(”00’|第二階段寫入驗證)。 圖8為先前技藝之寫入方法與臨限值變化狀態之顯示圖。 圖中,空白的四角形為易於寫入之記憶格的臨限值及施加 在該記憶格上之寫入控制電壓(位元線BL的電壓),黑色四 角形為難以寫入之記憶格的臨限值及施加在該記憶格上之 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933 A7 B7 五、發明説明(19 ) 寫入控制電壓(位元線BL的電壓)。上述2個記憶格係記憶 同一頁的資料。且,兩者均在初始狀態時施以删除處理, 具有負的臨限值。 寫入電塵:Vpgm分割成受複數個脈衝,每一脈衝會增壓例 如0.2V。亦即,寫入電| Vpgm之每一脈衝的增加量Dvpgm 為 0.2V。 做為寫入控制電壓之位元線BL電壓設定為0V時,在數脈 衝後,臨限值會以與寫入電壓Vpgm之增壓量相同的0.2 V/ 脈衝的速度上升。施加各寫入脈衝後,將進行寫入驗證, 且臨限值檢測出達到寫入驗證電壓界值之記憶格的位元線 電壓將設定為Vdd,逐一禁止對記憶格進行寫入。因此, 臨限值具有0.2V的分布寬度。 圖9為第一實施型態之多值快閃記憶體之資料寫入方法與 記憶格臨限值變化狀態圖。如圖8所示的情況一般,空白的 四角形為易於寫入之記憶格的臨限值及施加在該記憶格上 之寫入控制電壓(位元線BL的電壓),黑色四角形為難以寫 入之記憶格的臨限值及施加在該記憶格上之寫入控制電壓 (位元線BL的電壓)。上述2個記憶格係用以記憶同一頁中 之分屬不同行的資料。兩者均在初始狀態時施以刪除處 理,具有負的臨限值。 寫入電壓Vpgm分割成受複數個脈衝,每一脈衝會增壓例 如0.2V。亦即,寫入電壓:Vpgm之每一脈衝的增加量D vpgm 為 0.2V。 做為寫入控制電壓之位元線BL電壓設定為0V後,施以第 -22- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933 A7 _____ B7 五、發明説明(20 ) 一階段寫入。且,在第一階段寫入過程中,在數脈衝之寫 入電壓vPgm後,臨限值會以與寫入電壓Vpgm之增壓量相 同的0.2V/脈衝的速度上升。每當施加一次寫入脈衝後,將 進行第一階段寫入驗證或第二階段寫入驗證。 ik後,臨限值檢測出達到第一階段寫入驗證電壓界值之 記憶格的位元線電壓將設定為〇·4ν ,而逐一對每一記憶格 進仃第二陰段寫入。臨限值檢測出達到第二階段寫入驗證 電壓界值之記憶格的位元線電壓將設定為Vdd,逐一禁止 對每一記憶格進行寫入。 在第二階段寫入過程中,在數個脈衝期間,臨限值的上 升率會受到抑制而低於第一階段寫入時的〇·2ν/脈衝。亦 即,位元線BL的電壓,即寫入控制電壓,雖然在第一寫入 1¾ &時為〇 v ,唯在第二階段時會增加至〇·4ν。為此,相較 於第一階段寫入,第二階段寫入時會更難以進行寫入。第 二階段寫入時的臨限值的上升率,例如會抑制在大約〇 ν/ 脈衝至0.05V /脈衝的範圍内。亦即,第二階段寫入的過程 中,臨限值具有僅為0.05V的相當高水平分布寬度。 如寫入脈衝寬度為20 Α秒,寫入驗證所需時間為5 #秒 時,以往所需的寫入時間將為(20#秒+ 5 #秒)>< ι8脈衝二 450 // 秒。 以往為了實現0.05V的臨限值分布,有必要將寫入電歷 Vpgm的增壓量Dvpgm設定成0.05V,即設定成〇·2ν的四分 之一 ’因此寫入所需時間會成為4 5 0 //秒X 4 = 1 8 〇 〇以秒。 另一方® ’依本貫施型怨’如圖9所示一般,能夠以 _ -23, 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 544933 A7 B7 五、發明説明(~21 ) ~^ 0.2V/秒的電壓增壓量Dvpgm,實現〇.〇5V的臨限值分布寬 度,且其寫入所需時間為(20 #秒+ 5 //秒+ 5 //秒)X 2 0脈衝 =600 // 秒。 亦即,相較於以往,如欲實現相同的0.05V臨限值分布 時,所需的寫入時間可縮短至三分之一。 藉由將第一階段寫入驗證電壓設定為π 10"第一階段寫入 驗證電壓,第二階段寫入驗證電壓設定為"10"第二階段寫 入驗證電壓,以實施"1 〇 "寫入動作。 圖1 0為本實施型態中對同一記憶格之高階頁資料寫入方 法與臨限值變化狀態之顯示圖。如圖8及9的情況,空白的 四角形為易於寫入之記憶格的臨限值及施加在該記憶格上 之寫入控制電壓(位元線BL的電壓),黑色四角形為難以寫 入之記憶格的臨限值及施加在該記憶格上之寫入控制電壓 (位元線BL的電壓)。上述2個記憶格係用以記憶同一頁中 之分屬不同行的資料。 空白四角形表示之記憶格,在初始狀態時施以刪除處 理,具有負的臨限值,且將對該記憶格寫入"〇丨”狀態。黑 色四角形表示之記憶格,在初始狀態時已預先寫入,,1 0 ”狀 態,且將對該記憶格寫入” 〇 〇,,狀態。 寫入電壓Vpgm分割成受複數個脈衝,每一脈衝會增壓例 如0.2V。亦即,寫入電壓Vpgm之每一脈衝的增加量Dvpgm 為 0.2V。 做為寫入控制電壓之位元線BL電壓設定為0V後,施以第 一階段寫入。且,在數脈衝之後,臨限值會以與寫入電壓 __ -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933
AT ___B7 五、發明説明(22 )
Vpgm之增壓量相同的〇.2V/脈衝的速度上升。每一次施加 寫入脈衝後,將進行”〇1”第一階段寫入驗證。在寫入略低 於目標臨限值之臨限值後,每當施加寫入脈衝後,將實施 "01”第二階段寫入驗證。接著,將實施”〇〇,,第一階段寫入 驗證及”00”第二階段寫入驗證。 當空白四角形表示之記憶格寫入的臨限值檢測出達到 〇 1第一階段寫入驗證電塵界值時,隨後將該記憶格的位 元線電壓設定為0.4V ,而進行第二階段寫入。當黑色四角 形表示之記憶格的臨限值檢測出達到” 〇 〇 ”第一階段寫入驗 證電壓界值時,隨後將該記憶格的位元線電壓設定為 0.4V,而進行第二階段寫入。 當空白四角形表示之記憶格的臨限值檢測出達到"〇丨,,第 二階段寫入驗證電壓界值時,隨後將該記憶格的位元線電 壓設定為Vdd,而禁止寫入。且,當黑色四角形表示之記 憶格的臨限值檢測出達到” 〇 0,,第二階段寫入驗證電壓界值 時’隨後將該記憶格的位元線電壓設定為Vdd,而禁止寫 入。 有關資料’’ 0 1 π及π 0 0 π方面,進入第二階段寫入過程時, 在寫入電壓的數個脈衝期間,由於臨限值的增壓量抑制在 例如0 V/脈衝至0·05ν/脈衝的範圍之間,因此其臨限值具 有僅0.05V的分布寬度。 圖1 1為本實施型態中,對一記憶格之低階頁進行資料寫 入時各部信號之時序圖。 由時間tpO至tp7為寫入階段,在此過程中,將對記憶格 ___^ -25- 本紙張尺心國國家標準A4規格(21〇巧7公爱〉 544933 A7 _______ B7 五、發明說明(23 ) 施加寫入脈衝。時間1~〇至丨卜6止為〃 1〇,,第一階段寫入驗 證期間,日寺間tsv〇hsv6止為"1〇"第二階段窝入驗證期 間。本例巾’將以選擇字元線wl2及第偶數條之位元線 B L e的情況為例來加以說明。 在寫入階段中,做為寫入控制電壓之位元線I ,如在第 一階段寫人時為QV,如為第二階段寫人時為Q.4V,如禁止 寫^時則設定為Vdd(例如2,5V)。各寫入驗證期間,首先 位元線BLe將充電至例如〇·7ν。接|,當選擇之字元線 WL2達到各寫入驗證電壓時,若記憶格之臨限值達到寫入 驗證電壓時,位元線BLe會保持在〇·7ν。如記憶格的臨限 值未達到寫入驗證電壓時,位元線BLe會下降至〇乂。在時 間tfv4或tsV4的時機,如以放大器檢測出位元線BLe的電 壓便可板測出δ己憶袼的臨限值是否達到寫入驗證電壓。 如記憶㈣臨限值達到寫入驗證電壓時,m則結果為" 通過"(pass )。 圖12為第-實施型態中,_一記憶格施以低階頁資料寫 入時之控制演算内容。 首先,接收到來自主機的資料輸入指令,將資料輸入指 令設足於狀惡器8 ( S 1 )。接收來自主機的位址資料,將用 以選擇寫入頁之位址,設定於狀態器8 ( s 2 ”接著,接收i 頁份的寫入資料,且將寫入資料分別設定於相對應之資料 圮憶部DS 1 ( S 3 )。接收主機發行之寫入指令,將寫入指令 古又毛於狀恐為8 ( S 4 )。在設定寫入指令後,内部將自動藉 由狀態器8,啟動S 5至S 1 6步驟的執行。 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933 五 發明説明(24 ) A7 B7
各資料記憶部DS1之資料,將複製於相對應的資料記憶 部DS2 (S5)。接著,將寫入電壓Vpgm的初始值設定為 12V ,且將寫入計數器pc設定為〇(S6)。當資料記憶部 DS1的資料為” 〇 ”,且資料記憶部DS2的資料為,,〇 π時,則 為第一階段寫入處理,因此做為寫入控制電壓之位元線 的電壓會設定為〇 V。當資料記憶部DS丨的資料為,,〇 ",且 資料記憶部DS2的資料為,,丨,,時,則為第二喈段寫入處毋, 因此做為寫入控制電壓之位元線BLw電壓會設定為〇 。 當資料記憶部DS1的資料為,,丨,,,且資料記憶部DS2的資料 為"1”時,則為禁止寫入處理,因此做為寫入控制電壓之位 元線BL的電壓會設定為vdd(S7)。 利用设定之寫入電壓Vpgm及寫入控制電壓,對}頁份之 1己憶格施以寫入脈衝,以執行寫入步驟(s 8 )。檢測所有之 資料記憶部DS2的資料是否為"厂,,如全部為”丨"時,則判 斷第隖#又之狀怨通過檢測’如非的話,則判斷a去搞, 州。雖於隨後詳述,如果所有的資料記憶部 為”1”時,在前段之寫入步驟(S8)中,不會有施以第一階 段寫入處理之記憶格。 第一階段狀態未通過檢測時,將啟動”丨〇 ”第一階段寫入 驗證(S10),且由1頁份之記憶格中,針對與通過檢測之記 憶格相對應之資料記憶部DS2,將其資料由” 〇 n改變為 ”1”。在此過程中,對資料為"i,,之資料記憶部DS2 ,=維 持該π 1 π的狀態。 第一階段狀態通過檢測時,當"10”第一階段窝入驗證結 -27- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 544933 A7 _____B7 五、發明説明(~^7) '~ - 束時,將啟動,,1〇”第二階段寫入驗證處理(sn)。由工頁份 之兄憶格中,針對與通過檢測之記憶格相對應之資料記憶 部DS1,將其資料由,,〇 ”改變為"Γ,。在此過程中,對資料 為"1 ”之資料記憶部DS丨,將維持該"丨,,的狀態。 在1 0第二階段寫入驗證後,檢測所有之資料記憶部 DS1的資料是否為””,如全部為”丨,,時,則判斷第二階段 之狀態通過檢測,如非的話,則判斷為未通過(s丨2 )。如 第二階段狀態通過檢測時,寫入處理將視為正常結束,在 將寫入狀態設定為”通過,,後,結束寫入處理(Sl3)。 第二階段狀態未通過檢測時,將檢查寫入計數器 PC(S14),如計數器PC的值大於2〇時,則視為無法正常完 成寫入處理,在將寫入狀態設定為”未通過,,後,結束寫入 處理(S 1 5 )。如寫入計數器p c的值低於2 〇時,則在使寫入 計數器pc的值增加丨,且使寫入電壓Vpgm的設定值增加 〇.2V(S16).後,再度經由步驟37,執行步驟“的寫入處 理。此外,上述寫入次數並不限於2 〇次,可依需要隨意缢 更。 〜又 表2為圖1 2之寫入演算中,資料記憶部Ds丨及DS2在” 1 ” 第一階段寫入驗證處理前後的資料與相對應記憶格之臨限 值(Vt)間的關係。 -28-
544933 A7 B7 五、發明説明(26 ) 表2 DS1/DS2 資料 DS1/DS2 在第 η 次”10” 第一階段寫入驗證處理後 記憶格的臨限值Vt 低於0.2V時 高於0.2V時 DS1/DS2 資料 DS1/DS2 0/0 0/0 0/1 在第η次"10”第一階段 0/1 0/1 0/1 寫入驗證處理之前 1/1 1/1 1/1 第η次之π 1 0 ”第一階段寫入驗證前的資料記憶部DS 1及 DS2,其值為0/0、0/1 ' 1/1之其中一項。〇/〇表示至第η-1次寫入步驟為止,記憶格之臨限值未達” 1 0 π第一階段寫 入驗證電壓。0/1表示至第η-1次寫入步驟為止,雖然記憶 格之臨限值達到Μ 1 0 π第一階段寫入驗證電壓,唯未達π 1 0 " 第二階段寫入驗證電壓。1/1表示至第η-1次寫入步驟為 止,記憶格之臨限值達到’’ 1 0 "第二階段寫入驗證電壓。由 於至第η-1次寫入步騾為止,不可能發生記憶格之臨限值達 到π 1 0 π第二階段寫入驗證電壓,唯未達” 1 0 ”第一階段寫入 驗證電壓的情形,因此在本實施型態中,並不存在有1/0的 狀態。 第1次之π 1 0 η第一階段寫入驗證前的資料記憶部DS 1及 DS2,其值為0/0或1/1。 如記憶格的臨限值未能在第η次寫入步驟,達到π 1 0 ”第 -一階段寫入驗證電壓之0.2V時,將無法通過"10”第一階段 -29- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 544933 A7 B7 五、發明説明(27 ) 寫入驗證的檢測,因此不會變更資料記憶部DS2的資料。 如記憶格的臨限值在第η次寫入步驟,達到π 1 0 ’’第一階段 寫入驗證電壓之0.2V時,由於能夠通過π 1 Οπ第一階段寫入 驗證的檢測,因此資料記憶部DS2的資料將變更為"1”。資 料已經為π 1 "之資料記憶部DS2的資料,將不會隨此記憶格 的臨限值而變更。 表3為圖12之寫入演算中,資料記憶部DS1及DS2在”10" 第二階段窝入驗證處理前後的資料與相對應記憶格之臨限 值(Vt)間的關係。 表3 DS1/DS2 資料 DS1/DS2 在第 η 次”10” 第二階段寫入驗證處理後 記憶格的臨限值Vt 低於0.4V時 高於0.4V時 DS1/DS2 資料 DS1/DS2 0/0 0/0 —— 在第η次"10”第二階段 0/1 0/1 1/1 寫入驗證處理之前 1/1 1/1 1/1 第η次之π 1 0 π第二階段寫入驗證前的資料記憶部DS 1及 DS2,其值為0/0、0/1、1/1之其中一項。〇/〇表示在第η 次寫入步騾後,記憶格之臨限值未達"1 0 ”第一階段寫入驗 證電壓。0/1表示在第η次寫入步騾為止,雖然記憶格之臨-限值達到π 1 0 π第一階段寫入驗證電壓,唯在第η - 1次寫入 -30- 本纸展尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 544933 A7 ^--一_ —__B7_ 五、發明説明(+ 28 )~ -- 步驟為止’未達” 1〇,,第二階段寫入驗證電壓。W1表示至 第π - 1次寫入步驟為止,記憶格之臨限值達到,,1 〇,,第二階 段窝入驗證電壓。 由於至第n-1次寫入步騾為止,不可能發生記憶格之臨限 值達到1 〇 ”第二階段寫入驗證電壓,唯在第η次寫入步驟 為止未達’’ 1 0 ”第一階段寫入驗證電壓的情形,因此在本實 施型態中,並不存在有丨/ 〇的狀態。 如記憶格的臨限值未能在第n次寫入步驟,達到,,丨〇,,第 一階段寫入驗證電壓之〇.4V時,將無法通過”丨〇,,第二階段 寫入驗證的檢測,因此不會變更資料記憶部Ds丨的資料。 如記憶格的臨限值在第n次寫入步驟,達到"1〇”第二階段 寫入驗證電壓之0.4V時,由於能夠通過” 1 〇 ”第二階段寫入 驗證的檢測,因此資料記憶部Ds丨的資料將變更為”丨,,。資 料已經為”1”之資料記憶部DS1的資料,將不會隨此記憶格 的臨限值而變更。〇/〇方面,不會隨”丨〇,,第二階段寫入驗 證的結果而變更。 圖13為上述貫施型態中對記憶格施以高階頁資料寫入時 之控制演算内容β 首先,接收到來自主機的資料輸入指令,將資料輸入指 令設定於狀態器8(S1)。接收來自主機的位址資料,將用3 以選擇寫入頁之位址,設定於狀態器8(S2)。接著,接收i 頁份的寫入資料’且將寫入資料分別設定於相對應之資料 記憶部DS1 (S3)。接收主機發行之寫入指令,將寫入指令 設定於狀態器8(S4)。在設定寫入指令後,内部將自動藉 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐j " ----— --- 544933 A7 B7 五、發明説明(29
由狀態器8,啟動S5至S20步驟的執行。 首先,將啟動,,10”讀取處理(S5),如通過檢測(記憶格 的資料為,,10")時,將對應之資料記憶部DS3設定為,,。 如未通過檢測時,則將對應之資料記憶部DS3設定為”·,◊ 接#,將各資料記憶部DS1之資料,複製於相對應的資料 記憶部DS2(S6)。然後,將寫入電壓Vpgm&初始值設定為 14V,且將寫入計數器pc設定為〇(S7)。當資料記憶部 DS1的資料為”〇,,,且資料記憶部DS2的資料為”〇"時:則 為第一階段寫入處理,因此做為寫入控制電壓之位元線 的電壓會設定為〇 V ;當資料記憶部ds 1的資料為"〇 ”,且 資料記憶部DS2的資料為”1,,時,則為第二階段寫入處理, 因此做為寫入控制電壓之位元線電壓會設定為〇·4ν ; 田資料記憶部DS1的資料為” 1,,,且資料記憶部DS2的資料 為"1”時,則為禁止寫入處理,因此做為寫入控制電壓之位 几線BL的電壓會設定為vdd(S8)。接下來的步驟,係利用 攻疋 < 寫入電壓Vpgm及寫入控制電壓,對1頁份之記憶格 施以寫入酿衝以進行寫入(S9)。 在資料記憶部DS3之記憶内容為” 〇 ”之所有資料記憶電路 2 0中’檢測其所有之資料記憶部DS2的資料是否為” 1,,,如 全部為” 1 ’’時,則判斷通過” 〇 〇,,第一階段狀態之檢測,如 非的話,則判斷為未通過(S 1 0)。雖於隨後詳述,如果所 有的資料記憶部DS2的資料為,,1 "時,在前段之寫入步驟 (S 9 )中’不會有施以” 〇 〇,,第一階段寫入處理之記憶格。 未通過” 0 〇,,第一階段狀態之檢測時,將啟動” 〇 〇 ’,第一階 _______ -32· 本紙張尺度適用中g國木標準(CNS) A视格(2聊撕公爱)
裝 訂 線 544933 A7 ___ B7 五、發明説明(3〇 ) 段寫入驗證(S11),且由1頁份之記憶格中,針對與通過檢 測之記憶格相對應且位於資料記憶部DS3之資料為” 〇 "之資 料δ己憶電路2 0内之資料記憶部D S 2,將其資料由,,q "改變為 π 1" ^在此過程中,對於資料已經為”丨”之資料記憶部 DS2,將維持該”1”的狀態。 通過”〇〇,,第一階段狀態之檢測時,或完成"〇〇”第一階段 寫入驗證時,將啟動”〇〇"第二階段寫入驗證處理(si2)。 由1頁份之記憶格中,針對與通過檢測之記憶格相對應且位 於資料記憶部DS3之資料為”〇”之資料記憶電路2〇内之資料 1己憶部DS 1,將其資料由” 〇,,改變為”丨”。在此過程中,對 '貝料為π 1 π之資料記憶部ds 1,將維持該” 1 ”的狀態。 接著,在資料記憶部DS3之資料為"丨,,之資料記憶電路 内,檢測所有之資料記憶部DS2的資料是否為"丨,,,如全部 為’’ 1 ”時,則判斷通過” 〇丨”第一階段狀態之檢測,如非的 話,則判断為未通過(S13)。雖於隨後詳述,如果所有的 資料記憶部DS2的資料為,時,在前段之寫入步驟(s9) 中,不會有施以第一階段窝入處理之記憶格。 未通過” 0 1 ”第一階段狀態之檢測時,將啟動fl 〇 1"第一階 段寫入驗證(S14),且由1頁份之記憶格中,針對與通過檢 測之記憶格相對應且位於資料記憶部DS3之資料為,”之資 料記憶電路20内之資料記憶部DS2,將其資料由"〇,,改變為 ”1’’。在此過程中,對於資料已經為"1”之資料記憶部 DS2,將維持該”丨,•的狀態。 通過0 1第一階段狀.邊之檢測時,或完成,,〇 1 "第一階段 -33 - 本氣張尺度適用中國國豕標準(CNS) A4規格(210 X 297公登) 544933 五 A7
寫入驗證時,將啟動,·0 1”第二階段寫入驗證處理(S15)。 由1頁Y/7之a 格巾’針對與通過檢測之記憶格相對鹿且位 於資料記憶部DS3之資料為M ”之資料記憶電路2〇内^資料 記憶部DS1,將其資料由”〇"改變為,,丨,,。在此過程中,對 ;貝料已I為1之資料記憶部DS丨,將維持該” 1 "的狀態。 在’’ 0 1 "第二階段窝入驗證處理後,檢測所有之資料記憶 部DS 1的:貝料疋否為"丨”,如全部為,,i,,時,則判斷通過第 一階段狀怨之檢測,如非的話,則判斷為未通過(s丨6)。 如通過第二階段寫入驗證時,寫入處理將視為正常結束, 在將寫入狀怨設定為”通過"後,結束寫入處理(s丨7)。如 未通過第二階段狀態之檢測時,將檢查寫入計數器 P C ( S 1 8 ) ’如計數器p C的值大於2 0時,則視為無法正常完 成寫入處理,在將寫入狀態設定為”失敗(fail)"後,結束 寫入處理(S 1 9)。如寫入計數器p c的值低於2 〇時,則在使 寫入計數器PC的值增加1,且使寫入電壓vpgm的設定值增 加0.2乂(32 0)後,再度經由步騾58,執行步騾39的寫入處 理。此外,上述寫入次數並不限於20次,可依需要隨意變 更0 表4為圖1 3之寫入演算中,資料記憶部DS1、DS2及DS3 在” 0 1 n第一階段寫入驗證處理前後之資料與相對應記憶格 之臨限值(Vt)間的關係。 -34- 本紙張尺度適财_家標準(CNS) A4規格(21(P<297公I)
裝 訂
線 544933 A7 B7 五、發明説明(32 ) 表4 DS1/DS2/DS3 資料 DS1/DS2/DS3 在 第η次’ΌΓ第一階段寫入驗證處理後 記憶格的臨限值Vt 低於1.2V時 高於1.2V時 DS1/DS2/DS3 資料 0/0/1 0/0/1 0/1/1 DS1/DS2/DS3 在第 0/1/1 0/1/1 0/1/1 η次’ΌΓ第一階段 1/1/1 1/1/1 1/1/1 寫入驗證處理之前 0/0/0 0/0/0 0/0/0 0/1/0 0/1/0 0/1/0 1/1/0 1/1/0 1/1/0 第η次之” 0 1 ’’第一階段寫入驗證前的資料記憶部DS 1、 DS2 及 DS3,其值為 0/0/1、0/1/1、1/1/1、0/0/0、 0/1/0、或1/1/0之其中一項。0/0/1表示至第η-1次寫入步 驟為止,記憶格之臨限值未達” 0 Γ'第一階段寫入驗證電 壓。0/1/1表示至第η-1次寫入步騾為止,雖然記憶格之臨 限值達到’’ 0 1 "第一階段寫入驗證電壓,唯未達π 0 1 π第二階 段寫入驗證電壓。1/1/1表示至第η-1次寫入步驟為止,記 憶格之臨限值達到” 0 1 π第二階段寫入驗證電壓。由於至第 η-1次寫入步驟為止,不可能發生記憶格之臨限值達到 "0 1 ”第二階段寫入驗證電壓,唯未達"〇 1 ”第一喈段寫入驗 證電壓的情形,因此在本實施型態中,並不存在有1/0/1的一 狀態。 -35- 本紙浪尺度適用中國國家標準(CNS) Α4規格(21〇x 297公釐) 544933 A7 ____ B7 五、發明説明(33 ) 如記憶格的臨限值未能在第η次寫入步驟,達到π 〇丨"第一 1¾段寫入驗證電壓之1.2V時’將無法通過"qi"第一階段 寫入驗證的檢測,因此不會變更資料記憶部DS2的資料。 如記憶格的臨限值在第n次寫入步驟,達到” 〇丨,,第一階段 寫入驗證電壓之1 ·2 V時,由於能夠通過"〇 1 "第一階段寫 入驗證的檢測,因此資料記憶部DS2的資料將變更為 π 1π。資料已經為,,1 ”之資料記憶部DS2的資料,將不會隨 此記憶格的臨限值而變更。此外,〇/〇/〇、〇/1/〇及1/1/〇 並不為”01”第一階段寫入驗證對象,因此不會進行變更。 表5為圖13之演算中,資料記憶部DSl、DS2及DS3在 ”〇1”第二階段寫入驗證處理前後之資料與相對應記憶格之 臨限值(Vt)間的關係。 表5 DS1/DS2/DS3 資料 DS1/DS2/OS3 在第 η次,,〇 1 ”第二階秤寫入驗證處理後 的臨限信 低於1.4V時 高時 一· DS1/DS2/DS3 資料 DS1/DS2/DS3 在第 η次”0Γ第二階段 寫入驗證處理之前 0/0/1 0/0/1 - 0/1/1 0/1/1 J/l/i_-- 1/1/1 — 1/1/1 - 0/0/0 〇/〇/〇 0/0/0^-- 0/1/0 ——— 0/1/0 0/1/0^- 1/1/0 1/1/0 - -36 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544933
發明説明( 第η次之”01"第二階段寫入驗證前的資料記憶部叫、 DS2 及 DS3 ,其值為 〇/〇n、〇/1/1、1/;1/丨、、 0^0、或1/W0之其中。〇/〇/1表示在^次寫入步驟 後’記憶格之臨限值未達"〇1"第一階段寫入驗證電壓。 0/1/1表示至第„次寫人步驟為止’雖然記憶格之臨限值達 到:〇1"第-階段寫入驗證電m,唯未能在第W次寫入步 驟為止達到"01”第二階段寫入驗證電壓。表示至第 n-1次寫入步驟為止,記憶格之臨限值達到”01,,第二階段 寫入驗證由於至第η]次寫入步驟為止,不可能發生 1己憶格之臨限值達到”〇1,,第二階段寫入驗證電壓,唯未能 在第η次寫入步驟為止達到”〇1 •,第一階段寫入驗證電壓的 情形,因此在本實施型態中,並不存在有1/〇/1的狀態。 如記憶格的臨限值未能在第η次窝入步驟,達到"〇1"第 二階段寫入驗證電壓之1·4V時,將無法通過,·〇1 "第二階段 寫入驗證妁檢測,因此不會變更資料記憶部dsi的資料。 如α己隐格的臨限值在第n次寫入步驟,達到"〇 1 "第二階段 寫入联也黾壓之1.4V時,由於能夠通過,,〇1 "第二階段寫入 驗證的檢則,因此資料記憶部DS1的資料將變更為,,厂。資 料已經為"1”之資料記憶部DS1的資料,將不會隨此記憶格 的臨限值而變更^ 〇/〇/1並不為,,〇1,,第二階段寫入驗證而 •受更。此外,〇/〇/〇、〇/1 / 〇及w 1/〇並不為"〇丨,•第二階段 寫入驗證對象,因此不會進行變更。 表6為圖1 3之演算中,資料記憶部DS1、DS2及DS3在 '’ 〇〇 M第一階段寫入驗證處理前後之資料與相對應記憶格之 _____ -37- 本紙張尺_ _家標A4規格(摩撕公⑹ 裝 訂 線 544933
AT B7 五、發明説明(35 ) 臨限值(Vt)間的關係。 表6 DS1/DS2/DS3 資料 DS1/DS2/DS3 在第 η次”00”第一階段寫入驗證處理後 記憶格的臨限值Vt 低於2.2V時 高於2.2V時 DS1/DS2/DS3 資料 DS1/DS2/DS3 在第 η次"00"第一階段 寫入驗證處理之前 0/0/1 0/0/1 • 0/1/1 0/1/1 1/1/1 1/1/1 0/0/0 0/0/0 0/1/0 0/1/0 0/1/0 0/1/0 1/1/0 1/1/0 1/1/0 第η次之’’ 0 0 "第一階段寫入驗證前的資料記憶部DS1、 DS2 及 DS3,其值為 0/0/1、0/1/1、1/1/1、0/0/0、 0/1/0、或1/1/0之其中一項。0/0/0表示至第η-1次寫入步 騾為止,記憶格之臨限值未達"0 0 π第一階段寫入驗證電 壓。0/1/0表示至第η-1次寫入步驟為止,雖然記憶格之臨 限值達到π 0 0 π第一階段寫入驗證電壓,唯未達” 0 0 π第二階 段寫入驗證電壓。1/1/0表示至第η-1次窝入步驟為止,記 憶格之臨限值達到π 0 0 π第二階段寫入驗證電壓。由於至第 η-1次寫入步騾為止,不可能發生記憶格之臨限值達到 一 ·· 〇 〇 ”第二階段寫入驗證電壓,唯未達” 〇 〇 ”第一階段寫入驗 -38- 本紈張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 544933
證電壓的情形,因此在本實施型態中,並不存在有ι/〇 狀態。 如1己憶格的臨限值未能在第n次寫入步驟,達到,,〇 〇"第 一階段寫入驗證電壓之2.2V時,將無法通過”〇〇”第一階段 寫入驗證的檢測,因此不會變更資料記憶部DS2的資料。 如記憶格的臨限值在第n次寫入步驟,達到” 〇 〇 "第一階段 寫入驗證電壓之2.2V時,由於能夠通過” 〇〇”第一階段寫入 驗證的檢測,因此資料記憶部DS2的資料將變更為,,1Π。資 料已經為”1,,之資料記憶部DS2的資料,將不會隨此記憶格 的臨限值而變更。此外,〇/〇/1、〇/1/1及1/ιη並不為 π 〇 1 ”第一階段窝入驗證對象,因此不會進行變更。 表7為圖1 3之演算中,資料記憶部dsi、DS2及DS3在 π 0 0 ”第二階段寫入驗證處理前後之資料與相對應記憶格之 臨限值(Vt)間的關係。 -39- 本紙張尺度適财國S家標準(⑽)A4規格(21G X 297公爱) 544933 A7 B7 五、發明説明(37 ) 表7 DS1/DS2/DS3 資料 DS1/DS2/DS3 在 第η次'Ό0”第二階段寫入驗證處理後 記憶格的臨限值Vt 低於2.4V時 高於2.4V時 DS1/DS2/DS3 資料 0/0/1 0/0/1 義 DS1/DS2/DS3 在第 0/1/1 0/1/1 義 η次”00”第二階段 1/1/1 1/1/1 祕 寫入驗證處理之前 0/0/0 0/0/0 • 0/1/0 0/1/0 0/1/0 1/1/0 1/1/0 1/1/0
裝 第η次之π 0 0 ”第二階段寫入驗證前的資料記憶部DS1、 DS2 及 DS3,其值為 0/0/1、0/1/1、1/1/1、0/0/0、 0/1/0、或1/1/0之其中一項。0/0/0表示在第η次寫入步騾 後,記憶格之臨限值未達’’ 0 0 π第一階段寫入驗證電壓。 0/1/0表示至第η次寫入步驟為止,雖然記憶格之臨限值達 到第一階段寫入驗證電壓,唯未能在第η - 1次寫入步 騾為止達到”00”第二階段寫入驗證電壓^ 1/1/0表示至第 η -1次寫入步驟為止,記憶格之臨限值達到” 〇 〇 "第二階段 寫入驗證電壓。由於至第η-1次寫入步騾為止,不可能發生 記憶格之臨限值達到π 0 0 "第二階段寫入驗證電壓,唯未能 在第η次寫入步驟為止達到"00”第一階段寫入驗證電壓的一 情形,因此在本實施型態中,並不存在有1 / 0 / 0的狀態。 -40- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 訂
線 544933 A7 _____ B7 五、發明説明(洸) 如1己憶格的臨限值未能在第η次寫入步驟,達到” 〇 〇 ”第 二階段寫入驗證電壓之2·4ν時,將無法通過"00”第二階段 寫入驗證的檢測,因此不會變更資料記憶部DS丨的資料。 如记憶格的臨限值在第η次寫入步驟,達到” 〇 〇 ”第二階段 寫入驗證電壓之2.4V時,由於能夠通過”〇〇”第二階段寫入 驗證的檢測,因此資料記憶部DS 1的資料將變更為”丨,,。資 料已經為” 1 ”之資料記憶部DS1的資料,將不會隨此記憶格 的臨限值而變更^ 〇/〇/〇並不為,,〇〇"第二階段寫入驗證而 變更。此外,〇 / 〇 /1、〇 / 1 / i及丨/丨/ i並不為"〇 〇 ”第二階段 寫入驗證對象,因此不會進行變更。 圖1 4為用以控制區塊内寫入順序之控制演算内容。 首先選擇字元線WL0,對第偶數條位元線連接之複數個 記憶格構成之一頁,窝入低階資料。接著,對第奇數條位 兀線連接之複數個記憶格構成之一頁,寫入低階資料。第 3,則係對第偶數條位元線連接之複數個記憶格構成之一 頁,寫入高階資料,最後對第奇數條位元線連接之複數個 圮憶格構成足一頁,寫入高階資料。之後,同樣地對其他 的芋兀線WL1、WL2、WL3…♦,以上述同樣的順序寫入資 料。 如此一來,相鄰記憶格之漂浮閘極間的干擾能夠抑制到 最小程度。亦即,對於後來施以寫入處理的記憶格,如其 狀態由”11”轉變成”1〇”、由” U”轉變成"〇1”、或由"1〇" 轉變成”00”時’不會由"n,,轉變成”〇〇”。由”11Π轉變成 "0 0 ”時,相鄰記憶格的臨限值最容易上升。 -41 - 本紙展尺度適用中國國家標準(CMS) Α4規格(210 X 297公釐) 544933
AT ______B7 五、發明說明(39 ) 圖U為對記憶格之低階頁進行資料讀取時之控制演算内 容。 、 首先,矣收到來自主機的資料輸入指令,將資料輸入指 令設定於狀態器8(S1)。接收來自主機的位址資料,將用9 以選擇寫入頁之位址,設定於狀態器8(32)。設定位址 後,内部將自動藉由狀態器8,啟動53至55的步騾。 首先,>將啟動”01”讀取處理㈡3) ^ ”〇Γ,讀取處理的過程 中:將施加1 V於字元線WL。如記憶格的臨限值低於"〇玉,, 資料時,藉由放大器讀取的結果將為τ ,如高於"〇1"資 料時,讀取結果將為”〇”。讀取之結果係記憶於相對應之資 料記憶部DS3。接下來,啟動”1G”讀取處理(S4)。讀 取處理的過程中,將施加〇ν於字元線肌。如記憶格的= 限值低於”10”資料時,藉由放大器讀取的結果將為”1", 如高於”10”資料時,讀取結果將為"〇,,。讀取之結果係記 憶於相對應之資料記憶部DS2。最S ,將啟動讀取處 理(S5)。”00”讀取處理的過程中,將施加2乂於字元線 WL。如記憶格的臨限值低於,,〇〇π資料時,藉由放大器讀取 =結果將為,Μ”,如高於”〇〇”資料時,讀取結果將為。 藉由對”00”讀取處理之結果、及相對應之資料記憶部腦 及DS3之資料,進行邏輯演算,得到下低階頁之資料,且 將所得的資料記憶於相對應之資料記憶部DS1。接著,記 憶於資料記憶部DS1的資料,將輸出至外部,做為低階頁 的資料。 例如,當資料記憶部DS3記憶之” 〇1 ”讀取結果為,,丨,,,且 —______ -42- 尺度適用中國國家標準釐)-------- 544933 A7 _________ B7 五、發明説明(4〇 ) 資料記憶部DS2記憶之,,1 〇,,讀取結果也為,,丨,,時,低階頁之 資料的邏輯演算結果將為,,厂,。當資料記憶部DS3記憶之 ,’ 〇 Γ’謂取結果為” 1,,,且資料記憶部DS2記憶之”丨〇 "讀取 結果也為π 0 ’’時,低階頁之資料的邏輯演算結果將為,,〇 ” ^ 當資料記憶部DS3記憶之”〇1”讀取結果為”〇”,且” 〇〇,,讀 取結不也為時,低階頁之資料的邏輯演算結果將為 ”0"。當資料記憶部DS3記憶之,,0 1 ”讀取結果為”〇”,且 ’’ 0 0 ’’渭取結果為” 1 ”時,低階頁之資料的邏輯演算結果將 為丨丨1丨,。 亦即,執行上述邏輯演算之演算電路,只要能夠在DS3 為"1 π時,將DS2的值做為低階頁之資料而記憶於資料記憶 部DS1,且在DS3為”〇,,時,將”〇1,,讀取結果做為低階頁之 資料而記憶於資料記憶部DS 1即可。 圖1 6為對記憶格之高階頁進行資料讀取時之控制演算内 容。 .· 首冗’接收到來自主機的資料輸入指令,將資料輸入指 令没疋於狀怨器8(S1)。接收來自主機的位址資料,將用 以選擇寫入頁之位址,設定於狀態器8(S2)。設定位址 後,内部將自動藉由狀態器8,啟動S3的步驟。 步驟S 3中,將啟動” 〇 1 ”讀取處理。讀取結果將做為高階 頁之資料’记憶於相對應之資料記憶部DS丨。亦即,,,〇 i,, 讀取處理之結果,將直接成為高階頁之資料。且,資料記 憶部DS1之資料,將輸出至外部。 如上所述,依第一實施型態之多值快閃記憶體,不僅可 _ _43, 本紙張尺度適用中國國家標準(CMS) A4規格(210X 297公釐) 抑制寫入時間的增加 提高可靠性。 也可縮小臨限值的分布宽度 能夠 接下來說明本發明之第二實施型態。 圖17A為圖11所示之作扶去 之内容…卜,在此之圖中’截取寫入步驟部份 。.m第-二入:線B L e之電壓係設定為例如 又寫入處理時的情沉為例。第-實施型 ·= ’在窝入步驟的過程中,在對字元線低施加指定寫入 :而中例如為18.°V)期㈤’寫入控制電壓之位元線BL 入私3: ir、保持在一定電壓值,例如保持在來進行窝 此,在第二實施型態中,如圖1 7Β所示,在對選 〈予το線WL2施加指定寫人電壓Vpgm過程中之一定期間 (圖17B中的Tw〇,將寫入控制電壓之位元線BL的電壓 係保持在0V後,再施加成Vdd以禁止窝入。 此外’位疋線虹電壓設定為〇乂之上述一定期間hr的長 度上’相較於第-階段寫人處理時,藉由使第二階段寫入 處:時設定成較短的長度,能夠如同第一實施型態一般, 將第二階段寫人處理時之臨限值的增壓量,抑制的比第〜 階段寫入處理時還低。 亦即,位第二實施型態,寫入控制電壓的有效電壓,能 夠叹疋成係將做為寫入控制電壓之位元線BL之電壓在窝入 步驟期間保持一定的第一實施型態時相等,得到與第—备 施型態相同的效果。 只 接下來說明本發明之第三實施型態。
本紙張尺度適州f國國家標準(CNS)— A4規格(210 X 297公釐) 544933 A7 B7 五、發明説明(42 ) 圖1 8為與圖1 1所示信號時序圖相對應之信號時序圖。 如圖11所示一般,在第一實施型態中,當第一階段寫入 驗證處理結束後,即使位元線的電壓維持在充電後電壓, 也仍會將位元線電壓重設成0V,接著為了實施第二階段寫 入驗證處理而再度進行充電。 相對於此,在第三實施型態中,則係以如下方式進行寫 入驗證。 第-階段寫入驗證時,首先將位元線BLe充電至例如 0.7V。接著,當選擇之字元線WL2達到第一階段寫入驗證 電壓時,如記憶格之臨限值達到第一階段寫入驗證電壓的 話,位元緣BLe會保持在0.7V。如記憶格的臨限值未達到 第一階段窝入驗證電壓時,位元線BLe會下降至Ο V。如 在圖1 8中的tfv4時,檢測位元線BLe的電壓,便可檢測 出記憶格的臨限值是否達到寫入驗證電壓。如記憶格的臨 限值達到寫入驗證電壓時,便可視該檢測結果為”通過π。 接著,在時機tfv5或相同時機之tsν3,選擇之字元線WL2 之電壓,將由第一階段寫入驗證電壓切換成第二階段寫入 驗證電壓。例如,如圖1 8所示一般,將選擇之字元線WL2 之電壓,由0.2V上升至0.4V。如記憶格之臨限值達到第二 階段寫入驗證電壓時,位元線BLe將保持在0.7V。如記憶 格的臨限值未達到第二階段寫入驗證電壓時,位元線BLe 會下降至0V。且,如在tfv4時,檢測位元線BLe的電塾, 便可檢測出記憶格的臨限值是否達到寫入驗證雹壓。如記 憶格的臨限值達到寫入驗證電壓時,便可視該檢測結果為" -45- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 544933 A7 B7 五、發明説明(43 ) 通過"。 第三實施型態中,不僅能夠得到與第一實施型雖相同白、 結果,且能夠省略第二階段寫入驗證時之位元線的充哈L 間’得到更高速的寫入效果。此外,對於資料” 〇丨"及^料 "〇〇 π之第一或第二階段寫入驗證方面,僅需改變寫入驗试 電壓便可以同樣方式實施。 此外,上述各實施型態的說明上,雖然係以一記憶格記 憶2位元的資料為例,即各記憶格能夠記憶4值資料的情況 為例加以敘述,唯對於使一記憶格記憶4值資料以上資料時 的情況,也同樣能夠輕易地適用。 對熟悉本技術領域的人而言,其他優點及變形例為顯而 易見。因此,本發明之特徵並不侷限於上述内容或實施型 態。符合本發明之宗旨或申請專利範圍所述之概念的各種 變形例,均屬本發明的範疇。 -46- 本故張尺度適用中國國家標準(CNS) Α4规格(210X297公釐)
Claims (1)
- 544933• 一種非揮發性半導體記憶裝置,其特徵為包含: 可進行電性資料覆寫之非揮發性半導體記憶格;及 用以將資料寫入記憶格之寫入電路,其係藉由對上述 · 圮憶格施加窝入電壓及寫入控制電壓,以進行第一寫入 . 處理,當上述第一寫入處理結束後,藉由改變上述寫入 =·制^的供應狀態,對上述記憶格進行第二寫入處 理,當上述第二窝入處理結束後,再度改變上述寫入控 制電壓的供應狀態,以禁止對上述記憶格進行寫人^ I 者。 2 ·如申請專利範圍第i項之非揮發性半導體記憶裝置,其中 上述非揮發性半導體記憶格係用以記憶η值(n為4以上之 正整數)資料。 申μ專利範圍第1項之非揮發性半導體記憶裝置,其中 上述寫人f路,在對上述非揮發性半導體記憶體記憶格 進行寫入的過程中,係藉由改變上述寫入電壓值進行窝 入。 申Μ專利範圍第1項之非揮發性半導體記憶裝置,其中 · 上述寫入電路,在對上述非揮發性半導體記憶格進行寫 入的過程中,係藉由依序增加上述寫入電壓值進行寫 入。 5·如申請專利範圍第!項之非揮發性半導體記憶裝置,其中 . 上述非揮發性半導體記憶格係具有漂浮閘極、控制^ 極、源極及汲極之非揮發性電晶體; — 上述窝入電路係將上述寫入電壓供應至上述非揮發性 -47 申請專利範圍 電晶體之控制閘極4將上述寫人控制電壓供應至上述 非揮發性電晶體之汲極。 6·一種非揮發性半導體記憶裝置,其特徵為包含: 1個可進仃電性資料覆寫之非揮發性半導體記憶格;及 用以將資料寫入上述記憶格之寫入電路,其係藉由對 上述記憶格施加電壓1具有第叫直之寫入控制電 太〜以對上逑記憶格進行寫入處理,且在上述記憶格達 到ΐ寫入狀怨時,將上述寫入控制電壓值變更為與上 V第值不同之第二值後,對上述記憶格進行寫入處 理,當上述記憶格達到第二窝入狀態後,將上述寫入控 制电壓值變更為與上述第一值及第二值不同之第三值, 以禁止對上逑記憶格進行窝入處理β 7·如申請專利範1}第6項之非揮發性半㈣記憶裝置,其中 上述第二值大於上述第一值,且上述第三值大於上述第 二值。 8 ·如申請專利範圍第7項之非揮發性半導體記憶裝置,其中 上述第三值為電源電壓值。 9 ·如申凊專利範圍第6項之非揮發性半導體記憶裝置,其中 上述非揮發性半導體記憶格係用以記憶II值(11為3以上之 正整數)資料。 10·如申請專利範圍第ό項之非揮發性半導體記憶裝置,其中 上逑寫入電路,在對上述非揮發性半導體記憶格進行寫 入的過程中,係藉由改變上述寫入電壓值進行寫入。 11.如申請專利範圍第6項之非揮發性半導體記憶裝置,其中 -48 - 本紙張尺度通用中國國家標準(CNS) Α4規格(210 X 297公董) 上述窝入電路在對上述非揮發性半導體記憶格進行窝入 的過心中,係藉由依序增加上述窝人電壓值進行寫入。 12.如申請專利範圍第6項之非揮發性半導體記憶裝置,其中 上述寫人電路’在對上述非揮發性半導體記憶格進行寫 入的過程中,係藉由一定比例依序增加上述 值 而進行寫入。 13’如中請專利範圍“項之非揮發性半導體記憶裝置,其中 j述非揮發性半導體記憶格係具有漂浮閘極、控制閘 極、源極及汲極之非揮發性電晶體; 上述寫入電路係將上述寫入電壓供應至上述非揮發性 電晶體之控制極,且將上述寫人控制電壓供應至上述 非揮發性電晶體之汲極。 H. -種非揮發性半導體記憶裝置,其特徵為包含: 1個可進行電性資料覆寫之非揮發性半導體記憶格;及 用以將資料寫人上述記憶格之寫人電路,其係藉由在 士上述1己憶格施加寫人電壓的狀態下,僅在第_期間内 =應具有第—值之寫人控制電壓’以對上述記憶格進行 入處理’且在上述記憶格達到第一寫入狀態時,在對 上述記憶格施加上述寫人電壓的狀態下,僅在相異於第 -期間之第二期間内供應具有上述第—值之窝入控制電 壓對上,记憶格進行寫入處理,當上述記憶格達到第 -寫入狀怨後’將上述寫入控制電壓值變更為與上述第 -值不同《第二值,以禁止對上述記憶格進行寫入。 &如申請專利_第14項之非揮發性半導體記憶裝置,其 -49- 544933 、申請專利範圍 Λ8 B8 C8 D8 中上述第二期間比上述第一期間 上述第一值。 短’且上述第二值大於 16'^請ί利範圍第14項之非揮發性半導體記憶裝置,其 中上述第二值為電源電壓值。 17· : _請專利範㈣則之非揮發性半導體記憶裝置,並 中上述非揮發性半導社憶㈣用以H值(η為3以上 足正整數)資料。 i申叫專利&圍第! 4項之非揮發性半導體記憶裝置,其 中上述寫入電路在對上述非揮發性半導體記憶格進行寫 入的過教中’係藉由改變上述寫入電壓值進行寫入。 申μ專利範圍第1 4項之非揮發性半導體記憶裝置,其 中上述寫入電路在對上述非揮發性半導體記憶袼進行寫 入的過“中,係藉由依序增加上述寫入電壓值進行寫 入。 20.如申請專利範圍第14項之非揮發性半導體記憶裝置,其 中上述寫入電路在對上述非揮發性半導體記憶袼進行寫 入的過粒中,係耠由一定比例依序增加上述寫入電壓值 進行寫入。 21·如申請專利範圍第丨4項之非揮發性半導體記憶裝置,其 中上述非揮發性半導體記憶格係具有漂浮閘極、控制閘 極、源極及汲極之非揮發性電晶體; 上述寫入電路係將上述寫入電壓供應至上述非揮發性 電晶體之控制閘極,且將上述寫入控制電壓供應至上述 非揮發性電晶體之汲極。 -50- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)裝 訂544933 A8 B822. 一種非揮發性半導體 複數個可個別進行 憶格; 記憶裝置,其特徵為包含: 電性資料覆寫之非揮發性半導體記 複數條字元線 袼; 其係用以共通連接上述複數個記憶複數條位元線,其係用 格;及 以分別連接上述複數個記憶 用以將資料寫入複數記憶格之寫入電路, 其係對應於上述複教彳式# 、復數條位兀線而设置,具有用以記憶 罘及罘一控制資料之資料記憶電路,·且, 上述寫入電路, 係依應寫人相對應記憶格之資料,在上述資料記愫 路上設定第一控制資料, 一 措由對上述字元線施加窝人電壓的同時,對於與記 有寫入做為上述第—控制資料之上述資料記憶電路相 應的位元、線’施加窝人控制電以對相對應的記惊格 行寫入處理, " 且對施以窝入處理之上述記憶格中,於對應達到第一 窝入狀態之記憶格之上述資料記憶電路,設定表示已社 束弟-寫入狀態之資料做為上述第二控制資料後,改: 上述寫入控制電壓的供應狀態,對達到上述第_窝入二 態之上述記憶格進行寫入處理, 且對施以寫入處理之記憶格中,於對應達到第二窝入 狀態之記憶格之上述資料記憶電路,於設定表示已結束 -51 - 本紙張尺度適用中國固家標準(CNS) A4規格(210 X 297公釐) 裴 訂 線 544933、申請專利範圍 第一寫入狀態之資料做為上述第一控制資料後,再度改 變上述寫入控制電壓的供應狀態,以禁止對達到上述第 二寫入狀態之上述記憶格進行寫入處理。 23·如申請專利範圍第2 2項之非揮發性半導體記憶装置,其 中上述寫入電路在將做為第二控制資料之用以表示第一 寫入狀態結束之資料,設定於上述資料記憶電路後,保 持該資料。 24·如申^專利範圍第2 2項之非揮發性半導體記憶裝置,其 中上述寫入電路在將做為第二控制資料^用以表示第一 寫入狀怨結束之資料,設定於上述資料記憶電路後,變 更上述寫入控制電壓值,對達到上述第一寫入狀態之上 述記憶格進行寫入。 25·如申請專利範圍第22項之非揮發性半導體記憶裝置,其 中上述寫入電路在將做為第二控制資料之用以表示第一 寫入狀態結束之資料,設定於上述資料記憶電路後,變 更上述寫入控制電壓的供應期間,對達到上述第一寫入 狀態之上述記憶格進行寫入。 … !非禪發性半導體記憶裝置,其特徵為包含·· 1個可進行電性資料覆寫之非揮發性半導體記憶格 用以將資料窝入上述記憶格之窝入電路,其係藉 上述記憶格施加其值能夠依序增加之電壓及具有第 效電壓I寫入控制電壓,以對上述記憶格進行寫 理,且在上述記憶格達到第一寫入狀態時,將上述 控制電壓變更為與上述第一有效電壓不同之第二有 -52-544933 A8 B8 C8 D8 申請專利範圍 應=上述記憶格以進料人處理,#上述記憶格 理 寫入狀態時,禁止對上述記憶格進行窝入處 ί里。 3 U利範圍第2 6項〈非揮發性半導體記憶裝置,其 中上述非揮發性半導體記憶格係用以記憶上 之正整數)資料。 V θ J1 3令μ專利圍第2 6項〈非揮發性半導體記憶裝置,其 中上述非揮發性半導體記憶格係具有漂浮閘極、控制閘 技源極及沒極之非揮發性電晶體; 裝 ㊉^述寫入電路係將上述寫入電壓供應至上述非揮發性 黾印把之控制閘極,且將上述窝入控制電壓供應至上述 非揮發性電晶體之汲極。 29· -種非揮發性半導體記憶裝置,其特徵為包含·· 1個可進行電性資料覆寫之非揮發性半導體記憶格;及 用以將資料寫入上述記憶格之寫入電路,其係藉由對 上述記憶格施加其值能夠依序每次增加一定值之電壓及 線 具有第一有效電壓之寫入控制電壓,以對上述記憶格進 行寫入處理,且在上述記憶格達到第一寫入狀態時,將 L窝入控剎电壓變更為與上述第一有效電麼不同之第 二有效電壓,供應至上述記憶格以進行寫入處理,當上 I。己隐格達到第二寫入狀態時,禁止對上述記憶格進行 窝入處理;其 上述第二有效電壓與上述第一有效電壓間的差距,係 設定成大於上述寫入電壓增加時之一定值。 -53-本故張尺度遑用中國國家標準(CNS) Α4規格(21〇 χ 297公釐) 544933 A8 B8 C8 D8 、申請專利範圍 30.如申請專利範圍第2 9項之非揮發性半導體記憶裝置,其 中上述非揮發性半導體記憶格係用以記憶η值(η為3以上 之正整數)資料。 31·如申請專利範圍第2 9項之非揮發性半導體記憶裝置,其 中上述非揮發性半導體記憶格係具有控制閘極、漂浮閘 極、源極及汲極之非揮發性電晶體; 上述寫入電路係將上述寫入電壓供應至上述非揮發性 電晶體之控制閘極,且將上述寫入控制電壓供應至上述 非揮發性電晶體之汲極。 -54- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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